JPWO2017119183A1 - 同期回路および同期回路の制御方法 - Google Patents

同期回路および同期回路の制御方法 Download PDF

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Abstract

周期信号に同期してデータ信号を取り込む同期回路の誤動作を抑制する。
同期回路は、保持部および可変遅延素子を具備する。この保持部および可変遅延素子を具備する同期回路において、保持部は、入力信号を、所定の周期信号に同期して保持する。また、その保持部および可変遅延素子を具備する同期回路において、可変遅延素子は、入力信号と所定の周期信号との少なくとも一方をランダムな遅延時間に亘って遅延させて、保持部に供給する。

Description

本技術は、同期回路および同期回路の制御方法に関する。詳しくは、周期信号に同期してデータ信号を取り込む同期回路および同期回路の制御方法に関する。
従来より、位相同期回路などにおいて、２つの信号の位相差を検出するために位相検出器が用いられている。データ信号およびクロック信号を同期させるアナログの位相同期回路においては、ホッジ型の位相検出器などが用いられる（例えば、非特許文献１参照。）。このホッジ型の位相検出器には、フリップフロップとＸＯＲ（排他的論理和）ゲートとが設けられる。フリップフロップは、クロック信号に同期してデータ信号を保持し、ＸＯＲゲートは、クロック信号とデータ信号との位相差に応じたパルス信号を出力する。
Behzad Razavi著、「Design of Integrated Circuits for Optical Communications」、（米国）、Wiley、pp294-303.
しかしながら、上述の位相検出器では、データ信号とクロック信号との位相を一致させる制御が行われるとフリップフロップのセットアップタイムまたはホールドタイムにおいてデータ信号の値が変化してしまうおそれがある。ここで、セットアップタイムは、クロック信号の立上り前においてデータ信号の変化が禁止される期間であり、ホールドタイムは、クロック信号の立上り後においてデータ信号の変化が禁止される期間である。セットアップタイムまたはホールドタイムにおいてデータ信号の値が変化するとフリップフロップはデータ信号の取込みに失敗して、その出力がメタステーブルとなる。この結果、位相検出器が誤動作して位相差を正確に検出することができなくなる。このように、クロック信号などの周期信号に同期してデータ信号を取り込む同期回路（位相検出器など）において、データ信号の取込みの失敗により誤動作が生じるという問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、周期信号に同期してデータ信号を取り込む同期回路の誤動作を抑制することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力信号を所定の周期信号に同期して保持する保持部と、上記入力信号と上記所定の周期信号との少なくとも一方をランダムな遅延時間に亘って遅延させて上記保持部に供給する可変遅延素子とを具備する同期回路、および、その制御方法である。これにより、ランダムな遅延時間に亘って遅延した入力信号が、周期信号に同期して保持されるという作用をもたらす。
また、この第１の側面において、上記入力信号と上記所定の周期信号との少なくとも一方の位相の制御により上記入力信号の位相と上記所定の周期信号の位相とを一致させてもよい。これにより、入力信号の位相と周期信号の位相が一致するという作用をもたらす。
また、この第１の側面において、ランダムな値の信号を生成して上記可変遅延素子に供給するジェネレータをさらに具備してもよい。これにより、ジェネレータで生成された信号により可変遅延素子の遅延時間が制御されるという作用をもたらす。
また、この第１の側面において、上記ジェネレータは、定電流源と上記定電流源に接続された抵抗器とを備えてもよい。これにより、抵抗器の熱雑音の信号が生成されるという作用をもたらす。
また、この第１の側面において、上記ジェネレータは、上記抵抗器からの信号を増幅するアンプをさらに備えてもよい。これにより、増幅された信号により可変遅延素子の遅延時間が制御されるという作用をもたらす。
また、この第１の側面において、上記可変遅延素子は、ランダムな電圧値に応じて容量を変化させる可変容量により上記入力信号と上記所定の周期信号との少なくとも一方を遅延させてもよい。これにより、入力信号と所定の周期信号との少なくとも一方がランダムな遅延時間に亘って可変容量により遅延するという作用をもたらす。
また、この第１の側面において、上記可変遅延素子は、ランダムな電流値のバイアス電流を供給する可変電流源と、上記供給されたバイアス電流に応じた遅延時間に亘って上記入力信号と上記所定の周期信号との少なくとも一方を遅延させるトランジスタとを備えてもよい。これにより、ランダムな電流値のバイアス電流に応じた遅延時間に亘って入力信号と所定の周期信号との少なくとも一方が遅延するという作用をもたらす。
また、この第１の側面において、上記可変遅延素子は、電気容量が一定の複数の固定容量と、固定遅延素子と、所定の乱数を示すデジタル信号に従って上記複数の固定容量のそれぞれと上記固定遅延素子とを接続する経路を開閉するスイッチとを備えてもよい。これにより、複数の固定容量のそれぞれと固定遅延素子とを接続する経路が乱数を示すデジタル信号に従って開閉されるという作用をもたらす。
また、この第１の側面において、上記可変遅延素子は、各々が一定のバイアス電流を供給する複数の固定電流源と、上記バイアス電流の和に応じた遅延時間に亘って上記入力信号と上記所定の周期信号との少なくとも一方を遅延させるトランジスタと、乱数を示すデジタル信号に従って上記複数の固定電流源のそれぞれと上記トランジスタとを接続する経路を開閉するスイッチとを備えてもよい。これにより、複数の固定電流源のそれぞれとトランジスタとを接続する経路が乱数を示すデジタル信号に従って開閉されるという作用をもたらす。
また、この第１の側面において、上記可変遅延素子は、上記入力信号のみをランダムな遅延時間に亘って遅延させてもよい。これにより、ランダムな遅延時間に亘って遅延した入力信号が、周期信号に同期して保持されるという作用をもたらす。
また、この第１の側面において、上記可変遅延素子は、上記所定の周期信号のみをランダムな遅延時間に亘って遅延させてもよい。これにより、入力信号が、ランダムな遅延時間に亘って遅延した周期信号に同期して保持されるという作用をもたらす。
また、この第１の側面において、上記可変遅延素子は、上記入力信号と上記所定の周期信号との両方をランダムな遅延時間に亘って遅延させてもよい。これにより、ランダムな遅延時間に亘って遅延した入力信号が、ランダムな遅延時間に亘って遅延した周期信号に同期して保持されるという作用をもたらす。
また、この第１の側面において、上記保持された入力信号に基づいて上記入力信号と上記所定の周期信号との位相差を検出する検出部と、上記所定の周期信号を生成する発振回路とをさらに具備し、上記制御部は、上記検出された位相差に基づいて上記発振回路を制御してもよい。これにより、検出された位相差に基づいて発振回路が制御されるという作用をもたらす。
また、この第１の側面において、上記保持部は、上記所定の周期信号の立上りエッジに同期して上記入力信号を保持するとともに上記保持した信号を第１の内部信号として供給する第１の前段フリップフロップと、上記所定の周期信号の立上りエッジに同期して上記第１の内部信号を保持するとともに上記保持した信号を第２の内部信号として供給する第１の後段フリップフロップと、上記所定の周期信号の立下がりエッジに同期して上記入力信号を保持する上記保持した信号を第３の内部信号として供給する第２の前段フリップフロップと、上記所定の周期信号の立上りエッジに同期して上記第３の内部信号を保持するとともに上記保持した信号を第４の内部信号として供給する第２の後段フリップフロップとを備え、上記検出部は、上記第１の内部信号と上記第４の内部信号との排他的論理和を出力する第１の排他的論理和ゲートと、上記第２の内部信号と上記第４の内部信号との排他的論理和を出力する第２の排他的論理和ゲートとを備え、上記可変遅延素子は、上記遅延させた信号を上記第２の前段フリップフロップに供給してもよい。これにより、周期信号の立下りエッジに同期して信号を保持する第２のフリップフロップに、遅延した信号が供給されるという作用をもたらす。
また、この第１の側面において、上記入力信号を上記ランダムな入力時間に亘って遅延させたエッジデータと上記入力信号を所定の遅延時間に亘って遅延させたリカバリデータとを上記保持部に供給する可変遅延回路と上記入力信号のエッジを検出するエッジ検出回路と、上記エッジが検出されたタイミングに同期して上記所定の周期信号を生成する発振回路とをさらに具備し、上記演算回路は、上記保持されたエッジデータおよびリカバリデータに基づいて上記可変遅延回路および上記発振回路を制御してもよい。これにより、エッジが検出されたタイミングによって周期信号が生成されるという作用をもたらす。
また、この第１の側面において、上記所定の周期信号は、位相がπ／２異なる第１および第２の周期信号を含み、上記保持部は、上記第１の周期信号の立上りエッジに同期して上記エッジデータを保持するとともに上記保持した信号を第１のエッジデータとして供給する第１のフリップフロップと、上記第２の周期信号の立上りエッジに同期して上記リカバリデータを保持するとともに上記保持した信号を第１のリカバリデータとして供給する第２のフリップフロップと、上記第１の周期信号の立下りエッジに同期して上記エッジデータを保持するとともに上記保持した信号を第２のエッジデータとして供給する第３のフリップフロップと、上記第２の周期信号の立下りエッジに同期して上記リカバリデータを保持するとともに上記保持した信号を第２のリカバリデータとして供給する第４のフリップフロップとを備え、上記演算回路は、上記第１および第２のエッジデータと上記第１および第２のリカバリデータに基づいて上記可変遅延回路および上記発振回路を制御してもよい。これにより、ハーフレート方式において、リカバリデータと、ランダムな遅延時間に亘って遅延したエッジデータとが、周期信号に同期して保持されるという作用をもたらす。
また、この第１の側面において、上記所定の周期信号は、位相が互いにπ／４異なる第１、第２、第３および第４の周期信号を含み、上記保持部は、上記第１の周期信号の立上りエッジに同期して上記エッジデータを保持するとともに上記保持した信号を第１のエッジデータとして供給する第１のフリップフロップと、上記第２の周期信号の立上りエッジに同期して上記リカバリデータを保持するとともに上記保持した信号を第１のリカバリデータとして供給する第２のフリップフロップと、上記第３の周期信号の立上りエッジに同期して上記エッジデータを保持するとともに上記保持した信号を第２のエッジデータとして供給する第３のフリップフロップと、上記第４の周期信号の立上りエッジに同期して上記リカバリデータを保持するとともに上記保持した信号を第２のリカバリデータとして供給する第４のフリップフロップと、上記第１の周期信号の立下りエッジに同期して上記エッジデータを保持するとともに上記保持した信号を第３のエッジデータとして供給する第５のフリップフロップと、上記第２の周期信号の立下りエッジに同期して上記リカバリデータを保持するとともに上記保持した信号を第３のリカバリデータとして供給する第６のフリップフロップと、上記第３の周期信号の立下りエッジに同期して上記エッジデータを保持するとともに上記保持した信号を第４のエッジデータとして供給する第７のフリップフロップと、上記第４の周期信号の立下りエッジに同期して上記リカバリデータを保持するとともに上記保持した信号を第４のリカバリデータとして供給する第８のフリップフロップとを備え、上記演算回路は、上記第１、第２、第３および第４のエッジデータと上記第１、第２、第３および第４のリカバリデータとに基づいて上記可変遅延回路および上記発振回路を制御してもよい。これにより、クォーターレート方式において、リカバリデータと、ランダムな遅延時間に亘って遅延したエッジデータとが、周期信号に同期して保持されるという作用をもたらす。
本技術によれば、周期信号に同期してデータ信号を取り込む同期回路の誤動作を抑制することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における通信システムの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるクロックデータリカバリ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるランダムジッタジェネレータの一構成例を示す回路とノイズ特性とを示す図である。 本技術の第１の実施の形態における位相検出器の一構成例を示す回路図である。 本技術の第１の実施の形態における可変遅延素子の一構成例を示す回路図である。 本技術の第１の実施の形態における発振回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるセットアップタイムおよびホールドタイムについて説明するための図である。 本技術の第１の実施の形態における位相シフト前後の信号の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるデータ信号およびクロック信号の位相特性の一例を示す図である。 本技術の比較例におけるデータ信号およびクロック信号の位相特性の一例を示す図である。 本技術の第１の実施の形態における位相検出器の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態と比較例とにおける入力位相差と出力位相差との関係の一例を示すグラフである。 本技術の第１の実施の形態におけるクロックデータリカバリ回路の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例における位相検出器の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における位相検出器の一構成例を示す回路図である。 本技術の第１の実施の形態の第３の変形例における可変遅延素子の一構成例を示す回路図である。 本技術の第１の実施の形態の第４の変形例におけるクロックデータリカバリ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態の第４の変形例における可変遅延素子の一構成例を示す回路図である。 本技術の第１の実施の形態の第５の変形例における可変遅延素子の一構成例を示す回路図である。 本技術の第２の実施の形態におけるクロックデータリカバリ回路の一構成例を示すブロック図である。 本技術の第２の実施の形態における遅延部および保持部の一構成例を示す回路図である。 本技術の第２の実施の形態における発振回路の一構成例を示す回路図である。 本技術の第２の実施の形態におけるデジタル演算回路の一構成例を示すブロック図である。 本技術の第２の実施の形態における遅延部の動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態におけるランダムジッタジェネレータの一構成例を示す回路図である。 本技術の第３の実施の形態におけるアンプの一構成例を示す回路図である。 本技術の第４の実施の形態における遅延部および保持部の一構成例を示す回路図である。 本技術の第４の実施の形態におけるクロックデータリカバリ回路の動作の一例を示すタイミングチャートである。 本技術の第５の実施の形態における遅延部および保持部の一構成例を示す回路図である。 本技術の第５の実施の形態におけるクロックデータリカバリ回路の動作の一例を示すタイミングチャートである。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ランダムに遅延させたデータ信号をクロック信号に同期して保持する例）
２．第２の実施の形態（ランダムに遅延させたデータ信号をクロック信号に同期して保持し、クロック信号の位相および周波数を制御する例）
３．第３の実施の形態（アンプで増幅したノイズによりランダムに遅延させたデータ信号をクロック信号に同期して保持する例）
４．第４の実施の形態（ハーフレート方式においてランダムに遅延させたデータ信号をクロック信号に同期して保持する例）
５．第５の実施の形態（クォーターレート方式においてランダムに遅延させたデータ信号をクロック信号に同期して保持する例）
＜１．第１の実施の形態＞
［電子装置の構成例］
図１は、第１の実施の形態における通信システムの一構成例を示すブロック図である。この通信システムは、ソース機器１００および電子装置２００を備える。また、電子装置２００は、通信インターフェース２１０、クロックデータリカバリ回路３００およびデータ処理部２２０を備える。
通信インターフェース２１０は、ソース機器１００などの外部の装置との間でデータ信号を送受信するものである。この通信インターフェース２１０は、クロック信号が重畳されたデータ信号ＤＡＴＡを受信し、そのデータ信号ＤＡＴＡをクロックデータリカバリ回路３００に信号線２１９を介して供給する。この通信インターフェース２１０の通信規格として、例えば、DisplayPort v1.3、MIPI（Mobile Industry Processor Interface） M-PHY v4.0規格が用いられる。
クロックデータリカバリ回路３００は、データ信号ＤＡＴＡに重畳されたクロック信号と略同一のクロック信号ＣＫをデータ信号ＤＡＴＡから生成するものである。このクロックデータリカバリ回路３００は、その内部でクロック信号ＣＫを発振回路により生成し、そのクロック信号ＣＫの位相をデータ信号に合わせて調整する。これにより、送信側で重畳されたクロック信号と略一致する信号がクロック信号ＣＫとして再生される。クロックデータリカバリ回路３００は、データ信号ＤＡＴＡと生成したクロック信号ＣＫとをデータ処理部２２０に信号線３０８および３０９を介して供給する。なお、クロックデータリカバリ回路３００は、特許請求の範囲に記載の同期回路の一例である。
データ処理部２２０は、クロック信号ＣＫに同期してデータ信号ＤＡＴＡを取り込んで処理するものである。このデータ処理部２２０は、例えば、シリアルデータをパラレルデータに変換する処理、音声処理や画像処理などを行う。
［クロックデータリカバリ回路の構成例］
図２は、第１の実施の形態におけるクロックデータリカバリ回路３００の一構成例を示すブロック図である。このクロックデータリカバリ回路３００は、ランダムジッタジェネレータ３１０、位相検出器３２０、デジタル演算回路３３０および発振回路３４０を備える。
ランダムジッタジェネレータ３１０は、ランダムな電圧値の電圧信号ＶＲＪを生成するものである。このランダムジッタジェネレータ３１０は、その電圧信号ＶＲＪを位相検出器３２０に供給する。
位相検出器３２０は、データ信号ＤＡＴＡと、発振回路３４０からのクロック信号ＣＫとの位相差を検出するものである。この位相検出器３２０は、電圧信号ＶＲＪの値に応じた（すなわち、ランダムな）遅延時間に亘ってデータ信号ＤＡＴＡを遅延させてから取り込んで処理し、位相差を示す検出信号ＵＰおよびＤＮを生成する。検出信号ＵＰは、データ信号ＤＡＴＡに対して、クロック信号ＣＫの位相が進んでいるか否かを示す。例えば、クロック信号ＣＫの方が進んでいる場合に検出信号ＵＰにハイレベルが設定され、遅れている場合にローレベルが設定される。
一方、検出信号ＤＮは、データ信号ＤＡＴＡに対して、クロック信号ＣＫの位相が遅れているか否かを示す。例えば、クロック信号ＣＫの方が遅れている場合に検出信号ＤＮにハイレベルが設定され、進んでいる場合にローレベルが設定される。
なお、位相検出器３２０は、クロック信号とデータ信号との位相差を検出しているが、ストローブ信号など、クロック信号以外の周期信号とデータ信号との位相差を検出してもよい。
デジタル演算回路３３０は、検出信号ＵＰおよびＤＮの示す位相差に基づいて、クロック信号ＣＫの位相を制御信号Ｐcontrolで制御することによりデータ信号ＤＡＴＡとクロック信号ＣＫとの位相を一致させるものである。このデジタル演算回路３３０は、検出回数ＵＰおよびＤＮのそれぞれについてハイレベルになった回数を計数する。そして、デジタル演算回路３３０は、検出信号ＵＰがハイレベルになった頻度が、検出信号ＤＮがハイレベルになった頻度よりも高いほど、クロック信号ＣＫの位相を遅くする。一方、検出信号ＤＮがハイレベルになった頻度が、検出信号ＵＰがハイレベルになった頻度よりも高いほど、デジタル演算回路３３０はクロック信号ＣＫの位相を進める。なお、デジタル演算回路３３０は、特許請求の範囲に記載の制御部の一例である。
発振回路３４０は、制御信号Ｐcontrolに従ってクロック信号ＣＫを生成して位相検出器３２０およびデータ処理部２２０に供給するものである。
上述したように、位相差に応じてクロック信号の位相を制御するクロックデータリカバリ回路は、位相補間型のクロックデータリカバリ回路と呼ばれる。
なお、ランダムジッタジェネレータ３１０、位相検出器３２０、デジタル演算回路３３０および発振回路３４０をクロックデータリカバリ回路３００内に設けているが、この構成に限定されない。これらの回路を、２つのクロック信号を同期させる位相同期回路に設けてもよい。この場合には、データ信号ＤＡＴＡおよびクロック信号ＣＫの代わりに、２つのクロック信号が位相検出器３２０に入力される。
［ランダムジッタジェネレータの構成例］
図３は、第１の実施の形態におけるランダムジッタジェネレータ３１０の一構成例を示す回路とノイズ特性を示す図である。同図におけるａは、ランダムジッタジェネレータ３１０の一構成例を示す回路図である。このランダムジッタジェネレータ３１０は、定電流源３１１および抵抗器３１２を備える。定電流源３１１および抵抗器３１２は、電源端子と接地端子との間に直列に接続され、それらの接続点の電圧信号がＶＲＪとして位相検出器３２０に供給される。抵抗器３１２は、ノイズ源として用いられ、その熱雑音のノイズレベルは、温度Ｔと抵抗値Ｒとに依存する。なお、ランダムジッタジェネレータ３１０は、特許請求の範囲に記載のジェネレータの一例である。
図３におけるｂは、ノイズ特性を示す図である。同図におけるｂの縦軸は、ノイズ源（抵抗器３１２）のノイズレベルを示し、横軸は、ノイズの周波数ｆを示す。抵抗器３１２の電圧Ｖnoiseは、次の式により表される。
Ｖnoise＝（２ｋＲＴ・Δｆ）1/2
上式において、ｋはボルツマン定数である。Ｒは、抵抗器３１２の抵抗値であり、単位は例えばオーム（Ω）である。Ｔは、抵抗器３１２の温度であり、単位は例えば、ケルビン（Ｋ）である。Δｆは、ノイズの帯域幅を示し、単位は例えばヘルツ（Ｈｚ）である。
そして、電圧信号ＶＲＪの値は、定電流源３１１の供給する電流値をＩ０として、次の式により表される。
ＶＲＪ＝Ｉ０・Ｒ±Ｖnoise
このように、抵抗器３１２の熱雑音を用いてランダムな値の電圧信号がＶＲＪが生成される。なお、ランダムジッタジェネレータ３１０は、抵抗器３１２以外の素子や回路をノイズ源として用いてもよい。
［位相検出器の構成例］
図４は、第１の実施の形態における位相検出器３２０の一構成例を示す回路図である。この位相検出器３２０は、固定遅延素子３２１と、可変遅延素子４００と、前段フリップフロップ３２３および３２４と、後段フリップフロップ３２５および３２６と、ＸＯＲゲート３２７および３２８とを備える。
固定遅延素子３２１は、一定の遅延時間に亘ってデータ信号ＤＡＴＡを遅延させるものである。この固定遅延素子３２１の遅延時間は、例えば、可変遅延素子４００の遅延時間の平均値に設定される。固定遅延素子３２１は、遅延させたデータ信号ＤＡＴＡを前段フリップフロップ３２３に供給する。
可変遅延素子４００は、電圧信号ＶＲＪの値に応じた（すなわち、ランダムな）遅延時間に亘ってデータ信号ＤＡＴＡを遅延させるものである。この可変遅延素子４００は、遅延させたデータ信号ＤＡＴＡを前段フリップフロップ３２４に供給する。
なお、可変遅延素子４００は、データ信号ＤＡＴＡを反転せずに出力する素子（すなわち、バッファ）であるが、反転して出力する素子（すなわち、インバータ）であってもよい。インバータとする場合には、前段フリップフロップ３２４は、そのインバータで反転した信号の立上りに同期してデータ信号ＤＡＴＡを保持する。
前段フリップフロップ３２３は、クロック信号ＣＫの立上りエッジに同期してデータ信号を保持するものである。この前段フリップフロップ３２３は、保持した信号を内部信号Ｑ１としてＸＯＲゲート３２７と後段フリップフロップ３２５とデータ処理部２２０とに供給する。なお、前段フリップフロップ３２３は、特許請求の範囲に記載の第１の前段フリップフロップの一例である。
後段フリップフロップ３２５は、クロック信号ＣＫの立上りエッジに同期して内部信号Ｑ１を保持するものである。この後段フリップフロップ３２５は、保持した信号を内部信号Ｑ２としてＸＯＲゲート３２８に供給する。なお、後段フリップフロップ３２５は、特許請求の範囲に記載の第１の後段フリップフロップの一例である。
前段フリップフロップ３２４は、クロック信号ＣＫの立下りエッジに同期してデータ信号を保持するものである。この前段フリップフロップ３２４は、保持した信号を内部信号Ｑ３として後段フリップフロップ３２６に供給する。なお、前段フリップフロップ３２４は、特許請求の範囲に記載の第２の前段フリップフロップの一例である。
後段フリップフロップ３２６は、クロック信号ＣＫの立上りエッジに同期して内部信号Ｑ３を保持するものである。この後段フリップフロップ３２６は、保持した信号を内部信号Ｑ４としてＸＯＲゲート３２７および３２８に供給する。なお、後段フリップフロップ３２６は、特許請求の範囲に記載の第２の後段フリップフロップの一例である。
ＸＯＲゲート３２７は、内部信号Ｑ１およびＱ４の排他的論理和を検出信号ＤＮとして出力するものである。ＸＯＲゲート３２８は、内部信号Ｑ２およびＱ４の排他的論理和を検出信号ＵＰとして出力するものである。
なお、ＸＯＲゲート３２７および３２８からなる回路は、特許請求の範囲に記載の検出部の一例である。また、ＸＯＲゲート３２７は、特許請求の範囲に記載の第１の排他的論理和ゲートの一例であり、ＸＯＲゲート３２８は、特許請求の範囲に記載の第２の排他的論理和ゲートの一例である。
また、遅延時間がランダムな可変遅延素子４００を位相検出器３２０に設けているが、フリップフロップやラッチ回路などの保持部を備える同期回路であれば、その可変遅延素子４００を位相検出器以外の回路に設けることもできる。例えば、アナログデジタル変換器に可変遅延素子４００を設けてもよい。この場合には、周期信号に同期して信号を保持するフリップフロップなどの前段に、可変遅延素子４００が挿入される。
［可変遅延素子の構成例］
図５は、第１の実施の形態における可変遅延素子４００の一構成例を示す回路図である。この可変遅延素子４００は、Ｐ型トランジスタ４０１および４０３と、Ｎ型トランジスタ４０２および４０４と、可変容量４０５とを備える。Ｐ型トランジスタ４０１、Ｐ型トランジスタ４０３、Ｎ型トランジスタ４０２およびＮ型トランジスタ４０４として、例えば、ＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。
Ｐ型トランジスタ４０１およびＮ型トランジスタ４０２は、電源端子と接地端子との間に直列に接続される。Ｐ型トランジスタ４０３およびＮ型トランジスタ４０４も、電源端子と接地端子との間に直列に接続される。
また、Ｐ型トランジスタ４０１およびＮ型トランジスタ４０２のゲートには、データ信号ＤＡＴＡが入力される。そして、Ｐ型トランジスタ４０１およびＮ型トランジスタ４０２のドレインは、可変容量４０５と、Ｐ型トランジスタ４０３およびＮ型トランジスタ４０４のゲートとに接続される。Ｐ型トランジスタ４０３およびＮ型トランジスタ４０４のドレインは、前段フリップフロップ３２４に接続される。
可変容量４０５は、電圧信号ＶＲＪの値に応じて電気容量が変化する容量である。可変容量４０５として、例えば、バリキャップダイオードが用いられる。この可変容量４０５により、ランダムな遅延時間に亘ってデータ信号が遅延して出力される。
なお、可変遅延素子４００をインバータとする場合には、後段のＰ型トランジスタ４０３およびＮ型トランジスタ４０４は不要である。
［発振回路の構成例］
図６は、第１の実施の形態における発振回路３４０の一構成例を示す回路図である。この発振回路３４０は、セレクタ３４１と奇数（例えば、５）個のインバータ３４２とを備える。奇数個のインバータ３４２は、環状に接続される。また、インバータ３４２のそれぞれの出力端子は、後段のインバータ３４２の入力端子とセレクタ３４１とに共通に接続される。
セレクタ３４１は、奇数個のインバータ３４２のそれぞれの出力信号のいずれかを制御信号Ｐcontrolに従って選択するものである。セレクタ３４１は、選択した信号をクロック信号ＣＫとして位相検出器３２０に供給する。
図７は、第１の実施の形態におけるセットアップタイムおよびホールドタイムについて説明するための図である。同図において、クロック信号ＣＫの立上り前の所定のタイミングＴｓから、その立上りのタイミングＴｒまでの期間は、データ信号の変化が禁止される期間である。また、立上りのタイミングＴｒから、その後の所定のタイミングＴｅまでの期間も、データの変化が禁止される。ＴｓからＴｒまでの期間は、セットアップタイムと呼ばれ、ＴｒからＴｅまでの期間は、ホールドタイムと呼ばれる。
これらのセットアップタイムまたはホールドタイムにおいて、データ信号の値が変化すると、フリップフロップはデータの取込みに失敗し、その出力がメタステーブルとなる。この際に位相検出器３２０が誤動作してしまう。
図８は、第１の実施の形態における位相シフト前後の信号の一例を示すタイミングチャートである。同図におけるａは、位相シフト前のデータ信号ＤＡＴＡと、クロック信号ＣＫと電圧信号ＶＲＪとの変動の一例を示すタイミングチャートである。同図におけるａに例示するように、通信インターフェース２１０からは、２進数表記で「１０１０・・・」などのデータ信号ＤＡＴＡが入力される。また、電圧信号ＶＲＪの電圧値はランダムに変動している。
また、クロック信号ＣＫの位相は、データ信号ＤＡＴＡおよびクロック信号ＣＫの位相差に基づいて制御される。例えば、クロック信号ＣＫのデューティ比を１／２とすると、クロック信号ＣＫの立上りエッジの位相は、データ信号ＤＡＴＡの立上りエッジから０．５ＵＩ（Unit Interval）の位置（Ｔ１４など）に制御（ロック）される。ここで、ＵＩは、１ビットを転送する時間であり、データ信号ＤＡＴＡの転送速度を１０Ｇｂｐｓ（Giga Bit per second）とすると、１００ピコ秒（ｐｓ）である。この制御により、クロック信号ＣＫの立下りエッジの位相は、データ信号ＤＡＴＡの立上りエッジに略一致するタイミングに制御される。
図８におけるｂは、位相シフト後のデータ信号ＤＡＴＡと、クロック信号ＣＫとの変動の一例を示すタイミングチャートである。可変遅延素子４００は、電圧信号ＶＲＪの電圧値に応じた遅延時間に亘って、データ信号ＤＡＴＡを遅延させる。これにより、データ信号ＤＡＴＡの立上りエッジおよび立下りエッジのそれぞれのタイミングがランダムに変動する。言い換えれば、データ信号ＤＡＴＡにジッタが重畳される。
図９は、第１の実施の形態におけるデータ信号ＤＡＴＡおよびクロック信号ＣＫの位相特性の一例を示す図である。同図におけるａは、位相シフト後のデータ信号ＤＡＴＡと、クロック信号ＣＫとの変動の一例を示すタイミングチャートである。
前述したように、クロック信号ＣＫの立下りエッジは、データ信号ＤＡＴＡの立上り、立下りエッジにロックされる。このため、クロック信号の立下りエッジに同期してデータ信号ＤＡＴＡを保持する前段フリップフロップ３２４においては、ホールドタイムまたはセットアップタイムの期間内にデータ信号ＤＡＴＡの値が変化するおそれがある。この際には、前段フリップフロップ３２４がデータ信号ＤＡＴＡの取込みに失敗してエラーが生じる。このエラーは、セットアップタイム違反エラーまたはホールドタイム違反エラーと呼ばれる。
このようなエラーの発生を抑制するために、本実施の形態では可変遅延素子４００が、データ信号ＤＡＴＡの立上りエッジおよび立下りエッジのそれぞれをランダムに変動させて前段フリップフロップ３２４に供給する。これにより、データ信号ＤＡＴＡのエッジが、セットアップタイムまたはホールドアップタイムの期間内に入る確率が小さくなる。その結果、前段フリップフロップ３２４がデータ信号ＤＡＴＡの取込みに失敗する確率が低減する。
なお、前段フリップフロップ３２４に保持されたデータ信号ＤＡＴＡは、リカバリした信号として後段のデータ処理部２２０に供給されることは無いため、データ信号ＤＡＴＡにジッタが重畳されていても、後段の処理で問題は生じない。
一方、前段フリップフロップ３２４以外のフリップフロップ（前段フリップフロップ３２３など）が保持したデータ信号にはジッタが重畳されていないため、リカバリしたデータ信号として後段のデータ処理部２２０に供給される。
なお、前段フリップフロップ３２４以外のフリップフロップは、クロック信号ＣＫの立上りエッジに同期してデータ信号ＤＡＴＡを保持する。ここで、前述したようにクロック信号ＣＫの立上りエッジの位相はデータ信号ＤＡＴＡの立上りエッジから０．５ＵＩの位置にロックされるため、セットアップまたはホールドアップ内にデータ信号ＤＡＴＡが変動することは無い。したがって、それらのフリップフロップへの信号をランダムに遅延させる必要はない。
図９におけるｂは、データ信号ＤＡＴＡおよびクロック信号ＣＫの位相特性の一例を示すグラフである。同図におけるｂの縦軸は、信号の立上りエッジおよび立下りエッジの位相を示し、横軸は時間を示す。また、同図におけるｂの丸印は、データ信号ＤＡＴＡの位相を示し、三角印は、クロック信号ＣＫの位相を示す。両端が矢印の線分は、クロック信号ＣＫの立下りエッジに同期する前段フリップフロップ３２４のセットアップタイムおよびホールドタイムの合計の期間を示す。
クロック信号ＣＫの位相は一定であるのに対し、データ信号ＤＡＴＡの位相は、ランダムに変動する。これにより、前段フリップフロップ３２４においてセットアップタイム違反エラーまたはホールドタイム違反エラーが生じる確率を低減することができる。例えば、タイミングＴ２１では、データ信号ＤＡＴＡの位相がセットアップタイムまたはホールドタイムの期間内になっているが、それ以外のタイミングＴ２２などでは、その期間から外れており、エラーの発生が抑制される。
図１０は、比較例におけるデータ信号ＤＡＴＡおよびクロック信号ＣＫの位相特性の一例を示す図である。同図におけるａは、位相シフト後のデータ信号ＤＡＴＡと、クロック信号ＣＫとの変動の一例を示すタイミングチャートである。この比較例では、データ信号ＤＡＴＡの位相はランダムに変動しないものとする。
図１０におけるｂは、データ信号ＤＡＴＡおよびクロック信号ＣＫの位相特性の一例を示すグラフである。同図におけるｂの縦軸は、信号の立上りエッジおよび立下りエッジの位相を示し、横軸は時間を示す。また、同図におけるｂの丸印は、データ信号ＤＡＴＡの位相を示し、三角印は、クロック信号ＣＫの位相を示す。両端が矢印の線分は、クロック信号ＣＫの立下りエッジに同期するフリップフロップのセットアップタイムおよびホールドタイムの合計の期間を示す。
比較例では、データ信号ＤＡＴＡの位相が一定であるため、セットアップタイムまたはホールドタイム内にデータ信号ＤＡＴＡが変化してデータ信号ＤＡＴＡの取込みに失敗してしまう。この結果、位相検出器３２０が誤動作して、正確な位相差を検出することができなくなってしまう。そこで、比較例では、セットアップタイムおよびホールドタイム内にデータ信号のエッジが入らないように、理想的な位置から若干ずらした位置にクロック信号の位相がロックされる。
上述したように、データ信号ＤＡＴＡをランダムに遅延させない比較例では、フリップフロップがデータ信号の取込みに失敗するのに対し、データ信号ＤＡＴＡをランダムに遅延させた位相検出器３２０ではデータの取込みに失敗する確率が低くなる。
図１１は、第１の実施の形態における位相検出器３２０の動作の一例を示すタイミングチャートである。前段フリップフロップ３２３は、クロック信号ＣＫの立上りエッジ（タイミングＴ１１など）に同期してデータ信号ＤＡＴＡを保持して内部信号Ｑ１として出力する。また、後段フリップフロップ３２５は、クロック信号ＣＫの立上りエッジ（タイミングＴ１３など）に同期して内部信号Ｑ１を保持して内部信号Ｑ２として出力する。
また、前段フリップフロップ３２４は、クロック信号ＣＫの立下りエッジ（タイミングＴ１２やＴ１４など）に同期してデータ信号ＤＡＴＡを保持して内部信号Ｑ３として出力する。また、後段フリップフロップ３２６は、クロック信号ＣＫの立上りエッジ（タイミングＴ１３など）に同期して内部信号Ｑ３を保持して内部信号Ｑ４として出力する。
そして、ＸＯＲゲート３２７は、内部信号Ｑ１およびＱ４の排他的論理和を検出信号ＤＮとして出力し、ＸＯＲゲート３２８は、内部信号Ｑ２およびＱ４の排他的論理和を検出信号ＤＮとして出力する。
これらの検出信号ＤＮおよびＵＰに基づいて、デジタル演算回路３３０は、クロック信号ＣＫの立下りエッジの位相を、データ信号ＤＡＴＡの立上りエッジに一致させる制御を行う。この場合に、クロック信号ＣＫの立下りエッジに同期して動作する前段フリップフロップ３２４では、セットアップタイム違反エラーまたはホールドタイム違反エラーが生じるおそれがある。しかしながら、データ信号ＤＡＴＡを可変遅延素子４００がランダムに遅延させているため、ランダムに遅延させない場合と比較して、セットアップタイム違反エラーまたはホールドタイム違反エラーが生じる確率を低減することができる。
なお、上述のクロックデータリカバリ回路３００は、データ信号ＤＡＴＡのデータレートと同じクロックレートのクロック信号ＣＫを再生するフルレート方式を用いている。しかし、後述するように、データレートの半分のクロックレートのクロック信号ＣＫを再生するハーフレート方式を用いてもよい。また、データレートの１／４のクロックレートのクロック信号をＣＫを再生するクォーターレート方式を用いてもよい。
図１２は、第１の実施の形態と比較例とにおける入力位相差と出力位相差との関係の一例を示すグラフである。同図におけるａは、第１の実施の形態における入力位相差と出力位相差との関係の一例を示すグラフである。同図におけるａの横軸は、データ信号ＤＡＴＡおよびクロック信号ＣＫの位相差（入力位相差）を示し、縦軸は、検出信号ＵＰおよびＤＮの位相差（出力位相差）を示す。入力位相差が０度付近の一定範囲内である場合には、入力位相差に比例した出力位相差が得られる。ここで、出力位相差は、一定回数に亘って検出した際の平均値を示す。一方、その一定範囲外では、出力位相差は、１８０度または−１８０度となる。
同図におけるｂは、データ信号ＤＡＴＡをランダムに遅延させない比較例における入力位相差と出力位相差との関係の一例を示すグラフである。同図におけるｂの斜線部分は、出力位相差が不定値となり、正確な位相差を検出することができない入力位相差の領域を示す。この領域は、デッドゾーンと呼ばれる。デッドゾーンで出力位相差が不定値となるのは、この領域でセットアップタイム違反エラーまたはホールドタイム違反エラーが生じてフリップフロップの出力がメタステーブルとなるためである。
上述のように、データ信号ＤＡＴＡをランダムに遅延させない比較例では、デッドゾーンが生じるのに対し、データ信号ＤＡＴＡをランダムに遅延させた位相検出器３２０では、デッドソーンが生じず、位相差を正確に検出することができる。
図１３は、第１の実施の形態におけるクロックデータリカバリ回路３００の動作の一例を示すフローチャートである。この動作は、例えば、通信インターフェース２１０からデータ信号ＤＡＴＡが入力されたときに開始される。
ランダムジッタジェネレータ３５０は、ランダムな値の電圧信号ＶＲＪを生成し（ステップＳ９０１）、位相検出器３２０は、その電圧信号ＶＲＪの値に応じてデータ信号ＤＡＴＡの位相をシフトする（ステップＳ９０２）。そして、位相検出器３２０は、データ信号ＤＡＴＡとクロック信号ＣＫとの位相差を検出し（ステップＳ９０３）、デジタル演算回路３３０は、その位相差に基づいて制御信号を生成する（ステップＳ９０４）。そして、発振回路３４０は、その制御信号に従ってクロック信号ＣＫを生成する（ステップＳ９０５）。ステップＳ９０５の後に、クロックデータリカバリ回路３００は、ステップＳ９０１以降を繰り返し実行する。
このように、本技術の第１の実施の形態によれば、ランダムな遅延時間に亘って遅延させたデータ信号をクロック信号に同期して保持するため、セットアップタイム違反エラーやホールドタイム違反エラーの発生を抑制することができる。これらのエラーの発生率の低減により、位相検出器３２０の誤動作を防止することができる。
［第１の変形例］
上述の第１の実施の形態では、データ信号ＤＡＴＡをランダムな遅延時間で遅延させて（言い換えれば、ジッタを重畳して）いた。同様の効果はクロック信号をランダムな遅延時間で遅延させて（言い換えれば、ジッタを重畳して）も実現できる。この第１の実施の形態の第１の変形例における位相検出器３２０は、データ信号ＤＡＴＡにジッタを重畳しない点において第１の実施の形態と異なる。
図１４は、第１の実施の形態の第１の変形例における位相検出器３２０の一構成例を示す回路図である。この第１の変形例における位相検出器３２０は、固定遅延素子３２２、３２９、４１１および４１２をさらに備える点において第１の実施の形態と異なる。
固定遅延素子３２２は、一定の遅延時間に亘ってデータ信号ＤＡＴＡを遅延させるものである。この固定遅延素子３２２は、遅延させたデータ信号ＤＡＴＡを前段フリップフロップ３２４に供給する。
固定遅延素子３２９は、一定の遅延時間に亘ってクロック信号ＣＫを遅延させるものである。この固定遅延素子３２９の遅延時間は、例えば、可変遅延素子４００の遅延時間の平均値に設定される。固定遅延素子３２９は、遅延させたクロック信号ＣＫを前段フリップフロップ３２３に供給する。
固定遅延素子４１１は、一定の遅延時間に亘ってクロック信号ＣＫを遅延させるものである。固定遅延素子４１１は、遅延させたクロック信号ＣＫを後段フリップフロップ３２５に供給する。
固定遅延素子４１２は、一定の遅延時間に亘ってクロック信号ＣＫを遅延させるものである。固定遅延素子４１２は、遅延させたクロック信号ＣＫを後段フリップフロップ３２６に供給する。
また、第１の実施の形態の第１の変形例の可変遅延素子４００は、クロック信号ＣＫを遅延させて前段フリップフロップ３２４に供給する点において第１の実施の形態と異なる。クロック信号ＣＫをランダムに遅延させることにより、そのクロック信号ＣＫに同期して動作する前段フリップフロップ３２４においてセットアップタイムまたはホールドタイム内にデータ信号のエッジが入る確率を低減することができる。これにより、セットアップタイム違反エラーまたはホールドタイム違反エラーが生じる確率を低減することができる。
このように、本技術の第１の実施の形態の第１の変形例によれば、クロック信号ＣＫをランダムな遅延時間に亘って遅延させるため、データ信号にジッタを重畳せずに、同期回路の誤動作を防止することができる。
［第２の変形例］
上述の第１の実施の形態では、データ信号ＤＡＴＡのみをランダムな遅延時間で遅延させていたが、クロック信号もランダムな遅延時間で遅延させた方が、誤動作を抑制する効果が高くなる。この第１の実施の形態の第２の変形例における位相検出器３２０は、データ信号ＤＡＴＡおよびクロック信号ＣＫの両方をランダムな遅延時間で遅延させる点において第１の実施の形態と異なる。
図１５は、第１の実施の形態の第２の変形例における位相検出器３２０の一構成例を示す回路図である。この第２の変形例における位相検出器３２０は、固定遅延素子３２２、３２９、４１１および４１２と、可変遅延素子４００および４１０とをさらに備える点において第１の実施の形態と異なる。また、第２の変形例のランダムジッタジェネレータ３１０は、ランダムな値の電圧信号ＶＲＪＣおよびＶＲＪＤを可変遅延素子４００および４１０に供給する。
固定遅延素子３２９は、一定の遅延時間に亘ってクロック信号ＣＫを遅延させるものである。この固定遅延素子３２９は、遅延させたクロック信号ＣＫを前段フリップフロップ３２３に供給する。
また、固定遅延素子３２１の遅延時間は、例えば、可変遅延素子４００の遅延時間の平均値に設定される。固定遅延素子３２９の遅延時間は、例えば、可変遅延素子４１０の遅延時間の平均値に設定される。
固定遅延素子４１１は、一定の遅延時間に亘ってクロック信号ＣＫを遅延させるものである。固定遅延素子４１１は、遅延させたクロック信号ＣＫを後段フリップフロップ３２５に供給する。
固定遅延素子４１２は、一定の遅延時間に亘ってクロック信号ＣＫを遅延させるものである。固定遅延素子４１２は、遅延させたクロック信号ＣＫを後段フリップフロップ３２６に供給する。
可変遅延素子４００は、データ信号ＤＡＴＡをランダムな遅延時間に亘って遅延させて、前段フリップフロップ３２４に供給するものである。可変遅延素子４１０は、クロック信号ＣＫをランダムな遅延時間に亘って遅延させて、前段フリップフロップ３２４に供給するものである。
このように、本技術の第１の実施の形態の第２の変形例によれば、データ信号ＤＡＴＡおよびクロック信号ＣＫの両方をランダムな遅延時間に亘って遅延させるため、同期回路の誤動作を防止する効果を高くすることができる。
［第３の変形例］
上述の第１の実施の形態では、デジタル演算回路３３０は、可変遅延素子４００内の可変容量４０５の電気容量を調整することにより遅延時間を制御していた。しかし、遅延時間を制御することができるのであれば、調整するパラメータは電気容量に限定されない。例えば、トランジスタに供給するバイアス電流を調整してもよい。この第１の実施の形態の第３の変形例における位相検出器３２０は、トランジスタに供給するバイアス電流の調整により、遅延時間を制御する点において第１の実施の形態と異なる。
図１６は、第１の実施の形態の第３の変形例における可変遅延素子４２０の一構成例を示す回路図である。この可変遅延素子４２０は、位相検出器３２０において可変遅延素子４００の代わりに配置される。
また、可変遅延素子４２０は、可変容量４０５の代わりに可変電流源４２１および４２２を備える点以外は、第１の実施の形態の可変遅延素子４００と同様の構成である。可変電流源４２１はＰ型トランジスタ４０１のソースと電源端子との間に挿入される。また、可変電流源４２２はＮ型トランジスタ４０２のソースと接地端子との間に挿入される。可変電流源４２１および４２２として、例えば、ＭＯＳトランジスタが用いられる。
また、第３の変形例のランダムジッタジェネレータ３１０は、ランダムな値の電圧信号ＶＲＪＮおよびＶＲＪＰを可変電流源４２１および４２２に供給する。
また、可変電流源４２１は、電圧信号ＶＲＪＰに応じた（すなわち、ランダムな）電流値のバイアス電流を供給するものである。可変電流源４２２は、電圧信号ＶＲＪＮに応じた電流値のバイアス電流を供給するものである。
可変電流源４２１および４２２からのバイアス電流に応じて、Ｐ型トランジスタ４０１およびＮ型トランジスタ４０２のスイッチング速度が変化する。このため、ランダムジッタジェネレータ３１０は、そのバイアス電流の調整によりデータ信号ＤＡＴＡの遅延時間を制御することができる。
このように、本技術の第１の形態の第３の変形例によれば、可変電流源４２１および４２２からのバイアス電流の調整により、データ信号ＤＡＴＡの遅延時間を制御するため、可変容量４０５を用いずに遅延時間を制御することができる。
［第４の変形例］
上述の第１の実施の形態では、ランダムジッタジェネレータ３１０は、アナログの電圧信号ＶＲＪによりデータ信号ＤＡＴＡの遅延時間を制御していたが、デジタル信号によりデータ信号ＤＡＴＡの遅延時間を制御することもできる。この第４の変形例におけるランダムジッタジェネレータは、デジタルの制御信号により遅延時間を制御する点において第１の実施の形態と異なる。
図１７は、第１の実施の形態の第４の変形例におけるクロックデータリカバリ回路３００の一構成例を示すブロック図である。この第４の変形例のクロックデータリカバリ回路３００は、ランダムジッタジェネレータ３１０の代わりにランダムジッタジェネレータ３５０を備える点において第１の実施の形態と異なる。
ランダムジッタジェネレータ３５０は、アナログの電圧信号ＶＲＪの代わりに、乱数を示すデジタルの制御信号ＤＲＪを生成する。このランダムジッタジェネレータ３５０は、例えば、線形帰還シフトレジスタなどにより制御信号ＤＲＪを生成する。なお、ランダムジッタジェネレータ３５０は、線形帰還レジスタを備えず、線形合同法など、疑似乱数を生成するアルゴリズムを用いて制御信号ＤＲＪを生成してもよい。
図１８は、第１の実施の形態の第４の変形例における可変遅延素子４３０の一構成例を示す回路図である。この可変遅延素子４３０は、位相検出器３２０において可変遅延素子４００の代わりに配置される。
可変遅延素子４３０は、可変容量４０５の代わりに、それぞれがスイッチ４３１および固定容量４３２からなる複数の組を備える点以外は、第１の実施の形態の可変遅延素子４００と同様である。
複数のスイッチ４３１のそれぞれの一端は、Ｐ型トランジスタ４０１およびＮ型トランジスタ４０２のドレインに共通に接続され、他端は、対応する固定容量４３２に接続される。
固定容量４３２は、電気容量が一定の容量である。スイッチ４３１は、対応する固定容量４３２と、Ｐ型トランジスタ４０１およびＮ型トランジスタ４０２のドレインとの間の経路を制御信号ＤＲＪに従って開閉するものである。この制御信号ＤＲＪのビット数は、スイッチ４３１の個数以上であり、ビットのそれぞれは、互いに異なるスイッチ４３１に供給される。
上述の構成により、制御信号ＤＲＪのランダムな値に応じてスイッチ４３１が開閉して複数の固定容量４３２の合成容量がランダムに変化する。そして、このランダムな合成容量に応じた遅延時間に亘って、データ信号ＤＡＴＡが遅延して出力される。
このように、本技術の第１の実施の形態の第４の変形例によれば、ランダムジッタジェネレータ３５０は、デジタルの制御信号ＤＲＪにより固定容量４３２の合成容量を調整するため、アナログの電圧信号ＶＲＪを用いずに遅延時間を制御することができる。
［第５の変形例］
上述の第１の実施の形態の第４の変形例では、可変遅延素子４３０内の固定容量４３２の合成容量を調整することにより遅延時間を制御していた。しかし、遅延時間を制御することができるのであれば、調整するパラメータは合成容量に限定されない。例えば、トランジスタに供給するバイアス電流を調整してもよい。この第１の実施の形態の第５の変形例における位相検出器３２０は、トランジスタに供給するバイアス電流を調整することにより、遅延時間を制御する点において第４の変形例と異なる。
また、第５の変形例のランダムジッタジェネレータ３５０は、所定の乱数を示すデジタルの制御信号ＤＲＪＮおよびＤＲＪＰを可変遅延素子４００および４１０に供給する。
図１９は、第１の実施の形態の第５の変形例における可変遅延素子４４０の一構成例を示す回路図である。この第１の実施の形態の第５の変形例の可変遅延素子４４０は、スイッチ４３１および固定容量４３２の代わりに、スイッチ４４１および４４３と固定電流源４４２および４４４とを備える点以外は第４の変形例と同様である。
それぞれがスイッチ４４１および固定電流源４４２からなる組は、複数組、設けられる。また、それぞれがスイッチ４４３および固定電流源４４４からなる組も、複数組、設けられる。複数のスイッチ４４１のそれぞれの一端は、電源端子に共通に接続され、他端は、対応する固定電流源４４２に接続される。また、複数のスイッチ４４３のそれぞれの一端は、Ｎ型トランジスタ４０２のソースに共通に接続され、他端は、対応する固定電流源４４４に接続される。
複数の固定電流源４４２のそれぞれの出力端子は、Ｐ型トランジスタ４０１のソースに共通に接続される。また、複数の固定電流源４４４のそれぞれの出力端子は、接地端子に接続される。
固定電流源４４２および４４４は、一定のバイアス電流を供給するものである。スイッチ４４１は、対応する固定電流源４４２と、電源端子との間の経路を制御信号ＤＲＪＰに従って開閉するものである。また、スイッチ４４３は、対応する固定電流源４４４と、Ｎ型トランジスタ４０２のソースとの間の経路を制御信号ＤＲＪＮに従って開閉するものである。
固定電流源４４２および４４４からのバイアス電流の和に応じて、Ｐ型トランジスタ４０１およびＮ型トランジスタ４０２のスイッチング速度が変化する。このため、ランダムジッタジェネレータ３５０は、それらのバイアス電流を調整することによりデータ信号ＤＡＴＡの遅延時間を制御することができる。
このように、本技術の第１の形態の第５の変形例によれば、固定電流源４４２および４４４からのバイアス電流の調整により、データ信号ＤＡＴＡの遅延時間を制御するため、合成容量を用いずに遅延時間を制御することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態では、遅延時間がランダムな可変遅延素子４００を位相補間型のクロックデータリカバリ回路３００に設けていたが、位相補間型以外の方式のクロックデータリカバリ回路に、その可変遅延素子を設けてもよい。例えば、データ信号のエッジの検出を行うインジェクション型のクロックデータリカバリ回路に可変遅延素子を設けることもできる。この第２の実施の形態のクロックデータリカバリ回路３００は、インジェクション型である点において第１の実施の形態と異なる。
図２０は、第２の実施の形態におけるクロックデータリカバリ回路３００の一構成例を示すブロック図である。この第２の実施の形態のクロックデータリカバリ回路３００は、位相検出器３２０およびデジタル演算回路３３０の代わりに、遅延部３６０、保持部３７０、デジタル演算回路３８０およびエッジ検出回路３９０を備える点において第１の実施の形態と異なる。また、第２の実施の形態のクロックデータリカバリ回路３００は、発振回路３４０の代わりに、発振回路３４５を備える点において第１の実施の形態と異なる。
遅延部３６０は、ランダムな遅延時間に亘って遅延させたデータ信号ＤＡＴＡと、一定の遅延時間に亘って遅延させたデータ信号ＤＡＴＡとを生成するものである。この遅延部３６０は、それらの信号をさらに制御信号Ｐcontrolの示す遅延時間に亘って遅延させる。そして、遅延部３６０は、ランダムな遅延時間によりジッタが重畳された方のデータ信号をエッジデータＥＤとし、そうでない方のデータ信号をリカバリデータＲＤとして保持部３７０に供給する。
保持部３７０は、クロック信号ＣＫに同期して、エッジデータＥＤおよびリカバリデータＲＤを保持し、保持した信号をエッジデータＥ_ＤＡＴＡおよびリカバリデータＲ_ＤＡＴＡとして出力するものである。エッジデータＥ_ＤＡＴＡはデジタル演算回路３８０に入力され、リカバリデータＲ_ＤＡＴＡは、デジタル演算回路３８０とデータ処理部２２０とに入力される。
デジタル演算回路３８０は、エッジデータＥ_ＤＡＴＡおよびリカバリデータＲ_ＤＡＴＡに基づいて、データ信号の位相を制御するための制御信号Ｐcontrolとクロック信号ＣＫの周波数を制御するための制御信号Ｆcontrolとを生成するものである。このデジタル演算回路３８０は、制御信号Ｐcontrolを遅延部３６０に供給し、発振回路３４５に制御信号Ｆcontrolを供給する。
エッジ検出回路３９０は、データ信号ＤＡＴＡのエッジを検出するものである。このエッジ検出回路３９０は、データ信号ＤＡＴＡの立上りエッジおよび立下りエッジの両方を検出し、パルス信号ＩＮＪを生成して発振回路３４５に供給する。例えば、エッジ検出回路３９０は、エッジを検出しない場合にパルス信号ＩＮＪをローレベルに設定し、エッジを検出した場合に一定期間（例えば、０．５ＵＩ）に亘ってパルス信号ＩＮＪをハイレベルに設定する。
発振回路３４５は、パルス信号ＩＮＪに同期してクロック信号ＣＫを生成するものである。この発振回路３４５は、制御信号Ｆcontrolに従ってクロック信号ＣＫの周波数を制御し、保持部３７０、デジタル演算回路３８０およびデータ処理部２２０に供給する。
図２１は、第２の実施の形態における遅延部３６０および保持部３７０の一構成例を示す回路図である。遅延部３６０は、可変遅延素子３６１、３６２および３６４と固定遅延素子３６３とを備える。また、保持部３７０は、フリップフロップ３７１および３７２を備える。
可変遅延素子３６１は、電圧信号ＶＲＪの値に応じた（すなわち、ランダムな）遅延時間に亘ってデータ信号ＤＡＴＡを遅延させるものである。この可変遅延素子３６１の構成は、第１の実施の形態の可変遅延素子４００と同様である。可変遅延素子３６１は、遅延させた信号を可変遅延素子３６２に供給する。
固定遅延素子３６３は、一定の遅延時間に亘ってデータ信号ＤＡＴＡを遅延させるものである。この固定遅延素子３６３の遅延時間は、例えば、可変遅延素子３６１の遅延時間の平均値に設定される。固定遅延素子３６３は、遅延させた信号を可変遅延素子３６４に供給する。
可変遅延素子３６２は、制御信号Ｐcontrolの値に応じた遅延時間に亘って、可変遅延素子３６１からの信号を遅延させるものである。この可変遅延素子３６２は、遅延させた信号をデータ信号ＥＤとしてフリップフロップ３７１に供給する。
可変遅延素子３６４は、制御信号Ｐcontrolの値に応じた遅延時間に亘って、固定遅延素子３６３からの信号を遅延させるものである。この可変遅延素子３６４は、遅延させた信号をデータ信号ＲＤとしてフリップフロップ３７２に供給する。
なお、可変遅延素子３６２および３６４からなる回路は、特許請求の範囲に記載の可変遅延回路の一例である。
フリップフロップ３７１は、クロック信号ＣＫの立下りエッジに同期して、エッジデータＥＤを保持するものである。このフリップフロップ３７１は、保持した信号をエッジデータＥ_ＤＡＴＡとしてデジタル演算回路３８０に供給する。
フリップフロップ３７２は、クロック信号ＣＫの立上りエッジに同期して、リカバリデータＲＤを保持するものである。このフリップフロップ３７２は、保持した信号をリカバリデータＲ_ＤＡＴＡとしてデジタル演算回路３８０に供給する。
図２２は、第２の実施の形態における発振回路３４５の一構成例を示す回路図である。この発振回路３４５は、奇数（例えば、５）個のインバータ３４６と、ＡＮＤ（論理積）ゲートとを備える。これらのインバータ３４６は、ＡＮＤゲートの入力端子と出力端子との間に直列に接続される。
インバータ３４６は、信号を反転するとともに、制御信号Ｆcontrolの値に応じた遅延時間に亘って遅延させるものである。
ＡＮＤゲート３４７は、インバータ３４６からの信号とパルス信号ＩＮＪとの論理積をクロック信号ＣＫとして出力するものである。このＡＮＤゲート３４７は、クロック信号ＣＫをインバータ３４６のいずれかの入力端子と、保持部３７０と、デジタル演算回路３８０と、データ処理部２２０とに供給する。
図２３は、第２の実施の形態におけるデジタル演算回路３８０の一構成例を示すブロック図である。このデジタル演算回路３８０は、エッジ検出回路３８１、位相比較回路３８２、位相決定回路３８３、周波数決定回路３８４、積算回路３８５および積算回路３８６を備える。
エッジ検出回路３８１は、クロック信号ＣＫおよびリカバリデータＲ_ＤＡＴＡに基づいて、リカバリデータＲ_ＤＡＴＡの立上りエッジおよび立下りエッジを検出するものである。このエッジ検出回路３８１は、それらのエッジを検出したときにイネーブルとなる検出信号ＳＥを生成して位相決定回路３８３および周波数決定回路３８４に供給する。
位相比較回路３８２は、リカバリデータＲ_ＤＡＴＡおよびＥ_ＤＡＴＡとクロック信号ＣＫとに基づいて、クロック信号ＣＫの位相が進んでいるか遅れているかを決定し、位相比較信号ＳＰを生成するものである。この位相比較回路３８２は、例えば、位相が進んでいるときに位相比較信号ＳＰに「１」を設定し、遅れているときに「０」を設定する。そして、位相比較回路３８２は、位相比較信号ＳＰを位相決定回路３８３および周波数決定回路３８４に供給する。
位相決定回路３８３は、検出信号ＳＥ、位相比較信号ＳＰおよびクロック信号ＣＫに基づいて、クロック信号ＣＫの位相を進めるか遅らせるかを決定し、その位相を制御するための制御信号ＳＩＧＰを生成するものである。例えば、位相決定回路３８３は、クロック信号ＣＫの位相を進めるべきと判断した際に制御信号ＳＩＧＰに「＋１」を設定し、その位相を遅らせるべきと判断した際に制御信号ＳＩＧＰに「−１」を設定する。また、位相決定回路３８３は、クロック信号ＣＫの位相をそのまま維持すべきと判断した際に制御信号ＳＩＧＰに「０」を設定する。位相決定回路３８３は、制御信号ＳＩＧＰを積算回路３８５に供給する。
周波数決定回路３８４は、検出信号ＳＥ、位相比較信号ＳＰおよびクロック信号ＣＫに基づいて、クロック信号ＣＫの周波数を高くするか低くするかを決定し、その周波数を制御するための制御信号ＳＩＧＦを生成するものである。例えば、周波数決定回路３８４は、クロック信号ＣＫの周波数を高くすべきと判断した際に制御信号ＳＩＧＦに「＋１」を設定し、その周波数を低くすべきと判断した際に制御信号ＳＩＧＦに「−１」を設定する。また、周波数決定回路３８４は、クロック信号ＣＫの周波数をそのまま維持すべきと判断した際に制御信号ＳＩＧＦに「０」を設定する。周波数決定回路３８４は、制御信号ＳＩＧＦを積算回路３８６に供給する。
積算回路３８５は、制御信号ＳＩＧＰの値を積算するものである。この積算回路３８５は、積算値を示すデジタル信号を制御信号Ｐcontrolとして遅延部３６０に供給する。積算回路３８６は、制御信号ＳＩＧＦの値を積算するものである。この積算回路３８６は、積算値を示すデジタル信号を制御信号Ｆcontrolとして発振回路３４５に供給する。
図２４は、第２の実施の形態における遅延部３６０の動作の一例を示すタイミングチャートである。遅延部３６０において、可変遅延素子３６１は、データ信号ＤＡＴＡをランダムな遅延時間に亘って遅延させてエッジデータＥＤとして出力する。遅延時間がランダムであるため、エッジデータＥＤの立上りエッジおよび立下りエッジはランダムに変動し、データ信号にジッタが重畳される。
また、エッジデータＥＤは、クロック信号の立下りエッジのタイミングＴ２１やＴ２３などに同期して保持される。それらのタイミングでエッジデータＥＤはランダムに遷移するため、セットアップ違反エラーやホールドタイム違反エラーが発生する確率を低減することができる。
一方、固定遅延素子３６３は、データ信号ＤＡＴＡを一定の遅延時間に亘って遅延させてリカバリデータＲＤとして出力する。遅延時間が一定であるため、リカバリデータＲＤの立上りエッジおよび立下りエッジはランダムに変動することはない。
また、リカバリデータＲＤは、クロック信号の立上りエッジのタイミングＴ２２やＴ２４などに同期して保持される。それらのタイミングで、リカバリデータＲＤは遷移しないため、データ信号ＲＤにジッタを重畳しなくても、セットアップ違反エラーやホールドタイム違反エラーは生じない。そして、このジッタが重畳されない方のリカバリデータＲＤは、リカバリしたデータとしてデータ処理部２２０に供給される。
このように、本技術の第２の実施の形態によれば、インジェクション型のクロックデータリカバリ回路においてランダムな遅延時間に亘って遅延させたデータ信号をクロック信号に同期して保持するため、エラーの発生率を低減することができる。
＜３．第３の実施の形態＞
上述の第１の実施の形態では、ランダムジッタジェネレータ３１０は、定電流源３１１および抵抗器３１２のみによりノイズ（ＶＲＪ）を生成していたが、大きなレベルのノイズを生成するためには、抵抗３１２の抵抗値を大きくする必要がある。そして、抵抗値が大きいと定電流源３１１は、小さな値の電流を供給する必要があるため、定電流源３１１の仕様が制約されてしまう問題がある。この問題に対する対策のため、定電流源３１１および抵抗器３１２により生成された信号をアンプによりさらに増幅することが望ましい。この第３の実施の形態のランダムジッタジェネレータ３１０は、アンプをさらに設けた点において第１の実施の形態と異なる。
図２５は、第３の実施の形態におけるランダムジッタジェネレータ３１０の一構成例を示す回路図である。このランダムジッタジェネレータ３１０は、ｍ（ｍは整数）個のアンプ４５０をさらに備える点において第１の実施の形態と異なる。これらのアンプ４５０は、直列に接続される。１段目のアンプ４５０の入力端子は、定電流源３１１および抵抗器３１２の接続点に接続される。また、最終段のアンプ４５０の出力端子は、位相検出器３２０に接続される。
アンプ４５０は、入力された信号を増幅するものである。それぞれのアンプ４５０のゲインをＫｖとすると、ｍ個のアンプ４５０の最終段から出力される信号の電圧Ｖnoiseは、次の式により表される。
Ｖnoise＝Ｋｖｍ・（２ｋＲＴ・Δｆ）1/2
なお、実際には、アンプ４５０内のデバイスノイズや、負荷抵抗のノイズが加算されるが、上式では、それらは無視できる程度と想定している。
図２６は、第３の実施の形態におけるアンプ４５０の一構成例を示す回路図である。このアンプ４５０は、定電流源４５１と、Ｎ型トランジスタ４５１および４５６と、固定容量４５３と、抵抗器４５４および４５５とを備える。Ｎ型トランジスタ４５１および４５６として、例えば、ＭＯＳトランジスタが用いられる。
定電流源４５１およびＮ型トランジスタ４５２は、電源端子と接地端子との間において直列に接続される。Ｎ型トランジスタ４５２のゲートは、定電流源４５１およびＮ型トランジスタ４５２の接続点と、抵抗器４５４の一端とに接続される。その抵抗器４５４の他端は、固定容量４５３の一端とＮ型トランジスタ４５６のゲートとに接続される。その固定容量４５３の他端は、アンプ４５０の入力端子ＩＮに接続される。また、抵抗器４５５およびＮ型トランジスタ４５６は、電源端子と接地端子との間において直列に接続される。これらの抵抗器４５５およびＮ型トランジスタ４５６の接続点は、アンプ４５０の出力端子ＯＵＴに接続される。
このように、本技術の第３の実施の形態によれば、ランダムジッタジェネレータ３１０はアンプ４５０により信号を増幅するため、比較的小さな抵抗値の抵抗により、十分に大きなノイズを生成することができる。
＜４．第４の実施の形態＞
上述の第２の実施の形態では、クロックデータリカバリ回路３００は、データ信号ＤＡＴＡのデータレートと同じクロックレートのクロック信号ＣＫを再生するフルレート方式を用いていた。しかし、データレートの１／２のクロックレートのクロック信号ＣＫを再生するハーフレート方式を用いてもよい。この第４の実施の形態のクロックデータリカバリ回路３００は、ハーフレート方式でクロック信号をリカバリする点において第２の実施の形態と異なる。
図２７は。第４の実施の形態における遅延部３６０および保持部３７０の一構成例を示す回路図である。第４の実施の形態の保持部３７０は、フリップフロップ３７３および３７４をさらに備える点において第２の実施の形態と異なる。また、第４の実施の形態の発振回路３４５は、位相がπ／２異なるクロック信号ＣＫＩおよびＣＫＱを供給する点において第２の実施の形態と異なる。
フリップフロップ３７１は、クロック信号ＣＫＩの立上りエッジに同期して、エッジデータＥＤを保持するとともに、その保持した信号をエッジデータＥ_ＤＡＴＡ１としてデジタル演算回路３８０に供給する。フリップフロップ３７２は、クロック信号ＣＫＱの立上りエッジに同期して、リカバリデータＲＤを保持するとともに、その保持した信号をリカバリデータＲ_ＤＡＴＡ１としてデジタル演算回路３８０に供給する。
また、フリップフロップ３７３は、クロック信号ＣＫＩの立下りエッジに同期して、エッジデータＥＤを保持するとともに、その保持した信号をエッジデータＥ_ＤＡＴＡ２としてデジタル演算回路３８０に供給する。フリップフロップ３７４は、クロック信号ＣＫＱの立下りエッジに同期して、リカバリデータＲＤを保持するとともに、その保持した信号をリカバリデータＲ_ＤＡＴＡ２としてデジタル演算回路３８０に供給する。
第４の実施の形態のデジタル演算回路３８０は、Ｅ_ＤＡＴＡ１、Ｒ_ＤＡＴＡ１、Ｅ_ＤＡＴＡ２およびＲ_ＤＡＴＡ２に基づいて制御信号Ｐcontrolおよび制御信号Ｆcontrolを生成する。この演算回路３８０は、データ遷移があり、Ｒ_ＤＡＴＡ１＝Ｅ_ＤＡＴＡ１またはＲ_ＤＡＴＡ２＝Ｅ_ＤＡＴＡ２が成立する場合にクロック信号の位相が遅れていることを検出する。一方、Ｒ_ＤＡＴＡ１≠Ｅ_ＤＡＴＡ１またはＲ_ＤＡＴＡ２≠Ｅ_ＤＡＴＡ２が成立する場合に演算回路３８０は、クロック信号の位相が進んでいることを検出する。デジタル演算回路３８０は、位相の検出結果に基づいて制御信号Ｐcontrolおよび制御信号Ｆcontrolを生成する。
また、デジタル演算回路３８０は、連続した２つのリカバリデータからデータ信号が遷移したか否かを判断する。例えば、Ｒ_ＤＡＴＡ１≠Ｒ_ＤＡＴＡ２である場合に、データ信号が遷移したと判断される。
図２８は、第４の実施の形態におけるクロックデータリカバリ回路３００の動作の一例を示すタイミングチャートである。フリップフロップ３７１は、クロック信号ＣＫＩの立上りエッジ（タイミングＴ３１など）に同期して、エッジデータＥＤを保持し、その信号をエッジデータＥ_ＤＡＴＡ１として供給する。フリップフロップ３７２は、クロック信号ＣＫＱの立上りエッジ（タイミングＴ３２など）に同期して、リカバリデータＲＤを保持し、その信号をリカバリデータＲ_ＤＡＴＡ１として供給する。
また、フリップフロップ３７３は、クロック信号ＣＫＩの立下りエッジ（タイミングＴ３３など）に同期して、エッジデータＥＤを保持し、その信号をエッジデータＥ_ＤＡＴＡ２として供給する。フリップフロップ３７４は、クロック信号ＣＫＱの立下りエッジ（タイミングＴ３４など）に同期して、リカバリデータＲＤを保持し、その信号をリカバリデータＲ_ＤＡＴＡ２として供給する。
このように、本技術の第４の実施の形態によれば、クロック信号ＣＫＩおよびＣＫＱに同期して、ランダムに遅延させたエッジデータＥＤとリカバリデータＲＤとを保持するため、ハーフレート方式において同期回路の誤動作を防止することができる。
＜５．第５の実施の形態＞
上述の第２の実施の形態では、クロックデータリカバリ回路３００は、データ信号ＤＡＴＡのデータレートと同じクロックレートのクロック信号ＣＫを再生するフルレート方式を用いていた。しかし、データレートの１／４のクロックレートのクロック信号ＣＫを再生するクォーターレート方式を用いてもよい。この第４の実施の形態のクロックデータリカバリ回路３００は、クォーターレート方式でクロック信号をリカバリする点において第２の実施の形態と異なる。
図２９は。第５の実施の形態における遅延部３６０および保持部３７０の一構成例を示す回路図である。第５の実施の形態の保持部３７０は、フリップフロップ３７３、３７４、３７５および３７６をさらに備える点において第２の実施の形態と異なる。また、第４の実施の形態の発振回路３４５は、位相が互いにπ／４異なるクロック信号ＣＫ１、ＣＫ２、ＣＫ３およびＣＫ４を供給する点において第２の実施の形態と異なる。
フリップフロップ３７１は、クロック信号ＣＫ１の立上りエッジに同期して、エッジデータＥＤを保持するとともに、その保持した信号をエッジデータＥ_ＤＡＴＡ１としてデジタル演算回路３８０に供給する。フリップフロップ３７２は、クロック信号ＣＫ２の立上りエッジに同期して、リカバリデータＲＤを保持するとともに、その保持した信号をリカバリデータＲ_ＤＡＴＡ１としてデジタル演算回路３８０に供給する。
フリップフロップ３７３は、クロック信号ＣＫ３の立上りエッジに同期して、エッジデータＥＤを保持するとともに、その保持した信号をエッジデータＥ_ＤＡＴＡ２としてデジタル演算回路３８０に供給する。フリップフロップ３７４は、クロック信号ＣＫ４の立上りエッジに同期して、リカバリデータＲＤを保持するとともに、その保持した信号をリカバリデータＲ_ＤＡＴＡ２としてデジタル演算回路３８０に供給する。
フリップフロップ３７５は、クロック信号ＣＫ１の立下りエッジに同期して、エッジデータＥＤを保持するとともに、その保持した信号をエッジデータＥ_ＤＡＴＡ３としてデジタル演算回路３８０に供給する。フリップフロップ３７６は、クロック信号ＣＫ２の立下りエッジに同期して、リカバリデータＲＤを保持するとともに、その保持した信号をリカバリデータＲ_ＤＡＴＡ３としてデジタル演算回路３８０に供給する。
フリップフロップ３７７は、クロック信号ＣＫ３の立下りエッジに同期して、エッジデータＥＤを保持するとともに、その保持した信号をエッジデータＥ_ＤＡＴＡ４としてデジタル演算回路３８０に供給する。フリップフロップ３７８は、クロック信号ＣＫ４の立下りエッジに同期して、リカバリデータＲＤを保持するとともに、その保持した信号をリカバリデータＲ_ＤＡＴＡ４としてデジタル演算回路３８０に供給する。
第５の実施の形態のデジタル演算回路３８０は、Ｅ_ＤＡＴＡ１、Ｒ_ＤＡＴＡ１、Ｅ_ＤＡＴＡ２、Ｒ_ＤＡＴＡ２、Ｅ_ＤＡＴＡ３、Ｒ_ＤＡＴＡ３、Ｅ_ＤＡＴＡ４およびＲ_ＤＡＴＡ４に基づいて制御信号Ｐcontrolおよび制御信号Ｆcontrolを生成する。この演算回路３８０は、データ遷移があり、Ｒ_ＤＡＴＡｎ＝Ｅ_ＤＡＴＡｎ（ｎは、１乃至４の整数）である場合にクロック信号の位相が遅れていることを検出する。一方、Ｒ_ＤＡＴＡｎ≠Ｅ_ＤＡＴＡｎである場合に演算回路３８０は、クロック信号の位相が進んでいることを検出する。デジタル演算回路３８０は、位相の検出結果に基づいて制御信号Ｐcontrolおよび制御信号Ｆcontrolを生成する。
また、デジタル演算回路３８０は、連続した２つのリカバリデータからデータ信号が遷移したか否かを判断する。例えば、Ｒ_ＤＡＴＡ２≠Ｒ_ＤＡＴＡ３である場合に、データ信号が遷移したと判断される。
図３０は、第５の実施の形態におけるクロックデータリカバリ回路３００の動作の一例を示すタイミングチャートである。フリップフロップ３７１は、クロック信号ＣＫ１の立上りエッジ（タイミングＴ４１など）に同期して、エッジデータＥＤを保持し、その信号をエッジデータＥ_ＤＡＴＡ１として供給する。フリップフロップ３７２は、クロック信号ＣＫ２の立上りエッジ（タイミングＴ４２など）に同期して、リカバリデータＲＤを保持し、その信号をリカバリデータＲ_ＤＡＴＡ１として供給する。
また、フリップフロップ３７３は、クロック信号ＣＫ３の立上りエッジ（タイミングＴ４３など）に同期して、エッジデータＥＤを保持し、その信号をエッジデータＥ_ＤＡＴＡ２として供給する。フリップフロップ３７４は、クロック信号ＣＫ４の立上りエッジ（タイミングＴ４４など）に同期して、リカバリデータＲＤを保持し、その信号をリカバリデータＲ_ＤＡＴＡ２として供給する。
フリップフロップ３７５は、クロック信号ＣＫ１の立下りエッジ（タイミングＴ４５など）に同期して、エッジデータＥＤを保持し、その信号をエッジデータＥ_ＤＡＴＡ３として供給する。フリップフロップ３７６は、クロック信号ＣＫ２の立下りエッジ（タイミングＴ４６など）に同期して、リカバリデータＲＤを保持し、その信号をリカバリデータＲ_ＤＡＴＡ３として供給する。
また、フリップフロップ３７７は、クロック信号ＣＫ３の立下りエッジ（タイミングＴ４７など）に同期して、エッジデータＥＤを保持し、その信号をエッジデータＥ_ＤＡＴＡ４として供給する。フリップフロップ３７８は、クロック信号ＣＫ４の立下りエッジ（タイミングＴ４８など）に同期して、リカバリデータＲＤを保持し、その信号をリカバリデータＲ_ＤＡＴＡ４として供給する。
このように、本技術の第５の実施の形態によれば、クロック信号ＣＫ１乃至ＣＫ４に同期して、ランダムに遅延させたエッジデータＥＤとリカバリデータＲＤとを保持するため、クォーターレート方式において同期回路の誤動作を防止することができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
なお、本技術は以下のような構成もとることができる。
（１）入力信号を所定の周期信号に同期して保持する保持部と、
前記入力信号と前記所定の周期信号との少なくとも一方をランダムな遅延時間に亘って遅延させて前記保持部に供給する可変遅延素子と
を具備する同期回路。
（２）前記入力信号と前記所定の周期信号との少なくとも一方の位相の制御により前記入力信号の位相と前記所定の周期信号の位相とを一致させる制御部をさらに具備する前記（１）記載の同期回路。
（３）ランダムな値の信号を生成して前記可変遅延素子に供給するジェネレータをさらに具備する請求項１記載の同期回路。
（４）前記ジェネレータは、
定電流源と
前記定電流源に接続された抵抗器と
を備える前記（３）記載の同期回路。
（５）前記ジェネレータは、前記抵抗器からの信号を増幅するアンプをさらに備える
を備える前記（４）記載の同期回路。
（６）前記可変遅延素子は、ランダムな電圧値に応じて容量を変化させる可変容量により前記入力信号と前記所定の周期信号との少なくとも一方を遅延させる
前記（１）から（５）のいずれかに記載の同期回路。
（７）前記可変遅延素子は、
ランダムな電流値のバイアス電流を供給する可変電流源と、
前記供給されたバイアス電流に応じた遅延時間に亘って前記入力信号と前記所定の周期信号との少なくとも一方を遅延させるトランジスタと
を備える前記（１）から（５）のいずれかに記載の同期回路。
（８）前記可変遅延素子は、
電気容量が一定の複数の固定容量と、
固定遅延素子と、
所定の乱数を示すデジタル信号に従って前記複数の固定容量のそれぞれと前記固定遅延素子とを接続する経路を開閉するスイッチと
を備える前記（１）または（２）に記載の同期回路。
（９）前記可変遅延素子は、
各々が一定のバイアス電流を供給する複数の固定電流源と、
前記バイアス電流の和に応じた遅延時間に亘って前記入力信号と前記所定の周期信号との少なくとも一方を遅延させるトランジスタと、
乱数を示すデジタル信号に従って前記複数の固定電流源のそれぞれと前記トランジスタとを接続する経路を開閉するスイッチと
を備える前記（１）または（２）に記載の同期回路。
（１０）前記可変遅延素子は、前記入力信号のみをランダムな遅延時間に亘って遅延させる
前記（１）から（９）のいずれかに記載の同期回路。
（１１）前記可変遅延素子は、前記所定の周期信号のみをランダムな遅延時間に亘って遅延させる
前記（１）から（９）のいずれかに記載の同期回路。
（１２）前記可変遅延素子は、前記入力信号と前記所定の周期信号との両方をランダムな遅延時間に亘って遅延させる
前記（１）から（９）のいずれかに記載の同期回路。
（１３）前記保持された入力信号に基づいて前記入力信号と前記所定の周期信号との位相差を検出する検出部と、
前記所定の周期信号を生成する発振回路と
をさらに具備し、
前記制御部は、前記検出された位相差に基づいて前記発振回路を制御する
前記（１）から（１２）のいずれかに記載の同期回路。
（１４）前記保持部は、
前記所定の周期信号の立上りエッジに同期して前記入力信号を保持するとともに前記保持した信号を第１の内部信号として供給する第１の前段フリップフロップと、
前記所定の周期信号の立上りエッジに同期して前記第１の内部信号を保持するとともに前記保持した信号を第２の内部信号として供給する第１の後段フリップフロップと、
前記所定の周期信号の立下がりエッジに同期して前記入力信号を保持する前記保持した信号を第３の内部信号として供給する第２の前段フリップフロップと、
前記所定の周期信号の立上りエッジに同期して前記第３の内部信号を保持するとともに前記保持した信号を第４の内部信号として供給する第２の後段フリップフロップと
を備え、
前記検出部は、
前記第１の内部信号と前記第４の内部信号との排他的論理和を出力する第１の排他的論理和ゲートと、
前記第２の内部信号と前記第４の内部信号との排他的論理和を出力する第２の排他的論理和ゲートと
を備え、
前記可変遅延素子は、前記遅延させた信号を前記第２の前段フリップフロップに供給する
前記（１３）記載の同期回路。
（１５）前記入力信号を前記ランダムな入力時間に亘って遅延させたエッジデータと前記入力信号を所定の遅延時間に亘って遅延させたリカバリデータとを前記保持部に供給する可変遅延回路と
前記入力信号のエッジを検出するエッジ検出回路と、
前記エッジが検出されたタイミングに同期して前記所定の周期信号を生成する発振回路と
をさらに具備し、
前記演算回路は、前記保持されたエッジデータおよびリカバリデータに基づいて前記可変遅延回路および前記発振回路を制御する
前記（１）から（１２）のいずれかに記載の同期回路。
（１６）前記所定の周期信号は、位相がπ／２異なる第１および第２の周期信号を含み、
前記保持部は、
前記第１の周期信号の立上りエッジに同期して前記エッジデータを保持するとともに前記保持した信号を第１のエッジデータとして供給する第１のフリップフロップと、
前記第２の周期信号の立上りエッジに同期して前記リカバリデータを保持するとともに前記保持した信号を第１のリカバリデータとして供給する第２のフリップフロップと、
前記第１の周期信号の立下りエッジに同期して前記エッジデータを保持するとともに前記保持した信号を第２のエッジデータとして供給する第３のフリップフロップと、
前記第２の周期信号の立下りエッジに同期して前記リカバリデータを保持するとともに前記保持した信号を第２のリカバリデータとして供給する第４のフリップフロップと
を備え、
前記演算回路は、前記第１および第２のエッジデータと前記第１および第２のリカバリデータに基づいて前記可変遅延回路および前記発振回路を制御する
前記（１５）記載の同期回路。
（１７）前記所定の周期信号は、位相が互いにπ／４異なる第１、第２、第３および第４の周期信号を含み、
前記保持部は、
前記第１の周期信号の立上りエッジに同期して前記エッジデータを保持するとともに前記保持した信号を第１のエッジデータとして供給する第１のフリップフロップと、
前記第２の周期信号の立上りエッジに同期して前記リカバリデータを保持するとともに前記保持した信号を第１のリカバリデータとして供給する第２のフリップフロップと、
前記第３の周期信号の立上りエッジに同期して前記エッジデータを保持するとともに前記保持した信号を第２のエッジデータとして供給する第３のフリップフロップと、
前記第４の周期信号の立上りエッジに同期して前記リカバリデータを保持するとともに前記保持した信号を第２のリカバリデータとして供給する第４のフリップフロップと、
前記第１の周期信号の立下りエッジに同期して前記エッジデータを保持するとともに前記保持した信号を第３のエッジデータとして供給する第５のフリップフロップと、
前記第２の周期信号の立下りエッジに同期して前記リカバリデータを保持するとともに前記保持した信号を第３のリカバリデータとして供給する第６のフリップフロップと、
前記第３の周期信号の立下りエッジに同期して前記エッジデータを保持するとともに前記保持した信号を第４のエッジデータとして供給する第７のフリップフロップと、
前記第４の周期信号の立下りエッジに同期して前記リカバリデータを保持するとともに前記保持した信号を第４のリカバリデータとして供給する第８のフリップフロップと
を備え、
前記演算回路は、前記第１、第２、第３および第４のエッジデータと前記第１、第２、第３および第４のリカバリデータとに基づいて前記可変遅延回路および前記発振回路を制御する
前記（１５）記載の同期回路。
（１８）入力信号を所定の周期信号に同期して保持する保持手順と、
前記入力信号と前記所定の周期信号との少なくとも一方をランダムな遅延時間に亘って遅延させて前記保持部に供給する遅延手順と
を具備する同期回路の制御方法。
１００ ソース機器
２００ 電子装置
２１０ 通信インターフェース
２２０ データ処理部
３００ クロックデータリカバリ回路
３１０、３５０ ランダムジッタジェネレータ
３１１、４５１ 定電流源
３１２、４５４、４５５ 抵抗器
３２０ 位相検出器
３２１、３２２、３２９、３６３、４１１、４１２ 固定遅延素子
３２３、３２４ 前段フリップフロップ
３２５、３２６ 後段フリップフロップ
３２７、３２８ ＸＯＲ（排他的論理和）ゲート
３３０、３８０ デジタル演算回路
３４０、３４５ 発振回路
３４１ セレクタ
３４２、３４６ インバータ
３４７ ＡＮＤ（論理積）ゲート
３６０ 遅延部
３６１、３６２、３６４、４００、４１０、４２０、４３０、４４０ 可変遅延素子
３７０ 保持部
３７１、３７２、３７３、３７４、３７５、３７６、３７７、３７８ フリップフロップ
３８１、３９０ エッジ検出回路
３８２ 位相比較回路
３８３ 位相決定回路
３８４ 周波数決定回路
３８５、３８６ 積算回路
４０１、４０３ Ｐ型トランジスタ
４０２、４０４、４５２、４５６ Ｎ型トランジスタ
４０５ 可変容量
４２１、４２２ 可変電流源
４３１、４４１、４４３ スイッチ
４３２、４５３ 固定容量
４４２、４４４ 固定電流源
４５０ アンプ

Claims (18)

  1. 入力信号を所定の周期信号に同期して保持する保持部と、
    前記入力信号と前記所定の周期信号との少なくとも一方をランダムな遅延時間に亘って遅延させて前記保持部に供給する可変遅延素子と
    を具備する同期回路。
  2. 前記入力信号と前記所定の周期信号との少なくとも一方の位相の制御により前記入力信号の位相と前記所定の周期信号の位相とを一致させる制御部をさらに具備する請求項１記載の同期回路。
  3. ランダムな値の信号を生成して前記可変遅延素子に供給するジェネレータをさらに具備する請求項１記載の同期回路。
  4. 前記ジェネレータは、
    定電流源と
    前記定電流源に接続された抵抗器と
    を備える請求項３記載の同期回路。
  5. 前記ジェネレータは、前記抵抗器からの信号を増幅するアンプをさらに備える
    を備える請求項４記載の同期回路。
  6. 前記可変遅延素子は、ランダムな電圧値に応じて容量を変化させる可変容量により前記入力信号と前記所定の周期信号との少なくとも一方を遅延させる
    請求項１記載の同期回路。
  7. 前記可変遅延素子は、
    ランダムな電流値のバイアス電流を供給する可変電流源と、
    前記供給されたバイアス電流に応じた遅延時間に亘って前記入力信号と前記所定の周期信号との少なくとも一方を遅延させるトランジスタと
    を備える請求項１記載の同期回路。
  8. 前記可変遅延素子は、
    電気容量が一定の複数の固定容量と、
    固定遅延素子と、
    所定の乱数を示すデジタル信号に従って前記複数の固定容量のそれぞれと前記固定遅延素子とを接続する経路を開閉するスイッチと
    を備える請求項１記載の同期回路。
  9. 前記可変遅延素子は、
    各々が一定のバイアス電流を供給する複数の固定電流源と、
    前記バイアス電流の和に応じた遅延時間に亘って前記入力信号と前記所定の周期信号との少なくとも一方を遅延させるトランジスタと、
    乱数を示すデジタル信号に従って前記複数の固定電流源のそれぞれと前記トランジスタとを接続する経路を開閉するスイッチと
    を備える請求項１記載の同期回路。
  10. 前記可変遅延素子は、前記入力信号のみをランダムな遅延時間に亘って遅延させる
    請求項１記載の同期回路。
  11. 前記可変遅延素子は、前記所定の周期信号のみをランダムな遅延時間に亘って遅延させる
    請求項１記載の同期回路。
  12. 前記可変遅延素子は、前記入力信号と前記所定の周期信号との両方をランダムな遅延時間に亘って遅延させる
    請求項１記載の同期回路。
  13. 前記保持された入力信号に基づいて前記入力信号と前記所定の周期信号との位相差を検出する検出部と、
    前記所定の周期信号を生成する発振回路と
    をさらに具備し、
    前記制御部は、前記検出された位相差に基づいて前記発振回路を制御する
    請求項１記載の同期回路。
  14. 前記保持部は、
    前記所定の周期信号の立上りエッジに同期して前記入力信号を保持するとともに前記保持した信号を第１の内部信号として供給する第１の前段フリップフロップと、
    前記所定の周期信号の立上りエッジに同期して前記第１の内部信号を保持するとともに前記保持した信号を第２の内部信号として供給する第１の後段フリップフロップと、
    前記所定の周期信号の立下がりエッジに同期して前記入力信号を保持する前記保持した信号を第３の内部信号として供給する第２の前段フリップフロップと、
    前記所定の周期信号の立上りエッジに同期して前記第３の内部信号を保持するとともに前記保持した信号を第４の内部信号として供給する第２の後段フリップフロップと
    を備え、
    前記検出部は、
    前記第１の内部信号と前記第４の内部信号との排他的論理和を出力する第１の排他的論理和ゲートと、
    前記第２の内部信号と前記第４の内部信号との排他的論理和を出力する第２の排他的論理和ゲートと
    を備え、
    前記可変遅延素子は、前記遅延させた信号を前記第２の前段フリップフロップに供給する
    請求項１３記載の同期回路。
  15. 前記入力信号を前記ランダムな入力時間に亘って遅延させたエッジデータと前記入力信号を所定の遅延時間に亘って遅延させたリカバリデータとを前記保持部に供給する可変遅延回路と
    前記入力信号のエッジを検出するエッジ検出回路と、
    前記エッジが検出されたタイミングに同期して前記所定の周期信号を生成する発振回路と
    をさらに具備し、
    前記演算回路は、前記保持されたエッジデータおよびリカバリデータに基づいて前記可変遅延回路および前記発振回路を制御する
    請求項１記載の同期回路。
  16. 前記所定の周期信号は、位相がπ／２異なる第１および第２の周期信号を含み、
    前記保持部は、
    前記第１の周期信号の立上りエッジに同期して前記エッジデータを保持するとともに前記保持した信号を第１のエッジデータとして供給する第１のフリップフロップと、
    前記第２の周期信号の立上りエッジに同期して前記リカバリデータを保持するとともに前記保持した信号を第１のリカバリデータとして供給する第２のフリップフロップと、
    前記第１の周期信号の立下りエッジに同期して前記エッジデータを保持するとともに前記保持した信号を第２のエッジデータとして供給する第３のフリップフロップと、
    前記第２の周期信号の立下りエッジに同期して前記リカバリデータを保持するとともに前記保持した信号を第２のリカバリデータとして供給する第４のフリップフロップと
    を備え、
    前記演算回路は、前記第１および第２のエッジデータと前記第１および第２のリカバリデータに基づいて前記可変遅延回路および前記発振回路を制御する
    請求項１５記載の同期回路。
  17. 前記所定の周期信号は、位相が互いにπ／４異なる第１、第２、第３および第４の周期信号を含み、
    前記保持部は、
    前記第１の周期信号の立上りエッジに同期して前記エッジデータを保持するとともに前記保持した信号を第１のエッジデータとして供給する第１のフリップフロップと、
    前記第２の周期信号の立上りエッジに同期して前記リカバリデータを保持するとともに前記保持した信号を第１のリカバリデータとして供給する第２のフリップフロップと、
    前記第３の周期信号の立上りエッジに同期して前記エッジデータを保持するとともに前記保持した信号を第２のエッジデータとして供給する第３のフリップフロップと、
    前記第４の周期信号の立上りエッジに同期して前記リカバリデータを保持するとともに前記保持した信号を第２のリカバリデータとして供給する第４のフリップフロップと、
    前記第１の周期信号の立下りエッジに同期して前記エッジデータを保持するとともに前記保持した信号を第３のエッジデータとして供給する第５のフリップフロップと、
    前記第２の周期信号の立下りエッジに同期して前記リカバリデータを保持するとともに前記保持した信号を第３のリカバリデータとして供給する第６のフリップフロップと、
    前記第３の周期信号の立下りエッジに同期して前記エッジデータを保持するとともに前記保持した信号を第４のエッジデータとして供給する第７のフリップフロップと、
    前記第４の周期信号の立下りエッジに同期して前記リカバリデータを保持するとともに前記保持した信号を第４のリカバリデータとして供給する第８のフリップフロップと
    を備え、
    前記演算回路は、前記第１、第２、第３および第４のエッジデータと前記第１、第２、第３および第４のリカバリデータとに基づいて前記可変遅延回路および前記発振回路を制御する
    請求項１５記載の同期回路。
  18. 入力信号を所定の周期信号に同期して保持する保持手順と、
    前記入力信号と前記所定の周期信号との少なくとも一方をランダムな遅延時間に亘って遅延させて前記保持部に供給する遅延手順と
    を具備する同期回路の制御方法。
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