CN105099447B - 使用注入锁定振荡器的时钟及数据恢复电路及方法 - Google Patents

使用注入锁定振荡器的时钟及数据恢复电路及方法 Download PDF

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Abstract

本发明提供一种时钟及数据恢复电路及方法，其中该时钟及数据恢复电路包含取样器、倾斜补偿区块、脉冲产生器及注入锁定振荡器。注入锁定振荡器产生恢复时钟讯号，脉冲产生器根据输入数据产生脉冲讯号，以控制注入锁定振荡器，倾斜补偿区块补偿输入数据并产生补偿数据，取样器根据恢复时钟时钟讯号对输入数据进行取样。

Description

使用注入锁定振荡器的时钟及数据恢复电路及方法
【技术领域】
本发明涉及一种时钟及数据恢复电路及方法，特别涉及一种使用注入锁定振荡器的时钟及数据恢复电路及方法。
【背景技术】
数字数据通讯协议通常令单一信道乘载数据流以及数据时钟讯号。在此协议中，接收电路包含时钟及数据恢复电路(Clock and Data Recovery Circuit，CDR)以根据区域性的参考时钟(Local Reference Clock)产生恢复时钟，而区域性的参考时钟具有与数据流接近的频率。接收电路根据恢复时钟设定经过通道的数据流的取样次数。接收电路亦会侦测恢复时钟与数据流之间的相位差，并汇报其相位差至恢复电路产生单元。
传统的接收电路使用突发模式(Burst Mode)的操作机制，例如在数十个比特间使用时间锁定机制(Lock-in Time)。而传统的突发模式的CDR电路使用闸极电压控制振荡器(Gate Voltage Controlled Oscillator，GVCO)以达成瞬间锁定频率的功能。图1描述了现有技术中，使用突发模式的CDR电路的方块图。然而，在传统的突发模式的CDR电路中，输入数据的绝对相位校准值在高频区频率振动(Frequency Jitter)可能会被放大，造成CDR电路处理讯号时，在工作时间的边缘区(Timing Margin)发生失真。图2描述了注入锁定式的CDR电路使用复杂的注入机制下的突发模式的示意图。这两种CDR电路均需要额外的电压控制振荡器，且这些额外的电压控制振荡器将依据相位锁相回路(Phase Locked Loop)控制区域振荡器(Local Oscillator)中的频率。
【发明内容】
本发明实施例提供一种时钟及数据恢复电路及方法，可不需要额外的电压控制振荡器来锁定频率。
本发明一实施例提供一种时钟及数据恢复电路，包含注入锁定振荡器、脉冲产生器及取样器。注入锁定振荡器用于产生恢复时钟讯号，包含两级式环状振荡器及注入开关。注入开关耦接于两级式环状振荡器。脉冲产生器耦接于注入锁定振荡器，用于根据数据输入讯号端之输入数据以产生脉冲讯号，以控制注入锁定振荡器。取样器耦接于资料输入端及注入锁定振荡器，用于根据恢复时钟讯号进行数据取样。
本发明另一实施例提供一种操作时钟及数据恢复的方法，包含注入锁定振荡器产生恢复时钟讯号，脉冲产生器根据输入数据产生脉冲讯号，以控制注入锁定振荡器，及取样器根据恢复时钟讯号进行数据取样。
本发明实施例通过上述提供的时钟及数据恢复方法及装置可不需要额外的电压控制振荡器来锁定频率。
【附图说明】
图1描述了现有技术中，使用突发模式的时钟及数据恢复电路的方块图。
图2描述了现有技术中，注入锁定式的时钟及数据恢复电路使用复杂的注入机制下的突发模式的示意图。
图3描述了本发明实施例的时钟及数据恢复电路的电路架构图。
图4描述了图3的实施例的数据恢复电路中，第一级振荡器与第二级振荡器的电路方块图。
图5描述了图3的实施例中的脉冲产生器的电路方块图。
图6描述了图3的实施例中的倾斜补偿区块的电路方块图。
图7描述了图3的实施例中时钟及数据恢复电路的注入锁定行为的示意图。
图8描述了依据图7描述的注入锁定行为下，校正后的相位相比于相位错误的示意图。
图9描述了以全速操作的注入锁定时钟及数据恢复电路的时序图。
图10描述了脉冲侦测的输出图。
图11描述了使用一半的时钟及数据恢复的操作速率下，四级式环状振荡器及两级式环状振荡器的波形示意图。
图12为图3的实施例中的时钟及数据恢复电路中，两级式环状振荡器操作时的波形示意图。
图13描述了本发明另一实施例的时钟及数据恢复电路的电路架构图。
图14描述了本发明多路复用取样保持电路的实施例的电路图。
图15描述了本发明多路复用取样保持电路的另一个实施例的电路图。
图16描述了图13的锁频回路中的回路滤波器的实施例的电路图。
图17描述了图13的锁频回路中的回路滤波器的另一实施例的电路图。
图18描述了本发明另一实施例的时钟及数据恢复电路的电路架构图。
图19描述了图3的实施例中操作时钟及数据恢复电路的方法的流程图。
【具体实施方式】
图3描述了本发明实施例的时钟及数据恢复电路100的电路架构图。时钟及数据恢复电路100包含倾斜补偿区块101、取样器102、脉冲产生器103及注入锁定振荡器104。注入锁定振荡器104用于产生恢复时钟讯号。注入锁定振荡器104包含两级式环状振荡器(104a与104b)及注入开关104c。注入开关104c耦接于两级式环状振荡器，用于控制讯号注入到两级式环状振荡器的强度。注入开关104c的第一端耦接于两级式环状振荡器中的第一级振荡器104a的第一输出端CK0与两级式环状振荡器中的第二级振荡器104b的第一输入端。注入开关104c的第二端耦接于两级式环状振荡器中的第一级振荡器104a的第二输出端CK180与两级式环状振荡器中的第二级振荡器104b的第二输入端。注入开关104c的控制端耦接于脉冲产生器103。注入开关104c具有可程序化的增益特性以控制讯号注入到注入锁定振荡器104的强度。通过不断修正增益，将可搜寻出注入锁定振荡器104的目标操作带宽。脉冲产生器103耦接于注入锁定振荡器104，用于根据输入数据DIN产生脉冲讯号PL，以控制注入锁定振荡器104。倾斜补偿区块101耦接于脉冲产生器103，用于补偿输入数据DIN并产生补偿数据IND。取样器102耦接于倾斜补偿区块101及第二级振荡器104b的第一输出端CK270与第二输出端CK90，用于根据恢复时钟讯号对补偿输入数据DIN进行取样。
图4描述了图3的实施例的数据恢复电路100中，第一级振荡器104a与第二级振荡器104b的电路方块图。第一级振荡器104a与第二级振荡器104b均包含复数个延迟单元(Delay Cells)，在此标示为延迟单元401、延迟单元402、延迟单元403及延迟单元404。为了简化描述，这里先使用第一级振荡器104a内的四个延迟单元进行描述。在图4中，延迟单元401包含输入端及输出端，输入端耦接于第一级振荡器104a的第一输入端，输出端耦接于第一级振荡器104a的第一输出端。延迟单元402包含输入端及输出端，输入端耦接于延迟单元401的输出端。延迟单元403包含输入端及输出端，输入端耦接于延迟单元402的输出端，输出端耦接于延迟单元401的输出端。延迟单元404包含输入端及输出端，输入端耦接于第一级振荡器104a的第二输入端，输出端耦接于第一级振荡器104a的第二输出端，并耦接于延迟单元403的输入端。在本实施例中，延迟单元402的输入端可视为第一级振荡器104a的负向输出端ON，延迟单元402的输出端可视为第一级振荡器104a的正向输出端OP。延迟单元401的输入端可视为第一级振荡器104a的正向输入端IP，延迟单元401的输出端可视为第一级振荡器104a的负向输入端IN。第二级振荡器104b内亦具有四个延迟单元，且其四个延迟单元的耦接方式与第一级振荡器104a内的延迟单元401至404相同，因此不再赘述。
图5描述了图3的实施例中的脉冲产生器103的电路方块图。在图5中，脉冲产生器103会根据输入数据DIN的上升沿(Rising Edge)及/或下降沿(Falling Edge)特性，产生一个脉冲讯号PL。脉冲产生器103包含延迟单元502及异或门501。异或门501具有两个输入端及一个输出端。输入数据DIN会被输入至延迟单元502以及异或门501的一个输入端中。延迟单元502的输出端会将数据输入至异或门501的另一个输入端中。脉冲讯号PL随后将会在异或门501的输出端被产生出来。
图6描述了图3的实施例中的倾斜补偿区块101的电路方块图。倾斜补偿区块101包含异或门601。异或门601具有两个输入端及一个输出端。输入数据DIN会被输入至异或门601的一个输入端中。一个接地讯号(Ground Signal)会被输入至异或门601的另一个输入端中。补偿数据IND随后将会在异或门601的输出端被产生出来。
图7描述了图3的实施例中的时钟及数据恢复电路100的注入锁定行为的示意图。在图7中，相位错误定义为脉冲讯号PL与两级式环状振荡器交点的相位差。在A的情况中，相位错误大于0，输入数据DIN迟于环状振荡器中的讯号。环状振荡器中的讯号节点会依据脉冲讯号PL被拉在一起，而环状振荡器中的讯号的讯号周期会被延长(Prolong)。在B的情况中，因为脉冲讯号PL与环状振荡器中的讯号节点一致，故相位错误等于0。因此，环状振荡器中的讯号周期将不受影响。在C的情况中，相位错误小于0，环状振荡器中的讯号节点会依据脉冲讯号PL被拉在一起，而环状振荡器中的讯号的讯号周期会被缩短(Reduce)。在D的情况中，相位错误等于pi(π)，因此环状振荡器中的讯号节点会依据脉冲讯号PL以最大及/或最小电压被拉在一起，而环状振荡器中的讯号周期将不受影响。图8描述了依据图7描述的注入锁定行为下，校正后的相位相比于相位错误的示意图。对小相位错误ψerr而言，校正后的相位ψcor与相位错误ψerr为线性关系。校正后的相位ψcor在大相位错误ψerr时会趋于饱和。并且，当相位错误ψerr为pi(π)时，校正后的相位ψcor为0。
在平衡状态时，脉冲讯号PL会随着环状振荡器中的讯号波形边缘而校准。当环状振荡器中的讯号振荡频率为输入数据速率的一半时(为时钟速率及数据恢复电路中数据操作速率的一半)，在第一级振荡器104a与第二级振荡器104b之第二输出端的讯号会以数据流的中心为基础被校准。并且，倾斜补偿区块101会被用于补偿脉冲产生器103产生的讯号延迟。
在本实施例中，注入锁定时钟及数据恢复电路100的数据操作使用一半的速率操作。图9描述了以全速操作的注入锁定时钟及数据恢复电路100的时序图。在全速操作下，可能会有两个锁定状态。上述两种操作速率的情况中，讯号的校准将会跨越第一级振荡器104a与第二级振荡器104b的输出端讯号的零点。图10描述了相关的脉冲侦测(PulseDetection)的输出图。两个锁定点(Lock Points)以0.5的单位区间(Unit Interval，UI)于相位错误轴上分开。若讯号振动(Jitter)被放大超过±0.25单位区间，数据恢复电路可能会锁定另一个平衡点(Equilibrium Point)而发生错误。在一半的时钟及数据恢复的操作速率下，两锁定点的距离为1单位区间，并且系统最大可以忍受±0.5单位区间的讯号振动。因此，使用一半的时钟及数据恢复的操作速率，将比使用全速的时钟及数据恢复的操作速率更佳。
在本发明中，应用两级式环状振荡器于注入锁定时钟及数据恢复中为最佳实施例。图11描述了使用一半的时钟及数据恢复的操作速率下，四级式环状振荡器及两级式环状振荡器的波形示意图。在四级式环状振荡器中，环状振荡器的节点将花费较多的时间将最大/最小电压停留住，而并无任何的注入增益(Injection Gain)。振荡器的线性操作区间最多扩展至±0.25单位区间。对比于四级式环状振荡器，两级式环状振荡器的线性操作区间可扩展至±0.5单位区间。而较小的线性操作区间(±0.25单位区间)将会导致线性操作区间之外会发生讯号振动(讯号振动发生于±0.25单位区间之外)。因此，对比于四级式环状振荡器，两级式环状振荡器应用于注入锁定时钟及数据恢复中将更佳。
在前述的实施例中，环状振荡器的振荡频率假设为一半的输入数据速率。假设在环状振荡器的振荡频率与输入数据速率间存在频率偏移(Frequency Offset)，最后在稳态时于恢复时钟及输入数据间的相位偏移(Phase Offset)及数据振动效应将会导致取样器进行取样时的时序边缘失真。若时钟偏移大于一个预设门限值时，时钟及数据恢复的操作将会失去锁定(Lose Lock)。因此，不断追踪环状振荡器的振荡频率与输入数据速率，以抵抗温度或电压的变化是非常重要的。因此，会使用相位锁向回路(Phase Locked Loop，PLL)于环状振荡器中，以追踪环状振荡器的振荡频率。
以下将考虑输入数据的速率以及环状振荡器的振荡频率关系，比较环状振荡器中讯号瞬时转换的波形。在此，因为环状振荡器是考虑一半的输入数据速率，故讯号转换的波形会与环状振荡器操作的奇数周期或偶数周期相关。图12为图3实施例中的时钟及数据恢复电路100中，两级式环状振荡器操作时的波形示意图。当一半的输入数据DIN的速率大于环状振荡器的振荡频率(dF>0)时，在奇数周期内，两级式环状振荡器端点CK0的电压VSHCK0会大于两级式环状振荡器端点CK180的电压VSHCK180。在偶数周期内，两级式环状振荡器端点CK0的电压VSHCK0会小于两级式环状振荡器端点CK180的电压VSHCK180。当一半的输入数据DIN的速率小于环状振荡器的振荡频率(dF<0)时，在奇数周期内，两级式环状振荡器端点CK0的电压VSHCK0会小于两级式环状振荡器端点CK180的电压VSHCK180。在偶数周期内，两级式环状振荡器端点CK0的电压VSHCK0会大于两级式环状振荡器端点CK180的电压VSHCK180。当一半的输入数据DIN的速率等于环状振荡器的振荡时钟时，两级式环状振荡器端点CK0的电压VSHCK0会等于两级式环状振荡器端点CK180的电压VSHCK180。两级式环状振荡器的讯号波形会依据在奇数周期或偶数周期内的讯号转换特性，被取样及保持(Sampledand Hold)在电容中。
图13描述了本发明另一实施例的时钟及数据恢复电路200的电路架构图。时钟及数据恢复电路200与时钟及数据恢复电路100的电路架构稍有不同，其差异之处为时钟及数据恢复电路200另包含一个锁频回路(Frequency Lock Loop)210。锁频回路210包含多路复用(Mux)取样保持电路(S/H)310以及回路滤波器300。多路复用取样保持电路310将根据脉冲讯号PL，在两级式环状振荡器的端点CK0及端点CK180取样电压，并将取样后的电压根据两级式环状振荡器的奇数周期或偶数周期储存在电容中。取样电压的端点耦接于回路滤波器300，而回路滤波器300的输出讯号为具有电压为Vctrl的控制讯号，利用负反馈(Negative Feedback)的方式控制环状振荡器的振荡频率。因此，环状振荡器的振荡频率将会被连续地追踪以保持与一半的输入数据速率(频率)一致。
图14描述了本发明多路复用取样保持电路310实施例的电路图。取样电压依据讯号CKOP及讯号CKOPB，透过多路复用取样保持电路310中的正取样端SP或负取样端SN被多路复用。讯号CKOP及讯号CKOPB分别对应于端点CK90及端点CK270讯号的极性。在端点CK0、端点CK180、正取样端SP或负取样端SN之间共有两组开关。
图15描述了多路复用取样保持电路310另一个实施例的电路图。在本实施例中，取样开关耦接脉冲讯号PL之前，脉冲讯号PL会先通过讯号CKOP被多路复用。并且，在端点CK0、端点CK180、正取样端SP或负取样端SN之间只会有一组开关。
图16描述了图13的锁频回路210中的回路滤波器300的实施例的电路图。回路滤波器300可为模拟跨导(Transconductance)电容式滤波器。回路滤波器300包含跨导放大器gm以及电容c1。跨导放大器gm具有耦接于正取样端SP的第一输入端，耦接于负取样端SN的第二输入端，以及输出端，其中控制电压Vctrl会被输出，且用于控制两级式环状振荡器的振荡频率。电容c1具有耦接于跨导放大器gm输出端的第一端，以及接地的第二端。在回路滤波器300中，跨导数值(Transconductance Value)以及电容值将被计算出来，据此调整回路滤波器300的讯号带宽至足够小，以避免时钟及数据恢复电路200内的注入锁频机制发生干扰。
图17描述了图13的锁频回路210中的回路滤波器300的另一实施例的电路图。在本实施例中，锁频回路210中的回路滤波器300使用数字逼近机制。回路滤波器300包含反锯齿滤波器(Anti-Aliasing Filter，AAF)311，比较器312、计数器313及数字模拟转换器(DAC)314。比较器312、计数器313及数字模拟转换器314均与时钟讯号CLK的端点耦接。经由多路复用取样保持电路310处理后的讯号将会被反锯齿滤波器311滤波，再透过计数器312整合与比较后输出至数字模拟转换器314。数字模拟转换器314将输出控制电压Vctrl以负反馈的方式控制环状振荡器的振荡频率。锁频回路210内的讯号带宽会被设定为足够小以避免时钟及数据恢复电路200内的注入锁频机制发生干扰。
图18描述了本发明另一实施例的时钟及数据恢复电路400的电路架构图。时钟及数据恢复电路400与时钟及数据恢复电路100的电路架构稍有不同，其差异之处为时钟及数据恢复电路400另包含延迟锁定回路(Delay Locked Loop)410。延迟锁定回路410包含至少一个延迟校正电路411或412、边缘取样器413、二元相位侦测器(Bang-Bang PhaseDetector，BBPD)414及计数器415。延迟校正电路411耦接于倾斜补偿区块101，延迟校正电路412耦接于脉冲产生器103。延迟锁定回路410讯号带宽会被设定为足够小以避免时钟及数据恢复电路400内的注入锁频机制发生干扰，并且，延迟锁定回路410讯号频率会被设定为足够快以在电压及温度随时间的变动下，达到连续性地追踪出优化的取样点。
图19描述了图3的实施例中操作时钟及数据恢复电路100的方法的流程图。操作方法包含但不限定于以下步骤：
S601：注入锁定振荡器104产生恢复时钟讯号；
S602：脉冲产生器103根据输入数据DIN产生脉冲讯号，以控制注入锁定振荡器104；
S603：倾斜补偿区块101补偿输入数据DIN并产生补偿数据IND；及
S604：取样器102根据恢复时钟讯号对补偿数据IND进行取样。
操作时钟及数据恢复电路100的方法另包含使用锁频回路210以注入锁定振荡器104的频率错误，或使用延迟锁定回路410搜寻出最佳取样点。锁频回路210能侦测注入锁定振荡器104与输入数据DIN之间的频率错误，其侦测方式为藉由取样保持电路310对环状振荡器的注入端点的电压频率进行取样，并依据环状振荡器的奇数周期或偶数周期，将取样电压储存于取样电容中。频率错误的信息随后会被输入至回路滤波器300中，并依此以负反馈的方式控制环状振荡器。
以上所述仅为本发明的较佳实施例，凡依本发明所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (11)

1.一种时钟及数据恢复电路，其特征在于，包含：
一注入锁定振荡器，用于产生一恢复时钟讯号，该注入锁定振荡器包含：
一两级式环状振荡器；及
一注入开关，耦接于该两级式环状振荡器；
一脉冲产生器，耦接于该注入锁定振荡器，用于根据一数据输入讯号端的输入数据产生一脉冲讯号，以控制该注入锁定振荡器；及
一取样器，耦接于该数据输入讯号端及该注入锁定振荡器，用于根据该恢复时钟讯号进行数据取样；
一锁频回路，耦接于该注入锁定振荡器，用于更正该注入锁定振荡器内的一频率错误；该锁频回路包含：
一取样保持电路，耦接于该脉冲产生器及该注入锁定振荡器，用于由该注入锁定振荡器的一注入端点取样出一电压，并根据该注入锁定振荡器的一奇数周期或一偶数周期，将该电压储存于一保持电容内；及
一回路滤波器，耦接于该取样保持电路，用于接收来自该取样保持电路的该电压，并产生一控制电压以控制该注入锁定振荡器，该回路滤波器另用来控制该锁频回路的一讯号带宽，以使该锁频回路的该讯号带宽足够小而避免该时钟及数据恢复电路内的注入锁频机制发生干扰。
2.如权利要求1所述的时钟及数据恢复电路，其特征在于，另包含：
一倾斜补偿区块，耦接于该数据输入讯号端，用于补偿该输入数据并产生即将被该取样器取样的一补偿数据。
3.如权利要求1所述的时钟及数据恢复电路，其特征在于，该两级式环状振荡器的操作频率为该输入数据的速率的一半。
4.如权利要求1所述的时钟及数据恢复电路，其特征在于，另包含：
一延迟锁定回路，耦接于该注入锁定振荡器，用于搜寻出该输入数据中的一优化取样点；
其中该延迟锁定回路的一讯号带宽被设定为足够小，以避免该时钟及数据恢复电路内的注入锁频机制发生干扰。
5.如权利要求1所述的时钟及数据恢复电路，其特征在于，该两级式环状振荡器包含：
一第一级振荡器，包含：
一第一输入端；
一第二输入端；
一第一输出端；及
一第二输出端；及
一第二级振荡器，包含：
一第一输入端，耦接于该第一级振荡器的该第一输出端；
一第二输入端，耦接于该第一级振荡器的该第二输出端；
一第一输出端，耦接于该第一级振荡器的该第二输入端；及
一第二输出端，耦接于该第一级振荡器的该第一输入端。
6.如权利要求5所述的时钟及数据恢复电路，其特征在于，该两级式环状振荡器中的该第一级振荡器另包含：
一第一延迟单元，包含：
一输入端，耦接于该第一级振荡器的该第一输入端；及
一输出端，耦接于该第一级振荡器的该第一输出端；
一第二延迟单元，包含：
一输入端，耦接于该第一级振荡器的该第二输入端；及
一输出端，耦接于该第一级振荡器的该第二输出端；
一第三延迟单元，包含：
一输入端，耦接于该第二延迟单元的该输出端；及
一输出端，耦接于该第一延迟单元的该输出端；及
一第四延迟单元，包含：
一输入端，耦接于该第一延迟单元的该输出端；及
一输出端，耦接于该第二延迟单元的该输出端。
7.如权利要求5所述的时钟及数据恢复电路，其特征在于，该两级式环状振荡器中的
该第二级振荡器另包含：
一第五延迟单元包含：
一输入端，耦接于该第二级振荡器的该第一输入端；及
一输出端，耦接于该第二级振荡器的该第一输出端；
一第六延迟单元，包含：
一输入端，耦接于该第二级振荡器的该第二输入端；及
一输出端，耦接于该第二级振荡器的该第二输出端；
一第七延迟单元，包含：
一输入端，耦接于该第六延迟单元的该输出端；及
一输出端，耦接于该第五延迟单元的该输出端；及
一第八延迟单元，包含：
一输入端，耦接于该第五延迟单元的该输出端；及
一输出端，耦接于该第六延迟单元的该输出端。
8.一种操作时钟及数据恢复方法，其特征在于，包含：
根据一输入数据产生一脉冲讯号；
一注入锁定振荡器根据该脉冲讯号产生一恢复时钟讯号；及
一取样器根据该恢复时钟讯号进行数据取样；
其中，该注入锁定振荡器包含一两级式环状振荡器和注入开关，该注入锁定振荡器根据一脉冲产生器产生的一脉冲讯号产生一恢复时钟讯号包括：
该两级式环状振荡器接收所述脉冲讯号以产生所述恢复时钟信号；
该注入开关用于控制该脉冲讯号注入到该两级式环状振荡器的强度；
该操作时钟及数据恢复方法另包含：
一锁频回路更正该注入锁定振荡器内的一频率错误；其中该锁频回路更正该注入锁定振荡器内的该频率错误包含：
一取样保持电路在一操作频率下由该注入锁定振荡器中取样一电压，并将该电压储存于一取样保持电路中的一保持电容内；及
一回路滤波器接收来自该取样保持电路的该电压，并产生一控制电压以控制该注入锁定振荡器。
9.如权利要求8所述的时钟及数据恢复方法，其特征在于，另包含：
一倾斜补偿区块补偿该输入数据。
10.如权利要求8所述的时钟及数据恢复方法，其特征在于，另包含：
一延迟锁定回路搜寻出该输入数据中的一优化取样点。
11.如权利要求10所述的时钟及数据恢复方法，其特征在于，该延迟锁定回路的讯号带宽被设定为足够小以避免该时钟及数据恢复电路内的注入锁频机制发生干扰。
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