JPH11186880A - 発振器 - Google Patents

Abstract

(57)【要約】 【課題】 インバータの出力変化時にディジタル制御信
号から発振波形に混入するおそれのあるディジタルノイ
ズを抑え、安定な発振波形を得ることができ、高速な発
振周波数の変更ができるディジタル制御発振器を提供す
る。 【解決手段】 遅延量がディジタル制御信号により制御
されるインバータをリング状に接続し、前記インバータ
の遅延量を制御するディジタル制御信号が入力され、前
記入力ディジタル制御信号を一定時間保持した後、前記
入力ディジタル制御信号を前記インバータに出力するタ
イミング回路を備え、前記タイミング回路により、前記
インバータの出力がハイまたはローの安定状態にあると
きに前記ディジタル制御信号が前記インバータに入力さ
れるように遅延する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遅延量がディジタ
ル制御信号により制御されるインバータを用いた発振器
に関するものである。

【０００２】

【従来の技術】発振器は、半導体回路の基本回路のひと
つであり、位相同期回路(ＰＬＬ)の構成要素として多く
の電子機器に搭載されている。プロセッサやディスク装
置などがその好例である。これらの発振器は、制御信号
によって発振周波数を可変にできる構成となっており、
多くの場合、外部から与えられた参照信号に同期するよ
うに制御される。したがって、発振器に要求される重要
な特性には、（１）外部の制御信号によって発振周波数
が変化すること、（２）発振周波数の変化時に発振波形
が乱れないこと、という２つの項目が含まれる。

【０００３】さて、近年のディジタルアナログ混載ＬＳ
Ｉ技術の発展に伴って、発振器の発振周波数を、旧来の
アナログ回路ではなく、ＣＰＵなどのディジタル回路で
制御することも行われるようになってきた。

【０００４】図１０に、ディジタル信号で制御される発
振器の従来例を示す。この発振器は、従来より広く用い
られるリングオシレータの構成、すなわちインバータを
リング状に接続した構成をとっており、各インバータの
遅延時間を変更することにより発振周波数を変化させて
いる。アナログ制御による発振器との違いは、各インバ
ータ１の遅延時間が、アナログ信号でなく、ディジタル
信号によって制御される点である。言い換えれば、この
発振器の発振周波数はディジタル信号によって制御され
る点である。

【０００５】

【発明が解決しようとする課題】上記従来のディジタル
制御による発振器では、ディジタル制御信号によって発
生するディジタルノイズが発振器に入力され、発振波形
が乱されるという問題があった。ディジタル信号は、言
うなればパルス波形であり、急激に信号が“Ｌｏｗ”か
ら“Ｈｉｇｈ”へ、または、“Ｈｉｇｈ”から“Ｌｏ
ｗ”へと変化する。このような急激な変化を伴うノイズ
信号が直接発振器に加わることにより、発振器の波形が
乱されるという問題が生じていた。この発振器の波形の
乱れは、ディジタル信号が変化した瞬間だけに現れるだ
けではなく、場合によっては、発振器が異常な発振状態
に陥り、その後のかなりの長時間、発振波形の乱れがお
さまらないというさらに悪い現象が起こることがあっ
た。従って、ディジタルノイズによる波形の乱れを如何
に抑えるかということが、ディジタル制御による発振器
の重要な課題となっていた。

【０００６】このようなディジタルノイズの影響を防止
する手段として考えられるのは、ディジタルノイズを除
去するためのフィルタを設けることである。しかしなが
ら、ノイズを十分除去するには、大きなサイズのフィル
タが必要であるし、さらに、フィルタを設けているため
に発振器の応答が遅くなり、高速な周波数の変更ができ
なくなるという弊害を及ぼしていた。

【０００７】

【課題を解決する手段】上記課題を解決するために本発
明にかかる発振器は、遅延量がディジタル制御信号によ
り制御されるインバータをリング状に接続し、入力され
た前記インバータの遅延量を制御するディジタル制御信
号を一定時間保持した後、前記インバータに出力するタ
イミング回路を備え、前記タイミング回路により、前記
インバータの出力がハイまたはローの安定状態にあると
きに前記ディジタル制御信号が前記インバータに入力さ
れるように遅延することを特徴とする。

【０００８】かかる構成により、インバータへディジタ
ル制御信号を入力するタイミングを制御するができ、イ
ンバータの出力が変化している状態においてインバータ
の遅延量を変化させるディジタル制御信号のディジタル
ノイズの印加を防止することができ、安定な発振波形を
得ることができる。また、ノイズ除去用のフィルタなど
が不要となるため、高速に発振周波数を変更することが
できる。

【０００９】さらに上記発振器は、前記タイミング回路
がエッジトリガのラッチであることが好ましい。

【００１０】かかる構成により、簡単な回路構成でイン
バータにディジタル制御信号を入力するタイミングを調
整することができる。

【００１１】さらに上記発振器は、前記インバータがデ
ィジタル制御信号により電流量を変更することで遅延量
を制御するインバータであることが好ましい。

【００１２】かかる構成により、ディジタル制御インバ
ータとして広く用いられている電流量制御インバータを
利用することができる。

【００１３】さらに上記発振器は、前記インバータがデ
ィジタル制御信号により接続する負荷容量を切り替えて
負荷容量の値を変更することで遅延量を制御するインバ
ータであり、前記負荷容量の切り替えに際し、前記負荷
容量の端子電圧と前記インバータの出力端子電圧を等し
くする手段を備えることが好ましい。

【００１４】かかる構成により、負荷容量を制御するデ
ィジタル制御インバータを用いた場合でも、スイッチン
グ時に負荷容量からインバータへ流入する過渡電流を防
ぎ、安定な発振波形を得ることができる。また、ノイズ
除去用のフィルタなどを用いていないために、高速に発
振周波数を変更することができる。

【００１５】次に、上記課題を解決するために本発明に
かかる発振器は、ＤＡ変換器を入力段に持ち、遅延量が
前記ＤＡ変換器より出力されるアナログ制御信号により
制御されるアナログインバータをリング状に接続し、前
記ＤＡ変換器の出力が変化する過渡時に、前記ＤＡ変換
器を一時的に前記インバータより切り離し、前記ＤＡ変
換器の出力が一定となる安定時に、前記ＤＡ変換器を前
記インバータに接続する手段を備えたことを特徴とす
る。

【００１６】かかる構成により、ＤＡコンバータを介し
てアナログ制御インバータを用いた場合でも、ＤＡコン
バータから出力されるアナログ信号に重畳してしまうお
それのあるＤＡコンバータ自身のディジタルノイズを遮
断することができ、安定な発振波形を得ることができ
る。また、ノイズ除去用のフィルタなどを必要としない
ために、高速に発振周波数を変更することができる。

【００１７】

【発明の実施の形態】(実施形態１)本発明の実施形態１
にかかる発振器を図を参照しながら説明する。なお、本
明細書中の図においては、同じ機能を持つものには、同
じ番号をつけている。図１に本実施形態１にかかる発振
器の回路図を示す。この発振器はディジタル制御のイン
バータ１をリング状に接続したリングオシレータの構成
となっている。６はインバータの入力端子、７はインバ
ータの出力端子である。外部から入力されるディジタル
信号３は、タイミング回路２によって遅延され、この遅
延されたディジタル制御信号４が各インバータの遅延量
制御端子８へ入力される。

【００１８】ディジタル制御インバータ１の構成例を図
２に示す。図２の回路は複数の定電流源とスイッチのセ
ットがあり、外部から入力されるディジタル信号８によ
って定電流源のスイッチのオンオフを制御し、ＣＭＯＳ
インバータ１０へ流れ込む電流量を制御する構成になっ
ている。インバータ１０の遅延量は、インバータ１０か
らの出力電流、すなわちインバータ１０へ流れ込む電流
とインバータ１０の出力端７に接続する次段インバータ
の入力容量の比によって決まる。従ってディジタル信号
８によってインバータ１０の遅延時間が制御される構成
となっている。

【００１９】本発明にかかる発振器において重要な点
は、インバータ１の遅延量を変更するディジタル制御信
号４が入力されるタイミングである。タイミングチャー
トを図３に示す。発振器の出力波形、すなわちインバー
タ１の出力波形５は、図３に示すようなパルス状の波形
であり、“Ｌｏｗ”，“Ｒｉｓｅ”，“Ｈｉｇｈ”，
“Ｆａｌｌ”という４状態を繰り返している。ここで、
インバータの出力が“Ｒｉｓｅ”または“Ｆａｌｌ”の
状態、すなわちインバータ１の出力が変化している状態
に、インバータの遅延量が変化すると、インバータ１の
出力波形は大きく乱れることになる。ところが、インバ
ータ１の出力が“Ｈｉｇｈ”または“Ｌｏｗ”で安定し
ているときにインバータの遅延量が変更されても出力波
形はほとんど乱れない。したがって、インバータ１の出
力が“Ｈｉｇｈ”または“Ｌｏｗ”の状態である時に遅
延量を変更するディジタル制御信号４がインバータ１に
入力されるようにタイミング回路２により外部からのデ
ィジタル信号３を遅延させれば、常に安定な発振波形を
得ることができる。さらに本発明にかかる発振器によれ
ば、フィルタなどのノイズを除去する回路を用いていな
いため、発振周波数の高速な変更が可能になる効果もあ
る。

【００２０】実際、タイミング回路２を用いない従来例
の回路構成である発振器(図１０)と、本発明にかかるタ
イミング回路２を用いた回路構成である発振器(図１)と
を発振波形の安定度のシミュレーションにより比較し
た。シミュレーションでは、発振器の発振周波数が徐々
に低くなるようにディジタル信号を定期的に変更し、そ
れによって発振器の発振周波数がどのように変化するか
の特性を観測した。

【００２１】図４に、タイミング回路を用いない従来例
の場合の特性を示す。グラフの縦軸は、発振器の周波数
を示しており、横軸は時間である。もし、発振波形の乱
れがないならば、グラフはきれいな階段状の波形となる
はずである。しかし、実際は図４のグラフが示すとお
り、発振周波数がかなり乱れている。これは、ディジタ
ルノイズの影響で発振波形が乱れ、その結果、発振周波
数が大きく変動したためである。

【００２２】これに対し、本発明にかかるタイミング回
路２を用いた発振器の特性を図５に示す。図５に示した
ように、きれいな階段状の特性となっており、発振周波
数が外部のディジタル信号に合わせて徐々に低くなって
いる様子が見て取れる。図４のグラフと比較すると、本
発明にかかる発振器は、ディジタルノイズの影響が除去
され、安定な発振波形が得られていることがわかる。

【００２３】(実施形態２)本発明の実施形態２にかかる
発振器を図を参照しながら説明する。

【００２４】本実施形態２の発振器は、タイミング回路
としてエッジトリガのラッチを用いたものである。図６
にその一例を示す。本実施形態２の発振器では、外部か
らのディジタル信号３がラッチ１１の入力端子１４に接
続され、ラッチの出力端子１３がインバータ１の遅延量
制御端子８に接続されている。ラッチ１１はエッジトリ
ガのラッチであるため、ラッチ１１に入力された信号は
すぐには出力されず、ラッチのクロック端子１２の入力
信号が立ち上がる、あるいは立ち下がるタイミングで出
力される。本実施形態２では、ラッチ１１が接続されて
いるインバータ１の出力信号がラッチのクロック端子１
２へ入力されている。したがって、外部からのディジタ
ル信号は、インバータ１の出力が立ち上がった直後、あ
るいは立ち下がった直後にインバータ１へ入力される。
これは、本発明にかかるタイミグン回路の動作を満足し
ており、本発明の効果を何ら失うものではない。

【００２５】なお、図６の回路では、ラッチ１１のクロ
ック端子１２への信号として、ラッチ１１自身の出力信
号が入力されているインバータ１からの出力信号が用い
られているが、本発明にかかるタイミグン回路の動作を
満たすものであればリング上のどのインバータの出力信
号を用いても同様の効果が得られる。例えば、図７に示
すように図６の場合よりも一段後ろのインバータ１の出
力をラッチ１１のクロック入力として利用しても良い。
この場合は、図６の場合よりも、インバータ１へのディ
ジタル信号が入力されるタイミングが遅れるが、その状
態でも、インバータの出力がまだ“Ｈｉｇｈ”または
“Ｌｏｗ”であれば、本発明の効果は何ら失われるもの
ではない。ただし、発振周波数が高くなった場合、すな
わち、“Ｈｉｇｈ”や“Ｌｏｗ”の期間がより短い場合
には、図６の回路が好ましい。

【００２６】(実施の形態３)本発明の実施形態３にかか
る発振器について図を参照しながら説明する。

【００２７】本実施形態３の発振器の回路構成を図８に
示す。図８に示した発振器は基本的には図１と同様であ
るが、このディジタル制御インバータは負荷容量をディ
ジタル制御するインバータ２５となっている点が異なっ
ている。このディジタル制御インバータは、インバータ
２５の負荷容量２１の接続個数をディジタル信号８によ
って変えることで負荷容量を変化させ、回路の時定数を
可変制御して遅延量を変化させるものである。

【００２８】このような負荷容量を制御するインバータ
を用いる場合は、図２に示した電流量を制御するインバ
ータ１とは異なり、安定した発振波形を得るためにさら
なる配慮が必要である。このインバータ２５では、ディ
ジタル信号８の値により容量２１を接続したり開放した
りする。容量２１をインバータ２５へ接続する際、イン
バータ２５の出力端子２２の電圧と容量２１の端子２６
の電圧が異なると、電位差に応じた過渡電流が容量２１
からインバータ２５へと流れ込み、発振波形が乱れてし
まうという問題が生ずる。

【００２９】そこで、この過渡電流を防ぐために本発明
の実施形態３では、容量２１を接続する際に、インバー
タ２５の出力端子２２の電圧と容量２１の端子２６の電
圧を等しくする手段としてスイッチ２３を備えている。
従って、インバータの出力が“Ｈｉｇｈ”の場合に容量
２１が接続される場合は、電源電圧２４をインバータの
“Ｈｉｇｈ”の信号に与えておき、スイッチ２３を電源
電圧２４に切り替え、容量２１の端子２６の電圧をあら
かじめインバータ２５の“Ｈｉｇｈ”の電圧にしてお
く。また、インバータ２５の出力が“Ｌｏｗ”の場合に
容量２１が接続される場合は、同様にスイッチ２３を切
り替え、容量２１の端子２６の電圧をあらかじめインバ
ータの“Ｌｏｗ”の電圧にしておく。このように、３端
子のスイッチ２３を用い、インバータ２５に接続してい
ない容量２１の端子２６の電圧を、常にインバータの
“Ｈｉｇｈ”または“Ｌｏｗ”の電圧に固定することに
より、過渡電流の発生を防止している。以上のように、
負荷容量制御のインバータ２５を用いた場合でも、安定
した発振波形を得ることができる。

【００３０】(実施形態４)本発明の実施形態４にかかる
発振器について図を参照しながら説明する。

【００３１】図９に本実施形態４の発振器の回路構成を
示す。この発振器のリングオシレータを構成するインバ
ータ３０は、上記実施形態１〜３のものとは異なり、ア
ナログ信号制御のインバータである。３６は入力端子、
３７は出力端子、３８は遅延量制御端子である。発振器
全体はディジタル制御による発振器であり、外部から与
えられるディジタル信号３は、ＤＡコンバータ３１でア
ナログ信号に変換され、アナログ制御インバータ３０へ
入力されている。

【００３２】一般的に、アナログ制御のインバータにＤ
Ａコンバータを接続した構成の発振器とする場合の問題
点は、ＤＡコンバータから出力されるディジタルノイズ
である。ＤＡコンバータへのディジタル入力信号が変化
すると、ＤＡコンバータにおいて発生するディジタルノ
イズがインバータに入力され、これが原因で発振器の波
形が乱れることとなる。特に、簡単な構造のＤＡコンバ
ータでは、ディジタル信号変化時に大きなパルス状ノイ
ズが発生するため、ますます発振器の出力波形が乱れ
る。これを防ぐには、ディジタルノイズの少ないＤＡコ
ンバータを使用する方法がある。しかし、このようなＤ
Ａコンバータは複雑で回路規模が大きいという問題点が
ある。また、ＤＡコンバータと発振器の間にローパスフ
ィルタを挿入してノイズを除去する方法もある。しか
し、ノイズを十分除去するには面積の大きなフィルタが
必要であるし、また、フィルタを挿入するために発振器
の応答速度が遅くなり、高速に発振周波数を変更するこ
とができなくなるという問題も生ずる。

【００３３】上記問題を解決するために、本発明の実施
形態４にかかる発振器においては、図９に示すようにＤ
Ａコンバータ３１とインバータ３０の間にスイッチ３２
を設け、ＤＡコンバータ３１の出力が変化する時にスイ
ッチ３２を一時的に切ることで、ＤＡコンバータ３１か
ら発生するノイズの重畳したアナログバイアス信号３３
がインバータ３０に伝わらないようにする。ＤＡコンバ
ータ３１の出力が安定した後に再びスイッチ３２を切り
替えてインバータ３０に接続することで、安定した発振
波形を得ることができる。また、本発明によれば、ディ
ジタルノイズが大きく、構成の簡単で回路規模の小さい
ＤＡコンバータであっても用いることができる。さらに
は、ノイズ除去用のフィルタ回路が不要となるため、高
速な周波数の変更も可能となる。

【００３４】図９のスイッチ３２は、トラックホールド
回路の役割を果たしている。このスイッチ３２は、通常
の状態ではオンとなっており、ＤＡコンバータ３１の出
力をそのままインバータ３０に入力しているトラックモ
ードにある。ただし、ＤＡコンバータ３１の出力が変化
するときにはスイッチ３２はオフとなり、インバータ３
０への入力電圧が保持されるホールドモードとなる。こ
の場合、デジタルノイズの重畳したアナログバイアス信
号３３はこのホールド動作のためにアナログ制御インバ
ータ３０の遅延量制御端子３８には入力されないので、
ディジタルノイズの影響による発振波形の乱れを防止す
ることができる。

【００３５】

【発明の効果】本発明にかかる発振器によれば、インバ
ータの遅延量を変化させるタイミングを制御することに
より、インバータの出力が変化している立ち上がり時ま
たは立ち下がり時にディジタル制御信号のディジタルノ
イズが発振波形へ混入することを防ぎ、安定な発振波形
を得ることができる。また、ノイズ除去用のフィルタな
どが不要となるため、高速に発振周波数を変更すること
ができる。

【００３６】さらに、負荷容量を制御するディジタル制
御インバータを用いた場合でも、スイッチング時に負荷
容量からインバータへ流入するおそれのある過渡電流を
防ぎ、安定な発振波形を得ることができる。また、ノイ
ズ除去用のフィルタなどを用いていないために、高速に
発振周波数を変更することができる。

【００３７】さらに、ＤＡコンバータを介してアナログ
制御インバータを用いた場合でも、ＤＡコンバータから
出力されるアナログ信号に重畳してしまうＤＡコンバー
タ自身のディジタルノイズをスイッチによって遮断する
ことにより、安定な発振波形を得ることができる。ま
た、ノイズ除去用のフィルタなどを用いていないため
に、高速に発振周波数を変更することができる。

【図面の簡単な説明】

【図１】 本発明の実施形態１に係るディジタル制御発
振器の回路構成例

【図２】 本発明の実施形態１に係るディジタル制御イ
ンバータの回路構成例

【図３】 本発明の実施形態１に係るディジタル制御発
振器のタイミングチャート

【図４】 従来のディジタル制御発振器のシミュレーシ
ョン結果

【図５】 本発明の実施形態１に係るディジタル制御発
振器のシミュレーション結果

【図６】 本発明の実施形態２に係るディジタル制御発
振器の回路構成例

【図７】 本発明の実施形態２に係るディジタル制御発
振器の他の回路構成例

【図８】 本発明の実施形態３に係る負荷容量を制御す
るインバータの回路構成例

【図９】 本発明の実施形態４に係るディジタル制御発
振器の回路構成例

【図１０】 従来のディジタル制御発振器の回路構成例

【符合の説明】

１ ディジタル制御インバータ ２ タイミング回路 ３ ディジタル制御信号(発振周波数制御） ４ 遅延されたディジタル制御信号 ５ インバータ出力波形 ６ インバータ入力端子 ７ インバータ出力端子 ８ インバータ遅延量制御端子 １１ エッジトリガタイプのラッチ １２ クロック端子 １３ ラッチ出力端子 １４ ラッチ入力端子 ２１ 負荷容量制御インバータの負荷容量 ２２ 負荷容量制御インバータの出力端子 ２３，３２ スイッチ ２４ 負荷容量制御インバータのハイ・ローの電位を持
つ電源電圧 ２５ 負荷容量制御インバータのインバータ ２６ 負荷容量制御インバータの負荷容量端子 ３０ アナログ制御インバータ ３１ ＤＡコンバータ ３３ ディジタルノイズの重畳したアナログバイアス信
号 ３４ 配線 ３６ アナログ制御インバータ入力端子 ３７ アナログ制御インバータ出力端子 ３８ アナログ制御インバータ遅延量制御端子

フロントページの続き (72)発明者 稲垣 善嗣 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 遅延量がディジタル制御信号により制御
   されるインバータをリング状に接続した発振器におい
   て、入力された前記インバータの遅延量を制御するディ
   ジタル制御信号を一定時間保持した後、前記インバータ
   に出力するタイミング回路を備え、前記タイミング回路
   により、前記インバータの出力がハイまたはローの安定
   状態にあるときに前記ディジタル制御信号が前記インバ
   ータに入力されるように遅延することを特徴とする発振
   器。
2. 【請求項２】 前記タイミング回路がエッジトリガのラ
   ッチである請求項１に記載の発振器。
3. 【請求項３】 前記インバータがディジタル制御信号に
   より電流量を変更することで遅延量を制御するインバー
   タである請求項１または２に記載の発振器。
4. 【請求項４】 前記インバータがディジタル制御信号に
   より接続する負荷容量を切り替えて負荷容量の値を変更
   することで遅延量を制御するインバータであり、前記負
   荷容量の切り替えに際し、前記負荷容量の端子電圧と前
   記インバータの出力端子電圧を等しくする手段を備えた
   請求項１または２に記載の発振器。
5. 【請求項５】 ＤＡ変換器を入力段に持ち、遅延量が前
   記ＤＡ変換器より出力されるアナログ制御信号により制
   御されるアナログインバータをリング状に接続した発振
   器において、前記ＤＡ変換器の出力が変化する過渡時
   に、前記ＤＡ変換器を一時的に前記インバータより切り
   離し、前記ＤＡ変換器の出力が一定となった安定時に、
   前記ＤＡ変換器を前記インバータに接続する手段を備え
   たことを特徴とする発振器。