KR20100079126A - 반도체 디바이스의 특성 측정 장치 및 방법 - Google Patents
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Abstract
반도체 디바이스의 특성 측정 장치 및 방법이 개시된다. 이 장치는, 가변되는 제1 공급 전압에 따라 변하는 바이어스 전압에 응답하여 바이어스되어, 각자에 포함된 반도체 디바이스에 흐르는 전류량을 가변시키는 제1 내지 제M(여기서, M은 1이상) 스타브드 디바이스들과, 제1 내지 제M 스타브드 디바이스들을 상호 연결시키는 상호 연결 라인들 및 반도체 디바이스 자체의 지연 시간과 상호 연결 라인이 개입된 지연 시간 중 적어도 하나를 측정하는 측정부를 구비하는 것을 특징으로 한다. 그러므로, 공정 제조 기술 발전과 더불어 실제 칩(Chip)에서 나타날 수 있는 다양한 상황에 더 접근하여 측정된 결과를 분석하도록 하고, 더 복잡한 반도체 소자와 상호 연결 라인의 결합 구조(geometry)가 만들어지는 상황을 더 잘 표현할 수 있는 모델링의 기반을 제공하여 각종 툴(tool)의 개발 등에 응용될 수 있고, 링 오실레이터의 동작 주파수의 변화를 분석하여 실제 설계를 표현할 수 있는 회로 시뮬레이션(circuit simulation)의 정밀도를 높이는데 기여하는 효과를 갖는다.
반도체 디바이스, 시정수 지연, 상호 연결 라인, 인버터, 주파수, 공급 전압
Description
본 발명은 반도체 소자에 관한 것으로서, 특히, 반도체 디바이스의 특성 측정 장치 및 방법에 관한 것이다.
일반적으로, 반도체 소자는 다음과 같이 생산된다. 먼저, 생산하고자 하는 반도체 소자를 모델링(이하, 테스팅이라고 한다)하고, 모델링된 결과를 이용하여 소자를 설계하고, 설계된 결과를 이용하여 반도체 소자를 생산한다. 이때, 모델링이 잘못되면 의도하지 않는 반도체 소자가 설계됨은 물론이다. 따라서, 생산하고자 하는 반도체 소자의 모델링은 매우 중요하다.
이하, 기존의 반도체 소자의 테스팅 방법을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 1은 기존의 테스트 대상이 되는 링 구조(ring) 구조를 갖는 테스트 회로의 개략적인 블럭도이다.
도 1을 참조하면, 다수 개의 반도체 디바이스들(10, 12, ..., 14 및 16)이 상호 연결 라인들(20, 22,..., 24 및 26)에 의해 연결되어 있다. 도 1에 도시된 테 스트 회로는 여러 개의 스테이지[(10 및 20), (12 및 22), ... 및 (16 및 26)]들이 직렬로 연결된 링 구조를 갖는다.
도 1에 도시된 각 스테이지에 포함되는 디바이스(10, 12, ..., 14 및 16)가 상보형 모스(CMOS:Complementary Metal Oxide Semiconductor) 트랜지스터인 경우, 테스트 회로는 링 오실레이터(ring oscillator)가 된다.
이하, 링 오실레이터에서 각 스테이지의 일 례를 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 2는 도 1에 도시된 단위 스테이지[(10 및 20), (12 및 22), ... 또는 (16 및 26)]중 임의의 스테이지(10 및 20)의 예시적인 회로도이다.
도 2에 도시된 반도체 디바이스(10)는 가장 흔한 인버터 형태의 CMOS 소자로서 PMOS 트랜지스터(MP1)과 NMOS 트랜지스터(MN1)로 구성되며. 상호 연결 라인(20)에 의해 다음 스테이지(12)의 입력측과 연결된다. 도 2에 도시된 바와 같이 반도체 디바이스(10)가 구현될 경우, 상호 연결 라인들(20, 22, ..., 24 및 26)의 시정수(RC) 지연은 다음과 같이 테스트된다.
먼저, 상호 연결 라인(20 ~ 26)를 이용하지 않고 각 반도체 디바이스들(10, 12, ..., 14 및 16)의 입력과 출력을 직접 연결할 때, 도 1에 도시된 회로의 제1 시정수 지연을 계산한다. 이후, 각 반도체 디바이스들(10, 12, ..., 14 및 16)이 상호 연결 라인들(20, 22, ..., 24 및 26)에 의해 서로 연결될 때, 도 1에 도시된 회로의 제2 시정수 지연을 계산한다. 제2 시정수 지연에서 제1 시정수 지연을 감산한 결과는 상호 연결 라인들(20, 22, ..., 24 및 26)만의 시정수 지연이 된다. 이 와 같이 계산된 상호 연결 라인들(20, 22, ..., 24 및 26)의 시정수 지연을 분석하여, 상호 연결 라인들(20, 22, ..., 24 및 26)의 단위 길이당 저항과 커패시턴스 값에 따른 지연을 정의할 수 있다.
그러나, 실제 생산하고자 하는 반도체 소자의 경우, 그 반도체 소자에 공급되는 전압이 항상 일정하거나 동일한 값으로 유지되지 않는다. 즉, 반도체 소자의 설계(layout)는 다양한 형태를 취할 수 있다. 따라서, 전술한 바와 같이, 시정수 지연을 측정하여 분석할 경우, 다양한 형태의 반도체 소자를 정확하게 모델링 할 수 없는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 생산하고자 하는 실제 반도체 소자의 특성을 제대로 반영하여 상호 연결 라인의 시정수(RC) 지연을 정확하게 측정하고 나아가 이를 분석할 수 있는 반도체 디바이스의 특성 측정 장치 및 방법을 제공하는 데 있다.
상기 과제를 이루기 위해, 반도체 디바이스의 특성을 측정하는 본 발명에 의한 장치는, 가변되는 제1 공급 전압에 따라 변하는 바이어스 전압에 응답하여 바이어스되어, 각자에 포함된 상기 반도체 디바이스에 흐르는 전류량을 가변시키는 제1 내지 제M(여기서, M은 1이상) 스타브드 디바이스들과, 상기 제1 내지 제M 스타브드 디바이스들을 상호 연결시키는 상호 연결 라인들 및 상기 반도체 디바이스 자체의 지연 시간과 상기 상호 연결 라인이 개입된 지연 시간 중 적어도 하나를 측정하는 측정부로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 바이어스 전압에 응답하여 바이어스되어 반도체 디바이스에 흐르는 전류량을 가변시키는 전류량 가변부, 가변하는 공급 전압에 따라 변하는 상기 바이어스 전압을 상기 전류량 가변부로 출력하는 바이어스 전압 공급부 및 상호 연결 라인에 의해 연결된 상기 반도체 디바이스의 특성을 측정하는 측정부를 갖는 특성 측정 장치의 본 발명에 의한 측정 방법은, 상기 상호 연결 라인에 의해 서로 연결된 상기 반도체 디바이스에서 지연된 제1 지연 시간을 측 정하는 단계와, 상기 상호 연결 라인 대신에 서로 직접 연결된 상기 반도체 디바이스에서 지연된 제2 지연 시간을 측정하는 단계 및 상기 제1 지연 시간으로부터 상기 제2 지연 시간을 감산하고, 감산된 결과를 상기 상호 연결 라인만의 지연 시간으로서 결정하는 단계로 이루어지고, 상기 제1 및 상기 제2 지연 시간은 상기 바이어스 전압의 변화에 따라 측정되는 것이 바람직하다.
본 발명에 의한 반도체 디바이스의 특성 측정 장치 및 방법은 점차 복잡해지고 작아지는 반도체 디바이스의 회로에 흐르는 전류량을 가변 공급 전압에 의해 변화시켜 반도체 디바이스 및 이들 디바이스들을 상호 연결하는 라인의 시정수(RC) 지연 시간을 정확하고 다양하게 측정할 수 있기 때문에, 공정 제조 기술 발전과 더불어 실제 칩(Chip)에서 나타날 수 있는 다양한 상황에 더 접근하여 측정된 결과를 분석하도록 하고, 더 복잡한 반도체 소자와 상호 연결 라인의 결합 구조(geometry)가 만들어지는 상황을 더 잘 표현할 수 있는 모델링의 기반을 제공하여 각종 툴(tool)의 개발 등에 응용될 수 있고, 링 오실레이터의 동작 주파수의 변화를 분석하여 실제 설계를 표현할 수 있는 회로 시뮬레이션(circuit simulation)의 정밀도를 높이는데 기여하는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 반도체 디바이스의 특성 측정 장치 및 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3은 본 발명의 실시예에 의한 반도체 디바이스 특성 측정 장치의 블럭도 로서, 적어도 하나의 스타브드(starved) 디바이스(110, 102, ... 및 104) 및 측정부(120)로 구성된다.
여기서, 스타브드 디바이스란, 자신이 갖는 디바이스에게 공급되는 전압 또는 전류를 가변시킬 수 있는 디바이스를 의미한다.
반도체 디바이스(110)는 반도체 소자 형태의 다양한 회로가 될 수 있으며, 예를 들면 반도체 소자로 제조 가능한 도 2에 도시된 바와 같은 인버터(10)가 될 수도 있다. 도 3에 도시된 제1, 제2, .. 및 제M 스타브드 디바이스(100, 102, ... 및 104) 각각은 동일한 회로 구성을 갖는다. 여기서, M은 1이상의 양의 정수이다. 즉, 제2 내지 제M 스타브드 디바이스(102, ... 및 104)는 제1 스타브드 디바이스(100)와 동일한 회로 구성을 갖는다.
도 3에 도시된 바와 같이, 본 발명에 의한 반도체 디바이스의 특성 측정 장치에서, 제1 내지 제M 스타브드 디바이스들(100, 102, ... 및 104)은 체인 형태로 구성될 수 있다. 체인 형태의 일 례로서 도 3에 도시된 바와 같이, 링(ring) 구조가 있다. 여기서, 링 구조란, 제1 스타브드 디바이스(100)에 포함된 반도체 디바이스(110)의 출력이 상호 연결 라인(Interconnect Line 또는 delay line)(130)을 통해 제2 스타브드 디바이스(102)에 포함되는 반도체 디바이스(미도시)의 입력 단자로 제공되고, 제2 스타브드 디바이스(102)에 포함되는 반도체 디바이스의 출력이 상호 연결 라인(132)을 통해 제3 스타브드 디바이스(미도시)에 포함되는 반도체 디바이스(미도시)의 입력 단자로 출력되고, 제M-1 스타브드 디바이스(미도시)에 포함되는 반도체 디바이스(미도시)의 출력이 상호 연결 라인(134)을 통해 제M 스타브드 디바이스(104)에 포함되는 반도체 디바이스(미도시)의 입력 단자로 출력되는 형태를 의미한다. 이상에서와 같이, 제1 내지 제M 스타브드 디바이스들(100, 102, ... 및 104)을 상호 연결 라인들(130, 132, ... 및 134)에 의해 서로 연결시킨다.
도 3에 도시된 각 스타브드 디바이스(100)는 제1 공급 전압(VDD1)의 변동에 따라 변하는 바이어스 전압에 응답하여 바이어스되어, 각자에 포함된 반도체 디바이스(110)에 흐르는 전류량을 가변시킨다. 이를 위해, 제1 공급 전압(VDD1)은 외부의 전력 공급부(power supply)를 통해 가변될 수 있다.
각 스타브드 디바이스(100, 102, ..., 또는 104)는 반도체 디바이스(110), 전류량 가변부(112) 및 바이어스 전압 공급부(114)로 구성된다.
각 스타브드 디바이스(100, 102, ... 및 104)에 포함되는 반도체 디바이스(110)가 인버터이고 전술한 바와 같이 스타브드 디바이스들(100, 102, ... 및 104)가 상호 연결 라인들(130, 132, ..., 134 및 136)에 의해 서로 체인 형태로 연결된 경우, 도 3에 도시된 제1 내지 제M 스타브드 디바이스들(100, 102, ... 및 104)은 링 오실레이터(ring oscillator)에 해당한다. 링 오실레이터의 경우, M=51이 될 수 있다.
전류량 가변부(112)는 바이어스 전압 공급부(114)로부터 출력되는 바이어스 전압에 응답하여 바이어스되어, 반도체 디바이스(110)에 흐르는 전류량을 가변시킨다. 이때, 전류량 가변부(112)는 외부로부터 제2 공급 전압(VDD2)을 제공받는다.
바이어스 전압 공급부(114)는 외부로부터 공급되는 제1 공급 전압(VDD1)의 변동에 따라 변하는 바이어스 전압을 생성하고, 생성된 바이어스 전압을 전류량 가 변부(112)로 출력한다.
본 발명에 의하면, 제1 공급 전압(VDD1)과 제2 공급 전압(VDD2)은 서로 다를 수 있다. 왜냐하면, 제2 공급 전압(VDD2)은 고정된 값이고 제1 공급 전압(VDD1)은 가변되는 값이기 때문이다.
측정부(120)는 제1 및 제2 지연 시간들중 적어도 하나를 측정한다. 여기서, 제1 지연 시간은 상호 연결 라인(130, 132, ... 및 134) 없이 반도체 디바이스(110)들 끼리 연결된 상태에서의 제1 내지 제M 스타브드 디바이스(100, 102, ... 및 104)의 시정수(RC) 지연 시간을 의미한다. 반도체 디바이스(110)들 끼리의 연결이란, 제1 스타브드 디바이스(100)의 반도체 디바이스(110)의 출력 단자가 제2 스타브드 디바이스(100)에 포함된 반도체 디바이스의 입력 단자와 상호 연결 라인(130) 없이 직접 연결되고, 제2 스타브드 디바이스(102)의 반도체 디바이스의 출력 단자가 제3 스타브드 디바이스(미도시)에 포함된 반도체 디바이스(미도시)의 입력 단자와 상호 연결 라인(132) 없이 직접 연결되고, 제M-1 스타브드 디바이스의 반도체 디바이스의 출력 단자가 제M 스타브드 디바이스(104)에 포함된 반도체 디바이스의 입력 단자와 상호 연결 라인 없이 직접 연결되고, 제M 스타브트 디바이스(104)의 반도체 디바이스(미도시)의 출력 단자가 제1 스타브드 디바이스(100)에 포함된 반도체 디바이스(110)의 입력 단자와 상호 연결 라인(136) 없이 직접 연결되는 것을 의미한다.
또한, 제2 지연 시간이란, 상호 연결 라인(130, 132, ..., 134 및 136)에 의해 반도체 디바이스(110)들 끼리 연결된 상태에서의 제1 내지 제M 스타브드 디바이 스(100, 102, ... 및 104)의 시정수(RC) 지연 시간을 의미한다. 상호 연결 라인(130, 132, ..., 134 및 136)에 의한 반도체 디바이스(110)들 끼리의 연결이란, 제1 스타브트 디바이스(100)의 반도체 디바이스(110)의 출력 단자가 제2 스타브드 디바이스(100)에 포함된 반도체 디바이스의 입력 단자와 상호 연결 라인(130)에 의해 연결되고, 제2 스타브드 디바이스(102)의 반도체 디바이스의 출력 단자가 제3 스타브드 디바이스(미도시)에 포함된 반도체 디바이스의 입력 단자와 상호 연결 라인(132)에 의해 연결되고, 제M-1 스타브트 디바이스의 반도체 디바이스의 출력 단자가 제M 스타브드 디바이스(104)에 포함된 반도체 디바이스의 입력 단자와 상호 연결 라인(134)에 의해 연결되고, 제M 스타브트 디바이스(104)의 반도체 디바이스의 출력 단자가 제1 스타브드 디바이스(100)에 포함된 반도체 디바이스(110)의 입력 단자와 상호 연결 라인(136)에 의해 연결되는 것을 의미한다.
도 4는 제1 공급 전압(VDD1)의 변화에 따른 링 오실레이터의 동작 주파수의 변화를 나타내는 그래프로서, 횡축은 제1 공급 전압(VDD1)을 나타내고, 종축은 주파수를 각각 나타낸다.
측정부(120)는 측정된 제2 지연 시간으로부터 측정된 제1 지연 시간을 감산한 결과는, 상호 연결 라인(130, 132, ... 및 134 및 136)만의 시정수(RC) 지연 시간로서 결정한다.
예를 들어, 도 3에 도시된 제1 내지 제M 스타브드 디바이스(100, 102, ... 및 104)가 링 오실레이터인 경우, 측정부(120)는 제1 내지 제M 스타브드 디바이스(100, 102, ... 및 104)를 갖는 링 오실레이터의 제1 및 제2 지연 시간중 적어도 하나를 측정하고, 측정된 지연 시간으로부터 링 오실레이터의 주파수 특성을 도 4에 도시된 바와 같이 분석할 수도 있다. 링 오실레이터의 주파수 특성을 보다 정밀하게 분석하기 위해서는, 제1 공급 전압(VDD1)을 적어도 세 번 변화시키면서 제1 공급 전압(VDD1)의 변동에 따라 변하는 바이어스 전압별로 지연 시간을 측정할 수 있다. 도 4의 경우, 제1 공급 전압(VDD1)을 네 번 변화시키면서 측정된 주파수 특성을 나타낸다. 측정된 지연 시간이 없다는 것은 링 오실레이터의 주기가 길다는 것을 의미하고, 측정된 지연 시간이 있다는 것은 링 오실레이터의 주기기 짧다는 것을 의미한다.
또한, 측정부(120)는 측정된 제1 및 제2 지연 시간으로부터 구한 상호 연결 라인(130, 132, ... 및 134 및 136)만의 시정수(RC) 지연 시간을 이용하여, 상호 연결 라인(130, 132, ..., 134 및 136)의 단위 길이당 저항과 커패시턴스에 따른 지연을 정의할 수 있다.
전술한 바와 같이, 측정 및 정의된 결과중 적어도 하나는 반도체 디바이스(110)의 모델링에 이용된다. 예를 들어, 모델링에서, 측정 및 정의된 결과중 적어도 하나를 이용하여 설계 파라미터 값들을 추출할 수 있다.
이하, 도 3에 도시된 각 스트로브 디바이스(100)의 세부 회로 구성 및 동작에 대해 다음과 같이 첨부된 도면을 참조하여 살펴본다.
도 5는 도 3에 도시된 제1 스트로브 디바이스(100)의 본 발명의 실시예(100A)에 의한 회로도로서, 반도체 디바이스(110A), 전류량 가변부(112A) 및 바이어스 전압 공급부(114A)로 구성된다.
먼저, 전류량 가변부(112A)는 제1 PMOS 트랜지스터(MP2) 및 제1 NMOS 트랜지스터(MN2)로 구성된다. 제1 PMOS 트랜지스터(MP2)는 제1 바이어스 전압(113A)과 연결된 게이트, 제2 공급 전압(VDD2)과 반도체 디바이스(110A) 각각에 연결된 소스 및 드레인을 갖는다. 제1 NMOS 트랜지스터(MN2)는 바이어스 전압(113B)과 연결된 게이트, 반도체 디바이스(110A)와 기준 전위인 접지에 각각 연결된 드레인 및 소스를 갖는다.
전류량 가변부(112A)의 제1 PMOS 트랜지스터(MP2)는 제1 공급 전압(VDD1)의 변동에 따라 바이어스 전압(113A)가 변함에 따라 변하는 전류를 반도체 디바이스(110A)로 제공하는 전류 소스로서의 역할을 수행한다. 제1 NMOS 트랜지스터(MN2)는 반도체 디바이스(110A)를 통과한 전류가 기준 전위로 흘러가는 경로 역할을 수행한다.
반도체 디바이스(110A)는 제2 PMOS 트랜지스터(MP3)와 제2 NMOS 트랜지스터(MN3)로 구성된다. 제2 PMOS 트랜지스터(MP3)는 반도체 디바이스(110A)의 입력단자(IN2)와 연결된 게이트, 제1 PMOS 트랜지스터(MP2)의 드레인과 연결된 소스 및 반도체 디바이스(110A)의 출력단자(OUT4)와 연결된 드레인을 갖는다. 제2 NMOS 트랜지스터(MN3)는 입력단자(IN2)와 연결된 게이트, 출력단자(OUT4)와 제1 NMOS 트랜지스터(MN2)의 드레인에 각각 연결된 드레인 및 소스를 갖는다.
바이어스 전압 공급부(114A)는 제3 및 제4 PMOS 트랜지스터들(MP4 및 MP5), 제3 및 제4 NMOS 트랜지스터들(MN4 및 MN5)로 구성된다.
제3 PMOS 트랜지스터(MP4)는 제1 공급 전압(VDD1)과 연결된 소스를 갖고, 제 1 NMOS 트랜지스터(MN2)의 게이트와 각각 연결된 게이트 및 드레인을 갖는다. 제4 PMOS 트랜지스터(MP5)는 기준 전위인 접지와 연결된 게이트 및 바이어스 전압(113B)과 연결된 소스를 갖는다. 제3 NMOS 트랜지스터(MN4)는 제1 공급 전압(VDD1)과 연결된 게이트, 제4 PMOS 트랜지스터(MP5)의 드레인과 바이어스 전압(113A)에 각각 연결된 드레인 및 소스를 갖는다. 제4 NMOS 트랜지스터(MN5)는 바이어스 전압(113A)과 각각 연결된 게이트 및 드레인과 기준 전위와 연결된 소스를 갖는다.
제3 및 제4 PMOS 트랜지스터들(MP4 및 MP5) 및 제3 및 제4 NMOS 트랜지스터들(MN4 및 MN5)는 전류 미러(current mirror)의 구조를 갖는다.
이하, 전술한 반도체 디바이스의 특성 측정 장치에서 수행되는 본 발명에 의한 반도체 디바이스의 특성 측정 방법을 다음과 같이 설명한다.
측정부(120)는 상호 연결 라인(130, 132, ..., 134 및 136)에 의해 서로 연결된 반도체 디바이스에서 지연된 제1 지연 시간을 측정하고, 상호 연결 라인 (130, 132, ..., 134 및 136) 대신에 서로 직접 연결된 반도체 디바이스에서 지연된 제2 지연 시간을 측정한다. 여기서, 제1 및 제2 지연 시간은 전술한 바와 같다.
이후, 측정부(120)는 제1 지연 시간으로부터 제2 지연 시간을 감산하고, 감산된 결과를 상호 연결 라인(130, 132, ..., 134 및 136)만의 시정수 지연 시간으로서 결정한다. 여기서, 제1 및 제2 지연 시간은 제1 공급 전압(VDD1)의 변동에 따라 변화된 바이어스 전압의 변화에 따라 측정될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 기존의 테스트 대상이 되는 링 구조 구조를 갖는 테스트 회로의 개략적인 블럭도이다.
도 2는 도 1에 도시된 단위 스테이지중 임의의 스테이지의 예시적인 회로도이다.
도 3은 본 발명의 실시예에 의한 반도체 디바이스 특성 측정 장치의 블럭도이다.
도 4는 제1 공급 전압의 변화에 따른 링 오실레이터의 동작 주파수의 변화를 나타내는 그래프이다.
도 5는 도 3에 도시된 제1 스트로브 디바이스의 본 발명의 실시예에 의한 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
100, 102, 104 : 스타브드 디바이스 110 : 반도체 디바이스
112 : 전류량 가변부 114 : 바이어스 전압 공급부
120 : 측정부 130, 132, 134, 136 : 상호 연결 라인
Claims (14)
- 반도체 디바이스의 특성을 측정하는 장치에 있어서,가변되는 제1 공급 전압에 따라 변하는 바이어스 전압에 응답하여 바이어스되어, 각자에 포함된 상기 반도체 디바이스에 흐르는 전류량을 가변시키는 제1 내지 제M(여기서, M은 1이상) 스타브드 디바이스들;상기 제1 내지 제M 스타브드 디바이스들을 상호 연결시키는 상호 연결 라인들; 및상기 반도체 디바이스 자체의 지연 시간과 상기 상호 연결 라인이 개입된 지연 시간 중 적어도 하나를 측정하는 측정부를 구비하는 것을 특징으로 하는 반도체 디바이스의 특성 측정 장치.
- 제1 항에 있어서, 상기 스타브드 디바이스들 각각은상기 바이어스 전압에 응답하여 바이어스되어, 상기 반도체 디바이스에 흐르는 전류량을 가변시키는 전류량 가변부; 및상기 제1 공급 전압에 따라 변화된 상기 바이어스 전압을 상기 전류량 가변부로 출력하는 바이어스 전압 공급부를 구비하는 것을 특징으로 하는 반도체 디바이스의 특성 측정 장치.
- 제1 항에 있어서, 각 반도체 디바이스는 인버터의 형태를 갖고, 상기 스타브 드 디바이스는 상기 상호 연결 라인에 의해 체인 형태로 서로 연결되며,상기 측정부는 상기 제1 내지 제M 스타브드 소자를 갖는 링 오실레이터의 상기 지연 시간을 측정하는 것을 특징으로 하는 반도체 디바이스의 특성 측정 장치.
- 제2 항에 있어서, 상기 측정부는상기 지연 시간으로부터 상기 링 오실레이터의 주파수 특성을 분석하는 것을 특징으로 하는 반도체 디바이스의 특성 측정 장치.
- 제2 항에 있어서, 상기 측정부는상기 지연 시간에 의해, 상기 상호 연결 라인의 단위 길이당 저항과 커패시턴스에 따른 지연을 정의하는 것을 특징으로 하는 반도체 디바이스의 특성 측정 장치.
- 제1 항, 제4 항 및 제5 항 중 어느 한 항에 있어서, 상기 측정 및 정의된 결과중 적어도 하나는 상기 반도체 디바이스의 모델링에 이용되는 것을 특징으로 하는 반도체 디바이스의 특성 측정 장치.
- 제1 항에 있어서, 상기 측정부는상기 상호 연결 라인에 의해 서로 연결된 상기 스타브드 디바이스에서 지연된 제1 지연 시간을 측정하고,상기 상호 연결 라인 대신에 서로 직접 연결된 상기 스타브드 디바이스에서 지연된 제2 지연 시간을 측정하고,상기 제1 지연 시간으로부터 상기 제2 지연 시간을 감산하여 상기 상호 연결 라인만의 지연 시간을 계산하는 것을 특징으로 하는 반도체 디바이스의 특성 측정 장치.
- 제1 항에 있어서, 상기 각 스타브드 디바이스에서,상기 전류량 가변부는상기 바이어스 전압과 연결된 게이트, 제2 공급 전압과 상기 반도체 디바이스 각각에 연결된 소스 및 드레인을 갖는 제1 PMOS 트랜지스터; 및상기 바이어스 전압과 연결된 게이트, 상기 반도체 디바이스와 기준 전위에 각각 연결된 드레인 및 소스를 갖는 제1 NMOS 트랜지스터를 구비하고,상기 반도체 디바이스는상기 반도체 디바이스의 입력단자와 연결된 게이트, 상기 제1 PMOS 트랜지스터의 드레인과 연결된 소스 및 상기 반도체 디바이스의 출력단자와 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 및상기 입력단자와 연결된 게이트, 상기 출력단자와 상기 제1 NMOS 트랜지스터의 드레인에 각각 연결된 드레인 및 소스를 갖는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 디바이스의 특성 측정 장치.
- 제8 항에 있어서, 상기 바이어스 전압 공급부는상기 제1 공급 전압과 연결된 소스, 상기 제1 NMOS 트랜지스터의 게이트와 각각 연결된 게이트 및 드레인을 갖는 제3 PMOS 트랜지스터;상기 기준 전위와 연결된 게이트 및 상기 바이어스 전압과 연결된 소스를 갖는 제4 PMOS 트랜지스터;상기 제1 공급 전압과 연결된 게이트, 상기 제4 PMOS 트랜지스터의 드레인과 상기 바이어스 전압에 각각 연결된 드레인 및 소스를 갖는 제3 NMOS 트랜지스터; 및상기 바이어스 전압과 각각 연결된 게이트 및 드레인과 상기 기준 전위와 연결된 소스를 갖는 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 디바이스의 특성 측정 장치.
- 제1 항에 있어서, 상기 측정 장치는상기 제1 공급 전압을 적어도 세 번 변동시키면서, 상기 제1 공급 전압의 변동에 따른 상기 바이어스 전압의 변화량에 대한 상기 지연 시간을 측정하는 것을 특징으로 하는 반도체 디바이스의 특성 측정 장치.
- 제6 항에 있어서, 상기 모델링은 상기 측정 및 정의된 결과중 적어도 하나를 이용하여 설계 파라미터 값들을 추출하는 것을 특징으로 하는 반도체 디바이스의 특성 측정 장치.
- 제9 항에 있어서, 상기 제1 공급 전압과 상기 제2 공급 전압은 서로 다른 것을 특징으로 하는 특성 측정 장치.
- 바이어스 전압에 응답하여 바이어스되어 반도체 디바이스에 흐르는 전류량을 가변시키는 전류량 가변부, 가변하는 공급 전압에 따라 변하는 상기 바이어스 전압을 상기 전류량 가변부로 출력하는 바이어스 전압 공급부 및 상호 연결 라인에 의해 연결된 상기 반도체 디바이스의 특성을 측정하는 측정부를 갖는 특성 측정 장치의 측정 방법에 있어서,상기 상호 연결 라인에 의해 서로 연결된 상기 반도체 디바이스에서 지연된 제1 지연 시간을 측정하는 단계;상기 상호 연결 라인 대신에 서로 직접 연결된 상기 반도체 디바이스에서 지연된 제2 지연 시간을 측정하는 단계; 및상기 제1 지연 시간으로부터 상기 제2 지연 시간을 감산하고, 감산된 결과를 상기 상호 연결 라인만의 지연 시간으로서 결정하는 단계를 구비하고,상기 제1 및 상기 제2 지연 시간은 상기 바이어스 전압의 변화에 따라 측정되는 것을 특징으로 하는 반도체 디바이스의 특성 측정 방법.
- 제13 항에 있어서, 상기 측정 방법은상기 공급 전압을 적어도 세 번 변화시키고, 상기 공급 전압의 변화량에 따 라 변하는 상기 바이어스 전압의 상기 제1 및 상기 제2 지연 시간을 측정하는 것을 특징으로 하는 반도체 디바이사의 특성 측정 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080137541A KR20100079126A (ko) | 2008-12-30 | 2008-12-30 | 반도체 디바이스의 특성 측정 장치 및 방법 |
US12/647,499 US8248098B2 (en) | 2008-12-30 | 2009-12-27 | Apparatus and method for measuring characteristics of semiconductor device |
TW098145381A TW201028710A (en) | 2008-12-30 | 2009-12-28 | Apparatus and method for measuring characteristics of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080137541A KR20100079126A (ko) | 2008-12-30 | 2008-12-30 | 반도체 디바이스의 특성 측정 장치 및 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20100079126A true KR20100079126A (ko) | 2010-07-08 |
Family
ID=42284078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020080137541A KR20100079126A (ko) | 2008-12-30 | 2008-12-30 | 반도체 디바이스의 특성 측정 장치 및 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8248098B2 (ko) |
KR (1) | KR20100079126A (ko) |
TW (1) | TW201028710A (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102262213A (zh) * | 2011-04-22 | 2011-11-30 | 上海北京大学微电子研究院 | 测试高压环境对标准单元库影响的方法 |
JP2013024729A (ja) * | 2011-07-21 | 2013-02-04 | Yokogawa Electric Corp | 半導体試験装置における電気長測定方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3299631B2 (ja) * | 1994-06-07 | 2002-07-08 | 三菱電機株式会社 | 電圧制御型発振器およびそれを用いた位相同期ループ回路 |
JP3087838B2 (ja) * | 1997-08-05 | 2000-09-11 | 日本電気株式会社 | 定電圧発生回路 |
US7069525B2 (en) * | 2003-07-18 | 2006-06-27 | International Business Machines Corporation | Method and apparatus for determining characteristics of MOS devices |
US7793119B2 (en) * | 2006-12-21 | 2010-09-07 | Texas Instruments Incorporated | Adaptive voltage scaling with age compensation |
-
2008
- 2008-12-30 KR KR1020080137541A patent/KR20100079126A/ko not_active Application Discontinuation
-
2009
- 2009-12-27 US US12/647,499 patent/US8248098B2/en not_active Expired - Fee Related
- 2009-12-28 TW TW098145381A patent/TW201028710A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
US20100164532A1 (en) | 2010-07-01 |
TW201028710A (en) | 2010-08-01 |
US8248098B2 (en) | 2012-08-21 |
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