JP3424990B2 - 位相比較器 - Google Patents
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 15
- 230000007423 decrease Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003079 width control Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は位相比較器に関し、特
に、第１のクロック信号と第２のクロック信号とを比較
し、第１のクロック信号の位相が進んでいることに応じ
て第１の制御信号を出力し、第２のクロック信号の位相
が進んでいることに応じて第２の制御信号を出力する位
相比較器に関する。
に、第１のクロック信号と第２のクロック信号とを比較
し、第１のクロック信号の位相が進んでいることに応じ
て第１の制御信号を出力し、第２のクロック信号の位相
が進んでいることに応じて第２の制御信号を出力する位
相比較器に関する。
【０００２】
【従来の技術】まず、位相比較器が使用される位相同期
ループ（Phase Locked Loop 、以下ＰＬＬと略記す
る。）回路について説明する。図５は特開平３−３０５
１７号公報に記載された従来のＰＬＬ回路３０の構成を
示す回路ブロック図である。図５を参照して、このＰＬ
Ｌ回路３０は、位相比較器３１、チャージポンプ回路３
２、ループフィルタ３３、電圧制御発振器（Voltage Co
ntorolled Oscillator、以下ＶＣＯ回路と称す。）３４
およびクロックドライバ３５を含む。
ループ（Phase Locked Loop 、以下ＰＬＬと略記す
る。）回路について説明する。図５は特開平３−３０５
１７号公報に記載された従来のＰＬＬ回路３０の構成を
示す回路ブロック図である。図５を参照して、このＰＬ
Ｌ回路３０は、位相比較器３１、チャージポンプ回路３
２、ループフィルタ３３、電圧制御発振器（Voltage Co
ntorolled Oscillator、以下ＶＣＯ回路と称す。）３４
およびクロックドライバ３５を含む。
【０００３】位相比較器３１は、位相同期の基準となる
外部クロック信号ＲＥＦとクロックドライバ３５から与
えられる内部クロック信号ＯＳＣの立下がり位相を比較
し、外部クロック信号ＲＥＦの位相が進んでいる場合は
アップ信号ＵＰを出力し、内部クロック信号ＯＳＣの位
相が進んでいる場合はダウン信号ＤＯＷＮを出力する。
この場合、比較する周波数差または位相差が大きけれ
ば、アップ信号ＵＰおよびダウン信号ＤＯＷＮのパルス
幅も大きくなる。
外部クロック信号ＲＥＦとクロックドライバ３５から与
えられる内部クロック信号ＯＳＣの立下がり位相を比較
し、外部クロック信号ＲＥＦの位相が進んでいる場合は
アップ信号ＵＰを出力し、内部クロック信号ＯＳＣの位
相が進んでいる場合はダウン信号ＤＯＷＮを出力する。
この場合、比較する周波数差または位相差が大きけれ
ば、アップ信号ＵＰおよびダウン信号ＤＯＷＮのパルス
幅も大きくなる。
【０００４】チャージポンプ回路３２は、アップ信号Ｕ
Ｐまたはダウン信号ＤＯＷＮを受けて、各々のパルス幅
に応じた量の正または負の電荷をループフィルタ３３へ
供給する。ループフィルタ３３は抵抗３３ａとキャパシ
タ３３ｂとで構成される。抵抗３３ａとキャパシタ３３
ｂで決まる時定数により、チャージポンプ回路３２から
の電荷の供給を平滑化して出力する。このためループフ
ィルタ３３の出力である制御電圧Ｖｃは急には変化せ
ず、徐々に変化する。
Ｐまたはダウン信号ＤＯＷＮを受けて、各々のパルス幅
に応じた量の正または負の電荷をループフィルタ３３へ
供給する。ループフィルタ３３は抵抗３３ａとキャパシ
タ３３ｂとで構成される。抵抗３３ａとキャパシタ３３
ｂで決まる時定数により、チャージポンプ回路３２から
の電荷の供給を平滑化して出力する。このためループフ
ィルタ３３の出力である制御電圧Ｖｃは急には変化せ
ず、徐々に変化する。
【０００５】ＶＣＯ回路３４は、ループフィルタ３３か
ら受けた制御電圧Ｖｃに応じた周波数で発振する。その
周波数は制御電圧Ｖｃが上昇すると高くなり、制御電圧
Ｖｃが下降すると低くなる。クロックドライバ３５は、
ＶＣＯ回路３４から出力される発振信号を増幅して集積
回路内部に供給する。すなわち、クロックドライバ３５
の出力が内部クロック信号ＯＳＣとなる。
ら受けた制御電圧Ｖｃに応じた周波数で発振する。その
周波数は制御電圧Ｖｃが上昇すると高くなり、制御電圧
Ｖｃが下降すると低くなる。クロックドライバ３５は、
ＶＣＯ回路３４から出力される発振信号を増幅して集積
回路内部に供給する。すなわち、クロックドライバ３５
の出力が内部クロック信号ＯＳＣとなる。
【０００６】次に、このＰＬＬ回路３０の動作について
説明する。もし内部クロック信号ＯＳＣの位相が外部ク
ロック信号ＲＥＦより遅れている場合、位相比較器３１
は外部クロック信号ＲＥＦと内部クロック信号ＯＳＣの
位相差に応じたパルス幅のアップ信号ＵＰを出力する。
応じてチャージポンプ回路３２がループフィルタ３３に
正の電荷を供給し、これにより制御電圧Ｖｃが上昇しＶ
ＣＯ回路３４の発振周波数が高くなる。したがって、内
部クロック信号ＯＳＣの周波数が高くなり、外部クロッ
ク信号ＲＥＦと内部クロック信号ＯＳＣの位相差が小さ
くなる。
説明する。もし内部クロック信号ＯＳＣの位相が外部ク
ロック信号ＲＥＦより遅れている場合、位相比較器３１
は外部クロック信号ＲＥＦと内部クロック信号ＯＳＣの
位相差に応じたパルス幅のアップ信号ＵＰを出力する。
応じてチャージポンプ回路３２がループフィルタ３３に
正の電荷を供給し、これにより制御電圧Ｖｃが上昇しＶ
ＣＯ回路３４の発振周波数が高くなる。したがって、内
部クロック信号ＯＳＣの周波数が高くなり、外部クロッ
ク信号ＲＥＦと内部クロック信号ＯＳＣの位相差が小さ
くなる。
【０００７】逆に、もし内部クロック信号ＯＳＣの位相
が外部クロック信号ＲＥＦより進んでいる場合、位相比
較器３１は内部クロック信号ＲＥＦと外部クロック信号
ＯＳＣの位相差に応じたパルス幅のダウン信号ＤＯＷＮ
を出力する。応じてチャージポンプ回路３２がループフ
ィルタ３３に負の電荷を供給し、これにより制御電圧Ｖ
ｃが下降しＶＣＯ回路３４の発振周波数が低くなる。し
たがって、内部クロック信号ＯＳＣの周波数が低くな
り、内部クロック信号ＯＳＣと外部クロック信号ＲＥＦ
の位相差が小さくなる。
が外部クロック信号ＲＥＦより進んでいる場合、位相比
較器３１は内部クロック信号ＲＥＦと外部クロック信号
ＯＳＣの位相差に応じたパルス幅のダウン信号ＤＯＷＮ
を出力する。応じてチャージポンプ回路３２がループフ
ィルタ３３に負の電荷を供給し、これにより制御電圧Ｖ
ｃが下降しＶＣＯ回路３４の発振周波数が低くなる。し
たがって、内部クロック信号ＯＳＣの周波数が低くな
り、内部クロック信号ＯＳＣと外部クロック信号ＲＥＦ
の位相差が小さくなる。
【０００８】このような過程を繰り返し、ついには内部
クロック信号ＯＳＣと外部クロック信号ＲＥＦの周波数
および位相が一致する。この状態では、チャージポンプ
回路３２がループフィルタ３３に供給する電荷量はごく
わずかである。さらにこの電荷量がループフィルタ３３
で積分されると、ループフィルタ３３の出力である制御
電圧Ｖｃはほとんど変化しない。このためＶＣＯ回路３
４およびクロックドライバ３５は、外部クロック信号Ｒ
ＥＦと周波数および位相が一致した内部クロック信号Ｏ
ＳＣを出力し続け、同期状態を維持する。
クロック信号ＯＳＣと外部クロック信号ＲＥＦの周波数
および位相が一致する。この状態では、チャージポンプ
回路３２がループフィルタ３３に供給する電荷量はごく
わずかである。さらにこの電荷量がループフィルタ３３
で積分されると、ループフィルタ３３の出力である制御
電圧Ｖｃはほとんど変化しない。このためＶＣＯ回路３
４およびクロックドライバ３５は、外部クロック信号Ｒ
ＥＦと周波数および位相が一致した内部クロック信号Ｏ
ＳＣを出力し続け、同期状態を維持する。
【０００９】次に、図５で示した位相比較器３１につい
て詳細に説明する。図６は、たとえば特開平３−３０５
１７号公報や米国特許第３６１０９５４号などに記載さ
れている従来の位相比較器３１の構成を示す回路図であ
る。図６を参照して、この位相比較器３１は、入力端子
３６，３７、出力端子３８，３９、２入力ＮＡＮＤゲー
ト４０〜４５、３入力ＮＡＮＤゲート４６，４７および
４入力ＮＡＮＤゲート４８を含む。
て詳細に説明する。図６は、たとえば特開平３−３０５
１７号公報や米国特許第３６１０９５４号などに記載さ
れている従来の位相比較器３１の構成を示す回路図であ
る。図６を参照して、この位相比較器３１は、入力端子
３６，３７、出力端子３８，３９、２入力ＮＡＮＤゲー
ト４０〜４５、３入力ＮＡＮＤゲート４６，４７および
４入力ＮＡＮＤゲート４８を含む。
【００１０】入力端子３６，３７には、それぞれ外部ク
ロック信号ＲＥＦおよび内部クロック信号ＯＳＣが入力
される。ＮＡＮＤゲート４０は、入力端子３６に入力さ
れた外部クロック信号ＲＥＦと、ＮＡＮＤゲート４６の
出力とを受け、信号φ１を出力する。ＮＡＮＤゲート４
１は、ＮＡＮＤゲート４０，４２の出力を受け、信号φ
２を出力する。ＮＡＮＤゲート４２はＮＡＮＤゲート４
１，４８の出力を受け、ＮＡＮＤゲート４３はＮＡＮＤ
ゲート４４，４８の出力を受ける。ＮＡＮＤゲート４４
はＮＡＮＤゲート４３，４５の出力を受け、信号φ３を
出力する。ＮＡＮＤゲート４５は、入力端子３７に入力
された内部クロック信号ＯＳＣと、ＮＡＮＤゲート４７
の出力とを受け、信号φ４を出力する。
ロック信号ＲＥＦおよび内部クロック信号ＯＳＣが入力
される。ＮＡＮＤゲート４０は、入力端子３６に入力さ
れた外部クロック信号ＲＥＦと、ＮＡＮＤゲート４６の
出力とを受け、信号φ１を出力する。ＮＡＮＤゲート４
１は、ＮＡＮＤゲート４０，４２の出力を受け、信号φ
２を出力する。ＮＡＮＤゲート４２はＮＡＮＤゲート４
１，４８の出力を受け、ＮＡＮＤゲート４３はＮＡＮＤ
ゲート４４，４８の出力を受ける。ＮＡＮＤゲート４４
はＮＡＮＤゲート４３，４５の出力を受け、信号φ３を
出力する。ＮＡＮＤゲート４５は、入力端子３７に入力
された内部クロック信号ＯＳＣと、ＮＡＮＤゲート４７
の出力とを受け、信号φ４を出力する。
【００１１】ＮＡＮＤゲート４８は、ＮＡＮＤゲート４
０，４１，４４，４５から信号φ１〜φ４を受け、リセ
ット信号ＲＥＳを出力する。ＮＡＮＤゲート４６は、Ｎ
ＡＮＤゲート４０，４１，４８から信号φ１，φ２，Ｒ
ＥＳを受け、出力端子３８にアップ信号ＵＰを出力す
る。ＮＡＮＤゲート４７は、ＮＡＮＤゲート４４，４
５，４８から信号φ３，φ４、ＲＥＳを受け、出力端子
３９にダウン信号ＤＯＷＮを出力する。
０，４１，４４，４５から信号φ１〜φ４を受け、リセ
ット信号ＲＥＳを出力する。ＮＡＮＤゲート４６は、Ｎ
ＡＮＤゲート４０，４１，４８から信号φ１，φ２，Ｒ
ＥＳを受け、出力端子３８にアップ信号ＵＰを出力す
る。ＮＡＮＤゲート４７は、ＮＡＮＤゲート４４，４
５，４８から信号φ３，φ４、ＲＥＳを受け、出力端子
３９にダウン信号ＤＯＷＮを出力する。
【００１２】換言すると、ＮＡＮＤゲート４０と４６，
４１と４２，４３と４４，４５と４７は、それぞれフリ
ップフロップＦＦ１〜ＦＦ４を構成する。フリップフロ
ップＦＦ１は、外部クロック信号ＲＥＦによってセット
され、フリップフロップＦＦ２の出力信号φ２とリセッ
ト信号ＲＥＳの論理積信号によってリセットされ、その
反転出力がアップ信号ＵＰとなる。フリップフロップＦ
Ｆ２は、フリップフロップＦＦ１の出力信号φ１によっ
てセットされ、リセット信号ＲＥＳによってリセットさ
れる。
４１と４２，４３と４４，４５と４７は、それぞれフリ
ップフロップＦＦ１〜ＦＦ４を構成する。フリップフロ
ップＦＦ１は、外部クロック信号ＲＥＦによってセット
され、フリップフロップＦＦ２の出力信号φ２とリセッ
ト信号ＲＥＳの論理積信号によってリセットされ、その
反転出力がアップ信号ＵＰとなる。フリップフロップＦ
Ｆ２は、フリップフロップＦＦ１の出力信号φ１によっ
てセットされ、リセット信号ＲＥＳによってリセットさ
れる。
【００１３】フリップフロップＦＦ３は、フリップフロ
ップＦＦ４の出力信号φ４によってセットされ、リセッ
ト信号ＲＥＳによってリセットされる。フリップフロッ
プＦＦ４は、内部クロック信号ＯＳＣによってセットさ
れ、フリップフロップＦＦ３の出力信号φ３とリセット
信号ＲＥＳの論理積信号によってリセットされ、その反
転出力がダウン信号ＤＯＷＮとなる。４入力ＮＡＮＤゲ
ート４８は、フリップフロップＦＦ１〜ＦＦ４の出力信
号φ１〜φ４を受け、リセット信号ＲＥＳを出力する。
ップＦＦ４の出力信号φ４によってセットされ、リセッ
ト信号ＲＥＳによってリセットされる。フリップフロッ
プＦＦ４は、内部クロック信号ＯＳＣによってセットさ
れ、フリップフロップＦＦ３の出力信号φ３とリセット
信号ＲＥＳの論理積信号によってリセットされ、その反
転出力がダウン信号ＤＯＷＮとなる。４入力ＮＡＮＤゲ
ート４８は、フリップフロップＦＦ１〜ＦＦ４の出力信
号φ１〜φ４を受け、リセット信号ＲＥＳを出力する。
【００１４】位相比較器３１は、入力端子３６に与えら
れた外部クロック信号ＲＥＦと入力端子３７に与えられ
た内部クロック信号ＯＳＣの位相を比較し、内部クロッ
ク信号ＯＳＣの位相か遅れているときには位相差に応じ
たパルス幅のアップ信号ＵＰを出力端子３８に出力し、
内部クロック信号ＯＳＣの位相が進んでいるときには位
相差に応じたパルス幅のダウン信号ＤＯＷＮを出力端子
３９に出力する。この動作を次に説明する。
れた外部クロック信号ＲＥＦと入力端子３７に与えられ
た内部クロック信号ＯＳＣの位相を比較し、内部クロッ
ク信号ＯＳＣの位相か遅れているときには位相差に応じ
たパルス幅のアップ信号ＵＰを出力端子３８に出力し、
内部クロック信号ＯＳＣの位相が進んでいるときには位
相差に応じたパルス幅のダウン信号ＤＯＷＮを出力端子
３９に出力する。この動作を次に説明する。
【００１５】図７は、入力端子３６に与えられる電位
（すなわち外部クロック信号ＲＥＦ）、入力端子３７に
与えられる電位（すなわち内部クロック信号ＯＳＣ）、
２入力ＮＡＮＤゲート４０の出力（すなわち信号φ
１）、２入力ＮＡＮＤゲート４５の出力（すなわち信号
φ４）、４入力ＮＡＮＤゲート４８の出力（すなわちリ
セット信号ＲＥＳ）、３入力ＮＡＮＤゲート４６の出力
（すなわちアップ信号ＵＰ）、および３入力ＮＡＮＤゲ
ート４７の出力（すなわちダウン信号ＤＯＷＮ）の相互
の関係を示すタイミングチャートである。
（すなわち外部クロック信号ＲＥＦ）、入力端子３７に
与えられる電位（すなわち内部クロック信号ＯＳＣ）、
２入力ＮＡＮＤゲート４０の出力（すなわち信号φ
１）、２入力ＮＡＮＤゲート４５の出力（すなわち信号
φ４）、４入力ＮＡＮＤゲート４８の出力（すなわちリ
セット信号ＲＥＳ）、３入力ＮＡＮＤゲート４６の出力
（すなわちアップ信号ＵＰ）、および３入力ＮＡＮＤゲ
ート４７の出力（すなわちダウン信号ＤＯＷＮ）の相互
の関係を示すタイミングチャートである。
【００１６】図７の説明に先立ち、まず外部クロック信
号ＲＥＦ、内部クロック信号ＯＳＣのいずれもが「Ｌ」
レベルにある場合を考える。この場合には、ゲート４
０，４５はいずれも必ず「Ｈ」レベルを出力する。仮に
ゲート４１，４４の出力が「Ｈ」レベルであった場合に
は、ゲート４８の出力が「Ｌ」レベルとなり、ゲート４
２，４３の出力は「Ｈ」レベルになって結局ゲート４
１，４４の出力は「Ｌ」レベルとなる。このため、ゲー
ト４６，４７の出力は、外部クロック信号ＲＥＦおよび
内部クロック信号ＯＳＣのいずれもが「Ｌ」レベルにあ
る限り、常に「Ｈ」レベルを出力することがわかる。こ
のような状態の後、外部クロック信号ＲＥＦおよび内部
クロック信号ＯＳＣが「Ｈ」レベルに転じれば、ゲート
４０，４５の出力は「Ｌ」レベルになり、ゲート４１，
４４は「Ｈ」レベルを出力することとなる。
号ＲＥＦ、内部クロック信号ＯＳＣのいずれもが「Ｌ」
レベルにある場合を考える。この場合には、ゲート４
０，４５はいずれも必ず「Ｈ」レベルを出力する。仮に
ゲート４１，４４の出力が「Ｈ」レベルであった場合に
は、ゲート４８の出力が「Ｌ」レベルとなり、ゲート４
２，４３の出力は「Ｈ」レベルになって結局ゲート４
１，４４の出力は「Ｌ」レベルとなる。このため、ゲー
ト４６，４７の出力は、外部クロック信号ＲＥＦおよび
内部クロック信号ＯＳＣのいずれもが「Ｌ」レベルにあ
る限り、常に「Ｈ」レベルを出力することがわかる。こ
のような状態の後、外部クロック信号ＲＥＦおよび内部
クロック信号ＯＳＣが「Ｈ」レベルに転じれば、ゲート
４０，４５の出力は「Ｌ」レベルになり、ゲート４１，
４４は「Ｈ」レベルを出力することとなる。
【００１７】この後、図７に示すように、まず外部クロ
ック信号ＲＥＦが立下がり、次いで内部クロック信号Ｏ
ＳＣが位相Ｔ１だけ遅れて立下がる場合を説明する。外
部クロック信号ＲＥＦの立下がりを受けてゲート４０の
出力が「Ｈ」レベルに転じる。しかし、内部クロック信
号ＯＳＣは「Ｈ」レベルのままなので、ゲート４５の出
力は「Ｌ」レベルを継続し、ゲート４８の出力は「Ｈ」
レベルから変わらない。このため、ゲート４６の出力は
「Ｌ」レベルへと変化する。一方、ゲート４７の出力は
「Ｈ」レベルのまま変化しない。
ック信号ＲＥＦが立下がり、次いで内部クロック信号Ｏ
ＳＣが位相Ｔ１だけ遅れて立下がる場合を説明する。外
部クロック信号ＲＥＦの立下がりを受けてゲート４０の
出力が「Ｈ」レベルに転じる。しかし、内部クロック信
号ＯＳＣは「Ｈ」レベルのままなので、ゲート４５の出
力は「Ｌ」レベルを継続し、ゲート４８の出力は「Ｈ」
レベルから変わらない。このため、ゲート４６の出力は
「Ｌ」レベルへと変化する。一方、ゲート４７の出力は
「Ｈ」レベルのまま変化しない。
【００１８】次いで内部クロック信号ＯＳＣが立下がる
と、ゲート４５の出力は「Ｈ」レベルに転じ、ゲート４
８の４つの入力がすべて「Ｈ」レベルとなってゲート４
８の出力は「Ｌ」レベルへと遷移する。その結果、ゲー
ト４６の出力は「Ｌ」レベルから再び「Ｈ」レベルへと
変化し、外部クロック信号ＲＥＦと内部クロック信号Ｏ
ＳＣの位相差を反映したパルス信号を出力する。一方、
ゲート４７の出力は、ゲート４５の出力が「Ｈ」レベル
に変わるのを受けて「Ｌ」レベルに転じるものの、直後
にゲート４８の出力が「Ｌ」レベルへ変化するため、す
ぐに「Ｈ」レベルに戻る。このためゲート４７は、外部
クロック信号ＲＥＦと内部クロック信号ＯＳＣの位相差
とは無関係の一定の幅のパルス信号を出力する。
と、ゲート４５の出力は「Ｈ」レベルに転じ、ゲート４
８の４つの入力がすべて「Ｈ」レベルとなってゲート４
８の出力は「Ｌ」レベルへと遷移する。その結果、ゲー
ト４６の出力は「Ｌ」レベルから再び「Ｈ」レベルへと
変化し、外部クロック信号ＲＥＦと内部クロック信号Ｏ
ＳＣの位相差を反映したパルス信号を出力する。一方、
ゲート４７の出力は、ゲート４５の出力が「Ｈ」レベル
に変わるのを受けて「Ｌ」レベルに転じるものの、直後
にゲート４８の出力が「Ｌ」レベルへ変化するため、す
ぐに「Ｈ」レベルに戻る。このためゲート４７は、外部
クロック信号ＲＥＦと内部クロック信号ＯＳＣの位相差
とは無関係の一定の幅のパルス信号を出力する。
【００１９】図８は、４入力ＮＡＮＤゲート４８をＣＭ
ＯＳトランジスタで構成した場合の構成を例示する回路
図である。図において、この４入力ＮＡＮＤゲート４８
は、４つの入力ノード５１〜５４、出力ノード５５、４
つのＰチャネルＭＯＳトランジスタ６１〜６４および４
つのＮチャネルＭＯＳトランジスタ６５〜６８を含む。
ＰチャネルＭＯＳトランジスタ６１〜６４は、それぞれ
電源電位ライン７１と出力ノード５５の間に互いに並列
に接続される。ＮチャネルＭＯＳトランジスタ６５〜６
８は、出力ノード５５と接地電位ライン７２の間に直列
に接続される。トランジスタ６１と６５，６２と６６，
６３と６７，６４と６８のゲートは、それぞれ共通接続
されるとともに入力ノード５１，５４，５２，５３に接
続される。
ＯＳトランジスタで構成した場合の構成を例示する回路
図である。図において、この４入力ＮＡＮＤゲート４８
は、４つの入力ノード５１〜５４、出力ノード５５、４
つのＰチャネルＭＯＳトランジスタ６１〜６４および４
つのＮチャネルＭＯＳトランジスタ６５〜６８を含む。
ＰチャネルＭＯＳトランジスタ６１〜６４は、それぞれ
電源電位ライン７１と出力ノード５５の間に互いに並列
に接続される。ＮチャネルＭＯＳトランジスタ６５〜６
８は、出力ノード５５と接地電位ライン７２の間に直列
に接続される。トランジスタ６１と６５，６２と６６，
６３と６７，６４と６８のゲートは、それぞれ共通接続
されるとともに入力ノード５１，５４，５２，５３に接
続される。
【００２０】４つの入力ノード５１〜５４のすべてが
「Ｈ」レベルになったとき、４つのＮチャネルＭＯＳト
ランジスタ６５〜６８がオン状態になり４つのＰチャネ
ルＭＯＳトランジスタ６１〜６４がオフ状態になって出
力ノード５５に「Ｌ」レベル（接地電位ＧＮＤ）が出力
される。それ以外のときは、４つのＮチャネルＭＯＳト
ランジスタ６５〜６８のうちの少なくとも１つが非導通
状態になり、４つのＰチャネルＭＯＳトランジスタ６１
〜６４のうちの少なくとも１つが導通状態になって、出
力ノード５５に「Ｈ」レベル（電源電位Ｖｃｃ）が出力
される。
「Ｈ」レベルになったとき、４つのＮチャネルＭＯＳト
ランジスタ６５〜６８がオン状態になり４つのＰチャネ
ルＭＯＳトランジスタ６１〜６４がオフ状態になって出
力ノード５５に「Ｌ」レベル（接地電位ＧＮＤ）が出力
される。それ以外のときは、４つのＮチャネルＭＯＳト
ランジスタ６５〜６８のうちの少なくとも１つが非導通
状態になり、４つのＰチャネルＭＯＳトランジスタ６１
〜６４のうちの少なくとも１つが導通状態になって、出
力ノード５５に「Ｈ」レベル（電源電位Ｖｃｃ）が出力
される。
【００２１】
【発明が解決しようとする課題】従来の位相比較器３１
は以上のように構成されているので、アップ信号ＵＰ、
ダウン信号ＤＯＷＮのパルス幅は、リセット信号ＲＥＳ
を発生する多入力ゲート４８の遅延に左右される。とこ
ろが、図８で示したように多入力ゲート４８をＣＭＯＳ
トランジスタで構成した場合、直列に接続されたトラン
ジスタ６５〜６８があるため、多入力ゲート４８の入力
によって遅延時間に差が生じる。このような位相比較器
３１では、外部クロック信号ＲＥＳの立下がりに対し、
内部クロック信号ＯＳＣの立下がりが先であるか後であ
るかで、リセット信号ＲＥＳを出力するタイミングが変
わってくる結果、位相差は同じでもアップ信号ＵＰとダ
ウン信号ＤＯＷＮのパルス幅は同一にはならない。
は以上のように構成されているので、アップ信号ＵＰ、
ダウン信号ＤＯＷＮのパルス幅は、リセット信号ＲＥＳ
を発生する多入力ゲート４８の遅延に左右される。とこ
ろが、図８で示したように多入力ゲート４８をＣＭＯＳ
トランジスタで構成した場合、直列に接続されたトラン
ジスタ６５〜６８があるため、多入力ゲート４８の入力
によって遅延時間に差が生じる。このような位相比較器
３１では、外部クロック信号ＲＥＳの立下がりに対し、
内部クロック信号ＯＳＣの立下がりが先であるか後であ
るかで、リセット信号ＲＥＳを出力するタイミングが変
わってくる結果、位相差は同じでもアップ信号ＵＰとダ
ウン信号ＤＯＷＮのパルス幅は同一にはならない。
【００２２】このため、ＰＬＬ回路３０全体のゲイン
（位相差に対しＰＬＬ回路３０が位相を引戻す量）が、
内部クロック信号ＯＳＣの位相が進んでいる場合と遅れ
ている場合とで異なることになり、同期状態の内部クロ
ック信号ＯＳＣのジッタが増加してしまうという問題が
あった。
（位相差に対しＰＬＬ回路３０が位相を引戻す量）が、
内部クロック信号ＯＳＣの位相が進んでいる場合と遅れ
ている場合とで異なることになり、同期状態の内部クロ
ック信号ＯＳＣのジッタが増加してしまうという問題が
あった。
【００２３】それゆえ、この発明の主たる目的は、第１
および第２のクロック信号の位相差が同一であるとき
は、いずれのクロック信号の位相が進んでいるかによら
ず同一のパルス幅の制御信号を出力することができる位
相比較器を提供することである。
および第２のクロック信号の位相差が同一であるとき
は、いずれのクロック信号の位相が進んでいるかによら
ず同一のパルス幅の制御信号を出力することができる位
相比較器を提供することである。
【００２４】
【課題を解決するための手段】この発明に係る位相比較
器は、第１のクロック信号と第２のクロック信号とを比
較し、第１のクロック信号の位相が進んでいることに応
じて第１の制御信号を出力し、第２のクロック信号の位
相が進んでいることに応じて第２の制御信号を出力する
位相比較器であって、第１のクロック信号によってセッ
トされ、リセット信号が第１の電源電位から第２の電源
電位に変化されたことに応じてリセットされる第１のフ
リップフロップと、第１のフリップフロップの出力信号
によってセットされ、リセット信号が第１の電源電位か
ら第２の電源電位に変化されたことに応じてリセットさ
れる第２のフリップフロップとを含み、第１のクロック
信号が第１の電位から第２の電位に変化してからリセッ
ト信号が第１の電源電位から第２の電源電位に変化され
るまでの間に第１の制御信号を出力する第１の信号発生
手段と、第２のクロック信号によってセットされ、リセ
ット信号が第１の電源電位から第２の電源電位に変化さ
れたことに応じてリセットされる第３のフリップフロッ
プと、第３のフリップフロップの出力信号によってセッ
トされ、リセット信号が第１の電源電位から第２の電源
電位に変化されたことに応じてリセットされる第４のフ
リップフロップとを含み、第２のクロック信号が第１の
電位から第２の電位に変化してからリセット信号が第１
の電源電位から第２の電源電位に変化されるまでの間に
第２の制御信号を出力する第２の信号発生手段と、第
１、第２、第３および第４のフリップフロップがともに
セットされたことに応じてリセット信号を第１の電源電
位から第２の電源電位に変化させるリセット信号発生手
段とを備えたものである。ここで、リセット信号発生手
段は、リセット信号を出力するための出力ノードと、第
１のフリップフロップがセットされたことに応じて導通
する第１の導電形式の第１のトランジスタと、出力ノー
ドと第１のトランジスタの一方電極との間に接続され、
第３のフリップフロップがセットされたことに応じて導
通する第１の導電形式の第２のトランジスタと、第３の
フリップフロップがセットされたことに応じて導通する
第１の導電形式の第３のトランジスタと、出力ノードと
第３のトランジスタの一方電極との間に接続され、第１
のフリップフロップがセットされたことに応じて導通す
る第１の導電形式の第４のトランジスタと、第１の電源
電位のラインと出力ノードとの間に接続され、第１のフ
リップフロップがリセットされたことに応じて導通する
第２の導電形式の第５のトランジスタと、第５のトラン
ジスタに並列接続され、第３のフリップフロップがリセ
ットされたことに応じて導通する第２の導電形式の第６
のトランジスタと、第５のトランジスタに並列接続さ
れ、第２のフリップフロップがリセットされたことに応
じて導通する第２の導電形式の第７のトランジスタと、
第５のトランジスタに並列接続され、第４のフリップフ
ロップがリセットされたことに応じて導通する第２の導
電形式の第８のトランジスタと、第１のトランジスタの
他方電極と第２の電源電位のラインとの間に接続され、
第２および第４のフリップフロップがともにセットされ
たことに応じて導通する第１の接続手段と、第３のトラ
ンジスタの他方電極と第２の電源電位のラインとの間に
接続され、第２および第４のフリップフロップがともに
セットされたことに応じて導通する第２の接続手段とを
含む。
器は、第１のクロック信号と第２のクロック信号とを比
較し、第１のクロック信号の位相が進んでいることに応
じて第１の制御信号を出力し、第２のクロック信号の位
相が進んでいることに応じて第２の制御信号を出力する
位相比較器であって、第１のクロック信号によってセッ
トされ、リセット信号が第１の電源電位から第２の電源
電位に変化されたことに応じてリセットされる第１のフ
リップフロップと、第１のフリップフロップの出力信号
によってセットされ、リセット信号が第１の電源電位か
ら第２の電源電位に変化されたことに応じてリセットさ
れる第２のフリップフロップとを含み、第１のクロック
信号が第１の電位から第２の電位に変化してからリセッ
ト信号が第１の電源電位から第２の電源電位に変化され
るまでの間に第１の制御信号を出力する第１の信号発生
手段と、第２のクロック信号によってセットされ、リセ
ット信号が第１の電源電位から第２の電源電位に変化さ
れたことに応じてリセットされる第３のフリップフロッ
プと、第３のフリップフロップの出力信号によってセッ
トされ、リセット信号が第１の電源電位から第２の電源
電位に変化されたことに応じてリセットされる第４のフ
リップフロップとを含み、第２のクロック信号が第１の
電位から第２の電位に変化してからリセット信号が第１
の電源電位から第２の電源電位に変化されるまでの間に
第２の制御信号を出力する第２の信号発生手段と、第
１、第２、第３および第４のフリップフロップがともに
セットされたことに応じてリセット信号を第１の電源電
位から第２の電源電位に変化させるリセット信号発生手
段とを備えたものである。ここで、リセット信号発生手
段は、リセット信号を出力するための出力ノードと、第
１のフリップフロップがセットされたことに応じて導通
する第１の導電形式の第１のトランジスタと、出力ノー
ドと第１のトランジスタの一方電極との間に接続され、
第３のフリップフロップがセットされたことに応じて導
通する第１の導電形式の第２のトランジスタと、第３の
フリップフロップがセットされたことに応じて導通する
第１の導電形式の第３のトランジスタと、出力ノードと
第３のトランジスタの一方電極との間に接続され、第１
のフリップフロップがセットされたことに応じて導通す
る第１の導電形式の第４のトランジスタと、第１の電源
電位のラインと出力ノードとの間に接続され、第１のフ
リップフロップがリセットされたことに応じて導通する
第２の導電形式の第５のトランジスタと、第５のトラン
ジスタに並列接続され、第３のフリップフロップがリセ
ットされたことに応じて導通する第２の導電形式の第６
のトランジスタと、第５のトランジスタに並列接続さ
れ、第２のフリップフロップがリセットされたことに応
じて導通する第２の導電形式の第７のトランジスタと、
第５のトランジスタに並列接続され、第４のフリップフ
ロップがリセットされたことに応じて導通する第２の導
電形式の第８のトランジスタと、第１のトランジスタの
他方電極と第２の電源電位のラインとの間に接続され、
第２および第４のフリップフロップがともにセットされ
たことに応じて導通する第１の接続手段と、第３のトラ
ンジスタの他方電極と第２の電源電位のラインとの間に
接続され、第２および第４のフリップフロップがともに
セットされたことに応じて導通する第２の接続手段とを
含む。
【００２５】好ましくは、第１のトランジスタの他方電
極と第３のトランジスタの他方電極とが互いに接続され
ている。
極と第３のトランジスタの他方電極とが互いに接続され
ている。
【００２６】また好ましくは、第１の接続手段は、その
一方電極が第１のトランジスタの他方電極に接続され、
第４のフリップフロップがセットされたことに応じて導
通する第１の導電形式の第９のトランジスタと、第９の
トランジスタの他方電極と第２の電源電位のラインとの
間に接続され、第２のフリップフロップがセットされた
ことに応じて導通する第１の導電形式の第１０のトラン
ジスタとを含み、第２の接続手段は、その一方電極が第
３のトランジスタの他方電極に接続され、第２のフリッ
プフロップがセットされたことに応じて導通する第１の
導電形式の第１１のトランジスタと、第１１のトランジ
スタの他方電極と第２の電源電位のラインとの間に接続
され、第４のフリップフロップがセットされたことに応
じて導通する第１の導電形式の第１２のトランジスタと
を含む。
一方電極が第１のトランジスタの他方電極に接続され、
第４のフリップフロップがセットされたことに応じて導
通する第１の導電形式の第９のトランジスタと、第９の
トランジスタの他方電極と第２の電源電位のラインとの
間に接続され、第２のフリップフロップがセットされた
ことに応じて導通する第１の導電形式の第１０のトラン
ジスタとを含み、第２の接続手段は、その一方電極が第
３のトランジスタの他方電極に接続され、第２のフリッ
プフロップがセットされたことに応じて導通する第１の
導電形式の第１１のトランジスタと、第１１のトランジ
スタの他方電極と第２の電源電位のラインとの間に接続
され、第４のフリップフロップがセットされたことに応
じて導通する第１の導電形式の第１２のトランジスタと
を含む。
【００２７】また、この発明に係る他の位相比較器は、
第１のクロック信号と第２のクロック信号とを比較し、
第１のクロック信号の位相が進んでいることに応じて第
１の制御信号を出力し、第２のクロック信号の位相が進
んでいることに応じて第２の制御信号を出力する位相比
較器であって、第１のクロック信号によってセットさ
れ、リセット信号が第１の電源電位から第２の電源電位
に変化されたことに応じてリセットされる第１のフリッ
プフロップと、第１のフリップフロップの出力信号によ
ってセットされ、リセット信号が第１の電源電位から第
２の電源電位に変化されたことに応じてリセットされる
第２のフリップフロップとを含み、第１のクロック信号
が第１の電位から第２の電位に変化してからリセット信
号が第１の電源電位から第２の電源電位に変化されるま
での間に第１の制御信号を出力する第１の信号発生手段
と、第２のクロック信号によってセットされ、リセット
信号が第１の電源電位から第２の電源電位に変化された
ことに応じてリセットされる第３のフリップフロップ
と、第３のフリップフロップの出力信号によってセット
され、リセット信号が第１の電源電位から第２の電源電
位に変化されたことに応じてリセットされる第４のフリ
ップフロップとを含み、第２のクロック信号が第１の電
位から第２の電位に変化してからリセット信号が第１の
電源電位から第２の電源電位に変化されるまでの間に第
２の制御信号を出力する第２の信号発生手段と、第１、
第２、第３および第４のフリップフロップがともにセッ
トされたことに応じてリセット信号を第１の電源電位か
ら第２の電源電位に変化させるリセット信号発生手段と
を備えたものである。ここで、リセット信号発生手段
は、リセット信号を出力するための出力ノードと、所定
のノードが第２の電源電位にされたことに応じて第１の
電源電位を出力ノードに与え、所定のノードが第１の電
源電位にされたことに応じて第２の電源電位を出力ノー
ドに与えるインバータと、その一方電極が所定のノード
に接続された第１の導電形式の第１のトランジスタと、
第１の電源電位のラインと第１のトランジスタの他方電
極との間に接続された第１の導電形式の第２のトランジ
スタと、その一方電極が所定のノードに接続された第１
の導電形式の第３のトランジスタと、第１の電源電位の
ラインと第３のトランジスタの他方電極との間に接続さ
れた第１の導電形式の第４のトランジスタと、第２の電
源電位のラインと所定のノードとの間に接続された第２
の導電形式の第５のトランジスタと、第５のトランジス
タに並列接続された第２の導電形式の第６のトランジス
タと、第１および第２のフリップフロップのうちの少な
くとも１つのフリップフロップがリセットされたことに
応じて第５のトランジスタを導通させ、第１および第２
のフリップフロップがともにセットされたことに応じて
第１および第４のトランジスタを導通させる第１の論理
回路と、第３および第４のフリップフロップのうちの少
なくとも１つのフリップフロップがリセットされたこと
に応じて第６のトランジスタを導通させ、第３および第
４のフリップフロップがともにセットされたことに応じ
て第２および第３のトランジスタを導通させる第２の論
理回路とを含む。
第１のクロック信号と第２のクロック信号とを比較し、
第１のクロック信号の位相が進んでいることに応じて第
１の制御信号を出力し、第２のクロック信号の位相が進
んでいることに応じて第２の制御信号を出力する位相比
較器であって、第１のクロック信号によってセットさ
れ、リセット信号が第１の電源電位から第２の電源電位
に変化されたことに応じてリセットされる第１のフリッ
プフロップと、第１のフリップフロップの出力信号によ
ってセットされ、リセット信号が第１の電源電位から第
２の電源電位に変化されたことに応じてリセットされる
第２のフリップフロップとを含み、第１のクロック信号
が第１の電位から第２の電位に変化してからリセット信
号が第１の電源電位から第２の電源電位に変化されるま
での間に第１の制御信号を出力する第１の信号発生手段
と、第２のクロック信号によってセットされ、リセット
信号が第１の電源電位から第２の電源電位に変化された
ことに応じてリセットされる第３のフリップフロップ
と、第３のフリップフロップの出力信号によってセット
され、リセット信号が第１の電源電位から第２の電源電
位に変化されたことに応じてリセットされる第４のフリ
ップフロップとを含み、第２のクロック信号が第１の電
位から第２の電位に変化してからリセット信号が第１の
電源電位から第２の電源電位に変化されるまでの間に第
２の制御信号を出力する第２の信号発生手段と、第１、
第２、第３および第４のフリップフロップがともにセッ
トされたことに応じてリセット信号を第１の電源電位か
ら第２の電源電位に変化させるリセット信号発生手段と
を備えたものである。ここで、リセット信号発生手段
は、リセット信号を出力するための出力ノードと、所定
のノードが第２の電源電位にされたことに応じて第１の
電源電位を出力ノードに与え、所定のノードが第１の電
源電位にされたことに応じて第２の電源電位を出力ノー
ドに与えるインバータと、その一方電極が所定のノード
に接続された第１の導電形式の第１のトランジスタと、
第１の電源電位のラインと第１のトランジスタの他方電
極との間に接続された第１の導電形式の第２のトランジ
スタと、その一方電極が所定のノードに接続された第１
の導電形式の第３のトランジスタと、第１の電源電位の
ラインと第３のトランジスタの他方電極との間に接続さ
れた第１の導電形式の第４のトランジスタと、第２の電
源電位のラインと所定のノードとの間に接続された第２
の導電形式の第５のトランジスタと、第５のトランジス
タに並列接続された第２の導電形式の第６のトランジス
タと、第１および第２のフリップフロップのうちの少な
くとも１つのフリップフロップがリセットされたことに
応じて第５のトランジスタを導通させ、第１および第２
のフリップフロップがともにセットされたことに応じて
第１および第４のトランジスタを導通させる第１の論理
回路と、第３および第４のフリップフロップのうちの少
なくとも１つのフリップフロップがリセットされたこと
に応じて第６のトランジスタを導通させ、第３および第
４のフリップフロップがともにセットされたことに応じ
て第２および第３のトランジスタを導通させる第２の論
理回路とを含む。
【００２８】また、この発明に係るさらに他の位相比較
器は、第１のクロック信号と第２のクロック信号とを比
較し、第１のクロック信号の位相が進んでいることに応
じて第１の制御信号を出力し、第２のクロック信号の位
相が進んでいることに応じて第２の制御信号を出力する
位相比較器であって、第１のクロック信号によってセッ
トされ、リセット信号が第１の電源電位から第２の電源
電位に変化されたことに応じてリセットされる第１のフ
リップフロップと、第１のフリップフロップの出力信号
によってセットされ、リセット信号が第１の電源電位か
ら第２の電源電位に変化されたことに応じてリセットさ
れる第２のフリップフロップとを含み、第１のクロック
信号が第１の電位から第２の電位に変化してからリセッ
ト信号が第１の電源電位から第２の電源電位に変化され
るまでの間に第１の制御信号を出力する第１の信号発生
手段と、第２のクロック信号によってセットされ、リセ
ット信号が第１の電源電位から第２の電源電位に変化さ
れたことに応じてリセットされる第３のフリップフロッ
プと、第３のフリップフロップの出力信号によってセッ
トされ、リセット信号が第１の電源電位から第２の電源
電位に変化されたことに応じてリセットされる第４のフ
リップフロップとを含み、第２のクロック信号が第１の
電位から第２の電位に変化してからリセット信号が第１
の電源電位から第２の電源電位に変化されるまでの間に
第２の制御信号を出力する第２の信号発生手段と、第
１、第２、第３および第４のフリップフロップがともに
セットされたことに応じてリセット信号を第１の電源電
位から第２の電源電位に変化させるリセット信号発生手
段とを備えたものである。ここで、リセット信号発生手
段は、リセット信号を出力するための出力ノードと、そ
の一方電極が所定のノードに接続され、第１のフリップ
フロップがセットされたことに応じて導通する第１の導
電形式の第１のトランジスタと、第２の電源電位のライ
ンと第１のトランジスタの他方電極との間に接続され、
第３のフリップフロップがセットされたことに応じて導
通する第１の導電形式の第２のトランジスタと、その一
方電極が所定のノードに接続され、第３のフリップフロ
ップがセットされたことに応じて導通する第１の導電形
式の第３のトランジスタと、第２の電源電位のラインと
第３のトランジスタの他方電極との間に接続され、第１
のフリップフロップがセットされたことに応じて導通す
る第１の導電形式の第４のトランジスタと、第１の電源
電位のラインと所定のノードとの間に接続され、第１の
フリップフロップがリセットされたことに応じて導通す
る第２の導電形式の第５のトランジスタと、第５のトラ
ンジスタに並列接続され、第３のフリップフロップがリ
セットされたことに応じて導通する第２の導電形式の第
６のトランジスタと、第２および第４のフリップフロッ
プがともにセットされたことに応じて、所定のノードの
信号を出力ノードに与えるゲート回路とを含む。
器は、第１のクロック信号と第２のクロック信号とを比
較し、第１のクロック信号の位相が進んでいることに応
じて第１の制御信号を出力し、第２のクロック信号の位
相が進んでいることに応じて第２の制御信号を出力する
位相比較器であって、第１のクロック信号によってセッ
トされ、リセット信号が第１の電源電位から第２の電源
電位に変化されたことに応じてリセットされる第１のフ
リップフロップと、第１のフリップフロップの出力信号
によってセットされ、リセット信号が第１の電源電位か
ら第２の電源電位に変化されたことに応じてリセットさ
れる第２のフリップフロップとを含み、第１のクロック
信号が第１の電位から第２の電位に変化してからリセッ
ト信号が第１の電源電位から第２の電源電位に変化され
るまでの間に第１の制御信号を出力する第１の信号発生
手段と、第２のクロック信号によってセットされ、リセ
ット信号が第１の電源電位から第２の電源電位に変化さ
れたことに応じてリセットされる第３のフリップフロッ
プと、第３のフリップフロップの出力信号によってセッ
トされ、リセット信号が第１の電源電位から第２の電源
電位に変化されたことに応じてリセットされる第４のフ
リップフロップとを含み、第２のクロック信号が第１の
電位から第２の電位に変化してからリセット信号が第１
の電源電位から第２の電源電位に変化されるまでの間に
第２の制御信号を出力する第２の信号発生手段と、第
１、第２、第３および第４のフリップフロップがともに
セットされたことに応じてリセット信号を第１の電源電
位から第２の電源電位に変化させるリセット信号発生手
段とを備えたものである。ここで、リセット信号発生手
段は、リセット信号を出力するための出力ノードと、そ
の一方電極が所定のノードに接続され、第１のフリップ
フロップがセットされたことに応じて導通する第１の導
電形式の第１のトランジスタと、第２の電源電位のライ
ンと第１のトランジスタの他方電極との間に接続され、
第３のフリップフロップがセットされたことに応じて導
通する第１の導電形式の第２のトランジスタと、その一
方電極が所定のノードに接続され、第３のフリップフロ
ップがセットされたことに応じて導通する第１の導電形
式の第３のトランジスタと、第２の電源電位のラインと
第３のトランジスタの他方電極との間に接続され、第１
のフリップフロップがセットされたことに応じて導通す
る第１の導電形式の第４のトランジスタと、第１の電源
電位のラインと所定のノードとの間に接続され、第１の
フリップフロップがリセットされたことに応じて導通す
る第２の導電形式の第５のトランジスタと、第５のトラ
ンジスタに並列接続され、第３のフリップフロップがリ
セットされたことに応じて導通する第２の導電形式の第
６のトランジスタと、第２および第４のフリップフロッ
プがともにセットされたことに応じて、所定のノードの
信号を出力ノードに与えるゲート回路とを含む。
【００２９】また、この発明に係るさらに他の位相比較
器は、第１のクロック信号と第２のクロック信号とを比
較し、第１のクロック信号の位相が進んでいることに応
じて第１の制御信号を出力し、第２のクロック信号の位
相が進んでいることに応じて第２の制御信号を出力する
位相比較器であって、第１のクロック信号が第１の電位
から第２の電位に変化してからリセット信号が入力され
るまでの間に第１の制御信号を出力する第１の信号発生
手段と、第２のクロック信号が第１の電位から第２の電
位に変化してからリセット信号が入力されるまでの間に
第２の制御信号を出力する第２の信号発生手段と、第１
の信号発生手段から第１の制御信号が出力されたことに
応じて導通する第１および第２のトランジスタと、第２
の信号発生手段から第２の制御信号が出力されたことに
応じて導通する第３および第４のトランジスタとを含
み、第１〜第４のトランジスタが導通したことに応じて
リセット信号を出力するリセット信号発生手段とを備え
たものである。ここで、第１および第３のトランジスタ
は、共通ノードとリセット信号を与えるための電位をも
つ電位ノードとの間に、第１および第３のトランジスタ
の順に直列接続される。第４および第２のトランジスタ
は、共通ノードと電位ノードとの間に、第４および第２
のトランジスタの順に直列接続される。第１および第３
のトランジスタと第４および第２のトランジスタとは、
共通ノードと電位ノードとの間に並列接続されている。
器は、第１のクロック信号と第２のクロック信号とを比
較し、第１のクロック信号の位相が進んでいることに応
じて第１の制御信号を出力し、第２のクロック信号の位
相が進んでいることに応じて第２の制御信号を出力する
位相比較器であって、第１のクロック信号が第１の電位
から第２の電位に変化してからリセット信号が入力され
るまでの間に第１の制御信号を出力する第１の信号発生
手段と、第２のクロック信号が第１の電位から第２の電
位に変化してからリセット信号が入力されるまでの間に
第２の制御信号を出力する第２の信号発生手段と、第１
の信号発生手段から第１の制御信号が出力されたことに
応じて導通する第１および第２のトランジスタと、第２
の信号発生手段から第２の制御信号が出力されたことに
応じて導通する第３および第４のトランジスタとを含
み、第１〜第４のトランジスタが導通したことに応じて
リセット信号を出力するリセット信号発生手段とを備え
たものである。ここで、第１および第３のトランジスタ
は、共通ノードとリセット信号を与えるための電位をも
つ電位ノードとの間に、第１および第３のトランジスタ
の順に直列接続される。第４および第２のトランジスタ
は、共通ノードと電位ノードとの間に、第４および第２
のトランジスタの順に直列接続される。第１および第３
のトランジスタと第４および第２のトランジスタとは、
共通ノードと電位ノードとの間に並列接続されている。
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【作用】この発明に係る位相比較器では、リセット信号
発生手段は、第２の電源電位のラインと出力ノードとの
間に直列接続された第１の接続手段、第１の導電形式の
第１のトランジスタおよび第１の導電形式の第２のトラ
ンジスタと、第２の電源電位のラインと出力ノードとの
間に直列接続された第２の接続手段、第１の導電形式の
第３のトランジスタおよび第１の導電形式の第４のトラ
ンジスタと、第１の電源電位のラインと出力ノードとの
間に並列接続された第２の導電形式の第５〜第８のトラ
ンジスタとを含む。第１および第２の接続手段の各々
は、第２および第４のフリップフロップがセットされた
ことに応じて導通する。第１および第２のトランジスタ
は、それぞれ第１および第３のフリップフロップがセッ
トされたことに応じて導通する。第３および第４のトラ
ンジスタは、それぞれ第３および第１のフリップフロッ
プがセットされたことに応じて導通する。第５〜第８の
トランジスタは、それぞれ第１、第３、第２および第４
のフリップフロップがリセットされたことに応じて導通
する。したがって、第１のフリップフロップと第３のフ
リップフロップのどちらが先にセットされたかによら
ず、すなわち第１の制御信号と第２の制御信号のどちら
が先に出力されたかによらず、第１および第２の制御信
号が出力されてからリセット信号が第１の電源電位から
第２の電源電位に変化されるまでの遅延時間を一定にす
ることができる。よって、第１のクロック信号と第２の
クロック信号の位相差が同一である限り、どちらのクロ
ック信号の位相が進んでいるかによらず、同一のパルス
幅の制御信号を出力することができる。
発生手段は、第２の電源電位のラインと出力ノードとの
間に直列接続された第１の接続手段、第１の導電形式の
第１のトランジスタおよび第１の導電形式の第２のトラ
ンジスタと、第２の電源電位のラインと出力ノードとの
間に直列接続された第２の接続手段、第１の導電形式の
第３のトランジスタおよび第１の導電形式の第４のトラ
ンジスタと、第１の電源電位のラインと出力ノードとの
間に並列接続された第２の導電形式の第５〜第８のトラ
ンジスタとを含む。第１および第２の接続手段の各々
は、第２および第４のフリップフロップがセットされた
ことに応じて導通する。第１および第２のトランジスタ
は、それぞれ第１および第３のフリップフロップがセッ
トされたことに応じて導通する。第３および第４のトラ
ンジスタは、それぞれ第３および第１のフリップフロッ
プがセットされたことに応じて導通する。第５〜第８の
トランジスタは、それぞれ第１、第３、第２および第４
のフリップフロップがリセットされたことに応じて導通
する。したがって、第１のフリップフロップと第３のフ
リップフロップのどちらが先にセットされたかによら
ず、すなわち第１の制御信号と第２の制御信号のどちら
が先に出力されたかによらず、第１および第２の制御信
号が出力されてからリセット信号が第１の電源電位から
第２の電源電位に変化されるまでの遅延時間を一定にす
ることができる。よって、第１のクロック信号と第２の
クロック信号の位相差が同一である限り、どちらのクロ
ック信号の位相が進んでいるかによらず、同一のパルス
幅の制御信号を出力することができる。
【００３５】好ましくは、第１のトランジスタの他方電
極と第３のトランジスタの他方電極とが互いに接続され
ている。この場合は、第１および第２の接続手段が並列
接続されるので、第２の電源電位のラインと第１および
第３のトランジスタの他方電極との間の抵抗値を下げる
ことができる。
極と第３のトランジスタの他方電極とが互いに接続され
ている。この場合は、第１および第２の接続手段が並列
接続されるので、第２の電源電位のラインと第１および
第３のトランジスタの他方電極との間の抵抗値を下げる
ことができる。
【００３６】また好ましくは、第１の接続手段は第１の
トランジスタの他方電極と第２の電源電位のラインとの
間に直列接続された第１の導電形式の第９および第１０
のトランジスタを含み、第２の接続手段は第３のトラン
ジスタの他方電極と第２の電源電位のラインとの間に直
列接続された第１の導電形式の第１１および第１２のト
ランジスタを含む。第９および第１０のトランジスタは
それぞれ第４および第２のフリップフロップがセットさ
れたことに応じて導通し、第１１および第１２のトラン
ジスタはそれぞれ第２および第４のフリップフロップが
セットされたことに応じて導通する。この場合は、第１
および第２の接続手段を容易に構成することができる。
トランジスタの他方電極と第２の電源電位のラインとの
間に直列接続された第１の導電形式の第９および第１０
のトランジスタを含み、第２の接続手段は第３のトラン
ジスタの他方電極と第２の電源電位のラインとの間に直
列接続された第１の導電形式の第１１および第１２のト
ランジスタを含む。第９および第１０のトランジスタは
それぞれ第４および第２のフリップフロップがセットさ
れたことに応じて導通し、第１１および第１２のトラン
ジスタはそれぞれ第２および第４のフリップフロップが
セットされたことに応じて導通する。この場合は、第１
および第２の接続手段を容易に構成することができる。
【００３７】また、この発明に係る他の位相比較器で
は、リセット信号発生手段は、所定のノードが第２の電
源電位にされたことに応じて第１の電源電位を出力ノー
ドに与え、所定のノードが第１の電源電位にされたこと
に応じて第２の電源電位を出力ノードに与えるインバー
タと、所定のノードと第１の電源電位のラインとの間に
直列接続された第１の導電形式の第１および第２のトラ
ンジスタと、所定のノードと第１の電源電位のラインと
の間に直列接続された第１の導電形式の第３および第４
のトランジスタと、所定のノードと第２の電源電位のラ
インとの間に並列接続された第２の導電形式の第５およ
び第６のトランジスタと、第１の論理回路と、第２の論
理回路とを含む。第１の論理回路は、第１および第２の
フリップフロップのうちの少なくとも１つのフリップフ
ロップがリセットされたことに応じて第５のトランジス
タを導通させ、第１および第２のフリップフロップがと
もにセットされたことに応じて第１および第４のトラン
ジスタを導通させる。第２の論理回路は、第３および第
４のフリップフロップのうちの少なくとも１つのフリッ
プフロップがリセットされたことに応じて第６のトラン
ジスタを導通させ、第３および第４のフリップフロップ
がともにセットされたことに応じて第２および第３のト
ランジスタを導通させる。したがって、第１のフリップ
フロップと第３のフリップフロップのどちらが先にセッ
トされたかによらず、すなわち第１の制御信号と第２の
制御信号のどちらが先に出力されたかによらず、第１お
よび第２の制御信号が出力されてからリセット信号が第
１の電源電位から第２の電源電位に変化されるまでの遅
延時間を一定にすることができる。よって、第１のクロ
ック信号と第２のクロック信号の位相差が同一である限
り、どちらのクロック信号の位相が進んでいるかによら
ず、同一のパルス幅の制御信号を出力することができ
る。
は、リセット信号発生手段は、所定のノードが第２の電
源電位にされたことに応じて第１の電源電位を出力ノー
ドに与え、所定のノードが第１の電源電位にされたこと
に応じて第２の電源電位を出力ノードに与えるインバー
タと、所定のノードと第１の電源電位のラインとの間に
直列接続された第１の導電形式の第１および第２のトラ
ンジスタと、所定のノードと第１の電源電位のラインと
の間に直列接続された第１の導電形式の第３および第４
のトランジスタと、所定のノードと第２の電源電位のラ
インとの間に並列接続された第２の導電形式の第５およ
び第６のトランジスタと、第１の論理回路と、第２の論
理回路とを含む。第１の論理回路は、第１および第２の
フリップフロップのうちの少なくとも１つのフリップフ
ロップがリセットされたことに応じて第５のトランジス
タを導通させ、第１および第２のフリップフロップがと
もにセットされたことに応じて第１および第４のトラン
ジスタを導通させる。第２の論理回路は、第３および第
４のフリップフロップのうちの少なくとも１つのフリッ
プフロップがリセットされたことに応じて第６のトラン
ジスタを導通させ、第３および第４のフリップフロップ
がともにセットされたことに応じて第２および第３のト
ランジスタを導通させる。したがって、第１のフリップ
フロップと第３のフリップフロップのどちらが先にセッ
トされたかによらず、すなわち第１の制御信号と第２の
制御信号のどちらが先に出力されたかによらず、第１お
よび第２の制御信号が出力されてからリセット信号が第
１の電源電位から第２の電源電位に変化されるまでの遅
延時間を一定にすることができる。よって、第１のクロ
ック信号と第２のクロック信号の位相差が同一である限
り、どちらのクロック信号の位相が進んでいるかによら
ず、同一のパルス幅の制御信号を出力することができ
る。
【００３８】また、この発明に係るさらに他の位相比較
器では、リセット信号発生手段は、所定のノードと第２
の電源電位のラインとの間に直列接続された第１の導電
形式の第１および第２のトランジスタと、所定のノード
と第２の電源電位のラインとの間に直列接続された第１
の導電形式の第３および第４のトランジスタと、所定の
ノードと第１の電源電位のラインとの間に並列接続され
た第２の導電形式の第５および第６のトランジスタと、
ゲート回路とを含む。第１および第２のトランジスタは
それぞれ第１および第３のフリップフロップがセットさ
れたことに応じて導通し、第３および第４のトランジス
タはそれぞれ第３および第１のフリップフロップがセッ
トされたことに応じて導通し、ゲート回路は第２および
第４のフリップフロップがともにセットされたことに応
じて所定のノードの信号を出力ノードに与える。したが
って、第１のフリップフロップと第３のフリップフロッ
プのどちらが先にセットされたかによらず、すなわち第
１の制御信号と第２の制御信号のどちらが先に出力され
たかによらず、第１および第２の制御信号が出力されて
からリセット信号が第１の電源電位から第２の電源電位
に変化されるまでの遅延時間を一定にすることができ
る。よって、第１のクロック信号と第２のクロック信号
の位相差が同一である限り、どちらのクロック信号の位
相が進んでいるかによらず、同一のパルス幅の制御信号
を出力することができる。
器では、リセット信号発生手段は、所定のノードと第２
の電源電位のラインとの間に直列接続された第１の導電
形式の第１および第２のトランジスタと、所定のノード
と第２の電源電位のラインとの間に直列接続された第１
の導電形式の第３および第４のトランジスタと、所定の
ノードと第１の電源電位のラインとの間に並列接続され
た第２の導電形式の第５および第６のトランジスタと、
ゲート回路とを含む。第１および第２のトランジスタは
それぞれ第１および第３のフリップフロップがセットさ
れたことに応じて導通し、第３および第４のトランジス
タはそれぞれ第３および第１のフリップフロップがセッ
トされたことに応じて導通し、ゲート回路は第２および
第４のフリップフロップがともにセットされたことに応
じて所定のノードの信号を出力ノードに与える。したが
って、第１のフリップフロップと第３のフリップフロッ
プのどちらが先にセットされたかによらず、すなわち第
１の制御信号と第２の制御信号のどちらが先に出力され
たかによらず、第１および第２の制御信号が出力されて
からリセット信号が第１の電源電位から第２の電源電位
に変化されるまでの遅延時間を一定にすることができ
る。よって、第１のクロック信号と第２のクロック信号
の位相差が同一である限り、どちらのクロック信号の位
相が進んでいるかによらず、同一のパルス幅の制御信号
を出力することができる。
【００３９】また、この発明に係るさらに他の位相比較
器では、リセット信号発生手段は、第１の信号発生手段
から第１の制御信号が出力されたことに応じて導通する
第１および第２のトランジスタと、第２の信号発生手段
から第２の制御信号が出力されたことに応じて導通する
第３および第４のトランジスタとを含み、第１〜第４の
トランジスタが導通したことに応じてリセット信号を出
力する。第１および第３のトランジスタは、共通ノード
とリセット信号を与えるための電位をもつ電位ノードと
の間に、第１および第３のトランジスタの順に直列接続
される。第４および第２のトランジスタは、共通ノード
と電位ノードとの間に、第４および第２のトランジスタ
の順に直列接続される。第１および第３のトランジスタ
と第４および第２のトランジスタとは、共通ノードと電
位ノードとの間に並列接続されている。したがって、第
１の制御信号と第２の制御信号のどちらが先に出力され
たかによらず、第１および第２の制御信号が出力されて
からリセット信号が出力されるまでの遅延時間を一定に
することができる。よって、第１のクロック信号と第２
のクロック信号の位相差が同一である限り、どちらのク
ロック信号の位相が進んでいるかによらず、同一のパル
ス幅の制御信号を出力することができる。
器では、リセット信号発生手段は、第１の信号発生手段
から第１の制御信号が出力されたことに応じて導通する
第１および第２のトランジスタと、第２の信号発生手段
から第２の制御信号が出力されたことに応じて導通する
第３および第４のトランジスタとを含み、第１〜第４の
トランジスタが導通したことに応じてリセット信号を出
力する。第１および第３のトランジスタは、共通ノード
とリセット信号を与えるための電位をもつ電位ノードと
の間に、第１および第３のトランジスタの順に直列接続
される。第４および第２のトランジスタは、共通ノード
と電位ノードとの間に、第４および第２のトランジスタ
の順に直列接続される。第１および第３のトランジスタ
と第４および第２のトランジスタとは、共通ノードと電
位ノードとの間に並列接続されている。したがって、第
１の制御信号と第２の制御信号のどちらが先に出力され
たかによらず、第１および第２の制御信号が出力されて
からリセット信号が出力されるまでの遅延時間を一定に
することができる。よって、第１のクロック信号と第２
のクロック信号の位相差が同一である限り、どちらのク
ロック信号の位相が進んでいるかによらず、同一のパル
ス幅の制御信号を出力することができる。
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
［実施例１］図１は、この発明の第１実施例による位相
比較器の４入力ＮＡＮＤゲート１の構成を示す回路図で
ある。４入力ＮＡＮＤ１は、図６および図８で示した４
入力ＮＡＮＤゲート４８に相当するものである。
比較器の４入力ＮＡＮＤゲート１の構成を示す回路図で
ある。４入力ＮＡＮＤ１は、図６および図８で示した４
入力ＮＡＮＤゲート４８に相当するものである。
【００４５】図１を参照して、この４入力ＮＡＮＤゲー
ト１が図８で示した従来の４入力ＮＡＮＤゲート４８と
異なる点は、ＮチャネルＭＯＳトランジスタ２〜５が新
たに設けられている点である。これらのうち少なくとも
ＮチャネルＭＯＳトランジスタ２と６５，３と６６は、
それぞれ同一のトランジスタサイズである。Ｎチャネル
ＭＯＳトランジスタ２〜５は出力ノード５５と接地電位
ライン７２の間に直列接続される。ＮチャネルＭＯＳト
ランジスタ２〜５のゲートは、それぞれ入力ノード５
４，５１，５３，５２に接続される。また、Ｎチャネル
ＭＯＳトランジスタ３のソースはＮチャネルＭＯＳトラ
ンジスタ６６のソースに接続される。
ト１が図８で示した従来の４入力ＮＡＮＤゲート４８と
異なる点は、ＮチャネルＭＯＳトランジスタ２〜５が新
たに設けられている点である。これらのうち少なくとも
ＮチャネルＭＯＳトランジスタ２と６５，３と６６は、
それぞれ同一のトランジスタサイズである。Ｎチャネル
ＭＯＳトランジスタ２〜５は出力ノード５５と接地電位
ライン７２の間に直列接続される。ＮチャネルＭＯＳト
ランジスタ２〜５のゲートは、それぞれ入力ノード５
４，５１，５３，５２に接続される。また、Ｎチャネル
ＭＯＳトランジスタ３のソースはＮチャネルＭＯＳトラ
ンジスタ６６のソースに接続される。
【００４６】次に、図１に示した４入力ＮＡＮＤ１の動
作について説明する。まず外部クロック信号ＲＥＦが先
に立下がった場合、入力ノード５１，５２，５３に
「Ｈ」レベルが、入力ノード５４に「Ｌ」レベルが印加
されるので、ＮチャネルＭＯＳトランジスタ６５，６
７，６８，３〜５およびＰチャネルＭＯＳトランジスタ
６２は導通状態となり、ＮチャネルＭＯＳトランジスタ
６６，２およびＰチャネルＭＯＳトランジスタ６１，６
３，６４は非導通状態となり、出力ノード５５には
「Ｈ」レベルが出力され続ける。
作について説明する。まず外部クロック信号ＲＥＦが先
に立下がった場合、入力ノード５１，５２，５３に
「Ｈ」レベルが、入力ノード５４に「Ｌ」レベルが印加
されるので、ＮチャネルＭＯＳトランジスタ６５，６
７，６８，３〜５およびＰチャネルＭＯＳトランジスタ
６２は導通状態となり、ＮチャネルＭＯＳトランジスタ
６６，２およびＰチャネルＭＯＳトランジスタ６１，６
３，６４は非導通状態となり、出力ノード５５には
「Ｈ」レベルが出力され続ける。
【００４７】次に内部クロック信号ＯＳＣが位相Ｔ１だ
け遅れて立下がると、入力ノード５４は「Ｈ」レベルに
転じるので、ＰチャネルＭＯＳトランジスタ６２が非導
通状態に変わるとともに、ＮチャネルＭＯＳトランジス
タ６６，２が導通状態に変わる結果、出力ノード５５に
は「Ｌ」レベルが現われる。
け遅れて立下がると、入力ノード５４は「Ｈ」レベルに
転じるので、ＰチャネルＭＯＳトランジスタ６２が非導
通状態に変わるとともに、ＮチャネルＭＯＳトランジス
タ６６，２が導通状態に変わる結果、出力ノード５５に
は「Ｌ」レベルが現われる。
【００４８】一方、内部クロック信号ＯＳＣが先に立下
がった場合は、入力ノード５２〜５４に「Ｈ」レベル
が、入力ノード５１に「Ｌ」レベルが印加されるので、
ＮチャネルＭＯＳトランジスタ６６〜６８，２，４，５
およびＰチャネルＭＯＳトランジスタ６１が導通状態と
なり、ＮチャネルＭＯＳトランジスタ６５，３およびＰ
チャネルＭＯＳトランジスタ６２〜６４が非導通状態と
なり、出力ノード５５には「Ｈ」レベルが出力され続け
る。
がった場合は、入力ノード５２〜５４に「Ｈ」レベル
が、入力ノード５１に「Ｌ」レベルが印加されるので、
ＮチャネルＭＯＳトランジスタ６６〜６８，２，４，５
およびＰチャネルＭＯＳトランジスタ６１が導通状態と
なり、ＮチャネルＭＯＳトランジスタ６５，３およびＰ
チャネルＭＯＳトランジスタ６２〜６４が非導通状態と
なり、出力ノード５５には「Ｈ」レベルが出力され続け
る。
【００４９】次に外部クロック信号ＲＥＦが位相Ｔ１だ
け遅れて立下がると、入力ノード５１が「Ｈ」レベルに
転じるので、ＰチャネルＭＯＳトランジスタ６１が非導
通状態に変わるとともに、ＮチャネルＭＯＳトランジス
タ６５，３が導通状態に変わる結果、出力ノード５５に
は「Ｌ」レベルが現われる。
け遅れて立下がると、入力ノード５１が「Ｈ」レベルに
転じるので、ＰチャネルＭＯＳトランジスタ６１が非導
通状態に変わるとともに、ＮチャネルＭＯＳトランジス
タ６５，３が導通状態に変わる結果、出力ノード５５に
は「Ｌ」レベルが現われる。
【００５０】この実施例においては、ＮチャネルＭＯＳ
トランジスタ６５，６６と並列にＮチャネルＭＯＳトラ
ンジスタ２，３を接続し、ＮチャネルＭＯＳトランジス
タ６５と３，６６と２のゲートをそれぞれ共通接続し、
かつＮチャネルＭＯＳトランジスタ６５と２，６６と３
のトランジスタサイズをそれぞれ等しくしたので、Ｎチ
ャネルＭＯトランジスタ６６，２が導通状態に変わって
から出力ノード５５が「Ｌ」レベルになるまでの時間
と、ＮチャネルＭＯＳトランジスタ６５，３が導通状態
に変わってから出力ノード５５が「Ｌ」レベルになるま
での時間は等しくなる。この結果、アップ信号ＵＰのパ
ルス幅とダウン信号ＤＯＷＮのパルス幅は、内部クロッ
ク信号ＯＳＣと外部クロック信号ＲＥＦの位相差が同一
ならば内部クロック信号ＯＳＣの位相が進んでいるか遅
れているかによらず同一になる。
トランジスタ６５，６６と並列にＮチャネルＭＯＳトラ
ンジスタ２，３を接続し、ＮチャネルＭＯＳトランジス
タ６５と３，６６と２のゲートをそれぞれ共通接続し、
かつＮチャネルＭＯＳトランジスタ６５と２，６６と３
のトランジスタサイズをそれぞれ等しくしたので、Ｎチ
ャネルＭＯトランジスタ６６，２が導通状態に変わって
から出力ノード５５が「Ｌ」レベルになるまでの時間
と、ＮチャネルＭＯＳトランジスタ６５，３が導通状態
に変わってから出力ノード５５が「Ｌ」レベルになるま
での時間は等しくなる。この結果、アップ信号ＵＰのパ
ルス幅とダウン信号ＤＯＷＮのパルス幅は、内部クロッ
ク信号ＯＳＣと外部クロック信号ＲＥＦの位相差が同一
ならば内部クロック信号ＯＳＣの位相が進んでいるか遅
れているかによらず同一になる。
【００５１】なお、この実施例では、ＮチャネルＭＯＳ
トランジスタ３のソースとＮチャネルＭＯＳトランジス
タ６６のソースが互いに接続されていることとしたが、
図２に示すように、ＮチャネルＭＯＳトランジスタ３の
ソースとＮチャネルＭＯＳトランジスタ６６のソースを
切離してもよい。ただし、この場合は、ＮチャネルＭＯ
Ｓトランジスタ６７，６８の直列抵抗と、ＮチャネルＭ
ＯＳトランジスタ４，５の直列抵抗とが互いに等しくな
るようにする必要がある。
トランジスタ３のソースとＮチャネルＭＯＳトランジス
タ６６のソースが互いに接続されていることとしたが、
図２に示すように、ＮチャネルＭＯＳトランジスタ３の
ソースとＮチャネルＭＯＳトランジスタ６６のソースを
切離してもよい。ただし、この場合は、ＮチャネルＭＯ
Ｓトランジスタ６７，６８の直列抵抗と、ＮチャネルＭ
ＯＳトランジスタ４，５の直列抵抗とが互いに等しくな
るようにする必要がある。
【００５２】［実施例２］図３は、この発明の第２実施
例による位相比較器の４入力ＮＡＮＤゲート６の構成を
示す回路図である。図３を参照して、この４入力ＮＡＮ
Ｄゲート６は２入力ＮＡＮＤゲート７，８、２入力ＮＯ
Ｒゲート９およびインバータ１６を含み、ＮＯＲゲート
９はＰチャネルＭＯＳトランジスタ１０〜１３およびＮ
チャネルＭＯＳトランジスタ１４，１５を含む。Ｐチャ
ネルＭＯＳトランジスタ１０と１２，１１と１３は、そ
れぞれ同一のトランジスタサイズである。
例による位相比較器の４入力ＮＡＮＤゲート６の構成を
示す回路図である。図３を参照して、この４入力ＮＡＮ
Ｄゲート６は２入力ＮＡＮＤゲート７，８、２入力ＮＯ
Ｒゲート９およびインバータ１６を含み、ＮＯＲゲート
９はＰチャネルＭＯＳトランジスタ１０〜１３およびＮ
チャネルＭＯＳトランジスタ１４，１５を含む。Ｐチャ
ネルＭＯＳトランジスタ１０と１２，１１と１３は、そ
れぞれ同一のトランジスタサイズである。
【００５３】ＮＡＮＤゲート７の２つの入力ノードは、
それぞれＮＡＮＤゲート６の入力ノード５１，５２とな
る。ＮＡＮＤゲート８の２つの入力ノードは、それぞれ
ＮＡＮＤゲート６の入力ノード５３，５４となる。
それぞれＮＡＮＤゲート６の入力ノード５１，５２とな
る。ＮＡＮＤゲート８の２つの入力ノードは、それぞれ
ＮＡＮＤゲート６の入力ノード５３，５４となる。
【００５４】ＰチャネルＭＯＳトランジスタ１０，１１
は、電源電位ライン７１とＮＯＲゲート９の出力ノード
Ｎ９との間に直列接続される。ＰチャネルＭＯＳトラン
ジスタ１２，１３は、電源電位ライン７１と出力ノード
Ｎ９との間に直列接続される。ＮチャネルＭＯＳトラン
ジスタ１４，１５は、それぞれ出力ノードＮ９と接地電
位ライン７２との間に互いに並列に接続される。トラン
ジスタ１０，１３，１５のゲートはＮＡＮＤゲート８の
出力を受ける。トランジスタ１１，１２，１４のゲート
はＮＡＮＤゲート７の出力を受ける。インバータ１６
は、ノードＮ９と５５との間に接続される。
は、電源電位ライン７１とＮＯＲゲート９の出力ノード
Ｎ９との間に直列接続される。ＰチャネルＭＯＳトラン
ジスタ１２，１３は、電源電位ライン７１と出力ノード
Ｎ９との間に直列接続される。ＮチャネルＭＯＳトラン
ジスタ１４，１５は、それぞれ出力ノードＮ９と接地電
位ライン７２との間に互いに並列に接続される。トラン
ジスタ１０，１３，１５のゲートはＮＡＮＤゲート８の
出力を受ける。トランジスタ１１，１２，１４のゲート
はＮＡＮＤゲート７の出力を受ける。インバータ１６
は、ノードＮ９と５５との間に接続される。
【００５５】図３に示した４入力ＮＡＮＤゲート６の動
作は図１に示した４入力ＮＡＮＤゲートと同様である。
まず外部クロック信号ＲＥＦが先に立下った場合、入力
ノード５１〜５３に「Ｈ」レベルが、入力ノード５４に
「Ｌ」レベルが印加されるので、２入力ＮＡＮＤゲート
７の出力は「Ｌ」レベル、２入力ＮＡＮＤゲート８の出
力は「Ｈ」レベルとなる。この結果、ＰチャネルＭＯＳ
トランジスタ１１，１２およびＮチャネルＭＯＳトラン
ジスタ１５が導通状態、ＰチャネルＭＯＳトランジスタ
１０，１３およびＮチャネルＭＯＳトランジスタ１４が
非導通状態となって、インバータ１６の入力ノードには
「Ｌ」レベルが印加され、出力ノード５５には「Ｈ」レ
ベルが現われる。次に内部クロック信号ＯＳＣが位相Ｔ
１だけ遅れて立下がると、入力ノード５４は「Ｈ」レベ
ルに転じるので、２入力ＮＡＮＤゲート８の出力は
「Ｌ」レベルとなり、ＮチャネルＭＯＳトランジスタ１
５が非導通状態に変わるとともに、ＰチャネルＭＯＳト
ランジスタ１０，１３が導通状態に変わる結果、インバ
ータ１６の入力ノードは「Ｈ」レベルになって、出力ノ
ード５５は「Ｌ」レベルへと変化する。
作は図１に示した４入力ＮＡＮＤゲートと同様である。
まず外部クロック信号ＲＥＦが先に立下った場合、入力
ノード５１〜５３に「Ｈ」レベルが、入力ノード５４に
「Ｌ」レベルが印加されるので、２入力ＮＡＮＤゲート
７の出力は「Ｌ」レベル、２入力ＮＡＮＤゲート８の出
力は「Ｈ」レベルとなる。この結果、ＰチャネルＭＯＳ
トランジスタ１１，１２およびＮチャネルＭＯＳトラン
ジスタ１５が導通状態、ＰチャネルＭＯＳトランジスタ
１０，１３およびＮチャネルＭＯＳトランジスタ１４が
非導通状態となって、インバータ１６の入力ノードには
「Ｌ」レベルが印加され、出力ノード５５には「Ｈ」レ
ベルが現われる。次に内部クロック信号ＯＳＣが位相Ｔ
１だけ遅れて立下がると、入力ノード５４は「Ｈ」レベ
ルに転じるので、２入力ＮＡＮＤゲート８の出力は
「Ｌ」レベルとなり、ＮチャネルＭＯＳトランジスタ１
５が非導通状態に変わるとともに、ＰチャネルＭＯＳト
ランジスタ１０，１３が導通状態に変わる結果、インバ
ータ１６の入力ノードは「Ｈ」レベルになって、出力ノ
ード５５は「Ｌ」レベルへと変化する。
【００５６】一方、内部クロック信号ＯＳＣが先に立下
がった場合は、入力ノード５２〜５４に「Ｈ」レベル
が、入力ノード５１に「Ｌ」レベルが印加されるので、
２入力ＮＡＮＤゲート７の出力は「Ｈ」レベル、２入力
ＮＡＮＤゲート８の出力は「Ｌ」レベルとなる。この結
果、ＰチャネルＭＯＳトランジスタ１０，１３およびＮ
チャネルＭＯＳトランジスタ１４は導通状態、Ｐチャネ
ルＭＯＳトランジスタ１１，１２およびＮチャネルＭＯ
Ｓトランジスタ１５は非導通状態になって、同様にイン
バータ１６の入力ノードには「Ｌ」レベルが印加され
る。次に外部クロック信号ＲＥＦが位相Ｔ１だけ遅れて
立下がると、入力ノード５１は「Ｈ」レベルに転じるの
で、２入力ＮＡＮＤゲート７の出力は「Ｌ」レベルとな
り、ＮチャネルＭＯＳトランジスタ１４は非導通状態に
変わるとともに、ＰチャネルＭＯＳトランジスタ１１，
１２は導通状態に変わる結果、インバータ１６の入力ノ
ードは「Ｈ」レベルになって、出力ノード５５は「Ｌ」
レベルへと変化する。
がった場合は、入力ノード５２〜５４に「Ｈ」レベル
が、入力ノード５１に「Ｌ」レベルが印加されるので、
２入力ＮＡＮＤゲート７の出力は「Ｈ」レベル、２入力
ＮＡＮＤゲート８の出力は「Ｌ」レベルとなる。この結
果、ＰチャネルＭＯＳトランジスタ１０，１３およびＮ
チャネルＭＯＳトランジスタ１４は導通状態、Ｐチャネ
ルＭＯＳトランジスタ１１，１２およびＮチャネルＭＯ
Ｓトランジスタ１５は非導通状態になって、同様にイン
バータ１６の入力ノードには「Ｌ」レベルが印加され
る。次に外部クロック信号ＲＥＦが位相Ｔ１だけ遅れて
立下がると、入力ノード５１は「Ｈ」レベルに転じるの
で、２入力ＮＡＮＤゲート７の出力は「Ｌ」レベルとな
り、ＮチャネルＭＯＳトランジスタ１４は非導通状態に
変わるとともに、ＰチャネルＭＯＳトランジスタ１１，
１２は導通状態に変わる結果、インバータ１６の入力ノ
ードは「Ｈ」レベルになって、出力ノード５５は「Ｌ」
レベルへと変化する。
【００５７】この実施例では、ＰチャネルＭＯＳトラン
ジスタ１０，１１とＰチャネルＭＯＳトランジスタ１
２，１３とを並列に接続し、ＰチャネルＭＯＳトランジ
スタ１０と１３，１１と１２のゲートをそれぞれ共通接
続し、かつＰチャネルＯＭＯＳトランジスタ１０と１
２，１１と１３のトランジスタサイズをそれぞれ等しく
した。したがって、ＰチャネルＭＯＳトランジスタ１
１，１２が導通状態に変わってから出力ノード５５が
「Ｌ」レベルになるまでの時間と、ＰチャネルＭＯＳト
ランジスタ１０，１３が導通状態に変わってから出力ノ
ード５５が「Ｌ」レベルになるまでの時間は等しくな
り、第１実施例と同様の効果が得られる。
ジスタ１０，１１とＰチャネルＭＯＳトランジスタ１
２，１３とを並列に接続し、ＰチャネルＭＯＳトランジ
スタ１０と１３，１１と１２のゲートをそれぞれ共通接
続し、かつＰチャネルＯＭＯＳトランジスタ１０と１
２，１１と１３のトランジスタサイズをそれぞれ等しく
した。したがって、ＰチャネルＭＯＳトランジスタ１
１，１２が導通状態に変わってから出力ノード５５が
「Ｌ」レベルになるまでの時間と、ＰチャネルＭＯＳト
ランジスタ１０，１３が導通状態に変わってから出力ノ
ード５５が「Ｌ」レベルになるまでの時間は等しくな
り、第１実施例と同様の効果が得られる。
【００５８】［実施例３］図４は、この発明の第３実施
例による位相比較器の４入力ＮＡＮＤゲート１７の構成
を示す回路図である。図４を参照して、この４入力ＮＡ
ＮＤゲート１７は２入力ＮＡＮＤゲート１８，１９、２
入力ＮＯＲゲート２６およびインバータ２７を含み、Ｎ
ＡＮＤゲート１９はＰチャネルＭＯＳトランジスタ２
０，２１およびＮチャネルＭＯＳトランジスタ２２〜２
５を含む。ＮチャネルＭＯＳトランジスタ２２と２４，
２３と２５は、それぞれ同一のトランジスタサイズであ
る。
例による位相比較器の４入力ＮＡＮＤゲート１７の構成
を示す回路図である。図４を参照して、この４入力ＮＡ
ＮＤゲート１７は２入力ＮＡＮＤゲート１８，１９、２
入力ＮＯＲゲート２６およびインバータ２７を含み、Ｎ
ＡＮＤゲート１９はＰチャネルＭＯＳトランジスタ２
０，２１およびＮチャネルＭＯＳトランジスタ２２〜２
５を含む。ＮチャネルＭＯＳトランジスタ２２と２４，
２３と２５は、それぞれ同一のトランジスタサイズであ
る。
【００５９】ＮＡＮＤゲート１８の２つの入力ノード
は、それぞれＮＡＮＤゲート１７の入力ノード５２，５
３となる。ＰチャネルＭＯＳトランジスタ２０，２１
は、それぞれ電源電位ライン７１とＮＡＮＤゲート１９
の出力ノードＮ１９との間に互いに並列に接続される。
ＮチャネルＭＯＳトランジスタ２２，２３は出力ノード
Ｎ１９と接地電位ライン７２の間に直列接続される。Ｎ
チャネルＭＯＳトランジスタ２４，２４は出力ノードＮ
１９と接地電位ライン７２の間に直列接続される。ＮＯ
Ｒゲート２６はＮＡＮＤゲート１８，１９の出力を受け
る。インバータ２７はＮＯＲゲート２６の出力を受け
る。インバータ２７の出力ノードがＮＡＮＤゲート１７
の出力ノード５５となる。
は、それぞれＮＡＮＤゲート１７の入力ノード５２，５
３となる。ＰチャネルＭＯＳトランジスタ２０，２１
は、それぞれ電源電位ライン７１とＮＡＮＤゲート１９
の出力ノードＮ１９との間に互いに並列に接続される。
ＮチャネルＭＯＳトランジスタ２２，２３は出力ノード
Ｎ１９と接地電位ライン７２の間に直列接続される。Ｎ
チャネルＭＯＳトランジスタ２４，２４は出力ノードＮ
１９と接地電位ライン７２の間に直列接続される。ＮＯ
Ｒゲート２６はＮＡＮＤゲート１８，１９の出力を受け
る。インバータ２７はＮＯＲゲート２６の出力を受け
る。インバータ２７の出力ノードがＮＡＮＤゲート１７
の出力ノード５５となる。
【００６０】次に、動作について説明する。まず外部ク
ロック信号ＲＥＦが先に立下がった場合、入力ノード５
１〜５３に「Ｈ」レベルが、入力ノード５４に「Ｌ」レ
ベルが印加されるので、２入力ＮＡＮＤゲート１８の出
力が「Ｌ」レベルとなりＮＡＮＤゲート１９の出力が出
力ノード５５にそのまま出力されることとなる。また、
ＮチャネルＭＯＳトランジスタ２２，２５およびＰチャ
ネルＭＯＳトランジスタ２１が導通状態、ＮチャネルＭ
ＯＳトランジスタ２３，２４およびＰチャネルＭＯＳト
ランジスタ２０は非導通状態となって、出力ノード５５
に「Ｈ」レベルがあらわれる。次に内部クロック信号Ｏ
ＳＣが位相Ｔ１だけ遅れて立下がると、入力ノード５４
は「Ｈ」レベルに転じるので、ＰチャネルＭＯＳトラン
ジスタ２１が非導通状態に変わるとともに、Ｎチャネル
ＭＯＳトランジスタ２３，２４が導通状態に変わる結
果、出力ノード５５は「Ｌ」レベルへと変化する。
ロック信号ＲＥＦが先に立下がった場合、入力ノード５
１〜５３に「Ｈ」レベルが、入力ノード５４に「Ｌ」レ
ベルが印加されるので、２入力ＮＡＮＤゲート１８の出
力が「Ｌ」レベルとなりＮＡＮＤゲート１９の出力が出
力ノード５５にそのまま出力されることとなる。また、
ＮチャネルＭＯＳトランジスタ２２，２５およびＰチャ
ネルＭＯＳトランジスタ２１が導通状態、ＮチャネルＭ
ＯＳトランジスタ２３，２４およびＰチャネルＭＯＳト
ランジスタ２０は非導通状態となって、出力ノード５５
に「Ｈ」レベルがあらわれる。次に内部クロック信号Ｏ
ＳＣが位相Ｔ１だけ遅れて立下がると、入力ノード５４
は「Ｈ」レベルに転じるので、ＰチャネルＭＯＳトラン
ジスタ２１が非導通状態に変わるとともに、Ｎチャネル
ＭＯＳトランジスタ２３，２４が導通状態に変わる結
果、出力ノード５５は「Ｌ」レベルへと変化する。
【００６１】一方、内部クロック信号ＯＳＣが先に立下
がった場合は、入力ノード５２〜５４に「Ｈ」レベル
が、入力ノード５１に「Ｌ」レベルが印加されるので、
２入力ＮＡＮＤゲート１８の出力は「Ｌ」レベルとなり
ＮＡＮＤゲート１９の出力は出力ノード５５にそのまま
出力されることとなる。また、ＮチャネルＭＯＳトラン
ジスタ２３，２４およびＰチャネルＭＯＳトランジスタ
２０は導通状態でＮチャネルＭＯＳトランジスタ２２，
２５およびＰチャネルＭＯＳトランジスタ２１は非導通
状態となって、出力ノード５５に「Ｈ」レベルが現われ
る。次に外部クロック信号ＲＥＦが位相Ｔ１だけ遅れて
立下がると、入力ノード５１は「Ｈ」レベルに転じるの
で、ＰチャネルＭＯＳトランジスタ２０は非導通状態に
変わるとともに、ＮチャネルＭＯＳトランジスタ２２，
２５が導通状態に変わる結果、出力ノード５５は「Ｌ」
レベルへと変化する。
がった場合は、入力ノード５２〜５４に「Ｈ」レベル
が、入力ノード５１に「Ｌ」レベルが印加されるので、
２入力ＮＡＮＤゲート１８の出力は「Ｌ」レベルとなり
ＮＡＮＤゲート１９の出力は出力ノード５５にそのまま
出力されることとなる。また、ＮチャネルＭＯＳトラン
ジスタ２３，２４およびＰチャネルＭＯＳトランジスタ
２０は導通状態でＮチャネルＭＯＳトランジスタ２２，
２５およびＰチャネルＭＯＳトランジスタ２１は非導通
状態となって、出力ノード５５に「Ｈ」レベルが現われ
る。次に外部クロック信号ＲＥＦが位相Ｔ１だけ遅れて
立下がると、入力ノード５１は「Ｈ」レベルに転じるの
で、ＰチャネルＭＯＳトランジスタ２０は非導通状態に
変わるとともに、ＮチャネルＭＯＳトランジスタ２２，
２５が導通状態に変わる結果、出力ノード５５は「Ｌ」
レベルへと変化する。
【００６２】この実施例でも、第１実施例および第２実
施例と同様の効果が得られる。
施例と同様の効果が得られる。
【００６３】
【発明の効果】以上のように、この発明に係る位相比較
器では、リセット信号発生手段は、第２の電源電位のラ
インと出力ノードとの間に直列接続された第１の接続手
段、第１の導電形式の第１のトランジスタおよび第１の
導電形式の第２のトランジスタと、第２の電源電位のラ
インと出力ノードとの間に直列接続された第２の接続手
段、第１の導電形式の第３のトランジスタおよび第１の
導電形式の第４のトランジスタと、第１の電源電位のラ
インと出力ノードとの間に並列接続された第２の導電形
式の第５〜第８のトランジスタとを含む。第１および第
２の接続手段の各々は、第２および第４のフリップフロ
ップがセットされたことに応じて導通する。第１および
第２のトランジスタは、それぞれ第１および第３のフリ
ップフロップがセットされたことに応じて導通する。第
３および第４のトランジスタは、それぞれ第３および第
１のフリップフロップがセットされたことに応じて導通
する。第５〜第８のトランジスタは、それぞれ第１、第
３、第２および第４のフリップフロップがリセットされ
たことに応じて導通する。したがって、第１のフリップ
フロップと第３のフリップフロップのどちらが先にセッ
トされたかによらず、すなわち第１の制御信号と第２の
制御信号のどちらが先に出力されたかによらず、第１お
よび第２の制御信号が出力されてからリセット信号が第
１の電源電位から第２の電源電位に変化されるまでの遅
延時間を一定にすることができる。よって、第１のクロ
ック信号と第２のクロック信号の位相差が同一である限
り、どちらのクロック信号の位相が進んでいるかによら
ず、同一のパルス幅の制御信号を出力することができ
る。
器では、リセット信号発生手段は、第２の電源電位のラ
インと出力ノードとの間に直列接続された第１の接続手
段、第１の導電形式の第１のトランジスタおよび第１の
導電形式の第２のトランジスタと、第２の電源電位のラ
インと出力ノードとの間に直列接続された第２の接続手
段、第１の導電形式の第３のトランジスタおよび第１の
導電形式の第４のトランジスタと、第１の電源電位のラ
インと出力ノードとの間に並列接続された第２の導電形
式の第５〜第８のトランジスタとを含む。第１および第
２の接続手段の各々は、第２および第４のフリップフロ
ップがセットされたことに応じて導通する。第１および
第２のトランジスタは、それぞれ第１および第３のフリ
ップフロップがセットされたことに応じて導通する。第
３および第４のトランジスタは、それぞれ第３および第
１のフリップフロップがセットされたことに応じて導通
する。第５〜第８のトランジスタは、それぞれ第１、第
３、第２および第４のフリップフロップがリセットされ
たことに応じて導通する。したがって、第１のフリップ
フロップと第３のフリップフロップのどちらが先にセッ
トされたかによらず、すなわち第１の制御信号と第２の
制御信号のどちらが先に出力されたかによらず、第１お
よび第２の制御信号が出力されてからリセット信号が第
１の電源電位から第２の電源電位に変化されるまでの遅
延時間を一定にすることができる。よって、第１のクロ
ック信号と第２のクロック信号の位相差が同一である限
り、どちらのクロック信号の位相が進んでいるかによら
ず、同一のパルス幅の制御信号を出力することができ
る。
【００６４】好ましくは、第１のトランジスタの他方電
極と第３のトランジスタの他方電極とが互いに接続され
る。この場合は、第１および第２の接続手段が並列接続
されるので、第２の電源電位のラインと第１および第３
のトランジスタの他方電極との間の抵抗値を下げること
ができる。
極と第３のトランジスタの他方電極とが互いに接続され
る。この場合は、第１および第２の接続手段が並列接続
されるので、第２の電源電位のラインと第１および第３
のトランジスタの他方電極との間の抵抗値を下げること
ができる。
【００６５】また好ましくは、第１の接続手段は第１の
トランジスタの他方電極と第２の電源電位のラインとの
間に直列接続された第１の導電形式の第９および第１０
のトランジスタを含み、第２の接続手段は第３のトラン
ジスタの他方電極と第２の電源電位のラインとの間に直
列接続された第１の導電形式の第１１および第１２のト
ランジスタを含む。第９および第１０のトランジスタは
それぞれ第４および第２のフリップフロップがセットさ
れたことに応じて導通し、第１１および第１２のトラン
ジスタはそれぞれ第２および第４のフリップフロップが
セットされたことに応じて導通する。この場合は、第１
および第２の接続手段を容易に構成することができる。
トランジスタの他方電極と第２の電源電位のラインとの
間に直列接続された第１の導電形式の第９および第１０
のトランジスタを含み、第２の接続手段は第３のトラン
ジスタの他方電極と第２の電源電位のラインとの間に直
列接続された第１の導電形式の第１１および第１２のト
ランジスタを含む。第９および第１０のトランジスタは
それぞれ第４および第２のフリップフロップがセットさ
れたことに応じて導通し、第１１および第１２のトラン
ジスタはそれぞれ第２および第４のフリップフロップが
セットされたことに応じて導通する。この場合は、第１
および第２の接続手段を容易に構成することができる。
【００６６】また、この発明に係る他の位相比較器で
は、リセット信号発生手段は、所定のノードが第２の電
源電位にされたことに応じて第１の電源電位を出力ノー
ドに与え、所定のノードが第１の電源電位にされたこと
に応じて第２の電源電位を出力ノードに与えるインバー
タと、所定のノードと第１の電源電位のラインとの間に
直列接続された第１の導電形式の第１および第２のトラ
ンジスタと、所定のノードと第１の電源電位のラインと
の間に直列接続された第１の導電形式の第３および第４
のトランジスタと、所定のノードと第２の電源電位のラ
インとの間に並列接続された第２の導電形式の第５およ
び第６のトランジスタと、第１の論理回路と、第２の論
理回路とを含む。第１の論理回路は、第１および第２の
フリップフロップのうちの少なくとも１つのフリップフ
ロップがリセットされたことに応じて第５のトランジス
タを導通させ、第１および第２のフリップフロップがと
もにセットされたことに応じて第１および第４のトラン
ジスタを導通させる。第２の論理回路は、第３および第
４のフリップフロップのうちの少なくとも１つのフリッ
プフロップがリセットされたことに応じて第６のトラン
ジスタを導通させ、第３および第４のフリップフロップ
がともにセットされたことに応じて第２および第３のト
ランジスタを導通させる。したがって、第１のフリップ
フロップと第３のフリップフロップのどちらが先にセッ
トされたかによらず、すなわち第１の制御信号と第２の
制御信号のどちらが先に出力されたかによらず、第１お
よび第２の制御信号が出力されてからリセット信号が第
１の電源電位から第２の電源電位に変化されるまでの遅
延時間を一定にすることができる。よって、第１のクロ
ック信号と第２のクロック信号の位相差が同一である限
り、どちらのクロック信号の位相が進んでいるかによら
ず、同一のパルス幅の制御信号を出力することができ
る。
は、リセット信号発生手段は、所定のノードが第２の電
源電位にされたことに応じて第１の電源電位を出力ノー
ドに与え、所定のノードが第１の電源電位にされたこと
に応じて第２の電源電位を出力ノードに与えるインバー
タと、所定のノードと第１の電源電位のラインとの間に
直列接続された第１の導電形式の第１および第２のトラ
ンジスタと、所定のノードと第１の電源電位のラインと
の間に直列接続された第１の導電形式の第３および第４
のトランジスタと、所定のノードと第２の電源電位のラ
インとの間に並列接続された第２の導電形式の第５およ
び第６のトランジスタと、第１の論理回路と、第２の論
理回路とを含む。第１の論理回路は、第１および第２の
フリップフロップのうちの少なくとも１つのフリップフ
ロップがリセットされたことに応じて第５のトランジス
タを導通させ、第１および第２のフリップフロップがと
もにセットされたことに応じて第１および第４のトラン
ジスタを導通させる。第２の論理回路は、第３および第
４のフリップフロップのうちの少なくとも１つのフリッ
プフロップがリセットされたことに応じて第６のトラン
ジスタを導通させ、第３および第４のフリップフロップ
がともにセットされたことに応じて第２および第３のト
ランジスタを導通させる。したがって、第１のフリップ
フロップと第３のフリップフロップのどちらが先にセッ
トされたかによらず、すなわち第１の制御信号と第２の
制御信号のどちらが先に出力されたかによらず、第１お
よび第２の制御信号が出力されてからリセット信号が第
１の電源電位から第２の電源電位に変化されるまでの遅
延時間を一定にすることができる。よって、第１のクロ
ック信号と第２のクロック信号の位相差が同一である限
り、どちらのクロック信号の位相が進んでいるかによら
ず、同一のパルス幅の制御信号を出力することができ
る。
【００６７】また、この発明に係るさらに他の位相比較
器では、リセット信号発生手段は、所定のノードと第２
の電源電位のラインとの間に直列接続された第１の導電
形式の第１および第２のトランジスタと、所定のノード
と第２の電源電位のラインとの間に直列接続された第１
の導電形式の第３および第４のトランジスタと、所定の
ノードと第１の電源電位のラインとの間に並列接続され
た第２の導電形式の第５および第６のトランジスタと、
ゲート回路とを含む。第１および第２のトランジスタは
それぞれ第１および第３のフリップフロップがセットさ
れたことに応じて導通し、第３および第４のトランジス
タはそれぞれ第３および第１のフリップフロップがセッ
トされたことに応じて導通し、ゲート回路は第２および
第４のフリップフロップがともにセットされたことに応
じて所定のノードの信号を出力ノードに与える。したが
って、第１のフリップフロップと第３のフリップフロッ
プのどちらが先にセットされたかによらず、すなわち第
１の制御信号と第２の制御信号のどちらが先に出力され
たかによらず、第１および第２の制御信号が出力されて
からリセット信号が第１の電源電位から第２の電源電位
に変化されるまでの遅延時間を一定にすることができ
る。よって、第１のクロック信号と第２のクロック信号
の位相差が同一である限り、どちらのクロック信号の位
相が進んでいるかによらず、同一のパルス幅の制御信号
を出力することができる。
器では、リセット信号発生手段は、所定のノードと第２
の電源電位のラインとの間に直列接続された第１の導電
形式の第１および第２のトランジスタと、所定のノード
と第２の電源電位のラインとの間に直列接続された第１
の導電形式の第３および第４のトランジスタと、所定の
ノードと第１の電源電位のラインとの間に並列接続され
た第２の導電形式の第５および第６のトランジスタと、
ゲート回路とを含む。第１および第２のトランジスタは
それぞれ第１および第３のフリップフロップがセットさ
れたことに応じて導通し、第３および第４のトランジス
タはそれぞれ第３および第１のフリップフロップがセッ
トされたことに応じて導通し、ゲート回路は第２および
第４のフリップフロップがともにセットされたことに応
じて所定のノードの信号を出力ノードに与える。したが
って、第１のフリップフロップと第３のフリップフロッ
プのどちらが先にセットされたかによらず、すなわち第
１の制御信号と第２の制御信号のどちらが先に出力され
たかによらず、第１および第２の制御信号が出力されて
からリセット信号が第１の電源電位から第２の電源電位
に変化されるまでの遅延時間を一定にすることができ
る。よって、第１のクロック信号と第２のクロック信号
の位相差が同一である限り、どちらのクロック信号の位
相が進んでいるかによらず、同一のパルス幅の制御信号
を出力することができる。
【００６８】また、この発明に係るさらに他の位相比較
器では、リセット信号発生手段は、第１の信号発生手段
から第１の制御信号が出力されたことに応じて導通する
第１および第２のトランジスタと、第２の信号発生手段
から第２の制御信号が出力されたことに応じて導通する
第３および第４のトランジスタとを含み、第１〜第４の
トランジスタが導通したことに応じてリセット信号を出
力する。第１および第３のトランジスタは、共通ノード
とリセット信号を与えるための電位をもつ電位ノードと
の間に、第１および第３のトランジスタの順に直列接続
される。第４および第２のトランジスタは、共通ノード
と電位ノードとの間に、第４および第２のトランジスタ
の順に直列接続される。第１および第３のトランジスタ
と第４および第２のトランジスタとは、共通ノードと電
位ノードとの間に並列接続されている。したがって、第
１の制御信号と第２の制御信号のどちらが先に出力され
たかによらず、第１および第２の制御信号が出力されて
からリセット信号が出力されるまでの遅延時間を一定に
することができる。よって、第１のクロック信号と第２
のクロック信号の位相差が同一である限り、どちらのク
ロック信号の位相が進んでいるかによらず、同一のパル
ス幅の制御信号を出力することができる。
器では、リセット信号発生手段は、第１の信号発生手段
から第１の制御信号が出力されたことに応じて導通する
第１および第２のトランジスタと、第２の信号発生手段
から第２の制御信号が出力されたことに応じて導通する
第３および第４のトランジスタとを含み、第１〜第４の
トランジスタが導通したことに応じてリセット信号を出
力する。第１および第３のトランジスタは、共通ノード
とリセット信号を与えるための電位をもつ電位ノードと
の間に、第１および第３のトランジスタの順に直列接続
される。第４および第２のトランジスタは、共通ノード
と電位ノードとの間に、第４および第２のトランジスタ
の順に直列接続される。第１および第３のトランジスタ
と第４および第２のトランジスタとは、共通ノードと電
位ノードとの間に並列接続されている。したがって、第
１の制御信号と第２の制御信号のどちらが先に出力され
たかによらず、第１および第２の制御信号が出力されて
からリセット信号が出力されるまでの遅延時間を一定に
することができる。よって、第１のクロック信号と第２
のクロック信号の位相差が同一である限り、どちらのク
ロック信号の位相が進んでいるかによらず、同一のパル
ス幅の制御信号を出力することができる。
【００６９】
【００７０】
【００７１】
【００７２】
【図１】 この発明の第１実施例による位相比較器の４
入力ＮＡＮＤゲート１の構成を示す回路図である。
入力ＮＡＮＤゲート１の構成を示す回路図である。
【図２】 図１に示した４入力ＮＡＮＤゲートの改良例
を示す回路図である。
を示す回路図である。
【図３】 この発明の第２実施例による位相比較器の４
入力ＮＡＮＤゲート６の構成を示す回路図である。
入力ＮＡＮＤゲート６の構成を示す回路図である。
【図４】 この発明の第３実施例による位相比較器の４
入力ＮＡＮＤゲート１７の構成を示す回路図である。
入力ＮＡＮＤゲート１７の構成を示す回路図である。
【図５】 従来のＰＬＬ回路の構成を示す回路ブロック
図である。
図である。
【図６】 図５に示したＰＬＬ回路の位相比較器の構成
を示す回路図である。
を示す回路図である。
【図７】 図６に示した位相比較器の動作を示すタイミ
ングチャートである。
ングチャートである。
【図８】 図６に示した位相比較器の４入力ＮＡＮＤゲ
ートの構成を示す回路図である。
ートの構成を示す回路図である。
１，１′，６，１７，４８ ４入力ＮＡＮＤゲート、２
〜５，１４，１５，２２〜２５，６５〜６８ Ｎチャネ
ルＭＯＳトランジスタ、７，８，１８，１９，４０〜４
５ ２入力ＮＡＮＤゲート、９，２６ ２入力ＮＯＲゲ
ート、１０〜１３，２０，２１，６１〜６４ Ｐチャネ
ルＭＯＳトランジスタ、１６，２７ インバータ、３０
ＰＬＬ回路、３１ 位相比較器、３２ チャージポン
プ回路、３３ ループフィルタ、３４ ＶＣＯ回路、３
５ クロックドライバ、４６，４７ ３入力ＮＡＮＤゲ
ート、５１〜５４ 入力ノード、５５ 出力ノード。
〜５，１４，１５，２２〜２５，６５〜６８ Ｎチャネ
ルＭＯＳトランジスタ、７，８，１８，１９，４０〜４
５ ２入力ＮＡＮＤゲート、９，２６ ２入力ＮＯＲゲ
ート、１０〜１３，２０，２１，６１〜６４ Ｐチャネ
ルＭＯＳトランジスタ、１６，２７ インバータ、３０
ＰＬＬ回路、３１ 位相比較器、３２ チャージポン
プ回路、３３ ループフィルタ、３４ ＶＣＯ回路、３
５ クロックドライバ、４６，４７ ３入力ＮＡＮＤゲ
ート、５１〜５４ 入力ノード、５５ 出力ノード。
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03L 7/06 - 7/14
H03K 19/017
H03K 5/26
Claims (6)
- 【請求項１】 第１のクロック信号と第２のクロック信
号とを比較し、第１のクロック信号の位相が進んでいる
ことに応じて第１の制御信号を出力し、第２のクロック
信号の位相が進んでいることに応じて第２の制御信号を
出力する位相比較器であって、 前記第１のクロック信号によってセットされ、リセット
信号が第１の電源電位から第２の電源電位に変化された
ことに応じてリセットされる第１のフリップフロップ
と、前記第１のフリップフロップの出力信号によってセ
ットされ、前記リセット信号が前記第１の電源電位から
前記第２の電源電位に変化されたことに応じてリセット
される第２のフリップフロップとを含み、前記第１のク
ロック信号が第１の電位から第２の電位に変化してから
前記リセット信号が前記第１の電源電位から前記第２の
電源電位に変化されるまでの間に前記第１の制御信号を
出力する第１の信号発生手段、 前記第２のクロック信号によってセットされ、前記リセ
ット信号が前記第１の電源電位から前記第２の電源電位
に変化されたことに応じてリセットされる第３のフリッ
プフロップと、前記第３のフリップフロップの出力信号
によってセットされ、前記リセット信号が前記第１の電
源電位から前記第２の電源電位に変化されたことに応じ
てリセットされる第４のフリップフロップとを含み、前
記第２のクロック信号が前記第１の電位から前記第２の
電位に変化してから前記リセット信号が前記第１の電源
電位から前記第２の電源電位に変化されるまでの間に前
記第２の制御信号を出力する第２の信号発生手段、およ
び前記第１、第２、第３および第４のフリップフロップ
がともにセットされたことに応じて前記リセット信号を
前記第１の電源電位から前記第２の電源電位に変化させ
るリセット信号発生手段を備え、 前記リセット信号発生手段は、 前記リセット信号を出力するための出力ノードと、 前記第１のフリップフロップがセットされたことに応じ
て導通する第１の導電形式の第１のトランジスタと、 前記出力ノードと前記第１のトランジスタの一方電極と
の間に接続され、前記第３のフリップフロップがセット
されたことに応じて導通する前記第１の導電形式の第２
のトランジスタと、 前記第３のフリップフロップがセットされたことに応じ
て導通する前記第１の導電形式の第３のトランジスタ
と、 前記出力ノードと前記第３のトランジスタの一方電極と
の間に接続され、前記第１のフリップフロップがセット
されたことに応じて導通する前記第１の導電形式の第４
のトランジスタと、 前記第１の電源電位のラインと前記出力ノードとの間に
接続され、前記第１のフリップフロップがリセットされ
たことに応じて導通する第２の導電形式の第５のトラン
ジスタと、 前記第５のトランジスタに並列接続され、前記第３のフ
リップフロップがリセットされたことに応じて導通する
前記第２の導電形式の第６のトランジスタと、 前記第５のトランジスタに並列接続され、前記第２のフ
リップフロップがリセットされたことに応じて導通する
前記第２の導電形式の第７のトランジスタと、 前記第５のトランジスタに並列接続され、前記第４のフ
リップフロップがリセットされたことに応じて導通する
前記第２の導電形式の第８のトランジスタと、 前記第１のトランジスタの他方電極と前記第２の電源電
位のラインとの間に接続され、前記第２および第４のフ
リップフロップがともにセットされたことに応じて導通
する第１の接続手段と、 前記第３のトランジスタの他方電極と前記第２の電源電
位のラインとの間に接続され、前記第２および第４のフ
リップフロップがともにセットされたことに応じて導通
する第２の接続手段とを含むことを特徴とする、位相比
較器。 - 【請求項２】 前記第１のトランジスタの他方電極と前
記第３のトランジスタの他方電極とが互いに接続されて
いることを特徴とする、請求項１に記載の位相比較器。 - 【請求項３】 前記第１の接続手段は、 その一方電極が前記第１のトランジスタの他方電極に接
続され、前記第４のフリップフロップがセットされたこ
とに応じて導通する前記第１の導電形式の第９のトラン
ジスタと、 前記第９のトランジスタの他方電極と前記第２の電源電
位のラインとの間に接続され、前記第２のフリップフロ
ップがセットされたことに応じて導通する前記第１の導
電形式の第１０のトランジスタとを含み、 前記第２の接続手段は、 その一方電極が前記第３のトランジスタの他方電極に接
続され、前記第２のフリップフロップがセットされたこ
とに応じて導通する前記第１の導電形式の第１１のトラ
ンジスタと、 前記第１１のトランジスタの他方電極と前記第２の電源
電位のラインとの間に接続され、前記第４のフリップフ
ロップがセットされたことに応じて導通する前記第１の
導電形式の第１２のトランジスタとを含むことを特徴と
する、請求項１または請求項２に記載の位相比較器。 - 【請求項４】 第１のクロック信号と第２のクロック信
号とを比較し、第１のクロック信号の位相が進んでいる
ことに応じて第１の制御信号を出力し、第２のクロック
信号の位相が進んでいることに応じて第２の制御信号を
出力する位相比較器であって、 前記第１のクロック信号によってセットされ、リセット
信号が第１の電源電位から第２の電源電位に変化された
ことに応じてリセットされる第１のフリップフロップ
と、前記第１のフリップフロップの出力信号によってセ
ットされ、前記リセット信号が前記第１の電源電位から
前記第２の電源電位に変化されたことに応じてリセット
される第２のフリップフロップとを含み、前記第１のク
ロック信号が第１の電位から第２の電位に変化してから
前記リセット信号が前記第１の電源電位から前記第２の
電源電位に変化されるまでの間に前記第１の制御信号を
出力する第１の信号発生手段、 前記第２のクロック信号によってセットされ、前記リセ
ット信号が前記第１の電源電位から前記第２の電源電位
に変化されたことに応じてリセットされる第３のフリッ
プフロップと、前記第３のフリップフロップの出力信号
によってセットされ、前記リセット信号が前記第１の電
源電位から前記第２の電源電位に変化されたことに応じ
てリセットされる第４のフリップフロップとを含み、前
記第２のクロック信号が前記第１の電位から前記第２の
電位に変化してから前記リセット信号が前記第１の電源
電位から前記第２の電源電位に変化されるまでの間に前
記第２の制御信号を出力する第２の信号発生手段、およ
び前記第１、第２、第３および第４のフリップフロップ
がともにセットされたことに応じて前記リセット信号を
前記第１の電源電位から前記第２の電源電位に変化させ
るリセット信号発生手段を備え、 前記リセット信号発生手段は、 前記リセット信号を出力するための出力ノードと、 所定のノードが前記第２の電源電位にされたことに応じ
て前記第１の電源電位を前記出力ノードに与え、前記所
定のノードが前記第１の電源電位にされたことに応じて
前記第２の電源電位を前記出力ノードに与えるインバー
タと、 その一方電極が前記所定のノードに接続された第１の導
電形式の第１のトランジスタと、前記第１の電源 電位のラインと前記第１のトランジスタ
の他方電極との間に接続された前記第１の導電形式の第
２のトランジスタと、 その一方電極が前記所定のノードに接続された前記第１
の導電形式の第３のトランジスタと、 前記第１の電源電位のラインと前記第３のトランジスタ
の他方電極との間に接続された前記第１の導電形式の第
４のトランジスタと、前記第２の電源 電位のラインと前記所定のノードとの間
に接続された第２の導電形式の第５のトランジスタと、 前記第５のトランジスタに並列接続された前記第２の導
電形式の第６のトランジスタと、 前記第１および第２のフリップフロップのうちの少なく
とも１つのフリップフロップがリセットされたことに応
じて前記第５のトランジスタを導通させ、前記第１およ
び第２のフリップフロップがともにセットされたことに
応じて前記第１および第４のトランジスタを導通させる
第１の論理回路と、 前記第３および第４のフリップフロップのうちの少なく
とも１つのフリップフロップがリセットされたことに応
じて前記第６のトランジスタを導通させ、前記第３およ
び第４のフリップフロップがともにセットされたことに
応じて前記第２および第３のトランジスタを導通させる
第２の論理回路とを含むことを特徴とする、位相比較
器。 - 【請求項５】 第１のクロック信号と第２のクロック信
号とを比較し、第１のクロック信号の位相が進んでいる
ことに応じて第１の制御信号を出力し、第２のクロック
信号の位相が進んでいることに応じて第２の制御信号を
出力する位相比較器であって、 前記第１のクロック信号によってセットされ、リセット
信号が第１の電源電位から第２の電源電位に変化された
ことに応じてリセットされる第１のフリップフロップ
と、前記第１のフリップフロップの出力信号によってセ
ットされ、前記リセット信号が前記第１の電源電位から
前記第２の電源電位に変化されたことに応じてリセット
される第２のフリップフロップとを含み、前記第１のク
ロック信号が第１の電位から第２の電位に変化してから
前記リセット信号が前記第１の電源電位から前記第２の
電源電位に変化されるまでの間に前記第１の制御信号を
出力する第１の信号発生手段、 前記第２のクロック信号によってセットされ、前記リセ
ット信号が前記第１の電源電位から前記第２の電源電位
に変化されたことに応じてリセットされる第３のフリッ
プフロップと、前記第３のフリップフロップの出力信号
によってセットされ、前記リセット信号が前記第１の電
源電位から前記第２の電源電位に変化されたことに応じ
てリセットされる第４のフリップフロップとを含み、前
記第２のクロック信号が前記第１の電位から前記第２の
電位に変化してから前記リセット信号が前記第１の電源
電位から前記第２の電源電位に変化されるまでの間に前
記第２の制御信号を出力する第２の信号発生手段、およ
び前記第１、第２、第３および第４のフリップフロップ
がともにセットされたことに応じて前記リセット信号を
前記第１の電源電位から前記第２の電源電位に変化させ
るリセット信号発生手段を備え、 前記リセット信号発生手段は、 前記リセット信号を出力するための出力ノードと、 その一方電極が所定のノードに接続され、前記第１のフ
リップフロップがセットされたことに応じて導通する第
１の導電形式の第１のトランジスタと、前記第２の電源 電位のラインと前記第１のトランジスタ
の他方電極との間に接続され、前記第３のフリップフロ
ップがセットされたことに応じて導通する前記第１の導
電形式の第２のトランジスタと、 その一方電極が前記所定のノードに接続され、前記第３
のフリップフロップがセットされたことに応じて導通す
る前記第１の導電形式の第３のトランジスタと、 前記第２の電源電位のラインと前記第３のトランジスタ
の他方電極との間に接続され、前記第１のフリップフロ
ップがセットされたことに応じて導通する前記第１の導
電形式の第４のトランジスタと、前記第１の電源 電位のラインと前記所定のノードとの間
に接続され、前記第１のフリップフロップがリセットさ
れたことに応じて導通する第２の導電形式の第５のトラ
ンジスタと、 前記第５のトランジスタに並列接続され、前記第３のフ
リップフロップがリセットされたことに応じて導通する
前記第２の導電形式の第６のトランジスタと、 前記第２および第４のフリップフロップがともにセット
されたことに応じて、前記所定のノードの信号を前記出
力ノードに与えるゲート回路とを含むことを特徴とす
る、位相比較器。 - 【請求項６】 第１のクロック信号と第２のクロック信
号とを比較し、第１のクロック信号の位相が進んでいる
ことに応じて第１の制御信号を出力し、第２のクロック
信号の位相が進んでいることに応じて第２の制御信号を
出力する位相比較器であって、 前記第１のクロック信号が第１の電位から第２の電位に
変化してからリセット信号が入力されるまでの間に前記
第１の制御信号を出力する第１の信号発生手段、 前記第２のクロック信号が前記第１の電位から前記第２
の電位に変化してから前記リセット信号が入力されるま
での間に前記第２の制御信号を出力する第２の信号発生
手段、および 前記第１の信号発生手段から前記第１の制
御信号が出力されたことに応じて導通する第１および第
２のトランジスタと、前記第２の信号発生手段から前記
第２ の制御信号が出力されたことに応じて導通する第３
および第４のトランジスタとを含み、前記第１〜第４の
トランジスタが導通したことに応じて前記リセット信号
を出力するリセット信号発生手段を備え、 前記第１および第３のトランジスタは、共通ノードと前
記リセット信号を与えるための電位をもつ電位ノードと
の間に、前記第１および第３のトランジスタの順に直列
接続され、 前記第４および第２のトランジスタは、前記共通ノード
と前記電位ノードとの間に、前記第４および第２のトラ
ンジスタの順に直列接続され、 前記第１および第３のトランジスタと前記第４および第
２のトランジスタとは、前記共通ノードと前記電位ノー
ドとの間に並列接続されていることを特徴とする、位相
比較器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24931094A JP3424990B2 (ja) | 1994-10-14 | 1994-10-14 | 位相比較器 |
| TW083110095A TW251397B (en) | 1994-10-14 | 1994-11-02 | Phase comparator |
| DE19524360A DE19524360C1 (de) | 1994-10-14 | 1995-07-04 | Phasenkomparator |
| KR1019950034906A KR100254824B1 (ko) | 1994-10-14 | 1995-10-11 | 위상 비교기 |
| US08/939,124 US5783950A (en) | 1994-10-14 | 1997-09-26 | Phase comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24931094A JP3424990B2 (ja) | 1994-10-14 | 1994-10-14 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116253A JPH08116253A (ja) | 1996-05-07 |
| JP3424990B2 true JP3424990B2 (ja) | 2003-07-07 |
Family
ID=17191092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24931094A Expired - Lifetime JP3424990B2 (ja) | 1994-10-14 | 1994-10-14 | 位相比較器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5783950A (ja) |
| JP (1) | JP3424990B2 (ja) |
| KR (1) | KR100254824B1 (ja) |
| DE (1) | DE19524360C1 (ja) |
| TW (1) | TW251397B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390269B1 (ko) * | 2001-03-14 | 2003-07-04 | 주식회사 케이이씨 | 위상 주파수 검출기 |
| TW200727583A (en) * | 2006-01-05 | 2007-07-16 | Realtek Semiconductor Corp | Logic circuit |
| KR100719693B1 (ko) * | 2006-02-15 | 2007-05-17 | 주식회사 하이닉스반도체 | Ｐｖｔ 변화에 둔감하게 안정적으로 동작하는 ｐｌｌ 및 그동작 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3610954A (en) * | 1970-11-12 | 1971-10-05 | Motorola Inc | Phase comparator using logic gates |
| US3986041A (en) * | 1974-12-20 | 1976-10-12 | International Business Machines Corporation | CMOS digital circuits with resistive shunt feedback amplifier |
| JPH02309815A (ja) * | 1989-05-25 | 1990-12-25 | Nec Corp | 多入力ｃｍｏｓゲート回路 |
| JP2879763B2 (ja) * | 1989-06-27 | 1999-04-05 | ソニー株式会社 | Ｐｌｌのチャージポンプ回路 |
| JPH03129921A (ja) * | 1989-10-16 | 1991-06-03 | Hitachi Ltd | 半導体集積回路装置 |
| US5274277A (en) * | 1992-09-01 | 1993-12-28 | Intel Corporation | High speed "OR" circuit configuration |
| JPH06224739A (ja) * | 1993-01-25 | 1994-08-12 | Olympus Optical Co Ltd | ゲート回路 |
-
1994
- 1994-10-14 JP JP24931094A patent/JP3424990B2/ja not_active Expired - Lifetime
- 1994-11-02 TW TW083110095A patent/TW251397B/zh not_active IP Right Cessation
-
1995
- 1995-07-04 DE DE19524360A patent/DE19524360C1/de not_active Expired - Fee Related
- 1995-10-11 KR KR1019950034906A patent/KR100254824B1/ko not_active IP Right Cessation
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1997
- 1997-09-26 US US08/939,124 patent/US5783950A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5783950A (en) | 1998-07-21 |
| TW251397B (en) | 1995-07-11 |
| KR100254824B1 (ko) | 2000-05-01 |
| DE19524360C1 (de) | 1996-06-27 |
| JPH08116253A (ja) | 1996-05-07 |
| KR960016152A (ko) | 1996-05-22 |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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