JPH02309815A - 多入力ｃｍｏｓゲート回路 - Google Patents
多入力ｃｍｏｓゲート回路Info
- Publication number
- JPH02309815A JPH02309815A JP1132218A JP13221889A JPH02309815A JP H02309815 A JPH02309815 A JP H02309815A JP 1132218 A JP1132218 A JP 1132218A JP 13221889 A JP13221889 A JP 13221889A JP H02309815 A JPH02309815 A JP H02309815A
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- JP
- Japan
- Prior art keywords
- channel mos
- circuit
- output terminal
- series
- gate
- Prior art date
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- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多入力ＣＭＯＳゲート回路に関し、特に多入力
ＮＯＲ，ＮＡＮＤゲート回路に関する。
ＮＯＲ，ＮＡＮＤゲート回路に関する。
従来、この種の多入力ＮＯＲ，ＮＡＮＤゲート回路は第
３図、第４図に示すように電源端子１３と出力端子１８
間にＰチャネルＭＯＳトランジスタ１４゜１５から成る
一つの直列接続回路、又は接地端子と出力端子２６間に
ＮチャネルＭＯＳトランジスタ２４２５から成る一つの
直列接続回路を有していた。
３図、第４図に示すように電源端子１３と出力端子１８
間にＰチャネルＭＯＳトランジスタ１４゜１５から成る
一つの直列接続回路、又は接地端子と出力端子２６間に
ＮチャネルＭＯＳトランジスタ２４２５から成る一つの
直列接続回路を有していた。
図中、１１．１２．１９．２０は入力端子、１６．１７
はＮチャネルＭＯＳトランジスタ、２２．２３はＰチャ
ネルＭＯＳトランジスタである。
はＮチャネルＭＯＳトランジスタ、２２．２３はＰチャ
ネルＭＯＳトランジスタである。
上述した従来の多久力ＮＯＲゲート回路或いはＮＡＮＤ
ゲート回路は＠ ｉｌＩ端子と出力端子間にＰチャネル
ＭＯ３）−ランジスタから成る一つの直列接続回路、或
いは接地端子と出力端子間にＮチャネルＭＯＳトランジ
スタから成る一つの直列接続回路のみ有しているので、
入力本数の増加に伴ない、伝搬遅延時間及び出力駆動能
力が、それぞれ一つのＰチャネルＭＯＳトランジスタ及
びＮチャネルＭＯＳトランジスタから成る基本インバー
タに対し劣化するという欠点がある。
ゲート回路は＠ ｉｌＩ端子と出力端子間にＰチャネル
ＭＯ３）−ランジスタから成る一つの直列接続回路、或
いは接地端子と出力端子間にＮチャネルＭＯＳトランジ
スタから成る一つの直列接続回路のみ有しているので、
入力本数の増加に伴ない、伝搬遅延時間及び出力駆動能
力が、それぞれ一つのＰチャネルＭＯＳトランジスタ及
びＮチャネルＭＯＳトランジスタから成る基本インバー
タに対し劣化するという欠点がある。
本発明の目的は前記課題を解決した多入力ＣＭＯＳゲー
ト回路を提供することにある。
ト回路を提供することにある。
ＣＢｌＡを解決するための手段〕
前記目的を達成するため、本発明に係る多入力ＣＭＯＳ
ゲート回路は、多入力ＣＭＯＳＮＯＲゲート回路又はＮ
ＡＮＤゲート回路において、ＮＯＲゲートの場合には、
電源端子と出力端子間のＰチャネルＭＯＳトランジスタ
の直列接続回路を、入力端子数だけ電源端子と出力端子
間に並列接続し、ＮＡＮＤゲートの場合には、接地端子
と出力端子間のＮチャネルＭＯＩ−ランジスタの直列接
続回路を、入力端子数だけ接地端子と出力端子間に並列
接続し、直列接続されているＭｏ３）−ランジスタのゲ
ートは互いに異なった入力端子に接続したものである。
ゲート回路は、多入力ＣＭＯＳＮＯＲゲート回路又はＮ
ＡＮＤゲート回路において、ＮＯＲゲートの場合には、
電源端子と出力端子間のＰチャネルＭＯＳトランジスタ
の直列接続回路を、入力端子数だけ電源端子と出力端子
間に並列接続し、ＮＡＮＤゲートの場合には、接地端子
と出力端子間のＮチャネルＭＯＩ−ランジスタの直列接
続回路を、入力端子数だけ接地端子と出力端子間に並列
接続し、直列接続されているＭｏ３）−ランジスタのゲ
ートは互いに異なった入力端子に接続したものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例に係る２人力ＮＯＲ回路を示
す回路図である。
す回路図である。
図において、ＰチャネルＭＯＳトランジスタ４と５から
成る直列接続回路とＰチャネルＭＯ３）−ランジスタロ
と５から成る直列接続回路は電源端子３と出力端子１０
に並列接続されており、直列接続されたＰチャネルＭＯ
Ｓトランジスタ４と５及び６と７はそれぞれ異なった入
力端子１と２に接続されている。８，９はＮチャネルＭ
ＯＳトランジスタである。
成る直列接続回路とＰチャネルＭＯ３）−ランジスタロ
と５から成る直列接続回路は電源端子３と出力端子１０
に並列接続されており、直列接続されたＰチャネルＭＯ
Ｓトランジスタ４と５及び６と７はそれぞれ異なった入
力端子１と２に接続されている。８，９はＮチャネルＭ
ＯＳトランジスタである。
ここで、入力端子１が低レベルで、入力端子２が高レベ
ルから低レベルに変化する場合、ＰチャネルＭＯＳトラ
ンジスタ４．７は導通状態のままで、ＰチャネルＭＯＳ
トランジスタ５，６が非導通状態から導通状態となる。
ルから低レベルに変化する場合、ＰチャネルＭＯＳトラ
ンジスタ４．７は導通状態のままで、ＰチャネルＭＯＳ
トランジスタ５，６が非導通状態から導通状態となる。
このとき、ＰチャネルＭＯＳトランジスタ４゜５．６．
７を一つのＰチャネルＭＯＳトランジスタと見なしたと
きのゲート長対ゲート幅比はＰチャネルＭＯＳトランジ
スタ４，５，６．７が同じ大きさのトランジスタであれ
ば、Ｐチャネルトランジスタ４，５．６又は７単一のゲ
ート長対ゲート幅比と同じである。又、入力端子１が低
レベルで入力端子２が低レベルから高レベルへ変化する
場合、Ｎチャネルトランジスタ８は非導通状態のままで
、ＮチャネルＭＯＳトランジスタ９が非導通状態から導
通状態となるため、ＮチャネルＭＯＳトランジスタ８，
９を一つのＮチャネルＭＯＳトランジスタと見なしたと
きのゲート長対ゲート幅比は、必ず一つのＮチャネルＭ
ｏＳトランジスタしか導通状態とならないため、Ｎチャ
ネルＭＯＳトランジスタ８と９が同じ大きさのトランジ
スタであれば、ＮチャネルＭＯＳトランジスタ８又は７
単一のゲート長対ゲート幅比と同じである。
７を一つのＰチャネルＭＯＳトランジスタと見なしたと
きのゲート長対ゲート幅比はＰチャネルＭＯＳトランジ
スタ４，５，６．７が同じ大きさのトランジスタであれ
ば、Ｐチャネルトランジスタ４，５．６又は７単一のゲ
ート長対ゲート幅比と同じである。又、入力端子１が低
レベルで入力端子２が低レベルから高レベルへ変化する
場合、Ｎチャネルトランジスタ８は非導通状態のままで
、ＮチャネルＭＯＳトランジスタ９が非導通状態から導
通状態となるため、ＮチャネルＭＯＳトランジスタ８，
９を一つのＮチャネルＭＯＳトランジスタと見なしたと
きのゲート長対ゲート幅比は、必ず一つのＮチャネルＭ
ｏＳトランジスタしか導通状態とならないため、Ｎチャ
ネルＭＯＳトランジスタ８と９が同じ大きさのトランジ
スタであれば、ＮチャネルＭＯＳトランジスタ８又は７
単一のゲート長対ゲート幅比と同じである。
すなわち、この回路のＰチャネルＭＯＳトランジスタか
ら成る回路のゲート長対ゲート幅比とＮチャネルＭＯＳ
トランジスタから成る回路のゲート長対ゲート幅比は、
それぞれ一つのＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタから成る基本インバータ回路の
ＰチャネルＭＯＳトランジスタのゲート長対ゲート幅比
と、ＮチャネルＭＯＳトランジスタのゲート長対ゲート
幅比と同じである。
ら成る回路のゲート長対ゲート幅比とＮチャネルＭＯＳ
トランジスタから成る回路のゲート長対ゲート幅比は、
それぞれ一つのＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタから成る基本インバータ回路の
ＰチャネルＭＯＳトランジスタのゲート長対ゲート幅比
と、ＮチャネルＭＯＳトランジスタのゲート長対ゲート
幅比と同じである。
実施例は２人力ＮＯＲゲート回路を対象とじたが、２人
力以上のＮＯＲゲート回路でも同様である。またＮＡＮ
Ｄゲート回路の場合には、第２図に示すように接地端子
と出力端子２６間のＮチャネルＭＯＳトランジスタ２４
．２５．２７．２８の直列接続回路を入力端子数だけ接
地端子と出力端子間に並列接続し、直列接続されている
ＭＯＳトランジスタ２４．２５．２７．２８のゲートは
互いに異なった入力端子１９．２０に接続させる。
力以上のＮＯＲゲート回路でも同様である。またＮＡＮ
Ｄゲート回路の場合には、第２図に示すように接地端子
と出力端子２６間のＮチャネルＭＯＳトランジスタ２４
．２５．２７．２８の直列接続回路を入力端子数だけ接
地端子と出力端子間に並列接続し、直列接続されている
ＭＯＳトランジスタ２４．２５．２７．２８のゲートは
互いに異なった入力端子１９．２０に接続させる。
以上説明したように本発明は、ＮＯＲゲートの場合には
、電源端子と出力端子間のＰチャネルＭＯＳトランジス
タの直列接続回路を、入力端子数だけ電源端子と出力端
子間に並列接続し、ＮＡＮＤゲートの場合には、接地端
子と出力端子間のＮチャネルＭＯＳトランジスタの直列
接続回路を、入力端子数だけ接地端子と出力端子間に並
列接続し、直列接続されているＭＯＳトランジスタのゲ
ートは互いに異なった入力端子に接続することにより、
多大力ＮＯＲゲート回路又はＮＡＮＤゲート回路のＰチ
ャネルＭＯＳトランジスタ回路及びＮチャネルＭＯＳト
ランジスタ回路をそれぞれ一つのＭＯＳトランジスタと
見なしなときのゲート長対ゲート幅比を各々一つのＰチ
ャネルＭｏＳトランジスタ及びＮチャネルＭＯＳトラン
ジスタから成る基本インバータのゲート長対ゲート幅比
と同一にでき、基本インバータ回路と同様の伝ｍ遅延時
間と負荷駆動能力をもつ多入力ＮＯＲゲート回路又はＮ
ＡＮＤゲート回路を構成できる効果がある。
、電源端子と出力端子間のＰチャネルＭＯＳトランジス
タの直列接続回路を、入力端子数だけ電源端子と出力端
子間に並列接続し、ＮＡＮＤゲートの場合には、接地端
子と出力端子間のＮチャネルＭＯＳトランジスタの直列
接続回路を、入力端子数だけ接地端子と出力端子間に並
列接続し、直列接続されているＭＯＳトランジスタのゲ
ートは互いに異なった入力端子に接続することにより、
多大力ＮＯＲゲート回路又はＮＡＮＤゲート回路のＰチ
ャネルＭＯＳトランジスタ回路及びＮチャネルＭＯＳト
ランジスタ回路をそれぞれ一つのＭＯＳトランジスタと
見なしなときのゲート長対ゲート幅比を各々一つのＰチ
ャネルＭｏＳトランジスタ及びＮチャネルＭＯＳトラン
ジスタから成る基本インバータのゲート長対ゲート幅比
と同一にでき、基本インバータ回路と同様の伝ｍ遅延時
間と負荷駆動能力をもつ多入力ＮＯＲゲート回路又はＮ
ＡＮＤゲート回路を構成できる効果がある。
第１図は本発明を２人力ＮＯＲゲート回路に適用した回
路図、第２図は本発明を２人力ＮＡＮＤゲート回路に適
用した回路図、第３図は従来の２人力ＮＯＲゲート回路
を示す回路図、第４図は従来の２人力ＮＡＮＤゲート回
路を示す回路図である。 １ 、２．１１．１２．１９．２０・・・入力端子３、
１３．２１・・・電源端子 ４、５．６．７．１４．１５．２２．２３・・・Ｐチャ
ネルＭＯＳトランジスタ ８、 ９，１６，１７，２４，２５，２７．２８・・・
ＮチャネルＭＯＳトランジスタ １０、１８．２６・・・出力端子 特許出願人 日本電気株式会社 日本電気エンジニアリング株式会社 第１図 第２図 第４図
路図、第２図は本発明を２人力ＮＡＮＤゲート回路に適
用した回路図、第３図は従来の２人力ＮＯＲゲート回路
を示す回路図、第４図は従来の２人力ＮＡＮＤゲート回
路を示す回路図である。 １ 、２．１１．１２．１９．２０・・・入力端子３、
１３．２１・・・電源端子 ４、５．６．７．１４．１５．２２．２３・・・Ｐチャ
ネルＭＯＳトランジスタ ８、 ９，１６，１７，２４，２５，２７．２８・・・
ＮチャネルＭＯＳトランジスタ １０、１８．２６・・・出力端子 特許出願人 日本電気株式会社 日本電気エンジニアリング株式会社 第１図 第２図 第４図
Claims (1)
- （１）多入力ＣＭＯＳＮＯＲゲート回路又はＮＡＮＤゲ
ート回路において、ＮＯＲゲートの場合には、電源端子
と出力端子間のＰチャネルＭＯＳトランジスタの直列接
続回路を、入力端子数だけ電源端子と出力端子間に並列
接続し、ＮＡＮＤゲートの場合には、接地端子と出力端
子間のＮチャネルＭＯＳトランジスタの直列接続回路を
、入力端子数だけ接地端子と出力端子間に並列接続し、
直列接続されているＭＯＳトランジスタのゲートは互い
に異なった入力端子に接続したことを特徴とする多入力
ＣＭＯＳゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132218A JPH02309815A (ja) | 1989-05-25 | 1989-05-25 | 多入力ｃｍｏｓゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132218A JPH02309815A (ja) | 1989-05-25 | 1989-05-25 | 多入力ｃｍｏｓゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309815A true JPH02309815A (ja) | 1990-12-25 |
Family
ID=15076150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132218A Pending JPH02309815A (ja) | 1989-05-25 | 1989-05-25 | 多入力ｃｍｏｓゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347178A (en) * | 1992-01-23 | 1994-09-13 | Mitsubishi Denki Kaisha Kitaitami Seisakusho | CMOS semiconductor logic circuit with multiple input gates |
| US5783950A (en) * | 1994-10-14 | 1998-07-21 | Mitsubishi Denki Kabushiki Kaisha | Phase comparator |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196728A (ja) * | 1982-05-12 | 1983-11-16 | Toshiba Corp | 論理回路 |
| JPS5923924A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | 論理回路 |
| JPS59127424A (ja) * | 1983-01-12 | 1984-07-23 | Nec Corp | 半導体装置 |
-
1989
- 1989-05-25 JP JP1132218A patent/JPH02309815A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196728A (ja) * | 1982-05-12 | 1983-11-16 | Toshiba Corp | 論理回路 |
| JPS5923924A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | 論理回路 |
| JPS59127424A (ja) * | 1983-01-12 | 1984-07-23 | Nec Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347178A (en) * | 1992-01-23 | 1994-09-13 | Mitsubishi Denki Kaisha Kitaitami Seisakusho | CMOS semiconductor logic circuit with multiple input gates |
| US5783950A (en) * | 1994-10-14 | 1998-07-21 | Mitsubishi Denki Kabushiki Kaisha | Phase comparator |
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