JPS5923924A - 論理回路 - Google Patents
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- JPS5923924A JPS5923924A JP57133541A JP13354182A JPS5923924A JP S5923924 A JPS5923924 A JP S5923924A JP 57133541 A JP57133541 A JP 57133541A JP 13354182 A JP13354182 A JP 13354182A JP S5923924 A JPS5923924 A JP S5923924A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電源と信号出力点との間に２個以上のＭＯＳ
ＦＥＴを直列接続した構造を持つ論理回路に関する。
ＦＥＴを直列接続した構造を持つ論理回路に関する。
第１図（ａ） ｌ （ｂ）は２人力のＮＡＮＤ ｆ−）
およびＮＯＲダートのシンがルを示す図であり、この両
ｆｆ−）を０ＭＯ８）ランＸ）、３夕で実現する場合、
従来では第２図（ａ） 、 （ｂ）の回路に示すように
構成されている。すなわち、従来のＮＡＮＤｆ−トは第
２図（ａ）に示すように、正極性の電源電圧■Ｉ）Ｄ印
加点と出力端子１１との間に２個のＰチャネルＭＯ８Ｆ
ＥＴ １２ 、１３を並列接続し、また出力端子１ノと
基準の電源電圧ｖｇｌｌ印加点との間に２個のＮチャネ
ルＭＯ８ＦＥＴ １４ 、１５を直列接続し、かつ２個
のＭＯＳＦＥＴ １２ 、１４ （２）ｅ −）に第１
の入力信号ＩＮＩを、２個のＭＯＳＦＥＴ Ｉ ３ 、
１５０ｆ−トに第２の入力信号ＩＮ２をそれぞれ供給す
ることによって構成されている。また従来のＮＯＲゲー
トは第２図（ｂ）に示すように、上記ＮＡＮＤ ダート
の場合とは反対に、ｖＤＤ印加点と出力端子２１との間
に２個のＰチャネルＭＯ８ＦＥＴ ２２ 、２３を直列
接続し、また出力端子２１とｖｓｓ印加点との間に２個
のＮチャネルＭＯ８ＦｇＴ ２４ 、２５を並列接続し
、かつ２個のＭＯＳＦＥＴ ２２ 、２４のｒ−トに第
１の入力信号ＩＮＩを、２個のＭＯ８ＦＥＴ２３．２５
のｆ−）に第２の入力信号ＩＮ２をそれぞれ供給するこ
とによって構成されている。
およびＮＯＲダートのシンがルを示す図であり、この両
ｆｆ−）を０ＭＯ８）ランＸ）、３夕で実現する場合、
従来では第２図（ａ） 、 （ｂ）の回路に示すように
構成されている。すなわち、従来のＮＡＮＤｆ−トは第
２図（ａ）に示すように、正極性の電源電圧■Ｉ）Ｄ印
加点と出力端子１１との間に２個のＰチャネルＭＯ８Ｆ
ＥＴ １２ 、１３を並列接続し、また出力端子１ノと
基準の電源電圧ｖｇｌｌ印加点との間に２個のＮチャネ
ルＭＯ８ＦＥＴ １４ 、１５を直列接続し、かつ２個
のＭＯＳＦＥＴ １２ 、１４ （２）ｅ −）に第１
の入力信号ＩＮＩを、２個のＭＯＳＦＥＴ Ｉ ３ 、
１５０ｆ−トに第２の入力信号ＩＮ２をそれぞれ供給す
ることによって構成されている。また従来のＮＯＲゲー
トは第２図（ｂ）に示すように、上記ＮＡＮＤ ダート
の場合とは反対に、ｖＤＤ印加点と出力端子２１との間
に２個のＰチャネルＭＯ８ＦＥＴ ２２ 、２３を直列
接続し、また出力端子２１とｖｓｓ印加点との間に２個
のＮチャネルＭＯ８ＦｇＴ ２４ 、２５を並列接続し
、かつ２個のＭＯＳＦＥＴ ２２ 、２４のｒ−トに第
１の入力信号ＩＮＩを、２個のＭＯ８ＦＥＴ２３．２５
のｆ−）に第２の入力信号ＩＮ２をそれぞれ供給するこ
とによって構成されている。
ところで第１図（１１） ｐ （ｂ）に示す２人力のＮ
ＡＮＤダートあるいはＮ０Ｒｒ−トでは、いずれか一方
の入力信号として常にｖＤＤレベル（”１゛ルベルに相
当）を供給し、他方に″１″レベルあるいは″０″レベ
ルの入力信号を供給してインバータとして使用する場合
がある。ところが、このように従来のＮＡＮＤゲートあ
るいはＮＯＲり°−トを使用する場合には次のような欠
点がある。
ＡＮＤダートあるいはＮ０Ｒｒ−トでは、いずれか一方
の入力信号として常にｖＤＤレベル（”１゛ルベルに相
当）を供給し、他方に″１″レベルあるいは″０″レベ
ルの入力信号を供給してインバータとして使用する場合
がある。ところが、このように従来のＮＡＮＤゲートあ
るいはＮＯＲり°−トを使用する場合には次のような欠
点がある。
たとえばＮＡＮＤゲートの場合、第３図（、）に示すよ
うに一方の入力信号ＩＮＩとしてｖｌ。レベルを供給し
たときと、第３図（ｂ）に示すように他方の入力信号Ｉ
Ｎ２としてｖＤＤレベルを供給したときを比較する。第
４図（ａ） 、 （ｂ）は上記第３図（ａ） 、 （ｂ
）それぞれに対応する等何回路≦図である。第４図（、
）の場合、前記第２図（、）におけるＰチャネルＭＯ８
ＦＥＴ １２が常に非導通およびＮチャネルＭＯ８ＦＥ
Ｔ １４が常に導通するため、この回路はＰチャネルＭ
Ｏ８ＦＥＴ １３とＮチャネルＭＯ８ＦＥＴ １５から
なり信号ＩＮ２を入力とするＣＭＯＳインバータとみな
すことができる。そして出力端子１１とＭＯＳＦＥＴ
１５との間にはＭＯＳＦＥＴ １４の導通抵抗に相当す
る抵抗３ノが挿入され、かつ出力端子ＩＩには寄生的な
容量３２が、また上記抵抗３１とＭＯＳＦＥＴ １５と
の接続点にも一寄生的な容量３３がそれぞれ接続されて
いる。一方、第４図（ｂ）の場合には、第２図（、）に
おけるＰチャネルＭＯ８ＦＥＴ １３が常に非導通およ
びＮチャネルＭＯ８ＦＥＴ １５が常に導通するため、
この回路はＰチャネルＭＯ８ＦＥＴ １２とＮチャネル
ＭＯ８ＦＥＴ １４からな多信号ＩＮＩを入力とするＣ
ＭＯＳイン・々−タとみなすことができる。そしてＭＯ
ＳＦＥＴ １４とｖｓｓ印加点との間にはＭＯＳＦＥＴ
Ｉ ５の導通抵抗に相当する抵抗３４が挿入され、か
つ出力端子１１には寄生的な容量３５が、またＭＯＳＦ
ＥＴ １４と上記抵抗３４との接続点にも寄生的な容量
３６がそれぞれ接続されている。
うに一方の入力信号ＩＮＩとしてｖｌ。レベルを供給し
たときと、第３図（ｂ）に示すように他方の入力信号Ｉ
Ｎ２としてｖＤＤレベルを供給したときを比較する。第
４図（ａ） 、 （ｂ）は上記第３図（ａ） 、 （ｂ
）それぞれに対応する等何回路≦図である。第４図（、
）の場合、前記第２図（、）におけるＰチャネルＭＯ８
ＦＥＴ １２が常に非導通およびＮチャネルＭＯ８ＦＥ
Ｔ １４が常に導通するため、この回路はＰチャネルＭ
Ｏ８ＦＥＴ １３とＮチャネルＭＯ８ＦＥＴ １５から
なり信号ＩＮ２を入力とするＣＭＯＳインバータとみな
すことができる。そして出力端子１１とＭＯＳＦＥＴ
１５との間にはＭＯＳＦＥＴ １４の導通抵抗に相当す
る抵抗３ノが挿入され、かつ出力端子ＩＩには寄生的な
容量３２が、また上記抵抗３１とＭＯＳＦＥＴ １５と
の接続点にも一寄生的な容量３３がそれぞれ接続されて
いる。一方、第４図（ｂ）の場合には、第２図（、）に
おけるＰチャネルＭＯ８ＦＥＴ １３が常に非導通およ
びＮチャネルＭＯ８ＦＥＴ １５が常に導通するため、
この回路はＰチャネルＭＯ８ＦＥＴ １２とＮチャネル
ＭＯ８ＦＥＴ １４からな多信号ＩＮＩを入力とするＣ
ＭＯＳイン・々−タとみなすことができる。そしてＭＯ
ＳＦＥＴ １４とｖｓｓ印加点との間にはＭＯＳＦＥＴ
Ｉ ５の導通抵抗に相当する抵抗３４が挿入され、か
つ出力端子１１には寄生的な容量３５が、またＭＯＳＦ
ＥＴ １４と上記抵抗３４との接続点にも寄生的な容量
３６がそれぞれ接続されている。
ここで第３図（ａ） ｔ （ｂ）の回路を同一基板上に
かつ対応するＦＥＴを同一寸法で形成する場合、抵抗３
１と３４の値、容量３２と３５の値および容量３３と３
６の値はそれぞれ等しいものとなる。いま第４図（ａ）
ｔ （ｂ）の等価回路を比較する。
かつ対応するＦＥＴを同一寸法で形成する場合、抵抗３
１と３４の値、容量３２と３５の値および容量３３と３
６の値はそれぞれ等しいものとなる。いま第４図（ａ）
ｔ （ｂ）の等価回路を比較する。
出力端一７−ＩＪを″１゛ルベルに設定するような条件
のとき、第４図（、）のものではＭＯＳＦＥＴ １３を
介して、出力端子１ノに接続された容量３２を充電する
他に抵抗３１とＭＯＳＦＥＴ １５との接続点に接続さ
れた容量３３も充電する必要がある。これに対して第４
図（ｂ）のものではＭＯＳＦＥＴ Ｊ ２を介して、出
力端子１１に接続された容量３５を充電するのみでよい
。このため第４図（、）のものは第４図（ｂ）のものに
比較しより大きな容量を充電しなければならないので、
出力端子１１を″′１″レベルに設定する場合のスイッ
チング速度が遅くなってしまう。すなわち、従来回路で
は、インバータとして使用する場合、どちらの入力信号
を″１″レベルに設定するかによってスイッチング速度
が異なってしまうという、スイッチング速度の入力端子
依存性の欠点がある。
のとき、第４図（、）のものではＭＯＳＦＥＴ １３を
介して、出力端子１ノに接続された容量３２を充電する
他に抵抗３１とＭＯＳＦＥＴ １５との接続点に接続さ
れた容量３３も充電する必要がある。これに対して第４
図（ｂ）のものではＭＯＳＦＥＴ Ｊ ２を介して、出
力端子１１に接続された容量３５を充電するのみでよい
。このため第４図（、）のものは第４図（ｂ）のものに
比較しより大きな容量を充電しなければならないので、
出力端子１１を″′１″レベルに設定する場合のスイッ
チング速度が遅くなってしまう。すなわち、従来回路で
は、インバータとして使用する場合、どちらの入力信号
を″１″レベルに設定するかによってスイッチング速度
が異なってしまうという、スイッチング速度の入力端子
依存性の欠点がある。
また第４図（Ｒ） 、 （ｂ）の等価回路を比較した場
合、ＭＯＳＦＥＴ Ｉ ４ 、１５それぞれの電流駆動
能力が単独で２ＫＮあるとする。そして第４図（ｂ）の
場合、ＭＯＳＦＥＴ １４と抵抗３４との接続点のレベ
ルは、ＭＯＳＦＥＴ １４が導通している時１１はＶ８
８となるため、第４図（ｂ）の回路に組込まれたＭＯＳ
ＦＥＴ ｌ ４の電流駆動能力はほぼ２ＫＮに近い値と
なる。ところが第４図（、）の場合、ＭＯＳＦＥＴ １
５がｖ８Ｉｌ側にありかつ抵抗３１がｖＤＤ側にあるた
め、この回路に組込まれたＭＯＳＦＥＴ １５の電流駆
動能力は抵抗３１の存在によシ単独の場合よシも低下し
てたとえは１．５ ＫＮになる。このため、第４図゛（
ａ）のものでは第４図（ｂ）のものに比較して回路閾値
電圧■ｔｈｅが大きくなシ、この結果、第４図（ａ）
ｌ （ｂ）のものでは互いにノイズマージンが異なって
しまう。すなわち、ノイズマージンの入力端子依存性と
いう欠点がある。
合、ＭＯＳＦＥＴ Ｉ ４ 、１５それぞれの電流駆動
能力が単独で２ＫＮあるとする。そして第４図（ｂ）の
場合、ＭＯＳＦＥＴ １４と抵抗３４との接続点のレベ
ルは、ＭＯＳＦＥＴ １４が導通している時１１はＶ８
８となるため、第４図（ｂ）の回路に組込まれたＭＯＳ
ＦＥＴ ｌ ４の電流駆動能力はほぼ２ＫＮに近い値と
なる。ところが第４図（、）の場合、ＭＯＳＦＥＴ １
５がｖ８Ｉｌ側にありかつ抵抗３１がｖＤＤ側にあるた
め、この回路に組込まれたＭＯＳＦＥＴ １５の電流駆
動能力は抵抗３１の存在によシ単独の場合よシも低下し
てたとえは１．５ ＫＮになる。このため、第４図゛（
ａ）のものでは第４図（ｂ）のものに比較して回路閾値
電圧■ｔｈｅが大きくなシ、この結果、第４図（ａ）
ｌ （ｂ）のものでは互いにノイズマージンが異なって
しまう。すなわち、ノイズマージンの入力端子依存性と
いう欠点がある。
またＮＡＮＤ ｆ−トと同様に従来のＮ０Ｒｒ−トでも
、どちらの入力信号を″１°ルベルに設定するかによっ
てスイッチング速度やノイズマージンが異なってしまう
。さらＫこのことは２人力の場合げかシではなく３人力
以上のものについても同様である。
、どちらの入力信号を″１°ルベルに設定するかによっ
てスイッチング速度やノイズマージンが異なってしまう
。さらＫこのことは２人力の場合げかシではなく３人力
以上のものについても同様である。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的はスイッチング速度および回路閾値電圧
の入力端子依存性の無い論理回路を提供することにある
。
あシ、その目的はスイッチング速度および回路閾値電圧
の入力端子依存性の無い論理回路を提供することにある
。
上記目的を達成するためこの発明にあっては、２人力の
ＣＭＯ８ＮＡＮＤゲートにおいて基準の電源電圧印加点
と出力端子との間に、２個の′ＮチャネルＭＯ８ＦＥＴ
を直列接続しでなる２個の直列回路を３■列挿入し、異
なる直列回路においで対応する位置に配置されたＭＯＳ
ＦＥＴのｒ−）に互いに異なる入力信号を供給するよう
にしている。
ＣＭＯ８ＮＡＮＤゲートにおいて基準の電源電圧印加点
と出力端子との間に、２個の′ＮチャネルＭＯ８ＦＥＴ
を直列接続しでなる２個の直列回路を３■列挿入し、異
なる直列回路においで対応する位置に配置されたＭＯＳ
ＦＥＴのｒ−）に互いに異なる入力信号を供給するよう
にしている。
以下図面を参照してこの発明の詳細な説明する。第５図
はこの発明の一実施例の構成を示す回路図であシ、前記
第１図（１１）のシンデルで示めされる２人力のＮＡＮ
Ｄｆ−）にこの発明を実施した場合のものである。すな
わちこの実施例回路では、従来と同様にｖＤＤ印加点と
出方端子１ノとの間に第１の入力信号ＩＮＩをダート入
力とするＰチャネルＭＯ８ＦＥＴ １２と第２の入力信
号ＩＮ２をダート入力とするもう１個のＰチャネルＭＯ
８ＦＥＴ １３とを並列接続するとともに、出力端子１
１とｖ６８印加点との間に第１の入力信号ＩＮＩをｅ−
ト入力とするＮチャネルＭＯ８ＦＥＴ’ １４と第２の
入力信号ＩＮ２をｒ−）入力とするもう１個のＮチャネ
ルＭＯ８ＦＥＴ Ｊ ｓとを直列接続した上で、さらに
出力端子１１とｖｇＩｌ印加点−との間に第２の入力信
号ＩＮ２をダート入力とするＮチャネルＭＯ８ＦεＴ１
６と第１の入力信号ＩＮＩをｒ−ト入力とするもう１個
のＮチャネルＭＯ８ＦＥＴ １７を直列接続するように
したものである。
はこの発明の一実施例の構成を示す回路図であシ、前記
第１図（１１）のシンデルで示めされる２人力のＮＡＮ
Ｄｆ−）にこの発明を実施した場合のものである。すな
わちこの実施例回路では、従来と同様にｖＤＤ印加点と
出方端子１ノとの間に第１の入力信号ＩＮＩをダート入
力とするＰチャネルＭＯ８ＦＥＴ １２と第２の入力信
号ＩＮ２をダート入力とするもう１個のＰチャネルＭＯ
８ＦＥＴ １３とを並列接続するとともに、出力端子１
１とｖ６８印加点との間に第１の入力信号ＩＮＩをｅ−
ト入力とするＮチャネルＭＯ８ＦＥＴ’ １４と第２の
入力信号ＩＮ２をｒ−）入力とするもう１個のＮチャネ
ルＭＯ８ＦＥＴ Ｊ ｓとを直列接続した上で、さらに
出力端子１１とｖｇＩｌ印加点−との間に第２の入力信
号ＩＮ２をダート入力とするＮチャネルＭＯ８ＦεＴ１
６と第１の入力信号ＩＮＩをｒ−ト入力とするもう１個
のＮチャネルＭＯ８ＦＥＴ １７を直列接続するように
したものである。
すなわち、この実施例回路では、ｖＤＤ印加点と出力端
子１１との間に２個のＰチャネルＭＯ８ＦｇＴ １２
、１３を並列接続し、またｖｓ８印加点と出力端子１１
との間には各２個のＮチャネルＭＯ８ＦＥＴ Ｊ ４と
１５および１６と１７を直列接続してなる２個の直列回
路を並列挿入し、ＰチャネルＭＯ８ＦＥＴ １２ 、
Ｉ ３のｆ−）には入力信号ＩＮＩ 、 ＩＮ２それぞ
れを供給し、さらに上記２個の直列回路の対応する位置
に配置された２個のＮチャネルＭＯ８ＦＥＴ １４ 、
１６のうち一方のＭＯＳＦＥＴ １４のゲートには入力
信号ＩＮＩを、他方のＭＯＳＦＥＴ １６のダートには
入力信号ＩＮ２をそれぞれ供給し、上記とは異なる位置
に配置されかつ互いに対応する位置に配置された２個の
ＮチャネルＭＯ８ＦＥＴ １５ 、 Ｊ ７のうち一方
のＭＯ８ＦｇＴ１５のダートには入力信号ＩＮＺを、他
方のＭＯＳＦＥＴ １７のダートには入力信号ＩＮＩを
それぞれ供給するようにしたものである。
子１１との間に２個のＰチャネルＭＯ８ＦｇＴ １２
、１３を並列接続し、またｖｓ８印加点と出力端子１１
との間には各２個のＮチャネルＭＯ８ＦＥＴ Ｊ ４と
１５および１６と１７を直列接続してなる２個の直列回
路を並列挿入し、ＰチャネルＭＯ８ＦＥＴ １２ 、
Ｉ ３のｆ−）には入力信号ＩＮＩ 、 ＩＮ２それぞ
れを供給し、さらに上記２個の直列回路の対応する位置
に配置された２個のＮチャネルＭＯ８ＦＥＴ １４ 、
１６のうち一方のＭＯＳＦＥＴ １４のゲートには入力
信号ＩＮＩを、他方のＭＯＳＦＥＴ １６のダートには
入力信号ＩＮ２をそれぞれ供給し、上記とは異なる位置
に配置されかつ互いに対応する位置に配置された２個の
ＮチャネルＭＯ８ＦＥＴ １５ 、 Ｊ ７のうち一方
のＭＯ８ＦｇＴ１５のダートには入力信号ＩＮＺを、他
方のＭＯＳＦＥＴ １７のダートには入力信号ＩＮＩを
それぞれ供給するようにしたものである。
次に上記のような構成でなる２人力のＮＡＮＤゲートを
、前記と同様にいずれか一方の入力信号として常に“１
”レベルを供給してインバータとして使用する場合を説
明する。
、前記と同様にいずれか一方の入力信号として常に“１
”レベルを供給してインバータとして使用する場合を説
明する。
まず一方の入力信号ＩＮＩを常に″１″レベルにする場
合、ＰチャネルＭＯ８ＦＥＴ １２が常に非導通になり
、２個のＮチャネルＭＯ８ＦＥＴ １４ 、１７が猟に
嘴７通する。したがって、この場合の等価回路図は第６
図（、）の通りになる。−Ｊなわぢ、ｖＤＤ印加点と出
力端子１１との間には入力信号ｌＮ２Ｉｒ−ト入力とす
るＰチャネルＭＯ８ＦＥＴ １３が挿入され、出力端子
１１どｖｓｓ印加点との間にはＭＯＳＦＥＴ １４の導
通抵抗に相当する抵抗４１とＮチャネルＭＯ８ＦＥＴ
Ｊ ５が直列挿入され、さらに出力端子１１とＶｓｓ印
加点との間にはＮチャネルＭＯ８ＦＥＴ １６ど、ＭＯ
ＳＦＥＴ １７の導通抵抗に相当する抵抗４２が直列挿
入されている。さらに出力９１Ａ１子１１には寄生的な
容量４３が、抵抗４１とＭＯＳＦＥＴ １５の接続点に
は寄生的々容量４４が、またＭＯＳＦＥＴ Ｊ ６と抵
抗４２の接続点には寄生的な容量４５がそれぞれ接続さ
れている。
合、ＰチャネルＭＯ８ＦＥＴ １２が常に非導通になり
、２個のＮチャネルＭＯ８ＦＥＴ １４ 、１７が猟に
嘴７通する。したがって、この場合の等価回路図は第６
図（、）の通りになる。−Ｊなわぢ、ｖＤＤ印加点と出
力端子１１との間には入力信号ｌＮ２Ｉｒ−ト入力とす
るＰチャネルＭＯ８ＦＥＴ １３が挿入され、出力端子
１１どｖｓｓ印加点との間にはＭＯＳＦＥＴ １４の導
通抵抗に相当する抵抗４１とＮチャネルＭＯ８ＦＥＴ
Ｊ ５が直列挿入され、さらに出力端子１１とＶｓｓ印
加点との間にはＮチャネルＭＯ８ＦＥＴ １６ど、ＭＯ
ＳＦＥＴ １７の導通抵抗に相当する抵抗４２が直列挿
入されている。さらに出力９１Ａ１子１１には寄生的な
容量４３が、抵抗４１とＭＯＳＦＥＴ １５の接続点に
は寄生的々容量４４が、またＭＯＳＦＥＴ Ｊ ６と抵
抗４２の接続点には寄生的な容量４５がそれぞれ接続さ
れている。
上記とは反対に他方の入力信号ｌＮ２ｆ：常に″１″レ
ベルにする場合、今度はＰチャネルＭＯＳＦＥＴ１３が
常に非導通に々す、２個のＮチャネルＭＯ８ＦＥＩ ５
、１６が常に導通する。したがって、この場合の等価
回路図は第６図（ｂ）の通りになる。
ベルにする場合、今度はＰチャネルＭＯＳＦＥＴ１３が
常に非導通に々す、２個のＮチャネルＭＯ８ＦＥＩ ５
、１６が常に導通する。したがって、この場合の等価
回路図は第６図（ｂ）の通りになる。
すなわち、ＶＤＤ印加点と出力端子１１との間には入力
信号ＩＮＩをｅ−）入力とするＰチャネルＭｏｓｐｇＴ
７ ｚ ｉｎ？入され、出力端子１１とｖＩ］８印加点
との間にはＭＯＳＦＥＴ １ （と、ＭＯＳＦＥＴ １
５の導通抵抗に相当する抵抗４６が直列挿入され、さら
に出力端子１１とｖｓ８印加点との間にはＭＯＳＦＥＴ
１６の導通抵抗に相当する抵抗４７とＭＯＳＦＥＴ
１７が直列挿入されている。さらに出力端子１１には寄
生的な容量４８が、ＭＯＳＦＥＴ １４と抵抗４６の接
続点には寄生的な容量４９が、また抵抗４７とＭＯＳＦ
ＥＴ １７の接続点には寄生的な容量５０がそれぞれ接
続されているっいま第５図の実施例回路において４個の
ＮチャネルＭＯ８ＦＥＴ １４〜１７の素子寸法をそれ
ぞれ等しく設定したとすると、第６図（ａ） 、 （ｂ
）の等価回路において、抵抗４１，４２，４６．４７そ
れぞれの値、容量４３と４８の値、容量４４と５０の値
および容量４５と４９の値はそれぞれ等しいものとなる
。そこで次に第６図（ａ） ？ （ｂ）の等価回路それ
ぞれにおいて出力端子１ノを″１″レベルに設定するよ
うな条件のときを考える。
信号ＩＮＩをｅ−）入力とするＰチャネルＭｏｓｐｇＴ
７ ｚ ｉｎ？入され、出力端子１１とｖＩ］８印加点
との間にはＭＯＳＦＥＴ １ （と、ＭＯＳＦＥＴ １
５の導通抵抗に相当する抵抗４６が直列挿入され、さら
に出力端子１１とｖｓ８印加点との間にはＭＯＳＦＥＴ
１６の導通抵抗に相当する抵抗４７とＭＯＳＦＥＴ
１７が直列挿入されている。さらに出力端子１１には寄
生的な容量４８が、ＭＯＳＦＥＴ １４と抵抗４６の接
続点には寄生的な容量４９が、また抵抗４７とＭＯＳＦ
ＥＴ １７の接続点には寄生的な容量５０がそれぞれ接
続されているっいま第５図の実施例回路において４個の
ＮチャネルＭＯ８ＦＥＴ １４〜１７の素子寸法をそれ
ぞれ等しく設定したとすると、第６図（ａ） 、 （ｂ
）の等価回路において、抵抗４１，４２，４６．４７そ
れぞれの値、容量４３と４８の値、容量４４と５０の値
および容量４５と４９の値はそれぞれ等しいものとなる
。そこで次に第６図（ａ） ？ （ｂ）の等価回路それ
ぞれにおいて出力端子１ノを″１″レベルに設定するよ
うな条件のときを考える。
まず第６図（ａ）のものではＭＯＳＦＥＴ Ｉ Ｊを介
して、出力端子１１に接続されているｌ預、４３と、さ
らに抵抗４１を介してもう１個の容量４４を充↑Ｅする
必要がある。また第６図（ｂ）のものではＭＯＳＦＥＴ
１２ ヲ介シテ、出力端子１１ｒ（接続されている容
量４８ ａ、さらに抵抗４７を介してもう１個の容量５
０を充電する必要がある。このとき、４個のＭＯＳＦＥ
Ｔ １４〜１７がそれぞれ等しい寸法で形成されていれ
ば、上記容量４３と４８それぞれ、抵抗４１と４７それ
ぞれおよび容量４４と５０それぞれ唸等しいため、第６
図（、） 、 （ｂ）のものでは同じ速度で出力端子１
１を”１”レベルにスイッチングすることができる。す
なわち、スイッチング速度の入力端子依存性を無くすこ
とができる。
して、出力端子１１に接続されているｌ預、４３と、さ
らに抵抗４１を介してもう１個の容量４４を充↑Ｅする
必要がある。また第６図（ｂ）のものではＭＯＳＦＥＴ
１２ ヲ介シテ、出力端子１１ｒ（接続されている容
量４８ ａ、さらに抵抗４７を介してもう１個の容量５
０を充電する必要がある。このとき、４個のＭＯＳＦＥ
Ｔ １４〜１７がそれぞれ等しい寸法で形成されていれ
ば、上記容量４３と４８それぞれ、抵抗４１と４７それ
ぞれおよび容量４４と５０それぞれ唸等しいため、第６
図（、） 、 （ｂ）のものでは同じ速度で出力端子１
１を”１”レベルにスイッチングすることができる。す
なわち、スイッチング速度の入力端子依存性を無くすこ
とができる。
ところで第５図の実施例回路においてＮチ、Ｙネル側の
電流駆動能力を第２図（ａ）に示す従来回路のものと等
しく設定する場合、４個の各ＮチャネルＭＯ８ＦＥＴ
１４〜１７それぞれの単独の電流駆動能力は第２図（、
）中の２個の各ＮチャネルＭＯ８ＦＥＴ １４ 、１５
それぞれの単独のそれの１／２にすることができる。こ
のため第５図中の４個のＮチャネルＭＯ８）ランジスタ
１４〜１７の各素子寸法は第２図（１）中の２個のＮチ
ャネルＭＯ１３ＦＥＴ １４ 、１５のものの１７２に
することができ、これによって第６図（ａ） 、 （ｂ
）中の容Ｎ４３゜４８は第３図（ａ） ｐ （ｂ）中の
容Ｎ３２１３５よシも小さくなシ、同じく容量４４．５
０は容量３３よシも小さくなる。そこでスイッチング速
度が遅い第４図（、）の等価回路に比較して、第６図（
ａ）。
電流駆動能力を第２図（ａ）に示す従来回路のものと等
しく設定する場合、４個の各ＮチャネルＭＯ８ＦＥＴ
１４〜１７それぞれの単独の電流駆動能力は第２図（、
）中の２個の各ＮチャネルＭＯ８ＦＥＴ １４ 、１５
それぞれの単独のそれの１／２にすることができる。こ
のため第５図中の４個のＮチャネルＭＯ８）ランジスタ
１４〜１７の各素子寸法は第２図（１）中の２個のＮチ
ャネルＭＯ１３ＦＥＴ １４ 、１５のものの１７２に
することができ、これによって第６図（ａ） 、 （ｂ
）中の容Ｎ４３゜４８は第３図（ａ） ｐ （ｂ）中の
容Ｎ３２１３５よシも小さくなシ、同じく容量４４．５
０は容量３３よシも小さくなる。そこでスイッチング速
度が遅い第４図（、）の等価回路に比較して、第６図（
ａ）。
（ｂ）回路では出力端＋１１に直接にあるいは抵抗を介
して接続される容量の値を小さくすることができるため
、従来よシもスイッチング速度を早くすることができる
。
して接続される容量の値を小さくすることができるため
、従来よシもスイッチング速度を早くすることができる
。
また第６図（ａ） 、 （ｂ）の等価回路は同一の回路
構成になっていて、しかも各値が互いに等しいため、両
回路の回路閾値電圧は等しい。したがってノイズマージ
ンの入力端子依存性も無くすことができる。
構成になっていて、しかも各値が互いに等しいため、両
回路の回路閾値電圧は等しい。したがってノイズマージ
ンの入力端子依存性も無くすことができる。
第７図はこの発明の他の実施例の構成を示す回路図であ
ル、第８図のシンボル図で示すよう［３人力のＣＭＯ８
ＮＡＮＤゲートにこの発明を実施したものである。す寿
わち、この回路では、ｖＤＤ印加点と出力端子６１との
間に３個の入力信号ＩＮＩ 、 ＩＮ２ 、 ＩＮ３そ
れぞれをダート入力とする合計３個のＰチャネルＭＯ８
ＦＥＴ ６２ 、６３゜６４を並列接続する。また出力
端子６１とｖ８１１印加点との間に、第１の入力信号Ｉ
ＮＩをゲート入力とするＮチャネルＭＯ８ＦＥＴ ６５
、第２の入力信号ＩＮ２をｆ−）入力とするＮチャネ
ルＭＯＳＦＥＴ６６および第３の入力信号ＩＮ３をｆ−
）入力とするＮチャネルＭＯ８ＦＥＴ ６７をこの順に
直列接続して第１の直列回路７４を構成する。さらに出
力端子６１と■８ｓ印加点との間に、第３の入力信号Ｉ
Ｎ３をケ９−ト入力とするＮチャネルＭＯ８ＦＥＴ６８
、第１の入力信号ＩＮＩをダート入力とするＮチャネル
ＭＯ８ＦＥＴ ６９および第２の入力信号ＩＮ２をｒ−
ト入力とするＮチャネルＭＯ８ＦＥＴ ７０をこの順に
直列接続して第２の直列回路Ｌ！を構成する。またさら
に出力端子６１とｖｓ８印加点との間に、第２の入力信
号ＩＮ２’ｔダート入力とするＮチャネルＭＯ８ＦＥＴ
７１ 、第３の入力信号ＩＮ３をダート入力とするＮ
チャネルＭＯ８ＦＥＴ ７°２および第１の入力信号Ｉ
ＮＩをダート入力とするＮチャネルＭＯ８ＦＥＴ ７３
をこの順に直列接続して第３の直列回路７６を構成する
。なお、この実施例回路でも、合計９個のＮチャネルＭ
Ｏ８ＦＥＴ６５〜７３の各素子寸法は等しく設定される
。
ル、第８図のシンボル図で示すよう［３人力のＣＭＯ８
ＮＡＮＤゲートにこの発明を実施したものである。す寿
わち、この回路では、ｖＤＤ印加点と出力端子６１との
間に３個の入力信号ＩＮＩ 、 ＩＮ２ 、 ＩＮ３そ
れぞれをダート入力とする合計３個のＰチャネルＭＯ８
ＦＥＴ ６２ 、６３゜６４を並列接続する。また出力
端子６１とｖ８１１印加点との間に、第１の入力信号Ｉ
ＮＩをゲート入力とするＮチャネルＭＯ８ＦＥＴ ６５
、第２の入力信号ＩＮ２をｆ−）入力とするＮチャネ
ルＭＯＳＦＥＴ６６および第３の入力信号ＩＮ３をｆ−
）入力とするＮチャネルＭＯ８ＦＥＴ ６７をこの順に
直列接続して第１の直列回路７４を構成する。さらに出
力端子６１と■８ｓ印加点との間に、第３の入力信号Ｉ
Ｎ３をケ９−ト入力とするＮチャネルＭＯ８ＦＥＴ６８
、第１の入力信号ＩＮＩをダート入力とするＮチャネル
ＭＯ８ＦＥＴ ６９および第２の入力信号ＩＮ２をｒ−
ト入力とするＮチャネルＭＯ８ＦＥＴ ７０をこの順に
直列接続して第２の直列回路Ｌ！を構成する。またさら
に出力端子６１とｖｓ８印加点との間に、第２の入力信
号ＩＮ２’ｔダート入力とするＮチャネルＭＯ８ＦＥＴ
７１ 、第３の入力信号ＩＮ３をダート入力とするＮ
チャネルＭＯ８ＦＥＴ ７°２および第１の入力信号Ｉ
ＮＩをダート入力とするＮチャネルＭＯ８ＦＥＴ ７３
をこの順に直列接続して第３の直列回路７６を構成する
。なお、この実施例回路でも、合計９個のＮチャネルＭ
Ｏ８ＦＥＴ６５〜７３の各素子寸法は等しく設定される
。
このような構成でなる３人カーのＮＡＮＤダートのいず
れか２つの入力信号として常に″１″レベルを供給して
、インバータとして使用する場合を説明する。３人力の
ＮＡＮＤｆ−）をインバータとして使用するには、第９
図（、）に示すように入カイβ号ＩＮＩ 、 ｆＮ２を
常に″１″レベルにする場合と、第９図（ｂ）に示すよ
うに入力信号ＩＮ２．ＩＮ３を常に１”レベルにする場
合と、第９図（Ｃ）に示すように入力信号ＩＮＩ、ＩＮ
３を常に”１”レベルにする場合の３つの場合がある。
れか２つの入力信号として常に″１″レベルを供給して
、インバータとして使用する場合を説明する。３人力の
ＮＡＮＤｆ−）をインバータとして使用するには、第９
図（、）に示すように入カイβ号ＩＮＩ 、 ｆＮ２を
常に″１″レベルにする場合と、第９図（ｂ）に示すよ
うに入力信号ＩＮ２．ＩＮ３を常に１”レベルにする場
合と、第９図（Ｃ）に示すように入力信号ＩＮＩ、ＩＮ
３を常に”１”レベルにする場合の３つの場合がある。
第１０図（、） 、 （ｂ） 、 （、）は第９図（ａ
） 、 （ｂ） ？ （ｅ）それぞれに対応した等価回
路図である。またこの第１０図（ａ） 、 （ｂ） ９
（ｅ）において、抵抗８１〜８９は各ＭＯ８ＦＥＴ
６５〜７３の導通抵抗に相当する抵抗である。さらに図
示しないが前記の同様に出力端子６１およびＮチャネル
ＭＯ８ＦｇＴと抵抗との各接続点にはそれぞれ寄生的な
容量が接続されている。この第１０図（ａ） Ｆ （ｂ
） ｔ （ｅ）の回路では前記した理由によシ、各出力
端子６１に付随している容１の値が等しいため、同じ速
度で出力端子６１を”１”レベルにスイッチングするこ
とができる。
） 、 （ｂ） ？ （ｅ）それぞれに対応した等価回
路図である。またこの第１０図（ａ） 、 （ｂ） ９
（ｅ）において、抵抗８１〜８９は各ＭＯ８ＦＥＴ
６５〜７３の導通抵抗に相当する抵抗である。さらに図
示しないが前記の同様に出力端子６１およびＮチャネル
ＭＯ８ＦｇＴと抵抗との各接続点にはそれぞれ寄生的な
容量が接続されている。この第１０図（ａ） Ｆ （ｂ
） ｔ （ｅ）の回路では前記した理由によシ、各出力
端子６１に付随している容１の値が等しいため、同じ速
度で出力端子６１を”１”レベルにスイッチングするこ
とができる。
したがって、この実施例の場合にもスイッチング速度の
入力端子依存性を無くすことができ、しかも３個のＮチ
ャネルＭＯ８ＦＥＴを単に出力端子とＶＩｌｓ印加点と
の間に直列接続する従来の３人力ＮＡＮＤＩ’−１にく
らべて、出力端子６１に直接にあるいは抵抗を介して接
続される容量の値を小さくすることができ、これによシ
従来よシもスイッチング速度を早くすることができる。
入力端子依存性を無くすことができ、しかも３個のＮチ
ャネルＭＯ８ＦＥＴを単に出力端子とＶＩｌｓ印加点と
の間に直列接続する従来の３人力ＮＡＮＤＩ’−１にく
らべて、出力端子６１に直接にあるいは抵抗を介して接
続される容量の値を小さくすることができ、これによシ
従来よシもスイッチング速度を早くすることができる。
さらに第１０図（、） 、 （ｂ） 、 （Ｃ）の等何
回路は同一の回路構成であ如しかも抵抗、図示しない容
量の値が等しいため、各回路の回路閾値電圧は等しい。
回路は同一の回路構成であ如しかも抵抗、図示しない容
量の値が等しいため、各回路の回路閾値電圧は等しい。
したがってノイズマージンの入力端子依存性も無くすこ
とができる。
とができる。
第１１図はこの発明をｎ入力の０ＭＯ８ＮＡＮＤダート
あるいはＮ０Ｒｒ−トに実施した場合のＮチャネル側あ
る−いはＰチャネル側の構成を示す回路図である。一般
にｎ個の入力信号が与えられる場合には、出力端子ＯＵ
ＴとｖＤｉ、印加点（あるいはｖ８１１印加点）との間
に、それぞれｎ個のＭＯＳＦＥＴを直列接続して構成さ
れる直列回路をｎ個並列接続し、各直列回路において対
応する位置に配置されたｎ個のＭＯＳＦＥＴのｒ−トに
は互いに異なる入力信号を供給するように構成する。
あるいはＮ０Ｒｒ−トに実施した場合のＮチャネル側あ
る−いはＰチャネル側の構成を示す回路図である。一般
にｎ個の入力信号が与えられる場合には、出力端子ＯＵ
ＴとｖＤｉ、印加点（あるいはｖ８１１印加点）との間
に、それぞれｎ個のＭＯＳＦＥＴを直列接続して構成さ
れる直列回路をｎ個並列接続し、各直列回路において対
応する位置に配置されたｎ個のＭＯＳＦＥＴのｒ−トに
は互いに異なる入力信号を供給するように構成する。
なお、第１１図において丸印はＭＯＳＦＥＴを表わし、
その丸印の中に記入した数字は入力信号の種類を表わし
ている。
その丸印の中に記入した数字は入力信号の種類を表わし
ている。
このような構成とすることによって、出力端子とＶＤＤ
印加点（あるいはｖｓｓ印加点）との間にｎ個のＭＯＳ
ＦＥＴを単に直列接続したものとくらべて、ｎ−１個の
入力信号として常に１”レベルを供給してインバータと
しで使用する場合には前記と何一様にスイッチング速度
および回路閾値電圧の入力端子依存性を無くずことがで
きる。
印加点（あるいはｖｓｓ印加点）との間にｎ個のＭＯＳ
ＦＥＴを単に直列接続したものとくらべて、ｎ−１個の
入力信号として常に１”レベルを供給してインバータと
しで使用する場合には前記と何一様にスイッチング速度
および回路閾値電圧の入力端子依存性を無くずことがで
きる。
第１２図ないし第１６図はそれぞれこの発明の応用例の
構成を示すものである。ｓｒ＞ １２図（−）は、Ｐチ
ャネルＭＯ８ＦＥＴ １０１ 、１０２およびＮチャネ
ルＭＯ８ＦＥＴ １０３〜１０６からなるこの発明に係
る２人力ＣＭＯ８ＮＡＮＤゲート１０７の出力端に、Ｐ
チャネルＭＯ８ＦＥＴ １０８ 、１０９それぞれおよ
びＮチャネルＭＯ８ＦＥＴ １１０ 、 Ｉ Ｊ Ｊそ
れぞれからなる２段のＣＭＯＳインバータ１１２゜１１
３を縦列接続して、出力駆動能力を高めるようにしたも
のである。そしてこの回路をシンゲルを用いて表わすと
第１２図（ｂ）のシンプル構成図のようになる。
構成を示すものである。ｓｒ＞ １２図（−）は、Ｐチ
ャネルＭＯ８ＦＥＴ １０１ 、１０２およびＮチャネ
ルＭＯ８ＦＥＴ １０３〜１０６からなるこの発明に係
る２人力ＣＭＯ８ＮＡＮＤゲート１０７の出力端に、Ｐ
チャネルＭＯ８ＦＥＴ １０８ 、１０９それぞれおよ
びＮチャネルＭＯ８ＦＥＴ １１０ 、 Ｉ Ｊ Ｊそ
れぞれからなる２段のＣＭＯＳインバータ１１２゜１１
３を縦列接続して、出力駆動能力を高めるようにしたも
のである。そしてこの回路をシンゲルを用いて表わすと
第１２図（ｂ）のシンプル構成図のようになる。
第１３図（、）は、ＰチャネルＭＯ８ＦＥＴ １０１
。
。
１０２およびＮチャネルＭｏ５ＦＥＴ１ｏ３〜１ｏ６か
らなるこの発明に係る２人力ＣＭＯ８ＮＡＮＤ ｒ −
ト１０７の２つの入力端および出力端に、ＰチャネルＭ
Ｏ８ＦＥＴ １１４ 、７ Ｊ ５ 、１７６それぞれ
およびＮチャネルＭＯ８ＦＥＴ １１７ 、１１１３
、 Ｉ Ｉ ９それぞれからなる各ＣＭＯＳインバータ
１２ｏ。
らなるこの発明に係る２人力ＣＭＯ８ＮＡＮＤ ｒ −
ト１０７の２つの入力端および出力端に、ＰチャネルＭ
Ｏ８ＦＥＴ １１４ 、７ Ｊ ５ 、１７６それぞれ
およびＮチャネルＭＯ８ＦＥＴ １１７ 、１１１３
、 Ｉ Ｉ ９それぞれからなる各ＣＭＯＳインバータ
１２ｏ。
１２１．１２２それぞれを設けるようにしたものであシ
、この回路のシンボル構成図は第１３図（ｂ）のように
２人力のＮＯＲ回路となる。
、この回路のシンボル構成図は第１３図（ｂ）のように
２人力のＮＯＲ回路となる。
この第１３図回路の場合、２つの入力信号ＩＮＩ 、
ＩＮ２をいったんインバータ１２０．１２１で受けるた
め、ＣＭＯ８ＮＡＮＤダート１ｏ７自体のノイズマージ
ンの入力端子依存性は無いが、スイッチング速度の入力
端子依存性は４個のＮチャネルＭＯ８ＦＥＴ １０３〜
１０６を設けることにょって解決されている。
ＩＮ２をいったんインバータ１２０．１２１で受けるた
め、ＣＭＯ８ＮＡＮＤダート１ｏ７自体のノイズマージ
ンの入力端子依存性は無いが、スイッチング速度の入力
端子依存性は４個のＮチャネルＭＯ８ＦＥＴ １０３〜
１０６を設けることにょって解決されている。
第１４図（、）は、それぞれＰチャネルＭＯ８ＦＥＴ１
０１．１０２およびＮチャネルＭＯ８ＦＥＴ Ｉ ０３
〜１０６からなるこの発明に係る２個の２人力ＮＡＮＤ
ダート１２３，１２４と、ＰチャネルＭＯ８ＦＥＴ １
２５〜１２８およびＮ ｆ ’ｒネルＭＯ８ＦＥＴ１２
９．１３０からなるこの発明に係る２人力ＮＯＲｒ−ト
１３１と、Ｐチャオ、ルＭＯ８ＦＥＴ １３２およびＮ
チャネルＭＯ８ＦＥＴ １３．９からなるＣＭＯＳイン
バータ１３４とを組合せて、第１４図（ｂ）のシンボル
構成図で表わされる４人力のＮＡＮＤ 回路を構成する
ようにしたものである。
０１．１０２およびＮチャネルＭＯ８ＦＥＴ Ｉ ０３
〜１０６からなるこの発明に係る２個の２人力ＮＡＮＤ
ダート１２３，１２４と、ＰチャネルＭＯ８ＦＥＴ １
２５〜１２８およびＮ ｆ ’ｒネルＭＯ８ＦＥＴ１２
９．１３０からなるこの発明に係る２人力ＮＯＲｒ−ト
１３１と、Ｐチャオ、ルＭＯ８ＦＥＴ １３２およびＮ
チャネルＭＯ８ＦＥＴ １３．９からなるＣＭＯＳイン
バータ１３４とを組合せて、第１４図（ｂ）のシンボル
構成図で表わされる４人力のＮＡＮＤ 回路を構成する
ようにしたものである。
第１５１シ１（ａ）は、ＰチャネルＭＯ８Ｆ’ＥＴ １
２５〜１２８およびＮチャネルＭＯ８ＦＥＴ １２９
、１３０からなるこの発明に係る２人力のＮ０Ｒｒ−）
１３１の出力端に、ＰチャネルＭＯ８ＦＥＴ Ｊ ｓ
２およびＮチャネルＭＯ８ＦＥＴ １３ ｐからなる
ＣＭＯＳインバータ１３４を接続して、第１５図（ｂ）
のシンプル構成図で表わされる２人力のＯＲ回路ｔＳ成
するようにし／こものである。
２５〜１２８およびＮチャネルＭＯ８ＦＥＴ １２９
、１３０からなるこの発明に係る２人力のＮ０Ｒｒ−）
１３１の出力端に、ＰチャネルＭＯ８ＦＥＴ Ｊ ｓ
２およびＮチャネルＭＯ８ＦＥＴ １３ ｐからなる
ＣＭＯＳインバータ１３４を接続して、第１５図（ｂ）
のシンプル構成図で表わされる２人力のＯＲ回路ｔＳ成
するようにし／こものである。
第１６図（、）は、ＰチャネルＭＯ８ＦＥＴ Ｊ ｓ
ｓ −Ｌ１３７およびＮチャネルＭＯ８ＦＦ：Ｔ １３
１１〜１４６からなるこの発明に係る３人力のＣＭＯ８
ＮＡＮＤダート１４７の出力端に、ＰチャネルＭＯ８Ｆ
ＥＴ １４ ＢおよびＮチャネルＭＯ８ＦＥＴ Ｉ ４
９からなるＣＭＯＳインバータ１５０を接続して、第１
６図（ｂ）のシンプル構成図で表わされる３人力のＡＮ
Ｄ回路を構成するようにしたものである。
ｓ −Ｌ１３７およびＮチャネルＭＯ８ＦＦ：Ｔ １３
１１〜１４６からなるこの発明に係る３人力のＣＭＯ８
ＮＡＮＤダート１４７の出力端に、ＰチャネルＭＯ８Ｆ
ＥＴ １４ ＢおよびＮチャネルＭＯ８ＦＥＴ Ｉ ４
９からなるＣＭＯＳインバータ１５０を接続して、第１
６図（ｂ）のシンプル構成図で表わされる３人力のＡＮ
Ｄ回路を構成するようにしたものである。
ところで、前記第２図（＆）に示すｉすな構成の、従来
の２人力ＣＭＯ８ＮＡＮＤ ｆｆ −）を実際に集積化
する場合、個々のＭＯＳＦＥＴは素子寸法の小さなＭＯ
ＳＦＥＴをいくつか集合して構成されている。これは１
つの大きなＭＯＳＦＥＴをシリコングートグロセスで形
成する場合、ｆ−）配線が長くなってその抵抗が与える
影響が無視できなくなるからである。したがって従来で
は、前記第２図（ａ）中の直列接続された２個のＮチャ
ネルＭＯ８ＦＥＴ １４゜１５部分は、たとえば第１７
図に示すように、出力端子１ノとｖｓｇ印加点との間゛
に直列接続されたそれぞれＮチャネルＭＯ８ＦＥＴ Ｊ
４のチャネル幅の１／４の幅を持つ４個の各Ｎチャネ
ルＭＯ８ＦＥＴ１４１〜１４Ｄと、それぞれＮブヤネル
ＭＯ８ＦＥＴ１５のチャネル幅の１／４の幅を持つ４個
の各ＮチャネルＭＯ８ＦＥＴ １５ Ａ〜１５Ｄとから
なる４個の直列回路１８１〜１８Ｄによって構成されて
いる。なお各ＭＯ８ＦＥＴ １４ 、１４ Ａ〜１４Ｄ
。
の２人力ＣＭＯ８ＮＡＮＤ ｆｆ −）を実際に集積化
する場合、個々のＭＯＳＦＥＴは素子寸法の小さなＭＯ
ＳＦＥＴをいくつか集合して構成されている。これは１
つの大きなＭＯＳＦＥＴをシリコングートグロセスで形
成する場合、ｆ−）配線が長くなってその抵抗が与える
影響が無視できなくなるからである。したがって従来で
は、前記第２図（ａ）中の直列接続された２個のＮチャ
ネルＭＯ８ＦＥＴ １４゜１５部分は、たとえば第１７
図に示すように、出力端子１ノとｖｓｇ印加点との間゛
に直列接続されたそれぞれＮチャネルＭＯ８ＦＥＴ Ｊ
４のチャネル幅の１／４の幅を持つ４個の各Ｎチャネ
ルＭＯ８ＦＥＴ１４１〜１４Ｄと、それぞれＮブヤネル
ＭＯ８ＦＥＴ１５のチャネル幅の１／４の幅を持つ４個
の各ＮチャネルＭＯ８ＦＥＴ １５ Ａ〜１５Ｄとから
なる４個の直列回路１８１〜１８Ｄによって構成されて
いる。なお各ＭＯ８ＦＥＴ １４ 、１４ Ａ〜１４Ｄ
。
１５．１５Ａ〜１５０のチャネル長はすべて等しいとす
る。
る。
第１８図は第１７図回路を実際に集積化した場合の一部
分のパターン平面図である。図において２００はＮ型の
半導体基板−Ｅに形成されたＰ型のウェル領域である。
分のパターン平面図である。図において２００はＮ型の
半導体基板−Ｅに形成されたＰ型のウェル領域である。
このウェル領域２００上には、所定の間隔を保って複数
のＮ＋型学生導体領域２０１Ａ２０１Ｂ、２０１Ｃ，２
０１Ｄ、２０１Ｅ。
のＮ＋型学生導体領域２０１Ａ２０１Ｂ、２０１Ｃ，２
０１Ｄ、２０１Ｅ。
・・・が−列に配列形成されている。このうち、図中の
最も上方に配置されているＮ゛型半導体領域２０１人は
、第１７図中のＭＯＳＦＥＴ １５ Ａのソース領域に
対応している。上記半祷体領域２θＩＡに隣接して配置
されているＮ＋＋半導体領域２０１Ｂは、第１７図中の
ＭＯＳＦＥＴ Ｊ ｓ ＡのドレインおよびＭＯＳＦＥ
Ｔ １４ Ａのソース領域に対応している。
最も上方に配置されているＮ゛型半導体領域２０１人は
、第１７図中のＭＯＳＦＥＴ １５ Ａのソース領域に
対応している。上記半祷体領域２θＩＡに隣接して配置
されているＮ＋＋半導体領域２０１Ｂは、第１７図中の
ＭＯＳＦＥＴ Ｊ ｓ ＡのドレインおよびＭＯＳＦＥ
Ｔ １４ Ａのソース領域に対応している。
同様に炉型半導体領域２０１Ｃは、ＭＯＳＦＥＴ １５
ＡのドレインおよびＭＯＳＦＥＴ １４ Ｂのドレイン
領域に対応している。Ｎ＋型半導体領域２０１Ｄは、Ｍ
ＯＳＦＥＴ １４ ＢのソースおよびＭＯＳＦＥＴ １
５ Ｂのドレイン領域に対応している。さらにＮ＋型半
導体領域２０１Ｅは、ＭＯＳＦＥＴ Ｊ ５ Ｂのソー
スおよびＭＯＳＦＥＴ １５ Ｃのソース領域に対応し
ている〇また上記一対の炉型半導体領域２０１ｋ。
ＡのドレインおよびＭＯＳＦＥＴ １４ Ｂのドレイン
領域に対応している。Ｎ＋型半導体領域２０１Ｄは、Ｍ
ＯＳＦＥＴ １４ ＢのソースおよびＭＯＳＦＥＴ １
５ Ｂのドレイン領域に対応している。さらにＮ＋型半
導体領域２０１Ｅは、ＭＯＳＦＥＴ Ｊ ５ Ｂのソー
スおよびＭＯＳＦＥＴ １５ Ｃのソース領域に対応し
ている〇また上記一対の炉型半導体領域２０１ｋ。
２０１Ｂ 相互間の表面上にはポリシリコンゲート配
線２０２Ａが、一対のＮ４型半導体領域２０１Ｂ。
線２０２Ａが、一対のＮ４型半導体領域２０１Ｂ。
２０１Ｃ相互間の表面上にはポリシリコンダート配線２
０２Ｂが、一対の炉型半導体領域２０１Ｃ，２０１Ｄ相
互間の表面上にはポリシリコンゲート配線２０２Ｃが、
また一対の炉型半導体領域２０１Ｄ、２０１Ｅ相互間の
表面上にはポリシリコンダート配線２０２Ｄがそれぞれ
形成されている。
０２Ｂが、一対の炉型半導体領域２０１Ｃ，２０１Ｄ相
互間の表面上にはポリシリコンゲート配線２０２Ｃが、
また一対の炉型半導体領域２０１Ｄ、２０１Ｅ相互間の
表面上にはポリシリコンダート配線２０２Ｄがそれぞれ
形成されている。
さらに上記ウェル領域２００表面上には、絶縁膜を介し
て、上記Ｎ＋型半導体領域２０１の配列方向に泊って、
アルミニウムからなる４本の配線２０３Ａ〜２０３Ｄが
並行して配列形成される。
て、上記Ｎ＋型半導体領域２０１の配列方向に泊って、
アルミニウムからなる４本の配線２０３Ａ〜２０３Ｄが
並行して配列形成される。
このうち１本の配線２０３ＡＩｔては１）ＩＪ記第２の
入力信号ＩＮ２が寿えられていて、この配線２０３Ａに
は前記ポリシリコンダート配ｐ２０２に、２０２Ｄが接
続されている。上記配線２０３Ｂには前記第１の入力信
号ＩＮＩが与えられていて、この配線２０３Ｂには前記
ｙＪ？リシリコンダート配線２０２Ｂ。
入力信号ＩＮ２が寿えられていて、この配線２０３Ａに
は前記ポリシリコンダート配ｐ２０２に、２０２Ｄが接
続されている。上記配線２０３Ｂには前記第１の入力信
号ＩＮＩが与えられていて、この配線２０３Ｂには前記
ｙＪ？リシリコンダート配線２０２Ｂ。
２０２Ｃが接続されている。
上記配線２０３Ｃには前記基準の電源電圧Ｖ８Ｂが与え
られていて、この配線２０３Ｃには前記Ｎ＋型半導体領
域２０１に、２０１Ｅが接続されている。上記配線２０
３Ｄは前記出力端子１１に接続されているものであり、
配線２０３Ｄには前記Ｎ＋型半導体領域２０１Ｃが接続
されている。
られていて、この配線２０３Ｃには前記Ｎ＋型半導体領
域２０１に、２０１Ｅが接続されている。上記配線２０
３Ｄは前記出力端子１１に接続されているものであり、
配線２０３Ｄには前記Ｎ＋型半導体領域２０１Ｃが接続
されている。
第１９図は第１８図中のｘ −ｘ’線に沿った拡大断面
図である。図示するように第１８図のパターン平面図で
は第１７図中の４個のＭＯ８ＦＥＴ１５Ａ、１４Ａ、１
４Ｂ、１５Ｂが示されている。
図である。図示するように第１８図のパターン平面図で
は第１７図中の４個のＭＯ８ＦＥＴ１５Ａ、１４Ａ、１
４Ｂ、１５Ｂが示されている。
第１８図あるいは第１９図に示すように、Ｎ。
型半導体領域２０１の配列のうち配線２０３Ｄに接続さ
れたＮ＋型半導体領域２０１Ｃを中心にして、この領域
２０１Ｃとこれの両側に位置している一対のＮ１型半導
体領域２０１Ａ、２０１Ｅそれぞれとの間に存在してい
るｙ−ト配線２０２ｋ。
れたＮ＋型半導体領域２０１Ｃを中心にして、この領域
２０１Ｃとこれの両側に位置している一対のＮ１型半導
体領域２０１Ａ、２０１Ｅそれぞれとの間に存在してい
るｙ−ト配線２０２ｋ。
２０２Ｂと２０２Ｃ，２０２Ｄのうち、半導体領域２０
１Ｃを中心にして互いに対応する位置に存在する一対の
ｒ−ト配線２０２Ｂと２０２Ｃには、配ｆｉ！２０３Ｂ
の信号ＩＮＩが共通に供給されている。これと同様に半
導体領域２０１Ｃを中心にして互いに対応する位置に存
在する一対のダート配線２０２にと２０２Ｄには、配線
２０３にの信号ＩＮ２が共通に供給されている。
１Ｃを中心にして互いに対応する位置に存在する一対の
ｒ−ト配線２０２Ｂと２０２Ｃには、配ｆｉ！２０３Ｂ
の信号ＩＮＩが共通に供給されている。これと同様に半
導体領域２０１Ｃを中心にして互いに対応する位置に存
在する一対のダート配線２０２にと２０２Ｄには、配線
２０３にの信号ＩＮ２が共通に供給されている。
このような前提において、前記第５図に示すようなこの
発明の回路構成を得るには、４個の直列回路のうち、２
個の直列回路１８Ａ、１８Ｃでは図示の通シに一方のＭ
ＯＳＦＥＴ Ｊ ４ Ａ 、 １４ Ｃのダートに第１
の入力信号ＩＮＩを供給しかつ他方（０ＭＯ８ＦＥＴ
１５Ａ 、 １５Ｃのｆ−）に第２の入力信号ＩＮ２を
供給し、また残りの２ ｆｆｉ’ｉｌの直列回路１８
Ｂ 、 １−８ Ｄでは図示とけ異なり一方のＭＯＳＦ
ＥＴ １４ Ｂ 、 １４ Ｄ（７１’ −）に第２の
入力信号ＩＮ２を供給し、他方のＭＯＳＦＥＴ １５
Ｂ 、 １５ Ｄのｙ−トには第１の入力（Ｕ号ｌＮ１
ｆ：供給すれば実現できる。そしてこのようにして第５
図回路を実現した場合の、第１８図に対応するＡターン
平面図が第２０図である。
発明の回路構成を得るには、４個の直列回路のうち、２
個の直列回路１８Ａ、１８Ｃでは図示の通シに一方のＭ
ＯＳＦＥＴ Ｊ ４ Ａ 、 １４ Ｃのダートに第１
の入力信号ＩＮＩを供給しかつ他方（０ＭＯ８ＦＥＴ
１５Ａ 、 １５Ｃのｆ−）に第２の入力信号ＩＮ２を
供給し、また残りの２ ｆｆｉ’ｉｌの直列回路１８
Ｂ 、 １−８ Ｄでは図示とけ異なり一方のＭＯＳＦ
ＥＴ １４ Ｂ 、 １４ Ｄ（７１’ −）に第２の
入力信号ＩＮ２を供給し、他方のＭＯＳＦＥＴ １５
Ｂ 、 １５ Ｄのｙ−トには第１の入力（Ｕ号ｌＮ１
ｆ：供給すれば実現できる。そしてこのようにして第５
図回路を実現した場合の、第１８図に対応するＡターン
平面図が第２０図である。
第２０図が第１８図と異なるところは、前記ＭＯ８ＦＥ
Ｔ １４ Ｂ １７１”−ト配線２０２Ｃを配線２０３
Ｂに接続する代シに配ｇ２０３ｋに接続し、前記ＭＯ８
ＦＥＴ ２５ Ｂ ＬＤＩ’−ト配線２０２ Ｄを配線
２０３ｋにｇＬＹする代シに配ａ２０３ Ｂに接続した
ところにある。また図示していないが、これと同様に前
記ＭＯ８ＦＥＴ Ｊ ４ Ｄ 、 １５ Ｄのゲート配
線の接続も第１７図に対して変更されている。すなわち
、この第２０図のものでは、配ｆｆ４Ｊ ２０３ Ｄに
接続されているＮ＋型半導体領域２０１Ｃを中心にして
、互いに対応する位置に存在している一対のダート配＃
Ｉ！２０２ Ｂと２０２Ｃには互いに異なる４８号を供
給し、これと同様ＫＮ＋型半導体領域２０ＩＣを中心に
して互いに対応する位置に存在する一対の？−）配線２
０２Ａと２０２Ｄにも互いに異なる信号を供給するよう
にしたものである。
Ｔ １４ Ｂ １７１”−ト配線２０２Ｃを配線２０３
Ｂに接続する代シに配ｇ２０３ｋに接続し、前記ＭＯ８
ＦＥＴ ２５ Ｂ ＬＤＩ’−ト配線２０２ Ｄを配線
２０３ｋにｇＬＹする代シに配ａ２０３ Ｂに接続した
ところにある。また図示していないが、これと同様に前
記ＭＯ８ＦＥＴ Ｊ ４ Ｄ 、 １５ Ｄのゲート配
線の接続も第１７図に対して変更されている。すなわち
、この第２０図のものでは、配ｆｆ４Ｊ ２０３ Ｄに
接続されているＮ＋型半導体領域２０１Ｃを中心にして
、互いに対応する位置に存在している一対のダート配＃
Ｉ！２０２ Ｂと２０２Ｃには互いに異なる４８号を供
給し、これと同様ＫＮ＋型半導体領域２０ＩＣを中心に
して互いに対応する位置に存在する一対の？−）配線２
０２Ａと２０２Ｄにも互いに異なる信号を供給するよう
にしたものである。
このように従来のパターンに対して配線をわずかに変更
するだけでこの発明回路を実現することができ、面積増
加もほとんど伴わない。
するだけでこの発明回路を実現することができ、面積増
加もほとんど伴わない。
第２１図は前記第７図に示す３人力のＣＭＯ８ＮＡＮＤ
ｆ −）を実際に集積化した場合の、Ｎチャネル側の
一部分のｐ４ターン平面図である。第２１図において第
７図中の９個の各ＮチャネルＭＯ８ＦＥＴ ６５〜７３
は、たとえば第１７図の場合と同様にそれぞれ素子寸法
の小さな４個のＭＯＳＦＥＴを集合して構成され、第２
１図ではそのうちそれぞれ１個ずつのＭＯＳＦＥＴが示
されている。
ｆ −）を実際に集積化した場合の、Ｎチャネル側の
一部分のｐ４ターン平面図である。第２１図において第
７図中の９個の各ＮチャネルＭＯ８ＦＥＴ ６５〜７３
は、たとえば第１７図の場合と同様にそれぞれ素子寸法
の小さな４個のＭＯＳＦＥＴを集合して構成され、第２
１図ではそのうちそれぞれ１個ずつのＭＯＳＦＥＴが示
されている。
第２１図において３００はＰ型のウェル領域であシ、こ
のＰウェル領域ＳＯＯ上には所定間隔を保って１０箇所
、ＯＮ＋型半導体領域３０１Ａ〜３０１Ｊが一列に配列
形成されている。これらの耐型半導体領域３０１は前記
と同様にＮチャネルＭＯ８ＦＥＴのソース、ドレイン領
域となるものである。また各一対の上記Ｎ＋型半導体領
域３０１Ａ。
のＰウェル領域ＳＯＯ上には所定間隔を保って１０箇所
、ＯＮ＋型半導体領域３０１Ａ〜３０１Ｊが一列に配列
形成されている。これらの耐型半導体領域３０１は前記
と同様にＮチャネルＭＯ８ＦＥＴのソース、ドレイン領
域となるものである。また各一対の上記Ｎ＋型半導体領
域３０１Ａ。
３０１Ｂ相互間、３０１Ｂ、３０１Ｃ相互間、・・・３
０１１゜３０１Ｊ相互間の表面上には、各ＮチャネルＭ
Ｏ８ＦＥＴのポリシリコンダート配線３０２１〜３０２
■が形成されている。さらに上記Ｐウェル領域３θθの
表面上には、絶縁膜を介して、上記Ｎ＋型半導体領域３
０１の配列方向に沿ってアルミニウムからなる５本の配
ｆｗ ｓ ｏ ｓ Ａ〜３０３Ｅが並行して形成される
。このうち３本の各配線３０３Ｃ。
０１１゜３０１Ｊ相互間の表面上には、各ＮチャネルＭ
Ｏ８ＦＥＴのポリシリコンダート配線３０２１〜３０２
■が形成されている。さらに上記Ｐウェル領域３θθの
表面上には、絶縁膜を介して、上記Ｎ＋型半導体領域３
０１の配列方向に沿ってアルミニウムからなる５本の配
ｆｗ ｓ ｏ ｓ Ａ〜３０３Ｅが並行して形成される
。このうち３本の各配線３０３Ｃ。
３０３Ｂ 、、？（７ＪＡには第１ないし第３の入力信
号ＩＮＩ〜ＩＮ３のそれぞれが与えられている。そして
上記配線３０３Ａには前記ポリシリコンダート配線３０
２ｋ 、３０２Ｅ 、３０２１が、上記配線３０３Ｂに
は前記ポリシリコンダート配＋Ｈｓｏ；ｔｓｒ３０２Ｄ
、３０２Ｊが、上記配線３０３Ｃには前記ポリシリコニ
／ｌ”−）配線３０２Ｃ，３０２Ｆ 。
号ＩＮＩ〜ＩＮ３のそれぞれが与えられている。そして
上記配線３０３Ａには前記ポリシリコンダート配線３０
２ｋ 、３０２Ｅ 、３０２１が、上記配線３０３Ｂに
は前記ポリシリコンダート配＋Ｈｓｏ；ｔｓｒ３０２Ｄ
、３０２Ｊが、上記配線３０３Ｃには前記ポリシリコニ
／ｌ”−）配線３０２Ｃ，３０２Ｆ 。
３０２Ｈがそれぞれ接続されている。また上記１本の配
線３０３Ｄには前記基準の電源電圧ｖｌｉｓが力えられ
ていて、この配線３０３Ｄには補記Ｎ１型半導体領域３
０１に、３０１Ｇが接続されている。上記配線３０３Ｅ
は前記出力端子６Ｉに接続されているものであり、この
配線３０３Ｅには前記Ｎ１型半導体領域３０１Ｄ、３０
１Ｊが接続されている。
線３０３Ｄには前記基準の電源電圧ｖｌｉｓが力えられ
ていて、この配線３０３Ｄには補記Ｎ１型半導体領域３
０１に、３０１Ｇが接続されている。上記配線３０３Ｅ
は前記出力端子６Ｉに接続されているものであり、この
配線３０３Ｅには前記Ｎ１型半導体領域３０１Ｄ、３０
１Ｊが接続されている。
すなわち、３人力の０ＭＯ８ＮＡＮＤ ｆｆ −トの場
合でも、出力信号を得るための配線３０３Ｅ が接続さ
れたＮ４型半導体領域３０１Ｄ、３０１Ｊそれぞれを中
心にして、その両側に位置し電圧ｖ８ｇが与えられてい
るＮ＋型半導体領域３０１Ａ、３０１Ｇそれぞれと領域
３０１Ｄあるいは３０１Ｊとの間に存在しているそれぞ
れ３本のポリシリコンダート配線３０２に、３０２Ｂ、
３０２Ｃと３０２Ｄ。
合でも、出力信号を得るための配線３０３Ｅ が接続さ
れたＮ４型半導体領域３０１Ｄ、３０１Ｊそれぞれを中
心にして、その両側に位置し電圧ｖ８ｇが与えられてい
るＮ＋型半導体領域３０１Ａ、３０１Ｇそれぞれと領域
３０１Ｄあるいは３０１Ｊとの間に存在しているそれぞ
れ３本のポリシリコンダート配線３０２に、３０２Ｂ、
３０２Ｃと３０２Ｄ。
３０２Ｅ、３０２Ｆと３０２Ｇ、３０２Ｈ，３０２１の
うち、上記領域３０１Ｄ、３０１Ｊそれぞれを中心にし
て互いに対応する位置に存在している各３本のポリシリ
コｙ）ｙ”−ト配＠５ｏｚｃとＪ ０２０と３０２１．
３０１！Ｂと３０２Ｅと３０２Ｈ，３０２Ａと３０２Ｆ
と３０２Ｊそれぞれには互いに異なる入力信号が供給さ
れている。
うち、上記領域３０１Ｄ、３０１Ｊそれぞれを中心にし
て互いに対応する位置に存在している各３本のポリシリ
コｙ）ｙ”−ト配＠５ｏｚｃとＪ ０２０と３０２１．
３０１！Ｂと３０２Ｅと３０２Ｈ，３０２Ａと３０２Ｆ
と３０２Ｊそれぞれには互いに異なる入力信号が供給さ
れている。
第２２図は前記第１１Ｆｌ＆輸（すｎ入力のＣＭＯ８Ｎ
ＡＮＤケゝ−トあるいは０ＭＯ８Ｎｏｎケ９−トを実際
に集積化した場合のＮチャネル側あるい、はＰチャネル
側の一部分のパターン乎面図である。この）やターンで
示される回路がたとえばＮＡＮＤダートである場合には
、４００はＰ型のウェル領域となる。また４０１は各Ｎ
チャネルＭＯ８ＦＥＴのソース、ドレイン領域となるＮ
＋型半導体領域であり、４０２はポリシリコンダート配
線である。さらに４０３は第１ないし第ｎの入力信号Ｉ
Ｎ１〜いるものとがあるアルミニウムからなる配線であ
る。この場合にも、出力（８号を得るための配線４０３
のうちの１本が接続されたＮ＋型半導一体領域４０）を
中心にして、その両側に位置し電圧ｖｓ８が与えられて
いる各Ｎ＋型半導体領域４０１それぞれと−Ｆ記配線４
０３のうちの１本が接続−されたＮ＋型半導体領域４０
１との間に存在している各１本のポリシリコンダート配
線のうち、配線４０３のうちの１本が接続されたＮ＋型
半導体領域４０１を中心にして互いに対応する各ｎ本の
ポリシリコンｆ−）配線４０２それぞれには互いに異な
る入力信号が供給されている。そしてこの第２２図に示
すツヤターンあるいは第２１図に示すノ９ターンによっ
て３人力あるいはｎ入力の回路を構成すれば、従来のパ
ターンに対して配線をわずかに変更するだけで各実施例
回路を実現することができ、面積増加もほとんど伴わな
い。
ＡＮＤケゝ−トあるいは０ＭＯ８Ｎｏｎケ９−トを実際
に集積化した場合のＮチャネル側あるい、はＰチャネル
側の一部分のパターン乎面図である。この）やターンで
示される回路がたとえばＮＡＮＤダートである場合には
、４００はＰ型のウェル領域となる。また４０１は各Ｎ
チャネルＭＯ８ＦＥＴのソース、ドレイン領域となるＮ
＋型半導体領域であり、４０２はポリシリコンダート配
線である。さらに４０３は第１ないし第ｎの入力信号Ｉ
Ｎ１〜いるものとがあるアルミニウムからなる配線であ
る。この場合にも、出力（８号を得るための配線４０３
のうちの１本が接続されたＮ＋型半導一体領域４０）を
中心にして、その両側に位置し電圧ｖｓ８が与えられて
いる各Ｎ＋型半導体領域４０１それぞれと−Ｆ記配線４
０３のうちの１本が接続−されたＮ＋型半導体領域４０
１との間に存在している各１本のポリシリコンダート配
線のうち、配線４０３のうちの１本が接続されたＮ＋型
半導体領域４０１を中心にして互いに対応する各ｎ本の
ポリシリコンｆ−）配線４０２それぞれには互いに異な
る入力信号が供給されている。そしてこの第２２図に示
すツヤターンあるいは第２１図に示すノ９ターンによっ
て３人力あるいはｎ入力の回路を構成すれば、従来のパ
ターンに対して配線をわずかに変更するだけで各実施例
回路を実現することができ、面積増加もほとんど伴わな
い。
以上説明したようにこの発明によれば、スイッチング速
度および回路閾値電圧の入力端子依存性の無い論理回路
を提供することができる。
度および回路閾値電圧の入力端子依存性の無い論理回路
を提供することができる。
第１図（ａ） 、 （ｂ）は２人力のＮＡＮＤゲートお
よびＮＯＲｆｆ −）のシンｙｆル図、第２図（−）
、 （ｂ）は第１図（、） 、 （ｂ）の各ダートの回
路図、第３図（龜） 、 （ｂ）は第１図（、）に示す
２人力ＮＡＮＤ ？ −）の異なる使用例を示すシンが
ル図、第４図（ａ） 、 （ｂ）は第３図（荀。 （ｂ）に対応した等価回路図、第５図はこの発明の一実
施例の回路図、第６図（、） 、 （ｂ）は第５図回路
の等価回路図、第７図はこの発明の他の実施例の回路図
、第８図は第７図回路のシンボル図、第９図（ａ） 、
（ｂ） 、 （ｃ）は第８図に示す回路の異なる使用
例を示すシンボル図、第１０図（、） 、 （ｂ） 、
（ｃ）は第９図（ａ） 、 （ｂ） 、 （ｃ）に対
応した等価回路図、第１１図はこの発明のさらに他の実
施例の回路図、第１２図ないし７第１６図はそれぞれこ
の発明の応用例の構成を示し、第１２図（＃Ｌ）、第１
３図（、）、第１４図（、）、第１５図（＃Ｌ）および
第１６図（、）はそれぞれ回路図、第１２図（ｈ）、第
１３図（ｂ）、第１４図（ｂ）、第１５図（ｂ）および
第１６図（ｂ）はそれぞれシンプル構成図、第１７図は
前記第２図（、）回路を集積化する場合の実際の回路図
、第１８図は第１７図回路のｔＪ？ターン平面図、第１
９図は第１８図中のｘ −ｘ’線に沿った拡大断面図、
第２０図は前記第５図回路の／ＩＰターン平面図、第２
１図は前記第７図回路のノｆターン平面図、第２２図は
前記第１１図回路のノやターン平面図である。 １１．６１・・・出力端子、１２，１３，６２゜６．９
、６４・・・Ｐチャネルλｌ０８ＦＥＴ、 １４〜１
７゜６５〜７３・・・ＮチャネルＭＯ８ＦＥＴ、 ４１
、４２ 。 ４６．４７．８１〜８９・・・抵抗、４３，４４゜４５
．４８，４９．５０・・・寄生的な容量、７４゜７５．
７６・・・直列回路、２００，３００，４００・・・Ｐ
型のウェル領域、２０１，３０１，４０２・・Ｎ＋型半
導体領域、２０２，３０２，４０２・・・ポリシリコン
ｆ−）配線、２０３，３０３，４０３・・・アルミニウ
ムによる配線。 出願人代理人 弁理士 鈴 江 武 彦第１（資） （ａ） （ｔ））第２図 （ａ） （ｂ） 第３図 第４図 （ａ） （ｂ）第５１５Ｍ 第６Ｉｌ （ａ） （ｂ）第９図 第１０図 （ａ） （ｂ）１
４７− （Ｃ） （Ｃ） （ｂ） 第１５図 （ａ）（ｂ） 第１６図 ＜ａ）（ｂ） 第２１図
よびＮＯＲｆｆ −）のシンｙｆル図、第２図（−）
、 （ｂ）は第１図（、） 、 （ｂ）の各ダートの回
路図、第３図（龜） 、 （ｂ）は第１図（、）に示す
２人力ＮＡＮＤ ？ −）の異なる使用例を示すシンが
ル図、第４図（ａ） 、 （ｂ）は第３図（荀。 （ｂ）に対応した等価回路図、第５図はこの発明の一実
施例の回路図、第６図（、） 、 （ｂ）は第５図回路
の等価回路図、第７図はこの発明の他の実施例の回路図
、第８図は第７図回路のシンボル図、第９図（ａ） 、
（ｂ） 、 （ｃ）は第８図に示す回路の異なる使用
例を示すシンボル図、第１０図（、） 、 （ｂ） 、
（ｃ）は第９図（ａ） 、 （ｂ） 、 （ｃ）に対
応した等価回路図、第１１図はこの発明のさらに他の実
施例の回路図、第１２図ないし７第１６図はそれぞれこ
の発明の応用例の構成を示し、第１２図（＃Ｌ）、第１
３図（、）、第１４図（、）、第１５図（＃Ｌ）および
第１６図（、）はそれぞれ回路図、第１２図（ｈ）、第
１３図（ｂ）、第１４図（ｂ）、第１５図（ｂ）および
第１６図（ｂ）はそれぞれシンプル構成図、第１７図は
前記第２図（、）回路を集積化する場合の実際の回路図
、第１８図は第１７図回路のｔＪ？ターン平面図、第１
９図は第１８図中のｘ −ｘ’線に沿った拡大断面図、
第２０図は前記第５図回路の／ＩＰターン平面図、第２
１図は前記第７図回路のノｆターン平面図、第２２図は
前記第１１図回路のノやターン平面図である。 １１．６１・・・出力端子、１２，１３，６２゜６．９
、６４・・・Ｐチャネルλｌ０８ＦＥＴ、 １４〜１
７゜６５〜７３・・・ＮチャネルＭＯ８ＦＥＴ、 ４１
、４２ 。 ４６．４７．８１〜８９・・・抵抗、４３，４４゜４５
．４８，４９．５０・・・寄生的な容量、７４゜７５．
７６・・・直列回路、２００，３００，４００・・・Ｐ
型のウェル領域、２０１，３０１，４０２・・Ｎ＋型半
導体領域、２０２，３０２，４０２・・・ポリシリコン
ｆ−）配線、２０３，３０３，４０３・・・アルミニウ
ムによる配線。 出願人代理人 弁理士 鈴 江 武 彦第１（資） （ａ） （ｔ））第２図 （ａ） （ｂ） 第３図 第４図 （ａ） （ｂ）第５１５Ｍ 第６Ｉｌ （ａ） （ｂ）第９図 第１０図 （ａ） （ｂ）１
４７− （Ｃ） （Ｃ） （ｂ） 第１５図 （ａ）（ｂ） 第１６図 ＜ａ）（ｂ） 第２１図
Claims (1)
- 一方導電型の半導体基体と、上記基体上に、互いに分喘
しかつ所定方向に配列して形成される複数の他方導電型
の半導体領域と、互いに隣接する各一対の上記半導体領
域相互間の上記基体表面上に形成される複数のｅ−）配
線と、上記半導体領域のうちその配列の任意の位置に存
在する第１半導体領域に接続するように設けられここか
ら出力信号を得る第１配線と、上記第１半導体領域を中
心にしてその両側に配置される第２．第３半導体領域に
共通に接続するように設けられ所定電位が与えられる第
２配線と、上記第１．第２半導体領域相互間および第１
゜第３半導体領域相互間に存在するそれぞ五同数の上記
ダート配線のうち、第１半導体領域を中心にして互いに
対応する位置に存在するｆｆ−）配線に互いに異なる入
力信号を供給する複数の第３配線とを具備したことを特
徴とする論理回路０
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133541A JPS5923924A (ja) | 1982-07-30 | 1982-07-30 | 論理回路 |
| EP83107169A EP0101896B1 (en) | 1982-07-30 | 1983-07-21 | Mos logic circuit |
| DE8383107169T DE3376721D1 (de) | 1982-07-30 | 1983-07-21 | Mos logic circuit |
| US06/518,751 US4716308A (en) | 1982-07-30 | 1983-07-29 | MOS pull-up or pull-down logic circuit having equalized discharge time delays and layout avoiding crossovers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133541A JPS5923924A (ja) | 1982-07-30 | 1982-07-30 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923924A true JPS5923924A (ja) | 1984-02-07 |
| JPH0254669B2 JPH0254669B2 (ja) | 1990-11-22 |
Family
ID=15107220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133541A Granted JPS5923924A (ja) | 1982-07-30 | 1982-07-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923924A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309815A (ja) * | 1989-05-25 | 1990-12-25 | Nec Corp | 多入力ｃｍｏｓゲート回路 |
| US5347178A (en) * | 1992-01-23 | 1994-09-13 | Mitsubishi Denki Kaisha Kitaitami Seisakusho | CMOS semiconductor logic circuit with multiple input gates |
| JP2016139390A (ja) * | 2015-01-23 | 2016-08-04 | エスアイアイ・セミコンダクタ株式会社 | 検出回路 |
-
1982
- 1982-07-30 JP JP57133541A patent/JPS5923924A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309815A (ja) * | 1989-05-25 | 1990-12-25 | Nec Corp | 多入力ｃｍｏｓゲート回路 |
| US5347178A (en) * | 1992-01-23 | 1994-09-13 | Mitsubishi Denki Kaisha Kitaitami Seisakusho | CMOS semiconductor logic circuit with multiple input gates |
| JP2016139390A (ja) * | 2015-01-23 | 2016-08-04 | エスアイアイ・セミコンダクタ株式会社 | 検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254669B2 (ja) | 1990-11-22 |
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