JPS5923925A - 論理回路 - Google Patents
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- JPS5923925A JPS5923925A JP57133576A JP13357682A JPS5923925A JP S5923925 A JPS5923925 A JP S5923925A JP 57133576 A JP57133576 A JP 57133576A JP 13357682 A JP13357682 A JP 13357682A JP S5923925 A JPS5923925 A JP S5923925A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電源とイｈ号出力点との間に２個以上のＭＯ
ＳＦＥＴを直列接続した構造を持つ論理回路に関する。
ＳＦＥＴを直列接続した構造を持つ論理回路に関する。
をＣＭＯ８）ランジスタで実現する場合、従来では第２
図（ａ）、（ｂ）の回路に示すように構成されている。
図（ａ）、（ｂ）の回路に示すように構成されている。
すなわち、従来のＮＡＮＤ）ｉ′−）は第２図（、）に
示すように、正極性の電源電圧ｖＤＤ印加点と出力端子
１１との間に２個のＰ ５−ヤネルＭＯ８ＦＥＴ１２．
１３を並列接続し、また出力端子１１と基準の電源゛電
圧ｖｓｓ印加点との間に２個のＮチャネルＭＯ８ＦＥＴ
１４ 、 Ｊ ５を直列接続し、かつ２個のＭｏｓｐ
ｇｒ Ｊ ２． ｚ ４のダートに第１の入力信号ＩＮ
１を、２個のＭＯＳＦＥＴ １３ 、１５のダートに
第２の入力信号ＩＮ２をそれぞれ供給することによって
構成されている。また従来のＮＯＲゲートは第２図（ｂ
）に示すように、上記ＮＡＮＤゲートの場合とは反対に
、■ＤＤ印加点と出力端子２１との間に２個のＰチャネ
ルＭＯ８ＦＥＴ ２２ 、２３を直列接続し、また出力
端子２１とｖ８ｓ印加点との間に２個のＮチャネルＭＯ
８ＦＥＴ ２４ 、２５を並列接続し、かつ２個のＭＯ
ＳＦＥＴ ２２ 、２４のダートに第１の入力信号ＩＮ
Ｊを、２個のＭＯＢＦＦ、Ｔ ２３ 。
示すように、正極性の電源電圧ｖＤＤ印加点と出力端子
１１との間に２個のＰ ５−ヤネルＭＯ８ＦＥＴ１２．
１３を並列接続し、また出力端子１１と基準の電源゛電
圧ｖｓｓ印加点との間に２個のＮチャネルＭＯ８ＦＥＴ
１４ 、 Ｊ ５を直列接続し、かつ２個のＭｏｓｐ
ｇｒ Ｊ ２． ｚ ４のダートに第１の入力信号ＩＮ
１を、２個のＭＯＳＦＥＴ １３ 、１５のダートに
第２の入力信号ＩＮ２をそれぞれ供給することによって
構成されている。また従来のＮＯＲゲートは第２図（ｂ
）に示すように、上記ＮＡＮＤゲートの場合とは反対に
、■ＤＤ印加点と出力端子２１との間に２個のＰチャネ
ルＭＯ８ＦＥＴ ２２ 、２３を直列接続し、また出力
端子２１とｖ８ｓ印加点との間に２個のＮチャネルＭＯ
８ＦＥＴ ２４ 、２５を並列接続し、かつ２個のＭＯ
ＳＦＥＴ ２２ 、２４のダートに第１の入力信号ＩＮ
Ｊを、２個のＭＯＢＦＦ、Ｔ ２３ 。
２５のダートに第２の入力信号ＩＮ２をそれぞれ供給す
ることによって構成されている。
ることによって構成されている。
ところで第１図（ａ）、（ｂ）に示す２人力のＮＡＮＤ
ゲートあるいはＮＯＲゲートでは、いずれか一方の入力
信号として常にＶＤＤレベル（″１″レベルに相当）を
供給し、他方に″′１＃レベルあるいはパＯ＃レベルの
入力信号を供給してインバータとしてｆ吏用する場合が
ある◇ところが、このように従来のＮＡＮＤゲートある
いはＮＯＲゲートを使用する場合には次のような欠点が
ある。
ゲートあるいはＮＯＲゲートでは、いずれか一方の入力
信号として常にＶＤＤレベル（″１″レベルに相当）を
供給し、他方に″′１＃レベルあるいはパＯ＃レベルの
入力信号を供給してインバータとしてｆ吏用する場合が
ある◇ところが、このように従来のＮＡＮＤゲートある
いはＮＯＲゲートを使用する場合には次のような欠点が
ある。
たとえばＮＡＪ’ＪＤケ゛−トの場合、第３図（ａ）に
示すように一方の入力信号ＩＮ １としてｖＤＤレベル
を供給したときと、第３図（ｂ）に示すように他方の入
力信号ＩＮ２として■ＤＤレベルを供給したときを比較
する。第４図（ａ）、（ｂ）は上記第３図（ａ）、（ｂ
）それぞれに対応する等価回路図である。第４図（、）
の場合、前記第２図（ａ）におけるＰチャネルＭＯ８Ｆ
ＥＴ １２が常に非導通およびＮチャネルＭＯ８ＦＥＴ
Ｊ ４が常に導通するため、この回路はＰチャネルＭ
Ｏ８ＦＥＴ １．９とＮチャネルＭＯ８ＦＥＴ １５か
らなり（Ｆｕ’ｒＩＮ２を入力とするＣＭＯＳインバー
タとみな１ことができる。そして出力端子１）とＭＯＳ
ＦＥＴ １５との間にはＭＯ８Ｆ’ＥＴ １４の導通抵
抗に相当する抵抗３１が挿入され、かつ出力端子１１に
は寄生的な容量３２が、また上記抵抗３ノとＭＯＳＦＥ
Ｔ ｌ ５との接続点にも寄生的な容量３３がそれぞれ
接続されでいる。一方、第４図（ｂ）の場合には、第２
図（ａ）におりるＰチャネルＭＯ８ＦＥＴ １３が常に
非導通およびＮチャネルＭＯ８ＦＥＩ’ １５が常に導
通ずるため、この回路はＰチャネ、／Ｌ＝ Ａｌｌ０８
ＦＥＴ １２とＮｌヤネルＭＯ８ＦＥＴ １４からなｔ
） ４Ｆｆ号ＩＮ １を入力とするＣＭＯＳイシバーク
とみなすことができる。そしでＭＯＳＦＥＴ １４とＶ
ｓｓ印加点との間にはＭＯＳＦＥＴ １５の導通抵抗に
相当する抵抗３４が挿入され、かつ出刃端子１ノには寄
生的な容量３５が、またＰＡＯ８ＦＥＴ １４と上記抵
抗３４との接続点にも符生的な容量３６がそれぞれ接続
されている。
示すように一方の入力信号ＩＮ １としてｖＤＤレベル
を供給したときと、第３図（ｂ）に示すように他方の入
力信号ＩＮ２として■ＤＤレベルを供給したときを比較
する。第４図（ａ）、（ｂ）は上記第３図（ａ）、（ｂ
）それぞれに対応する等価回路図である。第４図（、）
の場合、前記第２図（ａ）におけるＰチャネルＭＯ８Ｆ
ＥＴ １２が常に非導通およびＮチャネルＭＯ８ＦＥＴ
Ｊ ４が常に導通するため、この回路はＰチャネルＭ
Ｏ８ＦＥＴ １．９とＮチャネルＭＯ８ＦＥＴ １５か
らなり（Ｆｕ’ｒＩＮ２を入力とするＣＭＯＳインバー
タとみな１ことができる。そして出力端子１）とＭＯＳ
ＦＥＴ １５との間にはＭＯ８Ｆ’ＥＴ １４の導通抵
抗に相当する抵抗３１が挿入され、かつ出力端子１１に
は寄生的な容量３２が、また上記抵抗３ノとＭＯＳＦＥ
Ｔ ｌ ５との接続点にも寄生的な容量３３がそれぞれ
接続されでいる。一方、第４図（ｂ）の場合には、第２
図（ａ）におりるＰチャネルＭＯ８ＦＥＴ １３が常に
非導通およびＮチャネルＭＯ８ＦＥＩ’ １５が常に導
通ずるため、この回路はＰチャネ、／Ｌ＝ Ａｌｌ０８
ＦＥＴ １２とＮｌヤネルＭＯ８ＦＥＴ １４からなｔ
） ４Ｆｆ号ＩＮ １を入力とするＣＭＯＳイシバーク
とみなすことができる。そしでＭＯＳＦＥＴ １４とＶ
ｓｓ印加点との間にはＭＯＳＦＥＴ １５の導通抵抗に
相当する抵抗３４が挿入され、かつ出刃端子１ノには寄
生的な容量３５が、またＰＡＯ８ＦＥＴ １４と上記抵
抗３４との接続点にも符生的な容量３６がそれぞれ接続
されている。
ここで第３図（ａ） 、 （ｂ）の回路を同一基板上に
かつ対応するＦＥＴを同一寸法で形成する場合、抵抗３
１と３４の値、容量３２と３５の値および容ＩＡ、３３
と３６の値はそれぞれ等しいものとなる。いま第４図（
ａ）、 （ｂ）の等価回路を比較する。
かつ対応するＦＥＴを同一寸法で形成する場合、抵抗３
１と３４の値、容量３２と３５の値および容ＩＡ、３３
と３６の値はそれぞれ等しいものとなる。いま第４図（
ａ）、 （ｂ）の等価回路を比較する。
出力端子１１を”１＃レベルに設定するような榮件のと
き、第４図（、）のものではＭＯ８ＦＦＪＴ ｌ ３を
介して、出力端子１１に接続された容量３２を充電する
他に抵抗３１とＭＯＳＦＥＴ ｌ ５との接続点に接続
された容量３３も充電する必要がある０これに対して第
４図（ｂ）のものではＭＯＳＦＥＴ １２を介して、出
力端子１１に接続された容量３５を充電するのみでよい
０このため第４図（、）のものは第４図（ｂ）のものに
比較しよシ大きな容量を充電しなければならないので、
出力端子１１を ルベルに設定する場合のスイッチング
速度が遅くなってしまう。すなわち、従来回路では、イ
ンバータとして使用する場合、どちらの入力信号を １
レベルに設定するかによってスイッチング速度が異な
ってしまうという、スイッチング速度の入力端子依存性
の欠点がある◇また第４図（ａ） 、 （ｂ）の等価回
路を比較した場合、ＭＯＳＦＥＴ １４ 、 Ｉ ５そ
れぞれのｔ’ｓＨ流ｘｉｃ動能力が単独で２ ＫＮある
とする。そして第４図（ｂ）の場合、ＭＯＳＦＥＴ １
４と抵抗３４との接続点のレベルＶｊ、・ＭＯ３ＦＦ：
’ｌ’ １４が導通しティる時はｌ’ｆ、 Ｖ とナ
ルタ＋１８ め、第４図（ｂ）の回路に組込まれたＭＯ８Ｆ’ＥＴ
１４の電流駆動能力はほぼ２ ＫＮに近い値となる。と
ころが第４図（−）の場合、ＭＯＳＦＥＴ １５がＶ
側にありＳ りかつ抵抗３１がｖＤＤ側にあるため、この回路に組込
まれたＭＯＳＦＥＴ Ｊ ５の電流駆動能力は抵抗３１
の肴在により単独の場合よシも低下してたとえは１．５
ＫＮになる。このため、第４図（、）のものでは第４
図（ｂ）のものに比較して回路閾値電圧Ｖｔ）＋ｃが大
きくなシ、この結果、第４図（ａ） 、 （ｂ）のもの
では互いにノイズマージンが異なってしまう〇すなわち
、ノイズマージンの入力端子依存性という欠点がある。
き、第４図（、）のものではＭＯ８ＦＦＪＴ ｌ ３を
介して、出力端子１１に接続された容量３２を充電する
他に抵抗３１とＭＯＳＦＥＴ ｌ ５との接続点に接続
された容量３３も充電する必要がある０これに対して第
４図（ｂ）のものではＭＯＳＦＥＴ １２を介して、出
力端子１１に接続された容量３５を充電するのみでよい
０このため第４図（、）のものは第４図（ｂ）のものに
比較しよシ大きな容量を充電しなければならないので、
出力端子１１を ルベルに設定する場合のスイッチング
速度が遅くなってしまう。すなわち、従来回路では、イ
ンバータとして使用する場合、どちらの入力信号を １
レベルに設定するかによってスイッチング速度が異な
ってしまうという、スイッチング速度の入力端子依存性
の欠点がある◇また第４図（ａ） 、 （ｂ）の等価回
路を比較した場合、ＭＯＳＦＥＴ １４ 、 Ｉ ５そ
れぞれのｔ’ｓＨ流ｘｉｃ動能力が単独で２ ＫＮある
とする。そして第４図（ｂ）の場合、ＭＯＳＦＥＴ １
４と抵抗３４との接続点のレベルＶｊ、・ＭＯ３ＦＦ：
’ｌ’ １４が導通しティる時はｌ’ｆ、 Ｖ とナ
ルタ＋１８ め、第４図（ｂ）の回路に組込まれたＭＯ８Ｆ’ＥＴ
１４の電流駆動能力はほぼ２ ＫＮに近い値となる。と
ころが第４図（−）の場合、ＭＯＳＦＥＴ １５がＶ
側にありＳ りかつ抵抗３１がｖＤＤ側にあるため、この回路に組込
まれたＭＯＳＦＥＴ Ｊ ５の電流駆動能力は抵抗３１
の肴在により単独の場合よシも低下してたとえは１．５
ＫＮになる。このため、第４図（、）のものでは第４
図（ｂ）のものに比較して回路閾値電圧Ｖｔ）＋ｃが大
きくなシ、この結果、第４図（ａ） 、 （ｂ）のもの
では互いにノイズマージンが異なってしまう〇すなわち
、ノイズマージンの入力端子依存性という欠点がある。
またＮＡＮＤゲートと同様に従来のＮＯＲケ９−トでも
、どちらの入力信号を″１″レベルに設定するかによっ
てスイッチング速度やノイズマージンが異なってしまう
。さらにこのことは２人力の場合ばかりではなく３人力
以上のものについても同様である。
、どちらの入力信号を″１″レベルに設定するかによっ
てスイッチング速度やノイズマージンが異なってしまう
。さらにこのことは２人力の場合ばかりではなく３人力
以上のものについても同様である。
この発明は上記のような事情を考慮してなされたもので
あり、その目的はスイッチング速度および回路閾値電圧
の入力端子依存性の無い論理回路を提供することにある
。
あり、その目的はスイッチング速度および回路閾値電圧
の入力端子依存性の無い論理回路を提供することにある
。
上記目的を達成するためこの発明にあっては、２人力の
ＣＭＯ８ＮＡＮＤダートにおいて基準の電源電圧印加点
と出力端子との間に、２個のＮチャネルＭＯ８ＦＥＴを
直列接続してなる２個の直列回路を並列挿入し、異なる
直列回路において対応する位置に配置されたＭＯＳＦＥ
Ｔのダートに互いに異なる入力信号を供給するようにし
ている。
ＣＭＯ８ＮＡＮＤダートにおいて基準の電源電圧印加点
と出力端子との間に、２個のＮチャネルＭＯ８ＦＥＴを
直列接続してなる２個の直列回路を並列挿入し、異なる
直列回路において対応する位置に配置されたＭＯＳＦＥ
Ｔのダートに互いに異なる入力信号を供給するようにし
ている。
以下図面を参照してこの発明の詳細な説明する。第５図
はこの発明の一実施例の構成を示す回路図であり、前記
第１図（ａ）のシンボルで示めされる２人力のＮＡＮＩ
Ｉ”−）にこの発明を実施した場合のものである。すな
わちこの実施例回路では、従来と同様にｖＤＤ印加点と
出力端子１ノとの間に第１の入力信号ＩＮＩをダート入
力とするＰチャネルＭＯ８ＦＥＴ １２と第２の入力信
号ＩＮ２をダート入力とするもう１個のＰチャネルＭＯ
８ＦＥＴ Ｉ Ｊとを並列接続するとともに、出力端子
１ノとＶＳＲ印加点との間に第１の入力信号ＩＮ７をダ
ート入力とするＮチャネルＭＯ８ＦＥＴ １４と第２の
人力信号ＩＮ ２をダート入力とするもう１個のＮチャ
ネルＭＯ８ＦＥＴ １５とを直列接続した上で、さらに
出力端子１１とＶｓ８印加点との間に第２の人力信号Ｉ
Ｎ２をダート入力とするＮチャネルＭ、０８ＦＦＪＴ
１６と第１の入力信号ＩＮＩをダート入力とするもう１
個のＮヂャネルＭＯ８ＦＥＴ １７を直列接続するよう
にしたものである。
はこの発明の一実施例の構成を示す回路図であり、前記
第１図（ａ）のシンボルで示めされる２人力のＮＡＮＩ
Ｉ”−）にこの発明を実施した場合のものである。すな
わちこの実施例回路では、従来と同様にｖＤＤ印加点と
出力端子１ノとの間に第１の入力信号ＩＮＩをダート入
力とするＰチャネルＭＯ８ＦＥＴ １２と第２の入力信
号ＩＮ２をダート入力とするもう１個のＰチャネルＭＯ
８ＦＥＴ Ｉ Ｊとを並列接続するとともに、出力端子
１ノとＶＳＲ印加点との間に第１の入力信号ＩＮ７をダ
ート入力とするＮチャネルＭＯ８ＦＥＴ １４と第２の
人力信号ＩＮ ２をダート入力とするもう１個のＮチャ
ネルＭＯ８ＦＥＴ １５とを直列接続した上で、さらに
出力端子１１とＶｓ８印加点との間に第２の人力信号Ｉ
Ｎ２をダート入力とするＮチャネルＭ、０８ＦＦＪＴ
１６と第１の入力信号ＩＮＩをダート入力とするもう１
個のＮヂャネルＭＯ８ＦＥＴ １７を直列接続するよう
にしたものである。
すなわち、この実施例回路では、ＶＤＤ印加点と出力端
子１１との間に２個のＰチャネルＭＯ８ＦＥＴ １２
、 Ｊ ３を並列接続踵またｖ８ｇ印加点と出力端子１
１との間には各２個のＮチャネルＭＯ８ＦＥＴ Ｚ ４
と１５および１６と１７を直列接続してなる２個の直列
回路を並列挿入し、ＰチャネルＭＯ８ＦＥＴ Ｊ ２
、 Ｊ ３のダートには入力信号ＩＮＩ、ＩＮ２それぞ
れを供給し、さらに上記２個の直列回路の対応する位置
に配置された２個のＮチャネルＭＯ８ＦＥＴ １４ 、
１６のうち一方のＭＯＳＦＥＴ １４のダー トには入
力信号ＩＮＪを、他方のＭＯＳＦＥＴ １６のダートに
は入力信号ＩＮ、？をそれぞれ供給し、上記とは異なる
位置に配置されかつ互いに対応する位置に配置された２
個のＮチャネルＭＯ８ＦＥＴ １５ 、１７のうち一方
のＭＯ８ＦＥＴ１５のダートには入力信号ＩＮ２を、他
方のＭＯＳＦＥＴ １７のダートには入力信号ＩＮＩを
それぞれ供給するようにしたものである。
子１１との間に２個のＰチャネルＭＯ８ＦＥＴ １２
、 Ｊ ３を並列接続踵またｖ８ｇ印加点と出力端子１
１との間には各２個のＮチャネルＭＯ８ＦＥＴ Ｚ ４
と１５および１６と１７を直列接続してなる２個の直列
回路を並列挿入し、ＰチャネルＭＯ８ＦＥＴ Ｊ ２
、 Ｊ ３のダートには入力信号ＩＮＩ、ＩＮ２それぞ
れを供給し、さらに上記２個の直列回路の対応する位置
に配置された２個のＮチャネルＭＯ８ＦＥＴ １４ 、
１６のうち一方のＭＯＳＦＥＴ １４のダー トには入
力信号ＩＮＪを、他方のＭＯＳＦＥＴ １６のダートに
は入力信号ＩＮ、？をそれぞれ供給し、上記とは異なる
位置に配置されかつ互いに対応する位置に配置された２
個のＮチャネルＭＯ８ＦＥＴ １５ 、１７のうち一方
のＭＯ８ＦＥＴ１５のダートには入力信号ＩＮ２を、他
方のＭＯＳＦＥＴ １７のダートには入力信号ＩＮＩを
それぞれ供給するようにしたものである。
次に上記のような構成でなる２人力のＮＡＮＤダートを
、前記と同様にいずれか一方の入力信号として常に１
レベルを供給してインバータとして使用する場合を説明
する。
、前記と同様にいずれか一方の入力信号として常に１
レベルを供給してインバータとして使用する場合を説明
する。
まず一方の入力信号ＩＮＩを常に１ レベルにする場合
、ＰチャネルＰｖ１０ＳＦＥ１’ １２が常に非導通に
なり、２個のＮチャネルＭＯ８ＦＥＴ １４ 、１７が
常に導通する。したがって、この場合の等価回路図は第
６図（ａ）の通りになる。すなわち、ＶＤＤ印加点と出
力端子１ノとの間には入力４１号ＩＮ２をダート入力と
するＰチャネルＭＯ８ＦＥＴ ｌ ３が挿入され、出力
端子１１と■８ｓ印加点との間にはＭＯＳＦＥＴ １４
の導通抵抗に相当する抵抗４１とＮチャネルＭＯ８Ｆｇ
Ｔ １５が直列挿入され、さらに出力端子１１とＶ８Ｂ
印加点との間にはＮチャネルＭＯ８ＦＥＴ １６と、Ｍ
ＯＳＦＥＴ １７の導通抵抗に相当する抵抗４２が直列
挿入されている。さらに出力端子１ノには谷生的な容量
４３が、抵抗４１とＭＯ８Ｆ’ＥＴ １ Ｂの接続点に
は寄生的な容量４４が、またＭＯＳＦＥＴ １６と抵抗
４２の接続点には寄生的な容量４５がそれぞれ接続され
ている。
、ＰチャネルＰｖ１０ＳＦＥ１’ １２が常に非導通に
なり、２個のＮチャネルＭＯ８ＦＥＴ １４ 、１７が
常に導通する。したがって、この場合の等価回路図は第
６図（ａ）の通りになる。すなわち、ＶＤＤ印加点と出
力端子１ノとの間には入力４１号ＩＮ２をダート入力と
するＰチャネルＭＯ８ＦＥＴ ｌ ３が挿入され、出力
端子１１と■８ｓ印加点との間にはＭＯＳＦＥＴ １４
の導通抵抗に相当する抵抗４１とＮチャネルＭＯ８Ｆｇ
Ｔ １５が直列挿入され、さらに出力端子１１とＶ８Ｂ
印加点との間にはＮチャネルＭＯ８ＦＥＴ １６と、Ｍ
ＯＳＦＥＴ １７の導通抵抗に相当する抵抗４２が直列
挿入されている。さらに出力端子１ノには谷生的な容量
４３が、抵抗４１とＭＯ８Ｆ’ＥＴ １ Ｂの接続点に
は寄生的な容量４４が、またＭＯＳＦＥＴ １６と抵抗
４２の接続点には寄生的な容量４５がそれぞれ接続され
ている。
上記とｔよ反対に他方の入力伯号工Ｎ２を常に１ レベ
ルにする場合、今度はＰチャネルＭＯ８ＦＥＴ １３が
常に非導通になり、２個のＮチャネルＭＯ８ＦＥＴ １
５ 、１６が常に導通ずる。したがって、この場合の等
価回路図は第６図（ｂ）の通シになる。すなわち、ｖＤ
ｏ印加点と出力端子１１との間には入力信号ＩＮＩをダ
ート入力とするＰチャネルＭＯ８ＦＥＴ １２が挿入さ
れ、出力端子１１とｖ８ｆｉ印加点との間にはＭＯＳＦ
ＥＴ ７４と、ＭＯ８ＦＥＴ１５の導通抵抗に相当する
抵抗４６が直列挿入され、さらに出力端子１１とｖｓｓ
印加点との間にはＭＯＳＦＥＴ １６の導通抵抗に相当
する抵抗４７とＭＯＳＦＥＴ １７が直列挿入されて゛
いる。さらに出力端子１ノには寄生的な容量４８が、Ｍ
Ｏ８ＦＥＴ１４と抵抗４６の接続点には寄生的な容量４
９が、また抵抗４７とＭＯＳＦＥＴ １７の接続点には
寄生的な容量５０がそれぞれ接続されている。
ルにする場合、今度はＰチャネルＭＯ８ＦＥＴ １３が
常に非導通になり、２個のＮチャネルＭＯ８ＦＥＴ １
５ 、１６が常に導通ずる。したがって、この場合の等
価回路図は第６図（ｂ）の通シになる。すなわち、ｖＤ
ｏ印加点と出力端子１１との間には入力信号ＩＮＩをダ
ート入力とするＰチャネルＭＯ８ＦＥＴ １２が挿入さ
れ、出力端子１１とｖ８ｆｉ印加点との間にはＭＯＳＦ
ＥＴ ７４と、ＭＯ８ＦＥＴ１５の導通抵抗に相当する
抵抗４６が直列挿入され、さらに出力端子１１とｖｓｓ
印加点との間にはＭＯＳＦＥＴ １６の導通抵抗に相当
する抵抗４７とＭＯＳＦＥＴ １７が直列挿入されて゛
いる。さらに出力端子１ノには寄生的な容量４８が、Ｍ
Ｏ８ＦＥＴ１４と抵抗４６の接続点には寄生的な容量４
９が、また抵抗４７とＭＯＳＦＥＴ １７の接続点には
寄生的な容量５０がそれぞれ接続されている。
いま第５図の実施例回路において４個のＮチャネルＭＯ
８ＦＥＴ １４〜１７の素子寸法をそれぞれ等しく設定
したとすると、第６図（ａ） 、 （ｂ）の等価回路に
おいて、抵抗４Ｊ、４２，４６．４７それぞれの値、容
Ｊｉ ４ ｓと４８の値、容量４４と５０の値および容
量４５と４９の値はそれぞれ等しいものとなる。そこで
次に第６図（ａ）、（ｂ）の等価回路それぞれにおいて
出力端子１ノを ルベルに設定するような条件のときを
考える。
８ＦＥＴ １４〜１７の素子寸法をそれぞれ等しく設定
したとすると、第６図（ａ） 、 （ｂ）の等価回路に
おいて、抵抗４Ｊ、４２，４６．４７それぞれの値、容
Ｊｉ ４ ｓと４８の値、容量４４と５０の値および容
量４５と４９の値はそれぞれ等しいものとなる。そこで
次に第６図（ａ）、（ｂ）の等価回路それぞれにおいて
出力端子１ノを ルベルに設定するような条件のときを
考える。
まず第６図（、）のものではＭＯ８ＦＥ’ｌ’ １３を
介して、出力端子１１に接続されている容Ｍ４３と、さ
らに抵抗４１を介してもう１個の容量４４を充電する必
要がある。捷た第６図（ｂ）のものではＭＯＳＦＥＴ
Ｊ ２を介して、出力端子１１に接続されている容量４
８と、さらに抵抗４７を介してもう１個の容量５０を充
電する必景がある。このとき、４個のＭＯＳＦＥＴ １
４〜１７がそれぞれ等しい寸法で形層されていれは、上
記谷魅４３と４８それぞれ、抵抗４１と４７それぞれお
よび容量４４と５０それぞれは等しいため、第６図（ａ
） 、 （ｂ）のものでは同じ速度で出力端子１１を１
レベルにスイッチングすることができる〇すなわち、
スイッチング速度の入力端子依存性を無くすことができ
る。
介して、出力端子１１に接続されている容Ｍ４３と、さ
らに抵抗４１を介してもう１個の容量４４を充電する必
要がある。捷た第６図（ｂ）のものではＭＯＳＦＥＴ
Ｊ ２を介して、出力端子１１に接続されている容量４
８と、さらに抵抗４７を介してもう１個の容量５０を充
電する必景がある。このとき、４個のＭＯＳＦＥＴ １
４〜１７がそれぞれ等しい寸法で形層されていれは、上
記谷魅４３と４８それぞれ、抵抗４１と４７それぞれお
よび容量４４と５０それぞれは等しいため、第６図（ａ
） 、 （ｂ）のものでは同じ速度で出力端子１１を１
レベルにスイッチングすることができる〇すなわち、
スイッチング速度の入力端子依存性を無くすことができ
る。
ところで第５図の実施例Ｎ路においてＮチャネル側の′
電流駆動能力を第２図（、）に示す従来回路のものと等
しく設定する場合、４個の各ＮチャネルＭＯ８ＦＥＴ
１４〜１７それぞれの単独の電流駆動能力は、第２図（
、）中の２個の各ＮチャネルＭＯ８ＦＥＴ １４ 、１
５それぞれの単独のそれの１／２にすることができる。
電流駆動能力を第２図（、）に示す従来回路のものと等
しく設定する場合、４個の各ＮチャネルＭＯ８ＦＥＴ
１４〜１７それぞれの単独の電流駆動能力は、第２図（
、）中の２個の各ＮチャネルＭＯ８ＦＥＴ １４ 、１
５それぞれの単独のそれの１／２にすることができる。
このため第５図中の４個のＮチャネルＭＯ８）ランジス
タ１４〜１７の各素子寸法は第２図（、）中の２個のＮ
チャネルＭＯ８ＦＥＴ １４ 、 Ｊ ５のものの１／
２にすることができ、これによって第６図（ａ）、（ｂ
）中の容量４３゜４８は第３図（、） 、 （ｂ）中の
容量３２．３５よシも小さくなシ、同じく容量４４．５
０は容量３３よυも小さくなる０そこでスイッチング速
度が遅い第４図（、）の等価回路に比較して、第６図（
ａ）。
タ１４〜１７の各素子寸法は第２図（、）中の２個のＮ
チャネルＭＯ８ＦＥＴ １４ 、 Ｊ ５のものの１／
２にすることができ、これによって第６図（ａ）、（ｂ
）中の容量４３゜４８は第３図（、） 、 （ｂ）中の
容量３２．３５よシも小さくなシ、同じく容量４４．５
０は容量３３よυも小さくなる０そこでスイッチング速
度が遅い第４図（、）の等価回路に比較して、第６図（
ａ）。
（ｂ）回路では出力端子１１に直接にあるいは抵抗を介
して接続される容量の値を小さくすることができるため
、従来よシもスイッチング速度を早くすることができる
。
して接続される容量の値を小さくすることができるため
、従来よシもスイッチング速度を早くすることができる
。
また第６図（ａ） 、 （ｂ）の等価回路は同一の回路
構成になっていて、しかも基量が互いに等しいため、両
回路の回路閾値電圧は等しい。したがってノイズマージ
ンの入力端子依存性も無くすことができる。
構成になっていて、しかも基量が互いに等しいため、両
回路の回路閾値電圧は等しい。したがってノイズマージ
ンの入力端子依存性も無くすことができる。
第７図はこの発明の他の実施例の構成を示す回路図であ
り、第８図のシンｙ！？ル図で示すようＫ ３ 人カッ
ＣＭＯ８ＮＡＮＤダートにこの発明を実施したものであ
る。すなわち、この回路では、ｖＤＤ印加点と出力端子
６１との間に３個の入力信号ＩＮＩ、ＩＮ２．ＩＮＳそ
れぞれをケ°−ト入力とする合計３個のＰチャネルＭＯ
８ＦＥＴ ６２ 、６３ 。
り、第８図のシンｙ！？ル図で示すようＫ ３ 人カッ
ＣＭＯ８ＮＡＮＤダートにこの発明を実施したものであ
る。すなわち、この回路では、ｖＤＤ印加点と出力端子
６１との間に３個の入力信号ＩＮＩ、ＩＮ２．ＩＮＳそ
れぞれをケ°−ト入力とする合計３個のＰチャネルＭＯ
８ＦＥＴ ６２ 、６３ 。
６４を並列接続する。また出力端子６１とｖｓ３印加点
との間に、第１の入力信号ＩＮ １をケ９−ト入力とす
るＮチャネルＭＯ８ＦＥＴ ６５ 、第２の人力信号Ｉ
Ｎ２をダート入力とするＮチャネルＭＯ８ＦＥＴ６６お
よび第３の入力信号ＩＮ Ｓをダート入力とするＮチャ
ネルＭＯ８ＦＥＴ ６７をこの順に直列接続して第１の
直列回路Ｌ４を構成する。さらに出力端子６１とｖ８ｓ
印加点との間に、第３の入力信号ＩＮ ３をダート入力
とするＮチャネルＭＯ８ＦＥＴ６８、第１の入力信号Ｉ
Ｎ １をダート入力とするＮチャネルＭＯ８ＦＥＴ ６
９および第２の入力信号ＩＮ ２をダート入力とするＮ
チャネルＭＯ８ＦＥＴ ７０をこの順に直列接続して第
２の直列回路Ｌ」を構成する。またさらに出力端子６１
とｖ、８印加点との間に、第２の入力（ｉ号ＩＮ２をダ
ート入力とするＮチャネルＭＯ８ＦＥＴ ７１、第３の
入力信号ＩＮＪをダート入力とするＮチャネルΔ４０Ｓ
ＦＥＴ ７２および第１の入力信号ＩＮ １をｆｆ−）
入力とするＮチャネルＭＯ８ＦＥＴ ７３をこの順に直
列接続して第３の直列回路７６を構成する。なお、この
実施例回路でも、合計９個のＮチャネルＭＯ８ＦＥＴ
６５〜７３の各素子寸法は等しく設定される。
との間に、第１の入力信号ＩＮ １をケ９−ト入力とす
るＮチャネルＭＯ８ＦＥＴ ６５ 、第２の人力信号Ｉ
Ｎ２をダート入力とするＮチャネルＭＯ８ＦＥＴ６６お
よび第３の入力信号ＩＮ Ｓをダート入力とするＮチャ
ネルＭＯ８ＦＥＴ ６７をこの順に直列接続して第１の
直列回路Ｌ４を構成する。さらに出力端子６１とｖ８ｓ
印加点との間に、第３の入力信号ＩＮ ３をダート入力
とするＮチャネルＭＯ８ＦＥＴ６８、第１の入力信号Ｉ
Ｎ １をダート入力とするＮチャネルＭＯ８ＦＥＴ ６
９および第２の入力信号ＩＮ ２をダート入力とするＮ
チャネルＭＯ８ＦＥＴ ７０をこの順に直列接続して第
２の直列回路Ｌ」を構成する。またさらに出力端子６１
とｖ、８印加点との間に、第２の入力（ｉ号ＩＮ２をダ
ート入力とするＮチャネルＭＯ８ＦＥＴ ７１、第３の
入力信号ＩＮＪをダート入力とするＮチャネルΔ４０Ｓ
ＦＥＴ ７２および第１の入力信号ＩＮ １をｆｆ−）
入力とするＮチャネルＭＯ８ＦＥＴ ７３をこの順に直
列接続して第３の直列回路７６を構成する。なお、この
実施例回路でも、合計９個のＮチャネルＭＯ８ＦＥＴ
６５〜７３の各素子寸法は等しく設定される。
このような構成でなる３人力のＮＡＮＤゲートのいずれ
か２つの入力信号として常に”ｌ＃レベルを供給して、
インバータとして使用する場合を説明する。３人力のＮ
ＡＮＤゲートをインバータとして使用するには、第９図
（ａ）に示すように入力信号ＩＮＪ、ＩＮＪを常に＠１
レベルにする場合と、第９図（ｂ）に示すように入カ
イ８号ＩＮ２．ＩＮＳを常に １ レベルにする場合と
、第９図（ｃ）に示すように入力信号ＩＮＪ、ＩＮＪを
常に”１″レベルにする場合の３つの場合がある。
か２つの入力信号として常に”ｌ＃レベルを供給して、
インバータとして使用する場合を説明する。３人力のＮ
ＡＮＤゲートをインバータとして使用するには、第９図
（ａ）に示すように入力信号ＩＮＪ、ＩＮＪを常に＠１
レベルにする場合と、第９図（ｂ）に示すように入カ
イ８号ＩＮ２．ＩＮＳを常に １ レベルにする場合と
、第９図（ｃ）に示すように入力信号ＩＮＪ、ＩＮＪを
常に”１″レベルにする場合の３つの場合がある。
第１０図（ａ） 、 （ｂ） 、 （０）は第９図（ａ
） 、 （ｂ） 、 （ｅ）それぞれに対応した等価回
路図である。またこの第１０図（ａ） 、 （ｂ） 、
（ｅ）において、抵抗８１〜８９は各ＭＯ８ＦＥＴ
６５〜７３の導通抵抗に相当する抵抗である。さらに図
示しないが前記と同様に出力端子６１お上びＮチャネル
ＭＯ８ＦＥＴと抵抗との各接続点にはそれぞれ寄生的な
容量が接続されている。この第１Ｏ図（ａ） 、 （ｂ
） 、 （Ｃ）の回路では前記した到１由によυ、各出
力端子６１に伺随している容量の値が等しいため、同じ
速度で出力端子６１を”１ レベルにスイッチングする
ことができる。したがって、この実施例の場合にもスイ
ッチング速度の入力端子依存性を無くすことができ、し
かも３個のＮチャネルＭＯ８ＦＥＴを単に出力端子とＶ
８ｓ印加点との間に直列接続する従来の３人力ＮＡＮＤ
ゲートにくらべて、出力端子６１に直接にあるいは抵抗
を介して接続される容量の佃、を小さくすることができ
、これによシ従来よシもスイッチング速度を早くするこ
とができる。さらに第１０図（ａ） 、 （ｂ） 、
（ｅ）の等価回路は同一の回路構成であ如しかも抵抗、
図示しない容量の値が等しいため、各回路の回路閾値電
圧は等しい。したがってノイズマージンの入力端子依存
性も無くすことができる。
） 、 （ｂ） 、 （ｅ）それぞれに対応した等価回
路図である。またこの第１０図（ａ） 、 （ｂ） 、
（ｅ）において、抵抗８１〜８９は各ＭＯ８ＦＥＴ
６５〜７３の導通抵抗に相当する抵抗である。さらに図
示しないが前記と同様に出力端子６１お上びＮチャネル
ＭＯ８ＦＥＴと抵抗との各接続点にはそれぞれ寄生的な
容量が接続されている。この第１Ｏ図（ａ） 、 （ｂ
） 、 （Ｃ）の回路では前記した到１由によυ、各出
力端子６１に伺随している容量の値が等しいため、同じ
速度で出力端子６１を”１ レベルにスイッチングする
ことができる。したがって、この実施例の場合にもスイ
ッチング速度の入力端子依存性を無くすことができ、し
かも３個のＮチャネルＭＯ８ＦＥＴを単に出力端子とＶ
８ｓ印加点との間に直列接続する従来の３人力ＮＡＮＤ
ゲートにくらべて、出力端子６１に直接にあるいは抵抗
を介して接続される容量の佃、を小さくすることができ
、これによシ従来よシもスイッチング速度を早くするこ
とができる。さらに第１０図（ａ） 、 （ｂ） 、
（ｅ）の等価回路は同一の回路構成であ如しかも抵抗、
図示しない容量の値が等しいため、各回路の回路閾値電
圧は等しい。したがってノイズマージンの入力端子依存
性も無くすことができる。
第１１図はこの発明をｎ入力のＣＭＯ８ＮＡＮＤ ｒ−
トあるいはＮＯ１’ｌ’−）に実施した場合のＮチャネ
ル側あるいはＰチャネル側の構成を示す回路図である。
トあるいはＮＯ１’ｌ’−）に実施した場合のＮチャネ
ル側あるいはＰチャネル側の構成を示す回路図である。
一般にｎ個の入力信号が与えられる場合には、出力端子
ＯＵＴとｖＤＤ印加点（あるいはＶ 印加点）との間に
、それぞれｎ個の１１ ＭＯＳＦＥＴを直列接続して構成される直列回路をｎ個
並列接続し、各直列回路において対応する位置に配置さ
れたｎ個のＭＯＳＦＥＴのダートには互いに異なる入力
信号を供給するように構成するＯなお、第１１図におい
て丸印はＭＯＳＦＥＴを表わし、その丸印の中に記入し
た数字は入力信号の種類を表わしている。
ＯＵＴとｖＤＤ印加点（あるいはＶ 印加点）との間に
、それぞれｎ個の１１ ＭＯＳＦＥＴを直列接続して構成される直列回路をｎ個
並列接続し、各直列回路において対応する位置に配置さ
れたｎ個のＭＯＳＦＥＴのダートには互いに異なる入力
信号を供給するように構成するＯなお、第１１図におい
て丸印はＭＯＳＦＥＴを表わし、その丸印の中に記入し
た数字は入力信号の種類を表わしている。
このような構成とすることによって、出力端子とｖＤＤ
印加点（あるいはｖｓｅｔ印加点）との間に４個のＭＯ
ＳＦＥＴを単に直列接続したものとくらべて、ｎ −１
個の入力信号として常に″′１″レベルを供給してイン
バータとして使用する場合には前記と同様にスイッチン
グ速度および回路閾値電圧の入力端子依存性を無くすこ
とができる。
印加点（あるいはｖｓｅｔ印加点）との間に４個のＭＯ
ＳＦＥＴを単に直列接続したものとくらべて、ｎ −１
個の入力信号として常に″′１″レベルを供給してイン
バータとして使用する場合には前記と同様にスイッチン
グ速度および回路閾値電圧の入力端子依存性を無くすこ
とができる。
第１２図ないし第１６図はそれぞれこの発明の応用例の
検層を示すものである。第１２図（、）は、Ｐチャネル
ＭＯ８ＦＥＴＭ ＯＪ、 １０２およびＮチャネルＭＯ
８ＦＥＴ １０．９〜１０６からなるこの発明に修る２
人力ＣＭＯ８ＮＡＮＤデート１０７の出力端に、Ｐチャ
ネルＭＯ８ＦＥＴＭ Ｏ８，１０９それぞれおよびＮチ
ャネルＭＯ８ＦＥＴ １１０． Ｊ １１それぞれか
らなる２段のＣＭＯＳインバータ１１２゜１１３を縦列
接続し、て、出力駆動能力を畠めるようにしたものであ
る。そしてこの回路をシン日？ルを用いて表わすと第１
２図（ｂ）のシンビル構成図のようになる。
検層を示すものである。第１２図（、）は、Ｐチャネル
ＭＯ８ＦＥＴＭ ＯＪ、 １０２およびＮチャネルＭＯ
８ＦＥＴ １０．９〜１０６からなるこの発明に修る２
人力ＣＭＯ８ＮＡＮＤデート１０７の出力端に、Ｐチャ
ネルＭＯ８ＦＥＴＭ Ｏ８，１０９それぞれおよびＮチ
ャネルＭＯ８ＦＥＴ １１０． Ｊ １１それぞれか
らなる２段のＣＭＯＳインバータ１１２゜１１３を縦列
接続し、て、出力駆動能力を畠めるようにしたものであ
る。そしてこの回路をシン日？ルを用いて表わすと第１
２図（ｂ）のシンビル構成図のようになる。
第１３図（ａ）は、ＰチャネルＭＯ８ＦＥＴ ７０１
。
。
１０２およびＮチャネルＭＯ８ＦＥＴ Ｉ ｏ ３〜１
０６からなるこの発明に係る２人力ＣＭＯ８ＮＡＮＤゲ
ート１０７の２つの入力端および出力端に、Ｐチャネル
ＭＯ８ＦＥＴＭＪ４． Ｉ Ｊ ５．１１６それぞれ
およびＮチャネルＭＯＳＦＥＴ １１７．１１８ 、１
１９それぞれからなる各ＣＭＯＳインバータ１２０゜１
２１．１２！２それぞれを設けるようにしたものであり
、この回路のシンボル構成図は第１３図（ｂ）のように
２人力のＮＯＲ回路となる。
０６からなるこの発明に係る２人力ＣＭＯ８ＮＡＮＤゲ
ート１０７の２つの入力端および出力端に、Ｐチャネル
ＭＯ８ＦＥＴＭＪ４． Ｉ Ｊ ５．１１６それぞれ
およびＮチャネルＭＯＳＦＥＴ １１７．１１８ 、１
１９それぞれからなる各ＣＭＯＳインバータ１２０゜１
２１．１２！２それぞれを設けるようにしたものであり
、この回路のシンボル構成図は第１３図（ｂ）のように
２人力のＮＯＲ回路となる。
この第１３図回路の場合、２つの入力信号ＩＮＩ、ＩＮ
２をいったんインバータ１２０゜１２１で受けるため、
ＣＭＯ８ＮＡＮＤ ｒ−トノ０フ自体のノイズマージン
の入力端子依存性は無いが、スイッチング速度の入力端
子依存性は４個のＮチャネルＭＯＳＦＥＴ １０３〜１
０６を設けることによって解決されている。
２をいったんインバータ１２０゜１２１で受けるため、
ＣＭＯ８ＮＡＮＤ ｒ−トノ０フ自体のノイズマージン
の入力端子依存性は無いが、スイッチング速度の入力端
子依存性は４個のＮチャネルＭＯＳＦＥＴ １０３〜１
０６を設けることによって解決されている。
第１４図（、）は、それぞれＰチャネルＭＯ８ＦＥＴ１
０１．１０２およびＮチャネルＭＯＳＦＥＴ １０３〜
１０６からなるこの発明に係る２個の２人力ＮＡＮＤダ
ート１２３，１２４と、ＰチャネルＭＯ８ＦＥＴ １２
５〜１２ ＢおよびＮチャネルＭＯＳＦＥＴ１２９．１
３０からなるこの発明に係る２人力ＮＯＲゲート１３１
と、ＰチャネルＭＯ８ＦＥＴ ｌ ３２およびＮチャネ
ルＭＯＳＦＥＴ １３ ＪからなるＣＭＯＳインバータ
１３４とを組合せて、第１４図（ｂ）のシンプル構成図
で表わされる４人力のＮＡＮＤＡＮＤ回路するようにし
たものである。
０１．１０２およびＮチャネルＭＯＳＦＥＴ １０３〜
１０６からなるこの発明に係る２個の２人力ＮＡＮＤダ
ート１２３，１２４と、ＰチャネルＭＯ８ＦＥＴ １２
５〜１２ ＢおよびＮチャネルＭＯＳＦＥＴ１２９．１
３０からなるこの発明に係る２人力ＮＯＲゲート１３１
と、ＰチャネルＭＯ８ＦＥＴ ｌ ３２およびＮチャネ
ルＭＯＳＦＥＴ １３ ＪからなるＣＭＯＳインバータ
１３４とを組合せて、第１４図（ｂ）のシンプル構成図
で表わされる４人力のＮＡＮＤＡＮＤ回路するようにし
たものである。
第１５図（、）は、ＰチャネルＭＯ８ＦＥＴ１２５〜１
２８およびＮチャネルＭＯＳＦＥＴ Ｊ ２９ 、 Ｚ
’′３゜からなるこの発明に係る２人力のＮＯＲゲート
１３１の出力端に、ＰグーヤネルＭＯ８ＦＥＴ Ｊ ３
２およびＮチャネルＭＯ８ＦＥＴノ３３からなるＣＭＯ
Ｓインバータ１３４を接続して、第１５図（ｂ）のシン
ビル構成図で表わされる２人力のＯＲ回路を構成するよ
うにしたものである。
２８およびＮチャネルＭＯＳＦＥＴ Ｊ ２９ 、 Ｚ
’′３゜からなるこの発明に係る２人力のＮＯＲゲート
１３１の出力端に、ＰグーヤネルＭＯ８ＦＥＴ Ｊ ３
２およびＮチャネルＭＯ８ＦＥＴノ３３からなるＣＭＯ
Ｓインバータ１３４を接続して、第１５図（ｂ）のシン
ビル構成図で表わされる２人力のＯＲ回路を構成するよ
うにしたものである。
第１６図（、）は、ＰチャネルＭＯ８ＦＥＴ １３５〜
１３７およびＮチャネルＭＯＳＦＥＴ １３８〜１４６
からなるこの発明に係る３人力のＣＭＯ８ＮＡＮＤダー
ト１４７の出力端に、ＰチャネルＭＯ８ＦＥＴ１４８お
よびＮチャネルＭＯＳＦＥＴ １４９からなるＣＭＯＳ
インバータ１５０を接続して、第１６図（ｂ）のシンボ
ル構成図で表わされる３人力のＡＮＤ回路を構成するよ
うにしたものである。
１３７およびＮチャネルＭＯＳＦＥＴ １３８〜１４６
からなるこの発明に係る３人力のＣＭＯ８ＮＡＮＤダー
ト１４７の出力端に、ＰチャネルＭＯ８ＦＥＴ１４８お
よびＮチャネルＭＯＳＦＥＴ １４９からなるＣＭＯＳ
インバータ１５０を接続して、第１６図（ｂ）のシンボ
ル構成図で表わされる３人力のＡＮＤ回路を構成するよ
うにしたものである。
ところで、前記第２図（、）に示すような構成の、従来
の２人力ＣＭＯ８ＮＡＮＤダートを実際に集積化する場
合、個々のＭＯＳＦＥＴは素子寸法の小さなＭＯＳＦＥ
Ｔをいくつか集合して構成されている０これは１つの大
きなＭＯＳＦＥＴをシリコンゲートプロセスで形成する
場合、ダート配線が長くなってその抵抗が与える影響が
無視できなくなるからである。したがって従来では、前
記第２図（−）中の直列接続された２個のＮチャネルＭ
ＯＳＦＥＴ Ｊ ４ 。
の２人力ＣＭＯ８ＮＡＮＤダートを実際に集積化する場
合、個々のＭＯＳＦＥＴは素子寸法の小さなＭＯＳＦＥ
Ｔをいくつか集合して構成されている０これは１つの大
きなＭＯＳＦＥＴをシリコンゲートプロセスで形成する
場合、ダート配線が長くなってその抵抗が与える影響が
無視できなくなるからである。したがって従来では、前
記第２図（−）中の直列接続された２個のＮチャネルＭ
ＯＳＦＥＴ Ｊ ４ 。
１５部分は、たとえば第１７図に示すように、出力端子
１ノと■８Ｂ印加点との間に直列接続されたそれぞれＮ
チャネルＭＯＳＦＥＴ １４のチャネル幅の１／４の幅
を持つ４個の各ＮチャネルＭＯ８ＦＥＴＪ４Ａ〜１４０
と、それぞれＮチャネルＭＯＳＦＥＴ１５のチャネル幅
の１／４の幅を持つ４個の各ＮチャネルＭＯ８ＦＥＴ
１５ Ａ〜１５Ｄとからなる４個の直列回路１８Ａ〜Ｉ
ＩＪＤによって構成されている。なお各ＭＯ８ＦＥＴ１
４，１４１〜１４０，１５゜Ｊ５Ａ〜１５Ｄのチャネル
長はすべて等しいとする。
１ノと■８Ｂ印加点との間に直列接続されたそれぞれＮ
チャネルＭＯＳＦＥＴ １４のチャネル幅の１／４の幅
を持つ４個の各ＮチャネルＭＯ８ＦＥＴＪ４Ａ〜１４０
と、それぞれＮチャネルＭＯＳＦＥＴ１５のチャネル幅
の１／４の幅を持つ４個の各ＮチャネルＭＯ８ＦＥＴ
１５ Ａ〜１５Ｄとからなる４個の直列回路１８Ａ〜Ｉ
ＩＪＤによって構成されている。なお各ＭＯ８ＦＥＴ１
４，１４１〜１４０，１５゜Ｊ５Ａ〜１５Ｄのチャネル
長はすべて等しいとする。
第１８図は第１７図回路を実際に集積化した場合の一部
分の７４タ一ン平面図である。図においで２００はＮ型
の半導体基板上に形成されたＰ型のウェル領域である。
分の７４タ一ン平面図である。図においで２００はＮ型
の半導体基板上に形成されたＰ型のウェル領域である。
このウェル領域１呈上には、ハ［定の間隔を保って複数
のＮ１型半導体領域２０１に、２０１Ｂ 、２０１Ｃ，
２０１Ｄ、２０１Ｅ。
のＮ１型半導体領域２０１に、２０１Ｂ 、２０１Ｃ，
２０１Ｄ、２０１Ｅ。
・・・が−列に配列形成されている。このうち、図中の
最も上方に配置されているＮ型半導体領域２０１には、
第１７図中のＭＯＳＦＥＴ １５ Ａのソース領域に対
応し−しいる。上記半導体領域２０１Ａに隣接して配置
されているＮ型半導体領域２０１Ｂは、第１７図中のＭ
ＯＳＦＥＴ Ｊ ＳＡのドレインおよびＭＯＳＦＥＴ
１４ Ａのソース領域に対応しでいる。
最も上方に配置されているＮ型半導体領域２０１には、
第１７図中のＭＯＳＦＥＴ １５ Ａのソース領域に対
応し−しいる。上記半導体領域２０１Ａに隣接して配置
されているＮ型半導体領域２０１Ｂは、第１７図中のＭ
ＯＳＦＥＴ Ｊ ＳＡのドレインおよびＭＯＳＦＥＴ
１４ Ａのソース領域に対応しでいる。
同様にＮ型半導体領域２０ ＪＣｉＪ２、ＭＯＳＦＥＴ
１５ ＡノドレインおよびＭＯＳＦＥ’ｌ’ １４
Ｂのドレイン領域に対応している。Ｎ型半導体領域２０
１Ｄは、ＭＯＳＦＥＴ １４ ＢのソースおよびＭＯＳ
ＦＥＴ １５ Ｂのドレイン領域に対応している。さら
にＮ型半導体領域２０１ｍ、ＭＯＳＦＥＴ １５ Ｂの
ソースおよびＭＯＳＦＥｉ’ １５ Ｃのソース領域に
対応している〇また上記一対のＮ型半導体領域２０１
Ａ 、 ２０１Ｂ相互間の表面上にはポリシリコンｆ−
）配線２０２Ａが、一対のＮ型半導体領域２０１Ｂ、２
０１Ｃ相互間の表面上にはポリシリコンゲート配線２０
２Ｂが、一対のＮ型半導体領域２０１Ｃ，２０１Ｄ相互
間の表面上にはポリシリコン、ダート配線２０２Ｃが１
また一対のＮ型半導体領域２０１０゜２０１Ｅ相互間の
表面上にはポリシリコンゲート配線２０２０がそれぞれ
形成されている。
１５ ＡノドレインおよびＭＯＳＦＥ’ｌ’ １４
Ｂのドレイン領域に対応している。Ｎ型半導体領域２０
１Ｄは、ＭＯＳＦＥＴ １４ ＢのソースおよびＭＯＳ
ＦＥＴ １５ Ｂのドレイン領域に対応している。さら
にＮ型半導体領域２０１ｍ、ＭＯＳＦＥＴ １５ Ｂの
ソースおよびＭＯＳＦＥｉ’ １５ Ｃのソース領域に
対応している〇また上記一対のＮ型半導体領域２０１
Ａ 、 ２０１Ｂ相互間の表面上にはポリシリコンｆ−
）配線２０２Ａが、一対のＮ型半導体領域２０１Ｂ、２
０１Ｃ相互間の表面上にはポリシリコンゲート配線２０
２Ｂが、一対のＮ型半導体領域２０１Ｃ，２０１Ｄ相互
間の表面上にはポリシリコン、ダート配線２０２Ｃが１
また一対のＮ型半導体領域２０１０゜２０１Ｅ相互間の
表面上にはポリシリコンゲート配線２０２０がそれぞれ
形成されている。
さらに上記ウェル領域２００表面上には、絶縁膜を介し
て、上記Ｎ型半導体領域２０ノの配列方向に沿って、ア
ルミニウムからなる４本の〉 配線２０３Ａ〜２０３Ｄが並行して配列形成される。
て、上記Ｎ型半導体領域２０ノの配列方向に沿って、ア
ルミニウムからなる４本の〉 配線２０３Ａ〜２０３Ｄが並行して配列形成される。
このうち１本の配線２０３Ａには前記第２の入力信号Ｉ
Ｎ ２が与えられていて、この配線２０３Ａには前記ポ
リシリコンｆ−）配線２ｏ２に、２θ２Ｄが接続されて
いる。上記配線２０３Ｂには前記第１の入力信号ＩＮＪ
が与えられていて、この配線２０３Ｂには前記ポリシリ
コンｅ−）配線２０２Ｂ。
Ｎ ２が与えられていて、この配線２０３Ａには前記ポ
リシリコンｆ−）配線２ｏ２に、２θ２Ｄが接続されて
いる。上記配線２０３Ｂには前記第１の入力信号ＩＮＪ
が与えられていて、この配線２０３Ｂには前記ポリシリ
コンｅ−）配線２０２Ｂ。
２０２Ｃが接続されている。上記配線２′θ３ｃには前
記基準の電源電圧ｖ８ＩＩ＋が与えられていて、この配
線；ｊ Ｏ，９Ｃには前記Ｎ１半導体領域；ｌ ０１
Ａ ＋２０１Ｅが接続されている。上記配ｆｆ８２０３
０は前記出力端子１１に接続されているものであり、配
線２０３Ｄには前記Ｎ増生導体領域２０１Ｃが接続され
ている。
記基準の電源電圧ｖ８ＩＩ＋が与えられていて、この配
線；ｊ Ｏ，９Ｃには前記Ｎ１半導体領域；ｌ ０１
Ａ ＋２０１Ｅが接続されている。上記配ｆｆ８２０３
０は前記出力端子１１に接続されているものであり、配
線２０３Ｄには前記Ｎ増生導体領域２０１Ｃが接続され
ている。
第１９図は第１８図中のｘ −ｘ’線に沿った拡大断面
図である。図示するように第１８図のパターン平面図で
は第１７図中の４個のＭＯＳＦＥＴ。
図である。図示するように第１８図のパターン平面図で
は第１７図中の４個のＭＯＳＦＥＴ。
１５Ａ、１４に、１４Ｂ、１５Ｂが示されている。
第１８図あるいは第１９図に示すように、炉型半導体領
域２０１の配列のうち配線２０３Ｄに接続されたＮ＋ｆ
ｊ１半導体領域２０１Ｃを中心にして、この領域２０１
Ｃとこれの両側に位置している一対のＮ増生導体領域２
０１に、２０１Ｅそれぞれとの間に存在しているケ９−
ト配線２０２ｋ 、 ２０２Ｂと２０２Ｃ，２０２Ｄの
うち、半導体領域２０１Ｃを中心にして互いに対応する
位置に存在する一対のダート配線２０２Ｂと２０２Ｃに
は、配′線２０３Ｂの信号ＩＮＩが共通に供給されてい
る。これと同様に半導体領域２０１Ｃを中心にして互い
に対応する位置に存在する一対のダート配線２０２Ａと
２０２Ｄには、配線２０３Ａの信号ＩＮ２が共通に供給
されている。
域２０１の配列のうち配線２０３Ｄに接続されたＮ＋ｆ
ｊ１半導体領域２０１Ｃを中心にして、この領域２０１
Ｃとこれの両側に位置している一対のＮ増生導体領域２
０１に、２０１Ｅそれぞれとの間に存在しているケ９−
ト配線２０２ｋ 、 ２０２Ｂと２０２Ｃ，２０２Ｄの
うち、半導体領域２０１Ｃを中心にして互いに対応する
位置に存在する一対のダート配線２０２Ｂと２０２Ｃに
は、配′線２０３Ｂの信号ＩＮＩが共通に供給されてい
る。これと同様に半導体領域２０１Ｃを中心にして互い
に対応する位置に存在する一対のダート配線２０２Ａと
２０２Ｄには、配線２０３Ａの信号ＩＮ２が共通に供給
されている。
このような前提において、前記第５図に示すようなこの
発明の回路構成を得るには、４個の直列回路のうち、２
個の直列回路１８に、１８Ｃでは図示の通りに一方のＭ
ＯＳＦＥＴ １４ Ａ 、 １４ Ｃのｒ−トに第１の
入力信号ＩＮＩを供給しかつ他方のＭｏ５ｐ’ｇＴＪ
ｓ Ａ 、 Ｊ ｓ ｃのダートに第２の入力信号ＩＭ
Ｅを供給し、まだ残りの２個の直列回路１８Ｂ、１８Ｄ
では図示とは異なシ一方のＭＯＳＦＥＴ １４ Ｂ 、
１４ Ｄのｆ−）［第２の入力信号ＩＮ２を供給し、
他方のＭＯＳＦＥＴ １５ Ｂ 、 １５ Ｄのｒ−ト
には第１の入力信号ＩＮｊを供給すれば実現できる。そ
してこのようにして第５図回路を実現した場合の、第１
８図に対応する）９タ一ン平面図が第２０図である。
発明の回路構成を得るには、４個の直列回路のうち、２
個の直列回路１８に、１８Ｃでは図示の通りに一方のＭ
ＯＳＦＥＴ １４ Ａ 、 １４ Ｃのｒ−トに第１の
入力信号ＩＮＩを供給しかつ他方のＭｏ５ｐ’ｇＴＪ
ｓ Ａ 、 Ｊ ｓ ｃのダートに第２の入力信号ＩＭ
Ｅを供給し、まだ残りの２個の直列回路１８Ｂ、１８Ｄ
では図示とは異なシ一方のＭＯＳＦＥＴ １４ Ｂ 、
１４ Ｄのｆ−）［第２の入力信号ＩＮ２を供給し、
他方のＭＯＳＦＥＴ １５ Ｂ 、 １５ Ｄのｒ−ト
には第１の入力信号ＩＮｊを供給すれば実現できる。そ
してこのようにして第５図回路を実現した場合の、第１
８図に対応する）９タ一ン平面図が第２０図である。
第２０図が第１８図と異なるところは、前記ＭＯ８Ｆｇ
’ｒ １４ Ｂ＋７） ｒ−ト配線２０２Ｃを配線２０
３Ｂに接続する代シに配線２０３Ａに接続し、前記ＭＯ
８ＦＥＴ Ｊ ５ Ｂのり゛１−ト配線２０２Ｄを配線
２０３Ａに接続する代りに配線２０３Ｂに接続したとこ
ろにある。また図示していないが、これと同様に前記Ｍ
Ｏ８ＦＥＴ １４ Ｄ 、 １５ Ｄのケ°−ト配線の
接続も第１７図に対して変更されている。すなわちこの
第２０図のものでは、配線２０ 、Ｖ Ｄに接続されて
いるＮ１型半導体領域２０１Ｃを中心′にして、互いに
対応する位１σに存在している一対のケ０−ト配線２０
２Ｂと２０２０には互いに異なる信号を供給し、これと
同様にＮ＋ｆＪ、半導体領域２０１Ｃを中心にして互い
に対応する位置に存在する一対のダート配線２０２Ａと
２０２Ｄにも互いに異なる信号を供給するようにしたも
のである。
’ｒ １４ Ｂ＋７） ｒ−ト配線２０２Ｃを配線２０
３Ｂに接続する代シに配線２０３Ａに接続し、前記ＭＯ
８ＦＥＴ Ｊ ５ Ｂのり゛１−ト配線２０２Ｄを配線
２０３Ａに接続する代りに配線２０３Ｂに接続したとこ
ろにある。また図示していないが、これと同様に前記Ｍ
Ｏ８ＦＥＴ １４ Ｄ 、 １５ Ｄのケ°−ト配線の
接続も第１７図に対して変更されている。すなわちこの
第２０図のものでは、配線２０ 、Ｖ Ｄに接続されて
いるＮ１型半導体領域２０１Ｃを中心′にして、互いに
対応する位１σに存在している一対のケ０−ト配線２０
２Ｂと２０２０には互いに異なる信号を供給し、これと
同様にＮ＋ｆＪ、半導体領域２０１Ｃを中心にして互い
に対応する位置に存在する一対のダート配線２０２Ａと
２０２Ｄにも互いに異なる信号を供給するようにしたも
のである。
このように従来のノ’９ターンに対して配線をわずかに
変更するだけでこの発明回路を実現することができ、面
積増加もほとんど伴わない。
変更するだけでこの発明回路を実現することができ、面
積増加もほとんど伴わない。
第２１図は前記第７図に示す３人力のＣＭＯ８ＮＡＮＤ
ｒ−）を実際に集積化した場合の、Ｎチャネル側の一
部分のパターン平面図である。第２１図において第７図
中の９個の各ＮチャネルＭＯ８ＦＥＴ６５〜７３は、た
とえば第１７図の場合と同様にそれぞれ素子寸法の小さ
な４個のＭＯＳＦＥＴを集合して構成され、第２１図で
はそのうちそれぞれ１個ずつのＭＯＳＦＥＴが示されて
いる。
ｒ−）を実際に集積化した場合の、Ｎチャネル側の一
部分のパターン平面図である。第２１図において第７図
中の９個の各ＮチャネルＭＯ８ＦＥＴ６５〜７３は、た
とえば第１７図の場合と同様にそれぞれ素子寸法の小さ
な４個のＭＯＳＦＥＴを集合して構成され、第２１図で
はそのうちそれぞれ１個ずつのＭＯＳＦＥＴが示されて
いる。
第２１図において３００はＰ型のウェル領域であり、こ
のＰウェル領域３００上には所定間隔を保って１０箇所
のＮへ半導体領域３０１八〜３０１Ｊが一列に配列形成
されている。これらのＮ＋ｆｊｌ半導体領域３０１は前
記と同様にＮチャネルＭＯ８ＦＥＴのソース、ドレイン
領域となるものである。また各一対の上記Ｎ’２１半導
体領域３０１ｋ。
のＰウェル領域３００上には所定間隔を保って１０箇所
のＮへ半導体領域３０１八〜３０１Ｊが一列に配列形成
されている。これらのＮ＋ｆｊｌ半導体領域３０１は前
記と同様にＮチャネルＭＯ８ＦＥＴのソース、ドレイン
領域となるものである。また各一対の上記Ｎ’２１半導
体領域３０１ｋ。
３０１Ｂ相互間、３０１Ｂ、３０１Ｃ相互間、・・・３
０１１゜３０１Ｊ相互間の表面上には、各ＮチャネルＭ
Ｏ８ＦＥＴのポリシリコフケ９−ト配線−，？（７，？
Ａ〜３０２Ｉが形成されている。さらに上記Ｐウェル領
域３００の表面上には、絶縁膜を介して、上記Ｎ＋型半
導体領域３０１の配列方向に沿ってアルミニウムからな
る５本の配線、９（７３Ａ〜５ｏｓＥが並行して形成さ
れる。このうち３本の各配線３０３Ｃ，３０３Ｂ、３０
３Ａには第１ないし第３の入力信号ＩＮＩ〜ＩＮ３のそ
れぞれが与えられている。そして上記配線３０３Ａには
前記号？リシリコンダート配線３０２に、３０２Ｅ、、
’１０２１が、上記配線３０３Ｂには前記ポリシリコン
ｆ−）配線３０２Ｂ、３０２Ｄ、３０２Ｊが、上記配線
３０３Ｃには前記ポリシリコンゲート配線３０２Ｃ，３
０２Ｆ３０２ ｋ■がそれぞれ接続されている。また上
記１本の配線３０３Ｄには前記基準の電源電圧ｖｓ８が
与えられていて、この配線３０３Ｄには前記Ｎ増生導体
領域、？（７ＪＡ、ａｏｉａが接続されている。
０１１゜３０１Ｊ相互間の表面上には、各ＮチャネルＭ
Ｏ８ＦＥＴのポリシリコフケ９−ト配線−，？（７，？
Ａ〜３０２Ｉが形成されている。さらに上記Ｐウェル領
域３００の表面上には、絶縁膜を介して、上記Ｎ＋型半
導体領域３０１の配列方向に沿ってアルミニウムからな
る５本の配線、９（７３Ａ〜５ｏｓＥが並行して形成さ
れる。このうち３本の各配線３０３Ｃ，３０３Ｂ、３０
３Ａには第１ないし第３の入力信号ＩＮＩ〜ＩＮ３のそ
れぞれが与えられている。そして上記配線３０３Ａには
前記号？リシリコンダート配線３０２に、３０２Ｅ、、
’１０２１が、上記配線３０３Ｂには前記ポリシリコン
ｆ−）配線３０２Ｂ、３０２Ｄ、３０２Ｊが、上記配線
３０３Ｃには前記ポリシリコンゲート配線３０２Ｃ，３
０２Ｆ３０２ ｋ■がそれぞれ接続されている。また上
記１本の配線３０３Ｄには前記基準の電源電圧ｖｓ８が
与えられていて、この配線３０３Ｄには前記Ｎ増生導体
領域、？（７ＪＡ、ａｏｉａが接続されている。
上記配線３０３Ｅは前記出力端子６１に接続されている
ものであり、この配線３０３Ｅには前記Ｎ＋型半導体領
域３０１Ｄ、３０１Ｊが接続されている。
ものであり、この配線３０３Ｅには前記Ｎ＋型半導体領
域３０１Ｄ、３０１Ｊが接続されている。
すなわち、３人力のＣＭＯ８ＮＡＮＤ ｒ−）の場合で
も、出力信号を得るための配線３０３Ｅが接続されたＮ
＋ｆｊ１半導体領域３０１Ｄ、３０１Ｊそれぞれを中心
にして、その両側に位置し電圧ｖ８ｓが与えられている
Ｎ＋ｆｉ半導体領域３０１１．３０１０それぞれと領域
３０１Ｄあるいは３０１Ｊとの間に存在しているそれぞ
れ３本のポリシリコンｒ−）配線３０２に、３０２Ｂ、
３０２Ｃと３０２Ｄｐ３０２Ｅ。
も、出力信号を得るための配線３０３Ｅが接続されたＮ
＋ｆｊ１半導体領域３０１Ｄ、３０１Ｊそれぞれを中心
にして、その両側に位置し電圧ｖ８ｓが与えられている
Ｎ＋ｆｉ半導体領域３０１１．３０１０それぞれと領域
３０１Ｄあるいは３０１Ｊとの間に存在しているそれぞ
れ３本のポリシリコンｒ−）配線３０２に、３０２Ｂ、
３０２Ｃと３０２Ｄｐ３０２Ｅ。
３０２Ｆと３０２Ｇ、３０２Ｈ，３０２１のうち、上記
領域３０１Ｄ、３０１Ｊそれぞれを中心にして互いに対
応する位置に存在している各３本のポリシリコンダート
配線３０２Ｃと３０２Ｄと３０２１．３０２Ｂと３０２
Ｅと３０２Ｈ，３０２にと３０２Ｆと３０２Ｊそれぞれ
には互いに異なる入力信号が供給されている。
領域３０１Ｄ、３０１Ｊそれぞれを中心にして互いに対
応する位置に存在している各３本のポリシリコンダート
配線３０２Ｃと３０２Ｄと３０２１．３０２Ｂと３０２
Ｅと３０２Ｈ，３０２にと３０２Ｆと３０２Ｊそれぞれ
には互いに異なる入力信号が供給されている。
第２２図は前記第１１図に示すｎ入力のＣＭＯ８ＮＡＮ
ＤダートあるいはＣＭＯ８ＮＯＲダートを実際に集積化
した場合のＮチャネル側あるいはＰチャネル側の一部分
の／Ｊパターン平面図ある。この／４’ターンで示され
る回路がたとえばＮＡＮＤ ｆ −）である場合には、
４００はＰ型のウェル領域となる。また４０１は各Ｎチ
ャネルＭＯ８ＦＥＴのソース、ドレイン領域となるＮ増
生ｉ体領域であシ、４０２はポリシリコンゲート配線で
ある。さらに４０３は第１ないし第ｎの入力信号ＩＮＩ
〜１Ｎへのそれぞれが力えられるもの、電圧ｖ８８が与
えられるものおよび出力端子ＯＵＴに接続されてを いるものがあるアルミニウムからなる配線である。この
場合にも、出力信号を得るだめの配線４０３のうちの１
本が接続さねたＮ型半導体領域４０１を中心にして、そ
の両側に位置し電圧Ｖ が与えられている各Ｎ１型半導
体領域４０１Ｂ それぞれと上記配線４０３のうちの１本が接続されだＮ
１型半導体領域４０１との間に存在している各ｎ本のポ
リシリコンダート配線のうち、配線４０−３のうちの１
本が接続されたＮ４ｍ半導体領域４０１を中心にして互
いに対応する各ｎ本の、ｌ ＩＪシリコンｒ−）配線４
０２それぞれには互いに異なる入力信号が供給されてい
る。そしてこの第２２図に示す・臂ターンあるいは２１
図に示すツヤターンによって３人力あるいはｎ入力の回
路を構成すれば、従来のパターンに対して配線をわずか
に変更するだけで各実施例回路を実現することができ、
面積増加もほとんど伴わない。
ＤダートあるいはＣＭＯ８ＮＯＲダートを実際に集積化
した場合のＮチャネル側あるいはＰチャネル側の一部分
の／Ｊパターン平面図ある。この／４’ターンで示され
る回路がたとえばＮＡＮＤ ｆ −）である場合には、
４００はＰ型のウェル領域となる。また４０１は各Ｎチ
ャネルＭＯ８ＦＥＴのソース、ドレイン領域となるＮ増
生ｉ体領域であシ、４０２はポリシリコンゲート配線で
ある。さらに４０３は第１ないし第ｎの入力信号ＩＮＩ
〜１Ｎへのそれぞれが力えられるもの、電圧ｖ８８が与
えられるものおよび出力端子ＯＵＴに接続されてを いるものがあるアルミニウムからなる配線である。この
場合にも、出力信号を得るだめの配線４０３のうちの１
本が接続さねたＮ型半導体領域４０１を中心にして、そ
の両側に位置し電圧Ｖ が与えられている各Ｎ１型半導
体領域４０１Ｂ それぞれと上記配線４０３のうちの１本が接続されだＮ
１型半導体領域４０１との間に存在している各ｎ本のポ
リシリコンダート配線のうち、配線４０−３のうちの１
本が接続されたＮ４ｍ半導体領域４０１を中心にして互
いに対応する各ｎ本の、ｌ ＩＪシリコンｒ−）配線４
０２それぞれには互いに異なる入力信号が供給されてい
る。そしてこの第２２図に示す・臂ターンあるいは２１
図に示すツヤターンによって３人力あるいはｎ入力の回
路を構成すれば、従来のパターンに対して配線をわずか
に変更するだけで各実施例回路を実現することができ、
面積増加もほとんど伴わない。
以上説明したようにこの発明によれば、スイッチング速
度および回路閾値電圧の入力端子依存性の無い論理回路
を提供することができる。
度および回路閾値電圧の入力端子依存性の無い論理回路
を提供することができる。
第１図（ａ） Ｉ （ｂ）は２人力のＮＡＮＤ ｆ −
）およびＮＯＲゲートのシンｙｙル図、第２図（ａ）
、 （ｂ）は第１図（ａ） 、 （ｂ）の各ダートの回
路図、第３図（ａ） 、 （ｂ）は第１図（竺）に示す
２人力ＮＡＮＤ ｒ−トの異なる使用例を示すシンボル
図、第４図（ａ） 、 （ｂ）は第３図に）。 （ｂ）に対応した等価回路図、第５図はこの発明の一実
施例の回路図、第６図（ａ） 、 （ｂｌは第５図回路
の等価回路図、第７図はこの発明の他の実施例の回路図
、第８図は第７図回路のシンビル図、第９図（ａ） ＃
（ｂ） 、 （ｅ）は第８図に示す回路の異なる使用
例を示すシンプル図、第１０図（ａ） 、 （ｂ） ＃
（ｅ）は第９図（ａ） 、 （ｂ） 、 （ｅ）に対
応した等価回路図、第１１図はこの発明のさらに他の実
施例の回路図、第１２図ないし第１６図はそれぞれこの
発明の応用例の構成を示し、第１２図（ａ）、第１３図
（ａ）。 ″ −−１−−ゝ −＾ ｒ ｌｒ） ？−亮
：＋ 童白第１４図（ａ）、第１５図（ａ）および第１
６図（、）はそれぞれ回路図、第１２図（ｂ）、第１３
図（ｂ）、第１４図（ｂ）、第１５図（ｂ）および第１
６図（ｂ）はそれぞれシンゲル構成図、第１７図は前記
第２図（ａ）回路を集時化する場合の実際の回路図、第
１８図は第１７図回路のパターン平面図、第１９図は第
１８図中のＸ−Ｘ線に沿った拡大断面図、第２０図は前
記第５図回路のパターン平面図、第２１図は前記第７図
回路のパターン平面図、第２２図は前記第１１図回路の
／ｆターン平面図である。 １１．６１・・・出力端子、１２，１３，６２゜６３．
６４・・・ＰチャネルＭＯ８ＦＥＴ 、 １４〜１７゜
６５〜７３・・・ＮチャネルＭＯ８ＦＥＴ、 ４１
、４２ 。 ４６．４７．８１〜８９・・・抵抗、４３．４４゜４５
．４Ｂ、４９．５０・・・寄生的な容量、７４゜７５．
７６・・・直列回路、２００ 、３００ 、４００・・
・Ｐ型のウェル領域、２０１，３０１．４０１・・・Ｎ
増生導体領域、２０２，３０２，４０２・・・チリシリ
コフケ９−ト配線、２０３．３０３１４０３…ノルζニ
ソムＶＬふり日し脛Ｏ出願人代理人 弁理士 鈴 江
武 彦第１図 （ａ）（ｂ） 第２図 第３図 第４図 （ａ）（ｂ） 第５図 ＤＤ 第６図 （ａ） （ｂ）第９図 （ａ）（ｂ） 第１０図 ” （ｂ） （Ｃ） （Ｃ） 第１４図 （１）） 第１６図
）およびＮＯＲゲートのシンｙｙル図、第２図（ａ）
、 （ｂ）は第１図（ａ） 、 （ｂ）の各ダートの回
路図、第３図（ａ） 、 （ｂ）は第１図（竺）に示す
２人力ＮＡＮＤ ｒ−トの異なる使用例を示すシンボル
図、第４図（ａ） 、 （ｂ）は第３図に）。 （ｂ）に対応した等価回路図、第５図はこの発明の一実
施例の回路図、第６図（ａ） 、 （ｂｌは第５図回路
の等価回路図、第７図はこの発明の他の実施例の回路図
、第８図は第７図回路のシンビル図、第９図（ａ） ＃
（ｂ） 、 （ｅ）は第８図に示す回路の異なる使用
例を示すシンプル図、第１０図（ａ） 、 （ｂ） ＃
（ｅ）は第９図（ａ） 、 （ｂ） 、 （ｅ）に対
応した等価回路図、第１１図はこの発明のさらに他の実
施例の回路図、第１２図ないし第１６図はそれぞれこの
発明の応用例の構成を示し、第１２図（ａ）、第１３図
（ａ）。 ″ −−１−−ゝ −＾ ｒ ｌｒ） ？−亮
：＋ 童白第１４図（ａ）、第１５図（ａ）および第１
６図（、）はそれぞれ回路図、第１２図（ｂ）、第１３
図（ｂ）、第１４図（ｂ）、第１５図（ｂ）および第１
６図（ｂ）はそれぞれシンゲル構成図、第１７図は前記
第２図（ａ）回路を集時化する場合の実際の回路図、第
１８図は第１７図回路のパターン平面図、第１９図は第
１８図中のＸ−Ｘ線に沿った拡大断面図、第２０図は前
記第５図回路のパターン平面図、第２１図は前記第７図
回路のパターン平面図、第２２図は前記第１１図回路の
／ｆターン平面図である。 １１．６１・・・出力端子、１２，１３，６２゜６３．
６４・・・ＰチャネルＭＯ８ＦＥＴ 、 １４〜１７゜
６５〜７３・・・ＮチャネルＭＯ８ＦＥＴ、 ４１
、４２ 。 ４６．４７．８１〜８９・・・抵抗、４３．４４゜４５
．４Ｂ、４９．５０・・・寄生的な容量、７４゜７５．
７６・・・直列回路、２００ 、３００ 、４００・・
・Ｐ型のウェル領域、２０１，３０１．４０１・・・Ｎ
増生導体領域、２０２，３０２，４０２・・・チリシリ
コフケ９−ト配線、２０３．３０３１４０３…ノルζニ
ソムＶＬふり日し脛Ｏ出願人代理人 弁理士 鈴 江
武 彦第１図 （ａ）（ｂ） 第２図 第３図 第４図 （ａ）（ｂ） 第５図 ＤＤ 第６図 （ａ） （ｂ）第９図 （ａ）（ｂ） 第１０図 ” （ｂ） （Ｃ） （Ｃ） 第１４図 （１）） 第１６図
Claims (2)
- （１）所定電位点と出力端子との間にｎ個（ｎは２以上
の整数）のＭＯＳＦＥＴを直列接続してなる一ｎ個の直
列回路を並列挿入し、上記ｎ個の直列回路の対応する位
置に配置されたｎ個のＭＯＳＦＥＴのダートには互いに
異なる入力信号が供給されるように各直列回路のｎ個の
各ＭＯ８ＦＥＴのダートにｎ個の各入力信号を供給する
ように構成したことを特徴とする論理回路。 - （２）前記ｎ個の直列回路の各ＭＯ８ＦＥＴが同一導電
型のものである特許請求の範囲第１項に記載の論理回路
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133576A JPS5923925A (ja) | 1982-07-30 | 1982-07-30 | 論理回路 |
| DE8383107169T DE3376721D1 (de) | 1982-07-30 | 1983-07-21 | Mos logic circuit |
| EP83107169A EP0101896B1 (en) | 1982-07-30 | 1983-07-21 | Mos logic circuit |
| US06/518,751 US4716308A (en) | 1982-07-30 | 1983-07-29 | MOS pull-up or pull-down logic circuit having equalized discharge time delays and layout avoiding crossovers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133576A JPS5923925A (ja) | 1982-07-30 | 1982-07-30 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923925A true JPS5923925A (ja) | 1984-02-07 |
Family
ID=15108037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133576A Pending JPS5923925A (ja) | 1982-07-30 | 1982-07-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923925A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS614612A (ja) * | 1984-06-15 | 1986-01-10 | Honda Motor Co Ltd | ドリルリ−マ |
| JPS614611A (ja) * | 1984-06-15 | 1986-01-10 | Honda Motor Co Ltd | ドリルリ−マ |
| JPS6265107U (ja) * | 1985-10-11 | 1987-04-22 | ||
| JPS6360514U (ja) * | 1986-10-08 | 1988-04-22 | ||
| JPH03247117A (ja) * | 1990-02-26 | 1991-11-05 | Nec Corp | Ｃｍｏｓ論理回路 |
| US6016064A (en) * | 1997-03-13 | 2000-01-18 | Nec Corporation | Interpolating circuit |
Citations (2)
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| JPS58101525A (ja) * | 1981-12-14 | 1983-06-16 | Fujitsu Ltd | 論理回路 |
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-
1982
- 1982-07-30 JP JP57133576A patent/JPS5923925A/ja active Pending
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