JPS61145932A - ３値論理回路及び３値論理回路素子 - Google Patents
３値論理回路及び３値論理回路素子Info
- Publication number
- JPS61145932A JPS61145932A JP59269548A JP26954884A JPS61145932A JP S61145932 A JPS61145932 A JP S61145932A JP 59269548 A JP59269548 A JP 59269548A JP 26954884 A JP26954884 A JP 26954884A JP S61145932 A JPS61145932 A JP S61145932A
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- JP
- Japan
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- circuit
- resistance
- power supply
- value
- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は３値論理回路に関し、更に詳述すれば相補型Ｍ
ＯＳ（金属酸化膜半導体）回路を用いてなり、半導体素
子のチップ面積の減少等に実効がある３値論理回路及び
その素子を提案するものである。
ＯＳ（金属酸化膜半導体）回路を用いてなり、半導体素
子のチップ面積の減少等に実効がある３値論理回路及び
その素子を提案するものである。
第２図は相補型ＭＯＳ回路（インバータ）を示している
。Ｐチャネル型のＭＯＳＦＥＴ （電界効果トランジス
タ）２１及びＮチャネル型のＭＯＳＦＥＴ２２が電源線
。
。Ｐチャネル型のＭＯＳＦＥＴ （電界効果トランジス
タ）２１及びＮチャネル型のＭＯＳＦＥＴ２２が電源線
。
接地線間に直列的に接続されており、両ゲートを一括し
て入力端７−２３とし、また両ＦＥ７２１．２２の直。
て入力端７−２３とし、また両ＦＥ７２１．２２の直。
列接続点を出力端子２４としている。
第３図は入力端子２３に電圧ＶＩＮを印加した場合に出
力端子２４に現れる電圧Ｖ ＯＵＴを示している。
力端子２４に現れる電圧Ｖ ＯＵＴを示している。
両ＰＵＴ ２１．２２のしきい４ｄ！ＬｖＴｐ及びＶＴ
ＮＩ７）絶対値の和は電源電圧ＶＤＤに比して小さく、
従って図示の如き特性を示すが、ＶＩＮとして％ＶＤＤ
を印加した場合には印加電圧の微小な変化によりＶ Ｏ
ＵＴは大きく変化し、Ｖ ＯＵＴ ＝ ’Ａ Ｖ ＤＤ
を安定して得ることができず、従って３値の論理は実現
不可能であった。
ＮＩ７）絶対値の和は電源電圧ＶＤＤに比して小さく、
従って図示の如き特性を示すが、ＶＩＮとして％ＶＤＤ
を印加した場合には印加電圧の微小な変化によりＶ Ｏ
ＵＴは大きく変化し、Ｖ ＯＵＴ ＝ ’Ａ Ｖ ＤＤ
を安定して得ることができず、従って３値の論理は実現
不可能であった。
次に２値信号から３値信号を作成する回路として第４図
に示すトライステート回路が知られている。この回路の
３値とは電源電圧ＶＤＤ、接地電圧及び高抵抗状態であ
るが、高抵抗状態は不安定であり、外乱の影響により実
際の電圧値が電源電圧、接地電圧になることもあり、そ
の出力が高抵抗状態にあることの検出は困難である。な
お第４図においてＶ ＣＮＴは′Ｍ１ｒＭ信号を示す。
に示すトライステート回路が知られている。この回路の
３値とは電源電圧ＶＤＤ、接地電圧及び高抵抗状態であ
るが、高抵抗状態は不安定であり、外乱の影響により実
際の電圧値が電源電圧、接地電圧になることもあり、そ
の出力が高抵抗状態にあることの検出は困難である。な
お第４図においてＶ ＣＮＴは′Ｍ１ｒＭ信号を示す。
２値信号を３値信号に変換する回路として特開昭５９−
１０８４３０号のものが公知である。この回路は３値信
号への変換が可能ではあるが、後述する本願発明の回路
とは異なり、相補型ＭＯＳ回路を構成するＰチャネル型
、Ｎチャネル型のＭＯＳＦＥＴのしきい値の絶対値の和
が電源電圧より小さいので出力端子に得られる第３のレ
ベル、つまりＡ電源電圧値の出力を有効に利用し得ない
、またオペアンプを用いるという複雑な回路を必要とす
るのでＩＣ化する場合、そのプロセスが複雑でありチッ
プ面積が大きいという難点がある。
１０８４３０号のものが公知である。この回路は３値信
号への変換が可能ではあるが、後述する本願発明の回路
とは異なり、相補型ＭＯＳ回路を構成するＰチャネル型
、Ｎチャネル型のＭＯＳＦＥＴのしきい値の絶対値の和
が電源電圧より小さいので出力端子に得られる第３のレ
ベル、つまりＡ電源電圧値の出力を有効に利用し得ない
、またオペアンプを用いるという複雑な回路を必要とす
るのでＩＣ化する場合、そのプロセスが複雑でありチッ
プ面積が大きいという難点がある。
本発明はこのような従来技術の問題点を解決するために
なされたものであって、Ｐ及びＮチャネル型のＭＯＳＦ
ＥＴのしきい値電圧の絶対値の和を電源電圧の絶対値の
和よりも大とすることにより、安定した３値出力を得る
ことができ、またＩＣ化にも適した３値論理回路、及び
小さなチップ面積にて製造可能な３値輪理回路素子を提
供することを目的とする。
なされたものであって、Ｐ及びＮチャネル型のＭＯＳＦ
ＥＴのしきい値電圧の絶対値の和を電源電圧の絶対値の
和よりも大とすることにより、安定した３値出力を得る
ことができ、またＩＣ化にも適した３値論理回路、及び
小さなチップ面積にて製造可能な３値輪理回路素子を提
供することを目的とする。
本発明に係る３値論理回路は相補型ＭＯＳ回路を構成す
るＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦ
ＥＴ夫々のしきい値電圧の絶対値の和が電源電圧の絶対
値より大であり、該相補型ＭＯＳ回路に連なる電源線及
び接地線と該相補型ＭＯＳ回路の出力点との間夫々に略
等しい抵抗値を有する抵抗を介装してあり、該抵抗の抵
抗値は前記Ｐ型及びＮ型のＭＯＳＦＥＴの導通時の抵抗
値より十分大きく、非導通時の抵抗値より十分小さいこ
とを特徴とする。
るＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦ
ＥＴ夫々のしきい値電圧の絶対値の和が電源電圧の絶対
値より大であり、該相補型ＭＯＳ回路に連なる電源線及
び接地線と該相補型ＭＯＳ回路の出力点との間夫々に略
等しい抵抗値を有する抵抗を介装してあり、該抵抗の抵
抗値は前記Ｐ型及びＮ型のＭＯＳＦＥＴの導通時の抵抗
値より十分大きく、非導通時の抵抗値より十分小さいこ
とを特徴とする。
そして本発明の３値論理回路素子は上記抵抗を、相補型
ＭＯＳ回路の出力線と電源線及び接地線とが交差する部
分の絶縁膜間に形成したコノタフ１−ホール間に充填し
た高抵抗材料によって形成したものである。
ＭＯＳ回路の出力線と電源線及び接地線とが交差する部
分の絶縁膜間に形成したコノタフ１−ホール間に充填し
た高抵抗材料によって形成したものである。
以下本発明をその実施例を示す図面に基づき具体的に説
明する。
明する。
第１図は本発明の３値論理回路を示している。
電圧ＶＤ口の電源線と接地線との間にはＰチャネル型の
ＭＯＳＦＥＴ １１及びＮチャネル型のＭＯＳＦＥＴ
１２が直列的に接続されて相補型ＭＯＳ回路を形成して
いる。両ＦＥＴ １１，１２のゲートは一括されて入力
端子１５とされ、入力電圧ＶＩＮが与えられる。
ＭＯＳＦＥＴ １１及びＮチャネル型のＭＯＳＦＥＴ
１２が直列的に接続されて相補型ＭＯＳ回路を形成して
いる。両ＦＥＴ １１，１２のゲートは一括されて入力
端子１５とされ、入力電圧ＶＩＮが与えられる。
両ＦＩＥＴ １１．１２の直列接続点は出力端７−ＩＣ
とされ、出力電圧Ｖ ＯＵＴが取出されるが、この端子
１６と電源線及び接地線との間に抵抗１３及び■４が各
接続されている。
とされ、出力電圧Ｖ ＯＵＴが取出されるが、この端子
１６と電源線及び接地線との間に抵抗１３及び■４が各
接続されている。
両Ｆｉｌ！Ｔ １１及び１２のしきい値電圧ＶＴＰ及び
ＶＴＮの絶対値の和は電源電圧ＶＯＯの絶対値よりも人
とする。例えば ｌ ＶＴＰＩ ＋ ｌ ＶＴＮＩ−ＶＤＤ＝Ｖ
ＤＤ−ＶＴＮ＝ＶＴＰ＋ＶＤＤとなるように各値を選定
する。いまＶＤＤ＝６Ｖとすると、ＶＴｒ’＝ −４Ｖ
、 ＶＴＮ＝ ４ Ｖとなる。
ＶＴＮの絶対値の和は電源電圧ＶＯＯの絶対値よりも人
とする。例えば ｌ ＶＴＰＩ ＋ ｌ ＶＴＮＩ−ＶＤＤ＝Ｖ
ＤＤ−ＶＴＮ＝ＶＴＰ＋ＶＤＤとなるように各値を選定
する。いまＶＤＤ＝６Ｖとすると、ＶＴｒ’＝ −４Ｖ
、 ＶＴＮ＝ ４ Ｖとなる。
なお、上述の等式を満足するように各値を選定すると３
値の入力電圧に対する雑音裕度は略々等しくなる。
値の入力電圧に対する雑音裕度は略々等しくなる。
一方、抵抗１３．１４の抵抗値はＦＥＴ １１，１２の
導通時の抵抗値より十分大きく、非導通時の抵抗値より
十分小さく選定する。例えばＦＥＴ １１，１２の導通
抵抗を１０ ｋΩ、非導通時の抵抗（ジャンクションの
リーク等による）を５０ ＭΩとすると、抵抗１３゜」
４の抵抗値は例えばＩＭΩに選定される。
導通時の抵抗値より十分大きく、非導通時の抵抗値より
十分小さく選定する。例えばＦＥＴ １１，１２の導通
抵抗を１０ ｋΩ、非導通時の抵抗（ジャンクションの
リーク等による）を５０ ＭΩとすると、抵抗１３゜」
４の抵抗値は例えばＩＭΩに選定される。
以上のようにして本発明回路は６Ｖ、ＯＶ及び３ｖを論
理１．０及び第３の論理値に対応させた３値論理回路と
なる。
理１．０及び第３の論理値に対応させた３値論理回路と
なる。
次にこの回路の動作を第５図を参照して説明する。入力
端子１５にＶＩＮ＝６Ｖを印加するとＦＥＴ １１の自
効ゲート電圧は０■となり、ＦＥＴ １１は非導通状態
となる。
端子１５にＶＩＮ＝６Ｖを印加するとＦＥＴ １１の自
効ゲート電圧は０■となり、ＦＥＴ １１は非導通状態
となる。
一方ＦＥＴ １２の自効ゲート電圧は６ＶとなりＶＴＮ
＝４Ｖより大であるので、ＦＥＴ （１２）は導通する
。
＝４Ｖより大であるので、ＦＥＴ （１２）は導通する
。
これにより電源線と出力端子１６との間には５０ ＭΩ
とＩＭΩとの並列抵抗回路が、また接地線と出力端子１
６との間には１０ ｋΩとＩＭΩとの並列抵抗回路が夫
々介在する状態となるから出力端子Ｉ６の電圧Ｖ ＯＵ
Ｔは約０．０６Ｖとなる。そし−＜ｒＶＩＮが６〜４Ｖ
の場合には略同様にＶ ＯＵＴは約０．０６Ｖとなる。
とＩＭΩとの並列抵抗回路が、また接地線と出力端子１
６との間には１０ ｋΩとＩＭΩとの並列抵抗回路が夫
々介在する状態となるから出力端子Ｉ６の電圧Ｖ ＯＵ
Ｔは約０．０６Ｖとなる。そし−＜ｒＶＩＮが６〜４Ｖ
の場合には略同様にＶ ＯＵＴは約０．０６Ｖとなる。
これに対して入力端子１５にＶＩＮ＝ＯＶを印加すると
、上記したところとは逆にＦＥＴ １１が導通状態、Ｆ
ｆ！Ｔ １２が非導通状態となる。このために出力端子
１６の電圧ＶθＵＴは約５．９４Ｖとなる。そしてＶｒ
Ｎが０〜２■の場合には略同様にＶ ＯＵＴは約５．９
４Ｖとなる。
、上記したところとは逆にＦＥＴ １１が導通状態、Ｆ
ｆ！Ｔ １２が非導通状態となる。このために出力端子
１６の電圧ＶθＵＴは約５．９４Ｖとなる。そしてＶｒ
Ｎが０〜２■の場合には略同様にＶ ＯＵＴは約５．９
４Ｖとなる。
次に入力端子１５にＶＩＮ＝３Ｖを印加する場合はＰＥ
Ｔ ｔｔニは一３Ｖ（７）、またＦＥＴ １２ニは３ｖ
のゲート電圧が夫々加わることになるが、ともにしきい
値電圧−４Ｖ、４Ｖよりも低いので両ＰＵＴ １１．１
２は非導通状態となる。従って出力端子１６と電源線及
び接地線との間の抵抗値は共に等しくなり、出力端子１
６の電圧は約３Ｖとなる。そしてＩＮが２〜４ｖの場合
は略同様にＶ ＯＵＴは約３■となる。
Ｔ ｔｔニは一３Ｖ（７）、またＦＥＴ １２ニは３ｖ
のゲート電圧が夫々加わることになるが、ともにしきい
値電圧−４Ｖ、４Ｖよりも低いので両ＰＵＴ １１．１
２は非導通状態となる。従って出力端子１６と電源線及
び接地線との間の抵抗値は共に等しくなり、出力端子１
６の電圧は約３Ｖとなる。そしてＩＮが２〜４ｖの場合
は略同様にＶ ＯＵＴは約３■となる。
以上のよ・うに入力の３値（０，’Ａ、１） 、つまり
（０〜２Ｖ、２〜４Ｖ、４〜６Ｖ） に対しく１゜ｚ
、０）の３値の出力が得られるのである。
（０〜２Ｖ、２〜４Ｖ、４〜６Ｖ） に対しく１゜ｚ
、０）の３値の出力が得られるのである。
第６． ７’、 ８図は本発明の３値論理回路を用い
てなる論理回路であり、夫々２値論理に言うＮＡＮＤ回
路、 ＮＯＲ回路、Ｄ型フリフプフロフプ回路に相当
する。
てなる論理回路であり、夫々２値論理に言うＮＡＮＤ回
路、 ＮＯＲ回路、Ｄ型フリフプフロフプ回路に相当
する。
まず第６図に真理値表と共に示すＮＡＮＤ回路について
説明する。第１図と対応する部分には同符号を付しであ
る。Ｐチャネル型ＭＯＳＦＥＴ １１にはＰチャネル型
ＭＯＳＦＥ７３１が相互のドレイン、ソース同士を接続
しである。Ｎチャネル型ＭＯＳＦＩＥＴ １３のソース
と接地線との間にはＮチャネル型ＭＯＳＦＥＴ ３２が
介装してあり、ＰＥＴ ３Ｌ３２のゲートを一括して端
子３３としている。
説明する。第１図と対応する部分には同符号を付しであ
る。Ｐチャネル型ＭＯＳＦＥＴ １１にはＰチャネル型
ＭＯＳＦＥ７３１が相互のドレイン、ソース同士を接続
しである。Ｎチャネル型ＭＯＳＦＩＥＴ １３のソース
と接地線との間にはＮチャネル型ＭＯＳＦＥＴ ３２が
介装してあり、ＰＥＴ ３Ｌ３２のゲートを一括して端
子３３としている。
以上の回路は端子１５．３３を夫々３値の入力信号とし
ており端子１６を出力端子としている。Ｎチャネル型の
ＭＯＳＦＥＴ ３２に“１″が与えられてこれが導通状
態にある場合はｌ１４Ｔ １２が接地線に低抵抗を介し
て連なるので真理値表の内容は第１図の回路と同様とな
り、ＰＥＴ ３２に“０”が与えられてこれが非導通状
態である場合はＦＵＴ １２が高抵抗を介して接地線に
連なるので出力端子■６は端子１５側入力に拘わらず“
ｌ”となる。
ており端子１６を出力端子としている。Ｎチャネル型の
ＭＯＳＦＥＴ ３２に“１″が与えられてこれが導通状
態にある場合はｌ１４Ｔ １２が接地線に低抵抗を介し
て連なるので真理値表の内容は第１図の回路と同様とな
り、ＰＥＴ ３２に“０”が与えられてこれが非導通状
態である場合はＦＵＴ １２が高抵抗を介して接地線に
連なるので出力端子■６は端子１５側入力に拘わらず“
ｌ”となる。
端子３３側入力が“２”である場合は端子１５側入力が
０″であってＦＥＴ １１が導通するときのみ出力は“
１″となるが、それ以外のときは抵抗１３゜１４により
２″となる。
０″であってＦＥＴ １１が導通するときのみ出力は“
１″となるが、それ以外のときは抵抗１３゜１４により
２″となる。
次に第７図に真理値表と共に示すＮＯＲ回路に′ついて
説明する。第１図と対応す°る部分には同符号を付しで
ある。この回路は第６図のＮＡＮＤ回路とは逆にＮチャ
ネル型ＭＯＳＦＥＴ ３５を接地線側のＦＥＴ １２と
並列的に接続し、またＦＥＴ １１と電源線との間にＰ
チャネル型ＭＯＳＦＩｉＴ ３４を介装してあり、両１
’ＥＴ３４．３５のゲー１−を一括して第２の入力端子
３６としである。
説明する。第１図と対応す°る部分には同符号を付しで
ある。この回路は第６図のＮＡＮＤ回路とは逆にＮチャ
ネル型ＭＯＳＦＥＴ ３５を接地線側のＦＥＴ １２と
並列的に接続し、またＦＥＴ １１と電源線との間にＰ
チャネル型ＭＯＳＦＩｉＴ ３４を介装してあり、両１
’ＥＴ３４．３５のゲー１−を一括して第２の入力端子
３６としである。
端子３６に“ｌ”が与えられた場合はＮチャネル型のＰ
Ｅ７３５が導通状態となり、端７−１６が低抵抗を介し
て接地線に連なるので端子１５側人力に拘わらず端子１
６出力は“Ｏ”となり、端子３６に“０”が与えられた
場合はＰチャネル型のＭＯＳＦＥＴ ３４が導通状態と
なり、ＦＩＥＴ １１が低抵抗を介して電源線に連なる
ので真理値表の内容は第１図の回路と同様となる。端子
３６側入力が“２”である場合は端子１５側入力が１で
あってＰＥ７１２が導通するときのみ出力は“０”とな
るが、それ以外のときは抵抗１３゜Ｉ４によりｍ％”と
なる。
Ｅ７３５が導通状態となり、端７−１６が低抵抗を介し
て接地線に連なるので端子１５側人力に拘わらず端子１
６出力は“Ｏ”となり、端子３６に“０”が与えられた
場合はＰチャネル型のＭＯＳＦＥＴ ３４が導通状態と
なり、ＦＩＥＴ １１が低抵抗を介して電源線に連なる
ので真理値表の内容は第１図の回路と同様となる。端子
３６側入力が“２”である場合は端子１５側入力が１で
あってＰＥ７１２が導通するときのみ出力は“０”とな
るが、それ以外のときは抵抗１３゜Ｉ４によりｍ％”と
なる。
第８図に示すＤ型フリップフロップは４つの本発明回路
Ａ＋ ＋ Ａ２ ＋ ＡＪ 、Ａ４及びＰ、 Ｎチャネ
ル型のＭＯＳＦＥＴを並列的に接続してなるスイソヂ回
路Ｂ、、Ｂ２．Ｂ３．Ｂ４を組合せてなるものであり、
データ入力端子をＤ、トリガ端子をＴ及びその相補信号
が与えられる〒、出力端子をＱ。
Ａ＋ ＋ Ａ２ ＋ ＡＪ 、Ａ４及びＰ、 Ｎチャネ
ル型のＭＯＳＦＥＴを並列的に接続してなるスイソヂ回
路Ｂ、、Ｂ２．Ｂ３．Ｂ４を組合せてなるものであり、
データ入力端子をＤ、トリガ端子をＴ及びその相補信号
が与えられる〒、出力端子をＱ。
Ｑで夫々表わしており、真理値表を併せて示している。
第９図は本発明回路を用いてなる２植信号−３値信号へ
の変換回路である。回路図に現れた構成は従来公知のも
の（例えば前記特開昭５９−１０８４３０号の第１図に
従来回路として示されているもの）と同様であるが、両
ＦＥＴ １１．１２のしきい値の絶対値の和が電源電圧
の絶対値より大きい点が相異している。そして第１図の
回路同様に第３のレヘル、即ち“％”のレヘルが安定し
ているという効果を奏し、また上記特開昭５９−１０８
４３０号公報に係る発明の２値−３値変換回路に比して
チップ面積が小さく、また製造プロセスも筒車であると
いう利点を自している。
の変換回路である。回路図に現れた構成は従来公知のも
の（例えば前記特開昭５９−１０８４３０号の第１図に
従来回路として示されているもの）と同様であるが、両
ＦＥＴ １１．１２のしきい値の絶対値の和が電源電圧
の絶対値より大きい点が相異している。そして第１図の
回路同様に第３のレヘル、即ち“％”のレヘルが安定し
ているという効果を奏し、また上記特開昭５９−１０８
４３０号公報に係る発明の２値−３値変換回路に比して
チップ面積が小さく、また製造プロセスも筒車であると
いう利点を自している。
さて本発明の３値論理回路においては抵抗１３゜１４が
不可欠であるが、これを従来の相補型ＭＯＳ回路におけ
る場合と同様に作成することとするとチップ面積が大き
くなる。そこで本発明の回路では出力線と電源線及び接
地線とが交差する部分の絶縁膜にコンタクトホールを形
成してここに高抵抗材料を充填した素子構造として小さ
なデツプ面積を可能とした。
不可欠であるが、これを従来の相補型ＭＯＳ回路におけ
る場合と同様に作成することとするとチップ面積が大き
くなる。そこで本発明の回路では出力線と電源線及び接
地線とが交差する部分の絶縁膜にコンタクトホールを形
成してここに高抵抗材料を充填した素子構造として小さ
なデツプ面積を可能とした。
即ち本発明の回路は第１図に示すインバータ、或いは第
６．７．８図に示すＮＡＮ１１回路等の小単位の回路で
あるが、抵抗を作成するのはこの小単位の回路の出力と
電源線、接地線間であることに着目し、またこれらの小
回路はマスタースライス。
６．７．８図に示すＮＡＮ１１回路等の小単位の回路で
あるが、抵抗を作成するのはこの小単位の回路の出力と
電源線、接地線間であることに着目し、またこれらの小
回路はマスタースライス。
又はビルゲインクブロソクカ式の集積回路においてはセ
ル又はブロイクと称され、そのパターンはセル、フロッ
クごとに設計され、集積回路としてはそれらを配置し、
それらの入出力ピンを配線領域で接続する構造としてい
ることに着目して、上述の如き構造を創案するに至った
のである。
ル又はブロイクと称され、そのパターンはセル、フロッ
クごとに設計され、集積回路としてはそれらを配置し、
それらの入出力ピンを配線領域で接続する構造としてい
ることに着目して、上述の如き構造を創案するに至った
のである。
以下本発明の３値論理回路素子の構造をその製造方法と
共に実施例を示す図面に基づいて説明する。
共に実施例を示す図面に基づいて説明する。
第１Ｏ図は本発明素子の平面パターン図、第１１図はそ
のＸ−Ｘ線における断面構造図である。Ｎ型基板６０上
には酸化ＰＪ４７にて隔てられてＮ型拡散層４１、
Ｐ型拡散Ｊｉｉ４１ ’が形成されており、これらの上
層にゲート電極となり、また電源線、接地線となるポリ
シリコンｒｊ４２，４２が形成されている。
のＸ−Ｘ線における断面構造図である。Ｎ型基板６０上
には酸化ＰＪ４７にて隔てられてＮ型拡散層４１、
Ｐ型拡散Ｊｉｉ４１ ’が形成されており、これらの上
層にゲート電極となり、また電源線、接地線となるポリ
シリコンｒｊ４２，４２が形成されている。
図面の左右端−例のポリシリコン層４２が電源線、他側
のものが接地線を表わしている。これらを屓うようにし
て絶縁膜４８が形成され、その上に第１金属層４３が形
成されている。第１金属層４３は要部において絶縁膜４
８に開設されたコンタクトホール４５を介して拡散層４
１．４１’と接続されている。第１金属ｒｊ４３の上層
には絶縁膜４９が、更にその上層には第２金属屓４４が
形成されている。第２金属層４４は要部において絶縁膜
４９に開設されたコンタクトホール４６を介して第１金
属ｌ１ｉ４３に接続され、また同様に絶縁膜４９．４８
の要部に開設されたコンタクトホール５３に高抵抗材料
５２を充填して電源線。
のものが接地線を表わしている。これらを屓うようにし
て絶縁膜４８が形成され、その上に第１金属層４３が形
成されている。第１金属層４３は要部において絶縁膜４
８に開設されたコンタクトホール４５を介して拡散層４
１．４１’と接続されている。第１金属ｒｊ４３の上層
には絶縁膜４９が、更にその上層には第２金属屓４４が
形成されている。第２金属層４４は要部において絶縁膜
４９に開設されたコンタクトホール４６を介して第１金
属ｌ１ｉ４３に接続され、また同様に絶縁膜４９．４８
の要部に開設されたコンタクトホール５３に高抵抗材料
５２を充填して電源線。
接地線のポリシリコン層４２と連ならせている。
第１．第２の金属層４３．４４はセル又はブロック間の
接続用となっている。その他図において５０はＰ型ウェ
ル領域、５１はジャケソトコ−１・を示している。
接続用となっている。その他図において５０はＰ型ウェ
ル領域、５１はジャケソトコ−１・を示している。
第１０．１１図に示したものはセル又はブロックの引出
線、つまり第２の金属１ｉｉ４４がその両側に延在して
いるが、これが片側である場合は第１２図に示すように
セル４０の同側に電源線及び接地線となるポリシリコン
層４２．４２を配すればよい。
線、つまり第２の金属１ｉｉ４４がその両側に延在して
いるが、これが片側である場合は第１２図に示すように
セル４０の同側に電源線及び接地線となるポリシリコン
層４２．４２を配すればよい。
また第１３図に示すようにセル４０内部においてポリシ
リコンｌ１ｉ４２，４２及び第２の金属層４４を設り、
それらの交差する部分にコンタクＩ・ホール５３を設け
てもよい。
リコンｌ１ｉ４２，４２及び第２の金属層４４を設り、
それらの交差する部分にコンタクＩ・ホール５３を設け
てもよい。
第１４図はコンタク［−ホール５３として下層のポリシ
リコン層４２の長平方向に沿う長孔又は溝状のものを形
成した例を示している。このような構造とする場合は隣
合う出力線（第２金属層４４）との間の抵抗値を大きく
する必要がある。
リコン層４２の長平方向に沿う長孔又は溝状のものを形
成した例を示している。このような構造とする場合は隣
合う出力線（第２金属層４４）との間の抵抗値を大きく
する必要がある。
第１５図は第１０．１１図に示したものと同様の構造の
本発明素子の製造工程を示す断面構造図である。
本発明素子の製造工程を示す断面構造図である。
ポリシリコン１ｉｔ４２を形成し、これをパターンニン
グする迄の工程は通當の相補型ＭＯＳ集積向路０製造に
おける工程と同様であり、第１５図（ａ）はそのパター
ンユング後の状態を示している。
グする迄の工程は通當の相補型ＭＯＳ集積向路０製造に
おける工程と同様であり、第１５図（ａ）はそのパター
ンユング後の状態を示している。
次に下層の絶縁膜４８を形成し、第１金属屓４３を形成
し、パターンニングを行う。これにより第１５図（ｂｌ
に示す状態となる。
し、パターンニングを行う。これにより第１５図（ｂｌ
に示す状態となる。
次いで上層の絶縁膜４９を形成し、出力線となる第２の
金属層４４と電源線、接地線となるポリシリコンＪｉｊ
４２との接続のためのコンタクトホール５３を形成する
。そしてこのコンタクトホール５３を充填すべく高抵抗
材料５２を被着する。第１５図ＩＣ）はこの状態を示し
ている。
金属層４４と電源線、接地線となるポリシリコンＪｉｊ
４２との接続のためのコンタクトホール５３を形成する
。そしてこのコンタクトホール５３を充填すべく高抵抗
材料５２を被着する。第１５図ＩＣ）はこの状態を示し
ている。
その後パターンニングによりコンタクトホール５３外の
高抵抗材料５２を取除く。そして両金属層４３゜４４の
接続のためのコンタクトホール４６を形成し、第２金属
層４４を形成し、そのパターンニングを行い、最後にジ
ャケットコート５１を施し、第１５図（ｄｌに示す如く
完成される。
高抵抗材料５２を取除く。そして両金属層４３゜４４の
接続のためのコンタクトホール４６を形成し、第２金属
層４４を形成し、そのパターンニングを行い、最後にジ
ャケットコート５１を施し、第１５図（ｄｌに示す如く
完成される。
なお上述の実ｈ’６例ではいずれも上層の金属層４４を
セルからの出力線としたがこれに限らず、下層の金属層
４３を出力線としてもよい。この場合は電源線、接地線
との接続のためのコンタクトホールを、金属層４３とポ
リシリコン層との接続のためのコンタクトホール形成よ
りもｉｉｌの工程で形成し、次いで高抵抗材料の形成と
パターンニングとを行うことにより実現できる。
セルからの出力線としたがこれに限らず、下層の金属層
４３を出力線としてもよい。この場合は電源線、接地線
との接続のためのコンタクトホールを、金属層４３とポ
リシリコン層との接続のためのコンタクトホール形成よ
りもｉｉｌの工程で形成し、次いで高抵抗材料の形成と
パターンニングとを行うことにより実現できる。
また電源線、接地線をポリシリコン層によらず、金属層
にて形成し、セルの出力線を２１ｉｉ目の金属層で形成
し、これらの金属層間の絶縁層にコンタクトホールを形
成してここに高抵抗材料を満たすこととしてもよい。
にて形成し、セルの出力線を２１ｉｉ目の金属層で形成
し、これらの金属層間の絶縁層にコンタクトホールを形
成してここに高抵抗材料を満たすこととしてもよい。
更に金属層が１層の場合にも同様のことが実現できる。
更にまた高抵抗材料のパターンニングは一般にコンタク
トホールなどの小さな領域でのエツチング速度が、大き
な領域でのエツチング速度より遅いことを利用し、フォ
トマスクを用いることなくコンタクトホール内の高抵抗
材料のみを残すことも可能である。
トホールなどの小さな領域でのエツチング速度が、大き
な領域でのエツチング速度より遅いことを利用し、フォ
トマスクを用いることなくコンタクトホール内の高抵抗
材料のみを残すことも可能である。
畝上の如き本発明による場合はまず出力の安定した３値
論理回路を実現することができる。従ってこれをＲＯＭ
、 ＲＡＭ等の記憶素子として用いる場合において素
子数がｎ個であると２値論理では２０個の状態の記憶が
可能であるが、３値論理では３０個の状態の記憶が可能
である。換言すれば同数の状態記憶を少ない素子で実現
できる。従って半導体装置のチップ面積を低減すること
が可能となる。
論理回路を実現することができる。従ってこれをＲＯＭ
、 ＲＡＭ等の記憶素子として用いる場合において素
子数がｎ個であると２値論理では２０個の状態の記憶が
可能であるが、３値論理では３０個の状態の記憶が可能
である。換言すれば同数の状態記憶を少ない素子で実現
できる。従って半導体装置のチップ面積を低減すること
が可能となる。
更に抵抗１３．１４を３次元的に配置することによリチ
ノプ面積の増大を抑制しているのでチップ面積の小型化
に−Ｉ′ｉｉ自利である。
ノプ面積の増大を抑制しているのでチップ面積の小型化
に−Ｉ′ｉｉ自利である。
更に本発明回路は２値論理回路に対する工程の追加で製
造することが可能である。即ちマスタースライス、又は
ピルディングブロックのようにセル、ブロックのパター
ンが経済的価値を有する集積回路にあって、２値論理の
回路を、ＭＯＳＦＥＴのしきい値の変更と、セルとは無
関係の電源線、接地線及びコンタクトホールを形成する
だりで３（Ｉ！！！論理回路に転換することができるの
で３値論理用のセルパターンを新たに設計する必要がな
い１等、本発明は優れた効果を奏する。
造することが可能である。即ちマスタースライス、又は
ピルディングブロックのようにセル、ブロックのパター
ンが経済的価値を有する集積回路にあって、２値論理の
回路を、ＭＯＳＦＥＴのしきい値の変更と、セルとは無
関係の電源線、接地線及びコンタクトホールを形成する
だりで３（Ｉ！！！論理回路に転換することができるの
で３値論理用のセルパターンを新たに設計する必要がな
い１等、本発明は優れた効果を奏する。
第１図は本発明回路の回路図、第２図は従来の２値論理
回路図、第３図はその動作説明図、第４図は従来の２値
−３値変換回路図、第５図は本発明回路の動作説明図、
第６．７，８．９図は夫々本発明回路を用いてなるＮＡ
ＮＤ回路、 ＮＯＲ回路、Ｄ型フリップフロップ及び
２値−３値変換回路の回路図、第１０図は本発明の回路
素子の平面パターン図、第１１図はそのＸ−Ｘ線におけ
る断面構造図、第１２．１３．１４図は他の実ｈｂ例の
平面パターン図、第１５図は本発明の回路素子の製造工
程説明図である。 １１・・・Ｐチャネル型ＭＯＳＦＥＴ １２・・・Ｎ
チャネル型ＭＯＳＦＥＴ １３．１４・・・抵抗 ４
２・・・ポリシリコン層４３．４４・・・金属層 ５２
・・・高抵抗材料 ５３・・・コンタクトホール 特 許 出願人 三洋電機株式会社 代理人 弁理士 河−野 登 夫 手続補正書（自発） 昭和６０年１月２２日
回路図、第３図はその動作説明図、第４図は従来の２値
−３値変換回路図、第５図は本発明回路の動作説明図、
第６．７，８．９図は夫々本発明回路を用いてなるＮＡ
ＮＤ回路、 ＮＯＲ回路、Ｄ型フリップフロップ及び
２値−３値変換回路の回路図、第１０図は本発明の回路
素子の平面パターン図、第１１図はそのＸ−Ｘ線におけ
る断面構造図、第１２．１３．１４図は他の実ｈｂ例の
平面パターン図、第１５図は本発明の回路素子の製造工
程説明図である。 １１・・・Ｐチャネル型ＭＯＳＦＥＴ １２・・・Ｎ
チャネル型ＭＯＳＦＥＴ １３．１４・・・抵抗 ４
２・・・ポリシリコン層４３．４４・・・金属層 ５２
・・・高抵抗材料 ５３・・・コンタクトホール 特 許 出願人 三洋電機株式会社 代理人 弁理士 河−野 登 夫 手続補正書（自発） 昭和６０年１月２２日
Claims (1)
- 【特許請求の範囲】 １、相補型ＭＯＳ回路を構成するＰチャネル型ＭＯＳＦ
ＥＴ及びＮチャネル型ＭＯＳＦＥＴ夫々のしきい値電圧
の絶対値の和が電源電圧の絶対値より大であり、該相補
型ＭＯＳ回路に連なる電源線及び接地線と該相補型ＭＯ
Ｓ回路の出力点との間夫々に略等しい抵抗値を有する抵
抗を介装してあり、該抵抗の抵抗値は前記Ｐ型及びＮ型
のＭＯＳＦＥＴの導通時の抵抗値より十分大きく、非導
通時の抵抗値より十分小さいことを特徴とする３値論理
回路。 ２、相補型ＭＯＳ回路を構成するＰチャネル型ＭＯＳＦ
ＥＴ及びＮチャネル型ＭＯＳＦＥＴ夫々のしきい値電圧
の絶対値の和が電源電圧の絶対値より大であり、該相補
型ＭＯＳ回路に連なる電源線及び接地線と該相補型ＭＯ
Ｓ回路の出力点との間夫々に略等しい抵抗値を有する抵
抗を介装してあり、該抵抗の抵抗値は、前記Ｐ型及びＮ
型のＭＯＳＦＥＴの導通時の抵抗値より十分大きく、非
導通時の抵抗値より十分小さく、また前記抵抗は、前記
相補型ＭＯＳ回路の出力線と電源線及び接地線とが交差
する部分の絶縁膜に形成したコンタクトホール内に充填
した高抵抗材料よりなることを特徴とする３値論理回路
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269548A JPS61145932A (ja) | 1984-12-19 | 1984-12-19 | ３値論理回路及び３値論理回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269548A JPS61145932A (ja) | 1984-12-19 | 1984-12-19 | ３値論理回路及び３値論理回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61145932A true JPS61145932A (ja) | 1986-07-03 |
Family
ID=17473909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269548A Pending JPS61145932A (ja) | 1984-12-19 | 1984-12-19 | ３値論理回路及び３値論理回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145932A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045728A (en) * | 1989-05-17 | 1991-09-03 | Ncr Corporation | Trinary to binary level conversion circuit |
| JP2014504142A (ja) * | 2011-01-28 | 2014-02-13 | ジヨン シャン | ワイヤレス充電装置 |
| JP2018517331A (ja) * | 2015-07-10 | 2018-06-28 | ユニスト（ウルサン ナショナル インスティテュート オブ サイエンス アンド テクノロジー） | ３進数論理回路 |
| JP2023007361A (ja) * | 2021-06-30 | 2023-01-18 | 蔚山科學技術院 | 三進インバータ及びその製造方法 |
-
1984
- 1984-12-19 JP JP59269548A patent/JPS61145932A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045728A (en) * | 1989-05-17 | 1991-09-03 | Ncr Corporation | Trinary to binary level conversion circuit |
| JP2014504142A (ja) * | 2011-01-28 | 2014-02-13 | ジヨン シャン | ワイヤレス充電装置 |
| JP2018517331A (ja) * | 2015-07-10 | 2018-06-28 | ユニスト（ウルサン ナショナル インスティテュート オブ サイエンス アンド テクノロジー） | ３進数論理回路 |
| JP2023007361A (ja) * | 2021-06-30 | 2023-01-18 | 蔚山科學技術院 | 三進インバータ及びその製造方法 |
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