JPH043618A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH043618A JPH043618A JP2104465A JP10446590A JPH043618A JP H043618 A JPH043618 A JP H043618A JP 2104465 A JP2104465 A JP 2104465A JP 10446590 A JP10446590 A JP 10446590A JP H043618 A JPH043618 A JP H043618A
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- JP
- Japan
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- transistor
- input
- buffer circuit
- terminal
- level
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- Pending
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- 230000000295 complement effect Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、相補型ＭＯ８（０ＭＯ８）半導体集積回路に
より構成される入力バッファ回路に関し、特に２種類の
入力レベルに対応可能な入力バッファ回路に関する。
より構成される入力バッファ回路に関し、特に２種類の
入力レベルに対応可能な入力バッファ回路に関する。
［従来の技術］
従来、ＴＴＬ入カシカレベルＭＯ８入カレバカレベルを
許容し、これらの入力レベルに応じて内部状態を切換え
て使用する入力バッファ回路として、例えば第３図に示
す回路が知られている。
許容し、これらの入力レベルに応じて内部状態を切換え
て使用する入力バッファ回路として、例えば第３図に示
す回路が知られている。
この回路は、入力端が入力端子２１に共通に接続され、
電源端子２４と接地端子との間に相補対接続されたＰチ
ャネルＭＯＳ）ランジスタ（以下、ＰＭＯ８）ランジス
タと略す）２５及びＮチャネルＭＯＳ）ランジスタ（以
下、ＮＭＯ８）ランジスタと略す）２６からなるＣＭＯ
Ｓインバータ３０並びにＰＭＯ８）ランジスタ２７及び
ＮＭＯＳトランジスタ２８からなるＣＭＯＳインバータ
３１と、これらのＣＭＯＳインバータ３０．３１の出力
を切換入力端子２２から入力される切換信号に従って切
換えて出力端子２３に出力するセレクタ２９とから構成
されている。
電源端子２４と接地端子との間に相補対接続されたＰチ
ャネルＭＯＳ）ランジスタ（以下、ＰＭＯ８）ランジス
タと略す）２５及びＮチャネルＭＯＳ）ランジスタ（以
下、ＮＭＯ８）ランジスタと略す）２６からなるＣＭＯ
Ｓインバータ３０並びにＰＭＯ８）ランジスタ２７及び
ＮＭＯＳトランジスタ２８からなるＣＭＯＳインバータ
３１と、これらのＣＭＯＳインバータ３０．３１の出力
を切換入力端子２２から入力される切換信号に従って切
換えて出力端子２３に出力するセレクタ２９とから構成
されている。
ＣＭＯＳインバータ３０．３１の入出力特性は次のよう
に決定されている。即ち、第４図に示すように、ＣＭＯ
Ｓインバータ３０は、出力レベルの変化点がｖＤＤ／２
よりも小さなレベルに設定されており、その入出力特性
がＴＴＬ入力レベルに合致した特性となっている。一方
、ＣＭＯＳインバータ３１は、その出力レベルの変化点
が略ＶＤＤ／２に設定されており、その入出力特性がＣ
ＭＯ８入カレバカレベルした特性となっている。
に決定されている。即ち、第４図に示すように、ＣＭＯ
Ｓインバータ３０は、出力レベルの変化点がｖＤＤ／２
よりも小さなレベルに設定されており、その入出力特性
がＴＴＬ入力レベルに合致した特性となっている。一方
、ＣＭＯＳインバータ３１は、その出力レベルの変化点
が略ＶＤＤ／２に設定されており、その入出力特性がＣ
ＭＯ８入カレバカレベルした特性となっている。
従って、この従来の大力バッファ回路では、セレクタ２
９の選択によって、２つの入力レベルのうちの一方を選
択するようにしている。
９の選択によって、２つの入力レベルのうちの一方を選
択するようにしている。
［発明が解決しようとする課題］
しかしながら、上述した従来の入力バッファ回路では、
回路構成上、ＴＴＬ入カシカレベルＭＯ８入カレバカレ
ベル択するためのセレクタを必要とするため、素子数が
多く、そのため動作速度が遅く、消費電力が大きいとい
う問題点がある。
回路構成上、ＴＴＬ入カシカレベルＭＯ８入カレバカレ
ベル択するためのセレクタを必要とするため、素子数が
多く、そのため動作速度が遅く、消費電力が大きいとい
う問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
素子数を低減させることができ、これにより動作速度の
向上と消費電力の低減とを図ることができる入力バッフ
ァ回路を提供することを目的とする。
素子数を低減させることができ、これにより動作速度の
向上と消費電力の低減とを図ることができる入力バッフ
ァ回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る入力バッファ回路は、そのソースが第１の
電源に接続されそのゲートが第１の入力端子に接続され
た第１導電型の第１のトランジスタと、そのドレインが
前記第１のトランジスタのドレイン及び出力端子に接続
されそのソースが第２の電源に接続されそのゲートが前
記第１の入力端子に接続された第２導電型の第２のトラ
ンジスタと、そのドレインが前記出力端子に接続されそ
のゲートが前記第１の入力端子に接続され電流駆動能力
が前記第２のトランジスタのそれよりも大きい第２導電
型の第３のトランジスタと、そのドレインが前記第３の
トランジスタのソースに接続されそのソースが前記第２
の電源に接続されそのゲートが第２の入力端子に接続さ
れ電流駆動能力が前記第２のトランジスタのそれよりも
大きい第２導電型の第４のトランジスタとを備えたこと
を特徴とする ［作用コ 本発明においては、第１及び第２のトランジスタで構成
される相補型のバッファ回路の出力端と第２の電源端子
との間に、前記第２のトランジスタよりも電流駆動能力
が大きい第３及び第４のトランジスタが直列に接続され
ている。
電源に接続されそのゲートが第１の入力端子に接続され
た第１導電型の第１のトランジスタと、そのドレインが
前記第１のトランジスタのドレイン及び出力端子に接続
されそのソースが第２の電源に接続されそのゲートが前
記第１の入力端子に接続された第２導電型の第２のトラ
ンジスタと、そのドレインが前記出力端子に接続されそ
のゲートが前記第１の入力端子に接続され電流駆動能力
が前記第２のトランジスタのそれよりも大きい第２導電
型の第３のトランジスタと、そのドレインが前記第３の
トランジスタのソースに接続されそのソースが前記第２
の電源に接続されそのゲートが第２の入力端子に接続さ
れ電流駆動能力が前記第２のトランジスタのそれよりも
大きい第２導電型の第４のトランジスタとを備えたこと
を特徴とする ［作用コ 本発明においては、第１及び第２のトランジスタで構成
される相補型のバッファ回路の出力端と第２の電源端子
との間に、前記第２のトランジスタよりも電流駆動能力
が大きい第３及び第４のトランジスタが直列に接続され
ている。
従って、第２の入力端子を介して第４のトランジスタの
ゲート電圧を制御して、第４のトランジスタを非導通状
態にすることにより、前記第３及び第４のトランジスタ
に何ら影響されない状態で前記相補型のバッファ回路を
機能させるようにすると、本発明の大力バッファ回路は
、相補型バッファ回路によって決定される第１の入力レ
ベルの入力バッファ回路として機能することになる。
ゲート電圧を制御して、第４のトランジスタを非導通状
態にすることにより、前記第３及び第４のトランジスタ
に何ら影響されない状態で前記相補型のバッファ回路を
機能させるようにすると、本発明の大力バッファ回路は
、相補型バッファ回路によって決定される第１の入力レ
ベルの入力バッファ回路として機能することになる。
また、第２の入力端子を介して第４のトランジスタのゲ
ート電圧を制御して、第４のトランジスタを導通状態に
すると、第２のトランジスタと並列に動作をする第３の
トランジスタと前記第４のトランジスタとに流れる電流
値が、第２のトランジスタに流れる電流値よりも十分に
大きいため、前記相補型のバッファ回路の入力レベルに
対する出力変化点が第２の電源側に移動する。これによ
り、本発明の大力バッファ回路は第２の入力レベルの入
力バッファとして機能することになる。
ート電圧を制御して、第４のトランジスタを導通状態に
すると、第２のトランジスタと並列に動作をする第３の
トランジスタと前記第４のトランジスタとに流れる電流
値が、第２のトランジスタに流れる電流値よりも十分に
大きいため、前記相補型のバッファ回路の入力レベルに
対する出力変化点が第２の電源側に移動する。これによ
り、本発明の大力バッファ回路は第２の入力レベルの入
力バッファとして機能することになる。
そして、本発明によれば、セレクタを使用せずに４つの
トランジスタのみで２つの入力レベルの切換えを行うこ
とができるので、素子数を低減させることができ、この
結果、動作速度の向上と消費電力の低減とを図ることが
できる。
トランジスタのみで２つの入力レベルの切換えを行うこ
とができるので、素子数を低減させることができ、この
結果、動作速度の向上と消費電力の低減とを図ることが
できる。
［実施例］
以下、添付の図面を参照して本発明の実施例について詳
細に説明する。
細に説明する。
第１図は、本発明の第１の実施例に係る０ＭＯ８構成の
入力バッファ回路を示す回路図である。
入力バッファ回路を示す回路図である。
図において、そのソースが夫々電源端子４及び接地端子
に接続されたＰＭＯＳ）ランジスタ５とＮＭＯ８）ラン
ジスタロとは、ゲートが入力端子１に、またドレインが
出力端子３に夫々共通接続されてＣＭＯ８入カレバカレ
ベルバータを構成している。出力端子３と接地端子との
間には、ＮＭＯ８）ランジスタフ、８が直列に接続され
ている。
に接続されたＰＭＯＳ）ランジスタ５とＮＭＯ８）ラン
ジスタロとは、ゲートが入力端子１に、またドレインが
出力端子３に夫々共通接続されてＣＭＯ８入カレバカレ
ベルバータを構成している。出力端子３と接地端子との
間には、ＮＭＯ８）ランジスタフ、８が直列に接続され
ている。
ＮＭＯ８）ランジスタフのゲートは、入力端子１に接続
され、ＮＭＯ８）ランジスタ８のゲートは切換入力端子
２に接続されている。
され、ＮＭＯ８）ランジスタ８のゲートは切換入力端子
２に接続されている。
ここで、ＰＭＯ８）ランジスタ５とＮＭＯＳトランジス
タ６とはＣＭＯ８入カレバカレベル力特性を有し、ＮＭ
Ｏ８）ランジスタフ、８は、トランジスタ５，６よりも
十分に大きな電流駆動能力を持ったものとなっている。
タ６とはＣＭＯ８入カレバカレベル力特性を有し、ＮＭ
Ｏ８）ランジスタフ、８は、トランジスタ５，６よりも
十分に大きな電流駆動能力を持ったものとなっている。
即ち、工。をドレイン電流、μをキャリアの移動度、Ｃ
ｏｘを単位面積当りのゲート容量、Ｗをゲート幅、Ｌを
ゲート長とすると、■。は下記（１）式の関係を有して
いる。
ｏｘを単位面積当りのゲート容量、Ｗをゲート幅、Ｌを
ゲート長とすると、■。は下記（１）式の関係を有して
いる。
■ＤｃｃμＣｏｘ −（１
）従ッテ、ＮＭＯＳトランジス９７．８（ＤＷ／Ｌをト
ランジスタ５，６のＷ／Ｌよりも十分大きく設定するこ
とにより、ＮＭＯＳトランジスタ７゜８の電流駆動能力
をトランジスタ５，６のそれよりも大きくすることが可
能である。
）従ッテ、ＮＭＯＳトランジス９７．８（ＤＷ／Ｌをト
ランジスタ５，６のＷ／Ｌよりも十分大きく設定するこ
とにより、ＮＭＯＳトランジスタ７゜８の電流駆動能力
をトランジスタ５，６のそれよりも大きくすることが可
能である。
次に、このように構成された本実施例に係る大力バッフ
ァ回路の動作について説明する。
ァ回路の動作について説明する。
切換入力端子２が低レベルの場合には、ＮＭ。
Ｓトランジスタ８はオフ状態となるので、ＮＭＯＳトラ
ンジスタ７．８には電流が流れない。従って、この場合
には、入力バッファ回路はトランジスタ５，６のみによ
り機能し、ＣＭＯ８入カレバカレベル、つまり、第４図
におけるＶＤＤ／２で出力変化点を持つ動作を行う。
ンジスタ７．８には電流が流れない。従って、この場合
には、入力バッファ回路はトランジスタ５，６のみによ
り機能し、ＣＭＯ８入カレバカレベル、つまり、第４図
におけるＶＤＤ／２で出力変化点を持つ動作を行う。
切換入力端子２が高レベルの場合には、ＮＭＯＳトラン
ジスタ８がオン状態となるから、ＮＭＯＳトランジスタ
６．７は、入力端子１のレベルに応じて並列的に動作を
する。この場合、ＮＭＯＳトランジスタ７．８のＷ／Ｌ
はＮＭＯ８）ランジスタロのＷ／Ｌより十分大きいため
、入力レベルが高いレベルのときには、ＮＭＯ８）ラン
ジスタフ、８を流れる電流が支配的になる。更に、ＮＭ
ＯＳトランジスタ７．８の電流駆動能力がＰＭＯＳトラ
ンジスタ５のそれよりも大であるため、第４図における
出力レベルの変化点がＶＤＤ／２よりも接地電位側に移
動する。このため、ＰＭＯ８）ランジスタ５及びＮＭＯ
８）ランジスタロ、７゜８のＷ／Ｌを適正な値に設定す
ることによって、入力バッファ回路をＴＴＬレベルのバ
ッファ回路として機能させることができる。
ジスタ８がオン状態となるから、ＮＭＯＳトランジスタ
６．７は、入力端子１のレベルに応じて並列的に動作を
する。この場合、ＮＭＯＳトランジスタ７．８のＷ／Ｌ
はＮＭＯ８）ランジスタロのＷ／Ｌより十分大きいため
、入力レベルが高いレベルのときには、ＮＭＯ８）ラン
ジスタフ、８を流れる電流が支配的になる。更に、ＮＭ
ＯＳトランジスタ７．８の電流駆動能力がＰＭＯＳトラ
ンジスタ５のそれよりも大であるため、第４図における
出力レベルの変化点がＶＤＤ／２よりも接地電位側に移
動する。このため、ＰＭＯ８）ランジスタ５及びＮＭＯ
８）ランジスタロ、７゜８のＷ／Ｌを適正な値に設定す
ることによって、入力バッファ回路をＴＴＬレベルのバ
ッファ回路として機能させることができる。
第２図は、本発明の第２の実施例に係るＣＭＯ８人カバ
ツカバッフ１示す回路図である。
ツカバッフ１示す回路図である。
図において、そのソースが夫々接地端子及び電源端子１
４に接続されたＮＭｏ５トランジスタ１５とＰＭＯ８）
ランジスタ１６とは、ゲートが入力端子１１に、またド
レインが出力端子１３に夫々共通接続されてＴＴＬ入カ
シカレベルンバータを構成している。電源端子１４と出
力端子１３との間には、ＰＭＯ８）ランジスタ１７．１
８が直列に接続されている。ＰＭＯ８）ランジスタ１７
のゲートは切換入力端子１２に接続され、ＰＭＯＳトラ
ンジスタ１８のゲートは入力端子１１に接続されている
。
４に接続されたＮＭｏ５トランジスタ１５とＰＭＯ８）
ランジスタ１６とは、ゲートが入力端子１１に、またド
レインが出力端子１３に夫々共通接続されてＴＴＬ入カ
シカレベルンバータを構成している。電源端子１４と出
力端子１３との間には、ＰＭＯ８）ランジスタ１７．１
８が直列に接続されている。ＰＭＯ８）ランジスタ１７
のゲートは切換入力端子１２に接続され、ＰＭＯＳトラ
ンジスタ１８のゲートは入力端子１１に接続されている
。
ここで、ＮＭＯ８）ランジスタ１５とＰＭＯＳトランジ
スタ１６とは、ＴＴＬ入力レベルの入出力特性を有し、
また、ＰＭＯ３）ランジスタ１７゜１８はトランジスタ
１６よりも十分に大きな電流駆動能力を持ったものとな
っている。これは、前述の（１）式において、ＰＭＯ３
）ランジスタ１７．１８のＷ／Ｌをトランジスタ１６の
Ｗ／Ｌよりも十分に大きく設定することにより実現する
ことができる。
スタ１６とは、ＴＴＬ入力レベルの入出力特性を有し、
また、ＰＭＯ３）ランジスタ１７゜１８はトランジスタ
１６よりも十分に大きな電流駆動能力を持ったものとな
っている。これは、前述の（１）式において、ＰＭＯ３
）ランジスタ１７．１８のＷ／Ｌをトランジスタ１６の
Ｗ／Ｌよりも十分に大きく設定することにより実現する
ことができる。
次に、このように構成された本実施例に係る入力バッフ
ァ回路の動作について説明する。
ァ回路の動作について説明する。
切換入力端子１２が高レベルの場合には、ＰＭＯＳトラ
ンジスタ１７は常にオフ状態であるがら、ＰＭＯＳトラ
ンジスタ１７．１８には電流が流れない。従って、この
場合には、入力バッファ回路はトランジスタ１５，１θ
のみにより機能し、ＴＴＬ入力レベルの動作を行う。
ンジスタ１７は常にオフ状態であるがら、ＰＭＯＳトラ
ンジスタ１７．１８には電流が流れない。従って、この
場合には、入力バッファ回路はトランジスタ１５，１θ
のみにより機能し、ＴＴＬ入力レベルの動作を行う。
切換入力端子１２が低レベルの場合には、ＰＭＯＳトラ
ンジスタ１７はオン状態となるから、２ＭＯ８）ランジ
スタ１６，１Ｂは入力端子１１のレベルに応じて並列的
に動作をする。この場合、２ＭＯ８）ランジスタ１７，
１８のＷ／Ｌが２ＭＯ８）ランジスタ１６のＷ／Ｌより
十分大きいため、入力レベルが低レベルのときには、Ｐ
ＭＯＳトランジスタ１７．１１に流れる電流が支配的に
なる。ここで、２ＭＯ８）ランジスタ１７，１８の直列
接続の電流駆動能力と、ＮＭＯ８）ランジスタ１５のそ
れとを一散させるようにトランジスタのＷ／Ｌ−を選択
することにより、第４図の出力変化点をＴＴＬレベルよ
りも電源ｖＤＤ側へ移動させて、ＣＭＯＳレベルにする
ことができる。
ンジスタ１７はオン状態となるから、２ＭＯ８）ランジ
スタ１６，１Ｂは入力端子１１のレベルに応じて並列的
に動作をする。この場合、２ＭＯ８）ランジスタ１７，
１８のＷ／Ｌが２ＭＯ８）ランジスタ１６のＷ／Ｌより
十分大きいため、入力レベルが低レベルのときには、Ｐ
ＭＯＳトランジスタ１７．１１に流れる電流が支配的に
なる。ここで、２ＭＯ８）ランジスタ１７，１８の直列
接続の電流駆動能力と、ＮＭＯ８）ランジスタ１５のそ
れとを一散させるようにトランジスタのＷ／Ｌ−を選択
することにより、第４図の出力変化点をＴＴＬレベルよ
りも電源ｖＤＤ側へ移動させて、ＣＭＯＳレベルにする
ことができる。
［発明の効果コ
以上説明したように本発明は、相補型のバッファ回路の
出力端と第２の電源端子との間に、第２のトランジスタ
よりも電流駆動能力が大きい第３及び第４のトランジス
タを直列接続し、第４のトランジスタの導通状態を切換
えることにより、第１の入力レベルと第２の入力レベル
とを切換えるようにしたので、従来必要であったセレク
タが不要になり、素子数の低減を図ることができる。そ
して、これにより動作速度の向上及び消費電力の低減を
図ることができるという効果を奏する。
出力端と第２の電源端子との間に、第２のトランジスタ
よりも電流駆動能力が大きい第３及び第４のトランジス
タを直列接続し、第４のトランジスタの導通状態を切換
えることにより、第１の入力レベルと第２の入力レベル
とを切換えるようにしたので、従来必要であったセレク
タが不要になり、素子数の低減を図ることができる。そ
して、これにより動作速度の向上及び消費電力の低減を
図ることができるという効果を奏する。
第１図は本発明の第１の実施例に係る入力バッファ回路
の回路図、第２図は本発明の第２の実施例に係る大力バ
ッファ回路の回路図、第３図は従来の大力バッファ回路
の回路図、第４図は同人力バッファ回路の入出力特性を
示すグラフ図である。 １．１１，２１；入力端子、２，１２，２２；切換入力
端子、５，１６，１７，１８，２５，２７；Ｐチャネル
ＭＯ８）ランジスタ、６．７．８゜１５．２６，２８；
ＮチャネルＭＯＳトランジスタ、３，１３，２３；出力
端子、４．１４．２４；電源端子、２９；セレクタ、３
０，３１；ＣＭＯＳインバータ
の回路図、第２図は本発明の第２の実施例に係る大力バ
ッファ回路の回路図、第３図は従来の大力バッファ回路
の回路図、第４図は同人力バッファ回路の入出力特性を
示すグラフ図である。 １．１１，２１；入力端子、２，１２，２２；切換入力
端子、５，１６，１７，１８，２５，２７；Ｐチャネル
ＭＯ８）ランジスタ、６．７．８゜１５．２６，２８；
ＮチャネルＭＯＳトランジスタ、３，１３，２３；出力
端子、４．１４．２４；電源端子、２９；セレクタ、３
０，３１；ＣＭＯＳインバータ
Claims (1)
- （１）そのソースが第１の電源に接続されそのゲートが
第１の入力端子に接続された第１導電型の第１のトラン
ジスタと、そのドレインが前記第１のトランジスタのド
レイン及び出力端子に接続されそのソースが第２の電源
に接続されそのゲートが前記第１の入力端子に接続され
た第２導電型の第２のトランジスタと、そのドレインが
前記出力端子に接続されそのゲートが前記第１の入力端
子に接続され電流駆動能力が前記第２のトランジスタの
それよりも大きい第２導電型の第３のトランジスタと、
そのドレインが前記第３のトランジスタのソースに接続
されそのソースが前記第２の電源に接続されそのゲート
が第２の入力端子に接続され電流駆動能力が前記第２の
トランジスタのそれよりも大きい第２導電型の第４のト
ランジスタとを備えたことを特徴とする入力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104465A JPH043618A (ja) | 1990-04-20 | 1990-04-20 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104465A JPH043618A (ja) | 1990-04-20 | 1990-04-20 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043618A true JPH043618A (ja) | 1992-01-08 |
Family
ID=14381339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104465A Pending JPH043618A (ja) | 1990-04-20 | 1990-04-20 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043618A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5836708A (en) * | 1993-09-08 | 1998-11-17 | Tokiwa Corporation | Cartridge-type feeding case for a solid object |
| US6034555A (en) * | 1992-06-15 | 2000-03-07 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| JP2006013166A (ja) * | 2004-06-25 | 2006-01-12 | Sharp Corp | 発光ダイオード駆動回路、及びそれを備えた光送信デバイス、並びに電子機器 |
-
1990
- 1990-04-20 JP JP2104465A patent/JPH043618A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720804B2 (en) | 1992-05-15 | 2004-04-13 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6034555A (en) * | 1992-06-15 | 2000-03-07 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6492846B1 (en) | 1992-06-15 | 2002-12-10 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6707325B2 (en) | 1992-06-15 | 2004-03-16 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6737893B2 (en) | 1992-06-15 | 2004-05-18 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6744300B2 (en) | 1992-06-15 | 2004-06-01 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US5836708A (en) * | 1993-09-08 | 1998-11-17 | Tokiwa Corporation | Cartridge-type feeding case for a solid object |
| JP2006013166A (ja) * | 2004-06-25 | 2006-01-12 | Sharp Corp | 発光ダイオード駆動回路、及びそれを備えた光送信デバイス、並びに電子機器 |
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