JPH04150615A - 半導体論理回路 - Google Patents
半導体論理回路Info
- Publication number
- JPH04150615A JPH04150615A JP2276077A JP27607790A JPH04150615A JP H04150615 A JPH04150615 A JP H04150615A JP 2276077 A JP2276077 A JP 2276077A JP 27607790 A JP27607790 A JP 27607790A JP H04150615 A JPH04150615 A JP H04150615A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- power supply
- circuit
- level
- predetermined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000008054 signal transmission Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体論理回路に関し、特に加算器。
デコーダ等に多用される半導体論理回路に関する。
従来、半導体論理回路は、ＭＯＳ型のトランジスタのオ
ン・オフ、つまり抵抗値を零または無限大に切換えるこ
とによって信号の導通、非導通を決定し、その切換えで
信号伝達や所定の論理演算を行っていた。
ン・オフ、つまり抵抗値を零または無限大に切換えるこ
とによって信号の導通、非導通を決定し、その切換えで
信号伝達や所定の論理演算を行っていた。
第４図は従来の半導体論理回路の第１の例を示す回路図
である。
である。
この回路は、論理演算部１ｃがトランジスタＴＲ７，Ｔ
Ｒ８のみで形成された２人力ＮＡＮＤ回路を示し、入力
信号ＩＮＩ、ＩＮ２が共に高レベルのときのみ出力信号
ＯＵＴは接地電位レベルの低レベルとなり、入力信号Ｉ
Ｎ１．ＩＮ２のうちに１つでも低レベルのものがあると
出力信号は電源電圧■ｐＤレベルの高レベルとなる。
Ｒ８のみで形成された２人力ＮＡＮＤ回路を示し、入力
信号ＩＮＩ、ＩＮ２が共に高レベルのときのみ出力信号
ＯＵＴは接地電位レベルの低レベルとなり、入力信号Ｉ
Ｎ１．ＩＮ２のうちに１つでも低レベルのものがあると
出力信号は電源電圧■ｐＤレベルの高レベルとなる。
第５図は従来の半導体論理回路の第２の例を示す回路図
である。
である。
この回路は、論理演算部ｌＩ、がトランジスタＴＲ９〜
ＴＲ１１のみで形成された３人力ＮＯＲ回路を示し、入
力信号ＩＮＩ〜ＩＮ３の全てが低レベルのときのみ出力
信号０１ＪＴは高レベルとなり、入力信号ＩＮＩ〜ＩＮ
３のうち１つでも高レベルのものがあると出力信号ＯＵ
Ｔは低レベルとなる。
ＴＲ１１のみで形成された３人力ＮＯＲ回路を示し、入
力信号ＩＮＩ〜ＩＮ３の全てが低レベルのときのみ出力
信号０１ＪＴは高レベルとなり、入力信号ＩＮＩ〜ＩＮ
３のうち１つでも高レベルのものがあると出力信号ＯＵ
Ｔは低レベルとなる。
これらの基本的なＮＡＮＤ回路、ＮＯＲ回路やインバー
タ等の半導体論理回路を組合せて加算器やデコーダ等を
構成している。
タ等の半導体論理回路を組合せて加算器やデコーダ等を
構成している。
第６図及び第７図はそれぞれ、基本的な半導体論理回路
を組合せて構成した加算器の第１及び第２の例を示す回
路図である。
を組合せて構成した加算器の第１及び第２の例を示す回
路図である。
これらの加算器は主にハーフアダー４ フルアダー５で
構成され、これらハーフアダー４．フルアダー５は前述
の基本的な半導体論理回路により形成されている。
構成され、これらハーフアダー４．フルアダー５は前述
の基本的な半導体論理回路により形成されている。
第６図及び第７図に示された加算器を見ると分るように
、入力信号が入力されてから出力されるまでの信号伝達
パスは、第７図に示されたワレスのツリ一方式の加算器
の方が短かくなっているものの共にかなりの長さとなっ
ている。
、入力信号が入力されてから出力されるまでの信号伝達
パスは、第７図に示されたワレスのツリ一方式の加算器
の方が短かくなっているものの共にかなりの長さとなっ
ている。
上述した従来の半導体論理回路は、所定の論理演算を行
う論理演算部ＩＣ，ＬＤがトランジスタのみで形成され
、出力信号０１ＪＴの低レベルは接地電位レベル、高レ
ベルは電源電圧ＶＤｔｌレベルとなっているので、出力
信号ＯＵＴの振幅が電源電圧いっばいに振れるため、こ
れら半導体論理回路を多数段組合せて加算器やデコーダ
等を構成した場合、信号伝達時間が長くなるという欠点
がある。
う論理演算部ＩＣ，ＬＤがトランジスタのみで形成され
、出力信号０１ＪＴの低レベルは接地電位レベル、高レ
ベルは電源電圧ＶＤｔｌレベルとなっているので、出力
信号ＯＵＴの振幅が電源電圧いっばいに振れるため、こ
れら半導体論理回路を多数段組合せて加算器やデコーダ
等を構成した場合、信号伝達時間が長くなるという欠点
がある。
本発明の目的は、信号伝達時間を短縮することができる
半導体論理回路を提供することにある。
半導体論理回路を提供することにある。
第１の発明の半導体論理回路は、ゲートに対応する入力
信号を入力してオン・オフするトランジスタと、このト
ランジスタのソース・ドレイン間に接続され所定の抵抗
値をもつ抵抗とを備えた複数の基本回路を含み論理出力
端と第１の電源供給・端子との間に接続されて所定の論
理演算を行う論理演算部と、前記論理出力端と第２の電
源供給端子との間に接続され所定の抵抗値をもつ負荷抵
抗とを有している。
信号を入力してオン・オフするトランジスタと、このト
ランジスタのソース・ドレイン間に接続され所定の抵抗
値をもつ抵抗とを備えた複数の基本回路を含み論理出力
端と第１の電源供給・端子との間に接続されて所定の論
理演算を行う論理演算部と、前記論理出力端と第２の電
源供給端子との間に接続され所定の抵抗値をもつ負荷抵
抗とを有している。
第２の発明の半導体論理回路は、ゲートに対応する入力
信号を入力してオン・オフするトランジスタと、一端を
このトランジスタのソース・ドレインの一方と接続する
所定の抵抗値をもつ抵抗とを備えた複数の基本回路を含
み論理出力端と第１の電源供給端子との間に接続されて
所定の論理演算を行う論理演算部と、前記論理出力端と
第２の電源供給端子との間に接続され所定の抵抗値をも
つ負荷抵抗とを有している。
信号を入力してオン・オフするトランジスタと、一端を
このトランジスタのソース・ドレインの一方と接続する
所定の抵抗値をもつ抵抗とを備えた複数の基本回路を含
み論理出力端と第１の電源供給端子との間に接続されて
所定の論理演算を行う論理演算部と、前記論理出力端と
第２の電源供給端子との間に接続され所定の抵抗値をも
つ負荷抵抗とを有している。
次に、本発明の実施例について区間を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、ゲートに入力信号ＩＮＩ、ＩＮ２をそれ
ぞれ対応して入力しオン・オフするトランジスタＴＲＩ
、ＴＲ２とこれらトランジスタＴＲＩ、ＴＲ２のソース
・ドレイン間にそれぞれ対応して接続され所定の抵抗値
をもつ抵抗Ｒ１゜Ｒ２とをそれぞれ対応して備えた２つ
の基本回路１１＾、１１Ｂを論理出力端（インバータ２
の入力端）と第１の電源供給端子の接地電子との間に直
列接続し所定の論理演算を行う論理演算部１と、電源電
圧■Ｄｏが供給される第２の電源供給端子と論理出力端
との間に接続され所定の抵抗値をもつ負荷抵抗ＲＬＩと
を有する構成となっており、２人力ＮＡＮＤ回路を示す
。
ぞれ対応して入力しオン・オフするトランジスタＴＲＩ
、ＴＲ２とこれらトランジスタＴＲＩ、ＴＲ２のソース
・ドレイン間にそれぞれ対応して接続され所定の抵抗値
をもつ抵抗Ｒ１゜Ｒ２とをそれぞれ対応して備えた２つ
の基本回路１１＾、１１Ｂを論理出力端（インバータ２
の入力端）と第１の電源供給端子の接地電子との間に直
列接続し所定の論理演算を行う論理演算部１と、電源電
圧■Ｄｏが供給される第２の電源供給端子と論理出力端
との間に接続され所定の抵抗値をもつ負荷抵抗ＲＬＩと
を有する構成となっており、２人力ＮＡＮＤ回路を示す
。
この実施例の論理出力端（インバータ２の入力端）にお
ける低レベルはＯ■、高レベル■。、。
ける低レベルはＯ■、高レベル■。、。
ＶＨ２は負荷抵抗ＲＬＩの抵抗値をＲＬ、抵抗Ｒ１゜Ｒ
２の抵抗値をＲとすると、 Ｖ Ｈ１＝ Ｖ ＤＤ・Ｒ／（Ｒ十ＲＬ）Ｖ Ｒ２−Ｖ
ＤＤ・２Ｒ／ （２Ｒ＋ＲＬ）となるので、この半導
体論理回路の出力信号を入力とするインバータ２のしき
い値電圧を高レベル■旧と○＼７の間のレベルとするこ
とにより、従来のような論理振幅を電源電圧ＶＤＤいっ
ばいに振らせなくて済み、信号伝達時間を短かくするこ
とができる。
２の抵抗値をＲとすると、 Ｖ Ｈ１＝ Ｖ ＤＤ・Ｒ／（Ｒ十ＲＬ）Ｖ Ｒ２−Ｖ
ＤＤ・２Ｒ／ （２Ｒ＋ＲＬ）となるので、この半導
体論理回路の出力信号を入力とするインバータ２のしき
い値電圧を高レベル■旧と○＼７の間のレベルとするこ
とにより、従来のような論理振幅を電源電圧ＶＤＤいっ
ばいに振らせなくて済み、信号伝達時間を短かくするこ
とができる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、第１図に示された第１の実施例に、並列
型の基本回Ｆｍ １１ ｃを更に直列に付加したもので
ある。
型の基本回Ｆｍ １１ ｃを更に直列に付加したもので
ある。
この実施例を３人力ＮＡＮＤ回路として使用する場合は
、抵抗Ｒ１〜Ｒ３の値をＲとすると、インバータ２Ａの
しきい値電圧を、○■とＶ ＨＩ ” Ｖ Ｄゎ−Ｒ／
（Ｒ＋ＲＬ）との間に設定すればよい。
、抵抗Ｒ１〜Ｒ３の値をＲとすると、インバータ２Ａの
しきい値電圧を、○■とＶ ＨＩ ” Ｖ Ｄゎ−Ｒ／
（Ｒ＋ＲＬ）との間に設定すればよい。
また、この実施例においては、インバータ２Ａのしきい
値電圧をＶＨ１と Ｖ Ｈ２” Ｖ ＤＯ・２Ｒ／ （２Ｒ＋ＲＬ）との間
に設定すれば、入力信号ＩＮＩ〜ＩＮ３のうちの２つ以
上か高レベルのとき出力信号ＯＵＴが低レベルとなる、
いわゆる多数決回路を形成することができ、また、イン
バータ２Ａのしきい値電圧をＶ）＋２と ■Ｈ３＝ＶＤＤ・３Ｒ／ （３Ｒ十ＲＬ）との間に設定
すれば、入力信号ＩＮＩ〜ＩＮ３の全てが低レベルのと
きのみ出力信号０ＬＩＴが高レベルとなる、いわゆるＮ
ＯＲ回路を形成することができる。
値電圧をＶＨ１と Ｖ Ｈ２” Ｖ ＤＯ・２Ｒ／ （２Ｒ＋ＲＬ）との間
に設定すれば、入力信号ＩＮＩ〜ＩＮ３のうちの２つ以
上か高レベルのとき出力信号ＯＵＴが低レベルとなる、
いわゆる多数決回路を形成することができ、また、イン
バータ２Ａのしきい値電圧をＶ）＋２と ■Ｈ３＝ＶＤＤ・３Ｒ／ （３Ｒ十ＲＬ）との間に設定
すれば、入力信号ＩＮＩ〜ＩＮ３の全てが低レベルのと
きのみ出力信号０ＬＩＴが高レベルとなる、いわゆるＮ
ＯＲ回路を形成することができる。
このように、インバータ２Ａのしきい値電圧を変えるだ
けでＮＡＮＤ回路、多数決回路、ＮＯＲ回路の何れでも
形成することができる。
けでＮＡＮＤ回路、多数決回路、ＮＯＲ回路の何れでも
形成することができる。
第３図は本発明の第３の実施例を示す回路図である。
この実施例は、基本回路１２＾〜１２ｃをトランジスタ
（ＴＲ４〜ＴＲ６）と抵抗（Ｒ４−Ｒ６）との直列接続
で形成し、これら基本回路１２Ａ〜１２ｃを並列接続し
たものである。
（ＴＲ４〜ＴＲ６）と抵抗（Ｒ４−Ｒ６）との直列接続
で形成し、これら基本回路１２Ａ〜１２ｃを並列接続し
たものである。
この実施例においても、第１．第２の実施例と同様に、
信号伝達時間を短かくすることができ、また、次段のイ
ンバータ２ＩＩのしきい値電圧の設定のしかたにより、
ＮＡＮＤ回路、多数決回路。
信号伝達時間を短かくすることができ、また、次段のイ
ンバータ２ＩＩのしきい値電圧の設定のしかたにより、
ＮＡＮＤ回路、多数決回路。
ＮＯＲ回路の何れでも形成することができる。
以上説明したように本発明は、論理演算部をトランジス
タと抵抗との直列接続又は並列接続により形成された複
数の基本回路により構成することにより、出力信号の論
理振幅を電源電圧幅より狭くすることができるので信号
伝達時間を短縮することができる効果があるだけでなく
、次段回路のしきい値電圧の設定レベルを変えるだけて
各種の論理回路を得ることができるという効果もある。
タと抵抗との直列接続又は並列接続により形成された複
数の基本回路により構成することにより、出力信号の論
理振幅を電源電圧幅より狭くすることができるので信号
伝達時間を短縮することができる効果があるだけでなく
、次段回路のしきい値電圧の設定レベルを変えるだけて
各種の論理回路を得ることができるという効果もある。
第１図〜第３区はそれぞれ本発明の第１〜第３の実施例
を示す回路図、第４図及び第５図はそれぞれ従来の半導
体論理回路の第１及び第２の例を示す回路図、第６図及
び第７図は従来の半導体論理回路を使用して形成した加
算器の第１及び第２の例を示す回路図である。 １．１＾〜ＩＤ・・・論理演算部、２．２Ａ 、２ｍ・
・・インバータ、３．３＾・・負荷部、４・・・ハーフ
アダー、５・・・フルアダー、１１Ａ〜ＩＩＣ，１２Ａ
〜１２ｃ・・基本回路、Ｒ１−Ｒ６・・・抵抗、ＲＬＩ
ＲＬ２・・・負荷抵抗、ＴＲ４〜ＴＲ６Ｉ・・・トラン
ジスタ。
を示す回路図、第４図及び第５図はそれぞれ従来の半導
体論理回路の第１及び第２の例を示す回路図、第６図及
び第７図は従来の半導体論理回路を使用して形成した加
算器の第１及び第２の例を示す回路図である。 １．１＾〜ＩＤ・・・論理演算部、２．２Ａ 、２ｍ・
・・インバータ、３．３＾・・負荷部、４・・・ハーフ
アダー、５・・・フルアダー、１１Ａ〜ＩＩＣ，１２Ａ
〜１２ｃ・・基本回路、Ｒ１−Ｒ６・・・抵抗、ＲＬＩ
ＲＬ２・・・負荷抵抗、ＴＲ４〜ＴＲ６Ｉ・・・トラン
ジスタ。
Claims (1)
- 【特許請求の範囲】 １、ゲートに対応する入力信号を入力してオン・オフす
るトランジスタと、このトランジスタのソース・ドレイ
ン間に接続され所定の抵抗値をもつ抵抗とを備えた複数
の基本回路を含み論理出力端と第１の電源供給端子との
間に接続されて所定の論理演算を行う論理演算部と、前
記論理出力端と第２の電源供給端子との間に接続され所
定の抵抗値をもつ負荷抵抗とを有することを特徴とする
半導体論理回路。 ２、ゲートに対応する入力信号を入力してオンオフする
トランジスタと、一端をこのトランジスタのソース・ド
レインの一方と接続する所定の抵抗値をもつ抵抗とを備
えた複数の基本回路を含み論理出力端と第１の電源供給
端子との間に接続されて所定の論理演算を行う論理演算
部と、前記論理出力端と第２の電源供給端子との間に接
続され所定の抵抗値をもつ負荷抵抗とを有することを特
徴とする半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2276077A JP2876768B2 (ja) | 1990-10-15 | 1990-10-15 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2276077A JP2876768B2 (ja) | 1990-10-15 | 1990-10-15 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150615A true JPH04150615A (ja) | 1992-05-25 |
| JP2876768B2 JP2876768B2 (ja) | 1999-03-31 |
Family
ID=17564484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2276077A Expired - Lifetime JP2876768B2 (ja) | 1990-10-15 | 1990-10-15 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876768B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6922443B1 (en) | 1999-11-16 | 2005-07-26 | Matsushita Electric Industrial Co., Ltd. | Signal transmission circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138334A (en) * | 1981-03-07 | 1981-10-28 | Semiconductor Res Found | Transistor logic circuit of insulation gate electrostatic induction |
| JPS58195321A (ja) * | 1982-05-10 | 1983-11-14 | Toshiba Corp | オア型論理回路 |
| JPS59191937A (ja) * | 1983-04-15 | 1984-10-31 | Nec Corp | 高速論理回路 |
| JPH02119427A (ja) * | 1988-10-28 | 1990-05-07 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
-
1990
- 1990-10-15 JP JP2276077A patent/JP2876768B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138334A (en) * | 1981-03-07 | 1981-10-28 | Semiconductor Res Found | Transistor logic circuit of insulation gate electrostatic induction |
| JPS58195321A (ja) * | 1982-05-10 | 1983-11-14 | Toshiba Corp | オア型論理回路 |
| JPS59191937A (ja) * | 1983-04-15 | 1984-10-31 | Nec Corp | 高速論理回路 |
| JPH02119427A (ja) * | 1988-10-28 | 1990-05-07 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6922443B1 (en) | 1999-11-16 | 2005-07-26 | Matsushita Electric Industrial Co., Ltd. | Signal transmission circuit |
| US7369618B2 (en) | 1999-11-16 | 2008-05-06 | Matsushita Electric Industrial Co., Ltd. | Signal transmission circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2876768B2 (ja) | 1999-03-31 |
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