JP3496103B2 - ３入力排他的否定論理和回路 - Google Patents
３入力排他的否定論理和回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に用い
られる３入力排他的否定論理和回路に関する。 【０００２】 【従来の技術】図４は従来の３入力排他的否定論理和回
路のブロック図である。図において、Ａ，Ｂ，Ｃは夫々
論理入力であり、OUT は論理出力である。論理入力Ａは
３入力AND ゲート１へ与えられ、またインバータ５を介
して両３入力AND ゲート２, ３へ与えられる。論理入力
Ｂは３入力AND ゲート２へ与えられ、またインバータ６
を介して両３入力AND ゲート１, ３へ与えられる。論理
入力Ｃは３入力AND ゲート３へ与えられ、またインバー
タ７を介して両AND ゲート１, ２へ与えられる。３つの
３入力AND ゲート１, ２, ３の出力は３入力NOR ゲート
４を通り論理出力OUT として出力される。 【０００３】表１は図４に示すブロック図の真理値表で
ある。図５は図４に示す３入力排他的否定論理和回路を
スタティック回路で構成した回路の回路図である。図に
おいてＡ, Ｂ, Ｃは夫々論理入力であり、OUT は論理出
力である。回路11は３個のＰチャネルトランジスタ21,2
2,23が並列に接続された回路であり、回路12は３個のＰ
チャネルトランジスタ24,25,26が並列に接続された回路
であり、回路13は３個のＰチャネルトランジスタ27,28,
29が並列に接続された回路である。回路14は３個のＮチ
ャネルトランジスタ31,32,33が直列に接続された回路で
あり、回路15は３個のＮチャネルトランジスタ34,35,36
が直列に接続された回路であり、回路16は３個のＮチャ
ネルトランジスタ37,38,39が直列に接続された回路であ
る。回路17は３個の回路14,15,16が並列に接続された回
路である。そして電源ＶCC及び接地間に回路11, 回路1
2, 回路13及び回路17が直列に接続され、回路13及び回
路17の接続点が論理出力OUT の出力端となっている。 【０００４】 【表１】 【０００５】論理入力ＡはＰチャネルトランジスタ21及
びＮチャネルトランジスタ31のゲートへ与えられ、また
インバータ５を介してバーＡとなり、両Ｐチャネルトラ
ンジスタ24,27 のゲート及び両Ｎチャネルトランジスタ
34,37 のゲートへ与えられる。論理入力ＢはＰチャネル
トランジスタ25及びＮチャネルトランジスタ35のゲート
へ与えられ、またインバータ６を介してバーＢとなり、
両Ｐチャネルトランジスタ22,28 のゲート及び両Ｎチャ
ネルトランジスタ32,38 のゲートへ与えられる。論理入
力ＣはＰチャネルトランジスタ29及びＮチャネルトラン
ジスタ39のゲートへ与えられ、またインバータ７を介し
てバーＣとなり、両Ｐチャネルトランジスタ23,26 のゲ
ート及び両Ｎチャネルトランジスタ33,36 のゲートへ与
えられるよう構成されている。 【０００６】３論理入力Ａ, Ｂ, Ｃ及び論理出力OUT の
真理値表は表２に示すものと同様である。３個のインバ
ータ５, ６, ７は夫々図示しないＰチャネルトランジス
タ及びＮチャネルトランジスタで構成した場合、図５に
示す回路を構成するために24個のトランジスタを必要と
する。この回路は３個の論理入力を比較し、論理“１”
である論理入力が１入力であるか否かを識別する比較回
路として使用される。 【０００７】 【表２】【０００８】 【発明が解決しようとする課題】この比較回路の多くの
３入力を比較する場合、例えば32ビットバスが３組あ
り、３組の対応する１ビットずつを３入力として比較す
る場合、32個の比較回路が必要であり、トランジスタの
必要数が多くなる。このように既にある３入力排他的否
定論理和回路を集合させて比較回路を構成した場合集積
回路のチップ上において比較回路全体が占めるレイアウ
ト面積が増大するという課題があった。従って従来から
３入力排他的否定論理和回路を少数のトランジスタで構
成するための努力が継続されてきた。 【０００９】本発明はこのような事情に鑑みてなされた
ものであって、比較回路の単位となる１個の３入力排他
的否定論理和回路を少数のトランジスタで構成すること
により、集積回路のチップ上に占める比較回路全体のレ
イアウト面積を削減できる３入力排他的否定論理和回路
を提供することを目的とする。 【００１０】 【課題を解決するための手段】本発明に係る３入力排他
的否定論理和回路は、第１入力端子を第１の導電型トラ
ンジスタ、第２の第１導電型トランジスタ、第１の第２
導電型トランジスタ及び第２の第２導電型トランジスタ
の夫々のゲート並びに第３の第１導電型トランジスタの
ソースに接続し、第２入力端子を第４の第１導電型トラ
ンジスタ、第５の第１導電型トランジスタ、第３の第２
導電型トランジスタ及び第４の第２導電型トランジスタ
の夫々のゲート並びに第１の第１導電型トランジスタの
ソースに接続し、第３入力端子を第６の第１導電型トラ
ンジスタ、第３の第１導電型トランジスタ及び第５の第
２導電型トランジスタの夫々のゲート並びに第２の第１
導電型トランジスタのソースに接続し、第１の第１導電
型トランジスタのドレインを第６の第１導電型トランジ
スタのソースに接続し、第２の第１導電型トランジスタ
のドレインを第５の第１導電型トランジスタのソースに
接続し、第３の第１導電型トランジスタのドレインを第
４の第１導電型トランジスタのソースに接続し、第４の
第２導電型トランジスタのソースを第１の第２導電型ト
ランジスタのドレインに接続し、第５の第２導電型トラ
ンジスタのソースを第２の第２導電型トランジスタ及び
第３の第２導電型トランジスタの夫々のドレインに接続
し、第１の第２導電型トランジスタ、第２の第２導電型
トランジスタ及び第３の第２導電型トランジスタの夫々
のソースを接続し、第４の第１導電型トランジスタ、第
５の第１導電型トランジスタ、第６の第１導電型トラン
ジスタ、第４の第２導電型トランジスタ及び第５の第２
導電型トランジスタの夫々のドレインを接続した接続点
から３入力排他的論理和を出力する回路と、該回路が出
力する３入力排他的論理和を否定する回路とを備えるこ
とを特徴とする。 【００１１】 【作用】本発明に係る３入力排他的否定論理和回路は13
個のトランジスタで構成することができる。従って多く
の３入力を比較すべく３入力排他的否定論理和回路を多
数集合させて比較回路を構成した場合、その比較回路全
体が集積回路のチップ上において占めるレイアウト面積
は削減される。 【００１２】 【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本実施例に係る３入力排他的
否定論理和回路の回路図である。図において、1L,2L,3L
は夫々第１論理入力, 第２論理入力, 第３論理入力を夫
々入力する第１入力端子, 第２入力端子, 第３入力端子
であり、1Jは共通の節点であり、20は論理出力の出力端
子である。 【００１３】第３Ｐチャネルトランジスタ3P及び第４Ｐ
チャネルトランジスタ4Pの直列回路はその一端が第１入
力端子1Lに接続され、その他端が節点1Jに接続され、第
１Ｐチャネルトランジスタ1P及び第６Ｐチャネルトラン
ジスタ6Pの直列回路は、その一端が第２入力端子2Lに接
続され、その他端が節点1Jに接続され、第２Ｐチャネル
トランジスタ2P及び第５Ｐチャネルトランジスタ5Pの直
列回路は、その一端が第３入力端子3Lへ接続され、その
他端が節点1Jに接続され、第４Ｎチャネルトランジスタ
4N及び第１Ｎチャネルトランジスタ1Nの直列回路は、そ
の一端が節点1Jに接続され、その他端が接地され、第５
Ｎチャネルトランジスタ5N及び第２Ｎチャネルトランジ
スタ2Nの直列回路は、その一端が節点1Jに接続され、そ
の他端が接地され、第３Ｎチャネルトランジスタ3Nは、
その一端が両Ｎチャネルトランジスタ2N,5N の接続点に
接続され、その他端が接地され、第１入力端子1Lは両Ｐ
チャネルトランジスタ1P,2P のゲート及び両Ｎチャネル
トランジスタ1N,2N のゲートに接続され、第２入力端子
2Lは両Ｐチャネルトランジスタ4P,5P のゲート及び両Ｎ
チャネルトランジスタ3N,4N のゲートに接続され、第３
入力端子3Lは両Ｐチャネルトランジスタ3P,6P のゲート
及びＮチャネルトランジスタ5Nのゲートに接続され、イ
ンバータ10は反転論理を出力する回路であって、その一
端が節点1Jに接続され、その他端が出力端子20に接続さ
れている。 【００１４】インバータ10が相補型CMOSである図示しな
いＰチャネルトランジスタ及びＮチャネルトランジスタ
で構成される場合、本論理回路はＰチャネルトランジス
タ７個及びＮチャネルトランジスタ６個即ち計13個のト
ランジスタで構成される。 【００１５】次に動作について説明する。 (３論理入力がいずれも“０”である場合)ゲートへ入力
“０”を与えられた６個のＰチャネルトランジスタ1P,2
P …6Pはいずれもオン状態となり、ゲートへ“０”を与
えられた５個のＮチャネルトランジスタ1N,2N …5Nはい
ずれもオフ状態となり、第１ (又は第２, 第３) 論理入
力“０”が両トランジスタ3P,4P(又は1P,6P 、2P,5P)を
通過し、節点1Jは“０”となり、インバータ10は“１”
を出力する。 【００１６】(１論理入力が“１”で他の２論理入力が
いずれも“０”である場合)図２は第１論理入力が
“１”で、第２論理入力及び第３論理入力がいずれも
“０”である場合において、図１に示すトランジスタの
うちオン状態のものに矢印を付した説明図である。図に
おいて第２論理入力“０”がゲートへ与えられる両Ｐチ
ャネルトランジスタ4P,5P はオン状態であり、第３論理
入力“０”がゲートへ与えられる両Ｐチャネルトランジ
スタ3P,6P はオン状態であり、第１論理入力“１”がゲ
ートへ与えられる両Ｎチャネルトランジスタ1N,2N はオ
ン状態であり、その他のトランジスタ1P,2P,3N,4N,5Nは
オフ状態である。従って、第１論理入力“１”が両トラ
ンジスタ3P,4P を通過し、節点1Jは“１”となり、イン
バータ10は“０”を出力する。 【００１７】第１論理入力, 第２論理入力, 第３論理入
力が“０, １, ０” (又は“０, ０, １”) である場
合、第２論理入力“１”は両トランジスタ1P,6P を通過
し (又は第３論理入力“１”はトランジスタ2P,5P を通
過し) 、節点1Jは“１”となり、インバータ10は“０”
を出力する。 【００１８】(２論理入力がいずれも“１”で、他の１
論理入力が“０”である場合)図３は第１論理入力及び
第２論理入力がいずれも“１”で第３論理入力が“０”
である場合において、図１に示すトランジスタのうちオ
ン状態のものに矢印を付した説明図である。図において
第３論理入力“０”がゲートへ与えられる両Ｐチャネル
トランジスタ3P,6P はオン状態であり、第１論理入力
“１”がゲートへ与えられる両Ｎチャネルトランジスタ
1N,2N はオン状態であり、第２論理入力“１”がゲート
へ与えられる両トランジスタ3N,4N がオン状態であり、
その他のトランジスタ1P,2P,4P,5P,1N,2N,5Nはオフ状態
である。従って接地は両トランジスタ1N,4N を通過し、
節点1Jは“０”となり、インバータ10は“１”を出力す
る。 【００１９】第１論理入力, 第２論理入力, 第３論理入
力が“１, ０, １” (又は“０, １, １”) である場
合、接地は両トランジスタ2N,5N(又は3N,5N)を通過し、
節点1Jは“０”となり、インバータ10は“１”を出力す
る。 【００２０】(３論理入力がいずれも“１”である場合)
ゲートへ“１”を与えられた６個のＰチャネルトランジ
スタ1P,2P …6Pはいずれもオフ状態となりゲートへ
“１”を与えられた５個のＮチャネルトランジスタ1N,2
N …5Nはいずれもオン状態となり、接地が両トランジス
タ1N,4N(又は2N,5N若しくは3N,5N)を通過し、節点1Jは
“０”となりインバータ10は“１”を出力する。表２は
図１に示す回路の入出力関係を真理値表としたものであ
る。 【００２１】このように本実施例に係る論理回路は、13
個のトランジスタで構成され、３入力排他的否定論理和
を出力する。なお本実施例においてはインバータ10を相
補型CMOSインバータとして説明したが、クロックドCMOS
インバータであっても排他的否定論理和を出力すること
はいうまでもない。また図１において６個のＰチャネル
トランジスタを夫々Ｎチャネルトランジスタで置き換
え、５個のＮチャネルトランジスタを夫々Ｐチャネルト
ランジスタで置き換えた場合、負論理の排他的否定論理
和を出力することはいうまでもない。 【００２２】 【発明の効果】本発明によれば、少数 (13個) のトラン
ジスタで３入力排他的否定論理和回路を構成したので、
その回路が集合した比較回路のチップ上に占めるレイア
ウト面積が小さくなり、作成するコストを削減できる優
れた効果を奏する。
られる３入力排他的否定論理和回路に関する。 【０００２】 【従来の技術】図４は従来の３入力排他的否定論理和回
路のブロック図である。図において、Ａ，Ｂ，Ｃは夫々
論理入力であり、OUT は論理出力である。論理入力Ａは
３入力AND ゲート１へ与えられ、またインバータ５を介
して両３入力AND ゲート２, ３へ与えられる。論理入力
Ｂは３入力AND ゲート２へ与えられ、またインバータ６
を介して両３入力AND ゲート１, ３へ与えられる。論理
入力Ｃは３入力AND ゲート３へ与えられ、またインバー
タ７を介して両AND ゲート１, ２へ与えられる。３つの
３入力AND ゲート１, ２, ３の出力は３入力NOR ゲート
４を通り論理出力OUT として出力される。 【０００３】表１は図４に示すブロック図の真理値表で
ある。図５は図４に示す３入力排他的否定論理和回路を
スタティック回路で構成した回路の回路図である。図に
おいてＡ, Ｂ, Ｃは夫々論理入力であり、OUT は論理出
力である。回路11は３個のＰチャネルトランジスタ21,2
2,23が並列に接続された回路であり、回路12は３個のＰ
チャネルトランジスタ24,25,26が並列に接続された回路
であり、回路13は３個のＰチャネルトランジスタ27,28,
29が並列に接続された回路である。回路14は３個のＮチ
ャネルトランジスタ31,32,33が直列に接続された回路で
あり、回路15は３個のＮチャネルトランジスタ34,35,36
が直列に接続された回路であり、回路16は３個のＮチャ
ネルトランジスタ37,38,39が直列に接続された回路であ
る。回路17は３個の回路14,15,16が並列に接続された回
路である。そして電源ＶCC及び接地間に回路11, 回路1
2, 回路13及び回路17が直列に接続され、回路13及び回
路17の接続点が論理出力OUT の出力端となっている。 【０００４】 【表１】 【０００５】論理入力ＡはＰチャネルトランジスタ21及
びＮチャネルトランジスタ31のゲートへ与えられ、また
インバータ５を介してバーＡとなり、両Ｐチャネルトラ
ンジスタ24,27 のゲート及び両Ｎチャネルトランジスタ
34,37 のゲートへ与えられる。論理入力ＢはＰチャネル
トランジスタ25及びＮチャネルトランジスタ35のゲート
へ与えられ、またインバータ６を介してバーＢとなり、
両Ｐチャネルトランジスタ22,28 のゲート及び両Ｎチャ
ネルトランジスタ32,38 のゲートへ与えられる。論理入
力ＣはＰチャネルトランジスタ29及びＮチャネルトラン
ジスタ39のゲートへ与えられ、またインバータ７を介し
てバーＣとなり、両Ｐチャネルトランジスタ23,26 のゲ
ート及び両Ｎチャネルトランジスタ33,36 のゲートへ与
えられるよう構成されている。 【０００６】３論理入力Ａ, Ｂ, Ｃ及び論理出力OUT の
真理値表は表２に示すものと同様である。３個のインバ
ータ５, ６, ７は夫々図示しないＰチャネルトランジス
タ及びＮチャネルトランジスタで構成した場合、図５に
示す回路を構成するために24個のトランジスタを必要と
する。この回路は３個の論理入力を比較し、論理“１”
である論理入力が１入力であるか否かを識別する比較回
路として使用される。 【０００７】 【表２】【０００８】 【発明が解決しようとする課題】この比較回路の多くの
３入力を比較する場合、例えば32ビットバスが３組あ
り、３組の対応する１ビットずつを３入力として比較す
る場合、32個の比較回路が必要であり、トランジスタの
必要数が多くなる。このように既にある３入力排他的否
定論理和回路を集合させて比較回路を構成した場合集積
回路のチップ上において比較回路全体が占めるレイアウ
ト面積が増大するという課題があった。従って従来から
３入力排他的否定論理和回路を少数のトランジスタで構
成するための努力が継続されてきた。 【０００９】本発明はこのような事情に鑑みてなされた
ものであって、比較回路の単位となる１個の３入力排他
的否定論理和回路を少数のトランジスタで構成すること
により、集積回路のチップ上に占める比較回路全体のレ
イアウト面積を削減できる３入力排他的否定論理和回路
を提供することを目的とする。 【００１０】 【課題を解決するための手段】本発明に係る３入力排他
的否定論理和回路は、第１入力端子を第１の導電型トラ
ンジスタ、第２の第１導電型トランジスタ、第１の第２
導電型トランジスタ及び第２の第２導電型トランジスタ
の夫々のゲート並びに第３の第１導電型トランジスタの
ソースに接続し、第２入力端子を第４の第１導電型トラ
ンジスタ、第５の第１導電型トランジスタ、第３の第２
導電型トランジスタ及び第４の第２導電型トランジスタ
の夫々のゲート並びに第１の第１導電型トランジスタの
ソースに接続し、第３入力端子を第６の第１導電型トラ
ンジスタ、第３の第１導電型トランジスタ及び第５の第
２導電型トランジスタの夫々のゲート並びに第２の第１
導電型トランジスタのソースに接続し、第１の第１導電
型トランジスタのドレインを第６の第１導電型トランジ
スタのソースに接続し、第２の第１導電型トランジスタ
のドレインを第５の第１導電型トランジスタのソースに
接続し、第３の第１導電型トランジスタのドレインを第
４の第１導電型トランジスタのソースに接続し、第４の
第２導電型トランジスタのソースを第１の第２導電型ト
ランジスタのドレインに接続し、第５の第２導電型トラ
ンジスタのソースを第２の第２導電型トランジスタ及び
第３の第２導電型トランジスタの夫々のドレインに接続
し、第１の第２導電型トランジスタ、第２の第２導電型
トランジスタ及び第３の第２導電型トランジスタの夫々
のソースを接続し、第４の第１導電型トランジスタ、第
５の第１導電型トランジスタ、第６の第１導電型トラン
ジスタ、第４の第２導電型トランジスタ及び第５の第２
導電型トランジスタの夫々のドレインを接続した接続点
から３入力排他的論理和を出力する回路と、該回路が出
力する３入力排他的論理和を否定する回路とを備えるこ
とを特徴とする。 【００１１】 【作用】本発明に係る３入力排他的否定論理和回路は13
個のトランジスタで構成することができる。従って多く
の３入力を比較すべく３入力排他的否定論理和回路を多
数集合させて比較回路を構成した場合、その比較回路全
体が集積回路のチップ上において占めるレイアウト面積
は削減される。 【００１２】 【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本実施例に係る３入力排他的
否定論理和回路の回路図である。図において、1L,2L,3L
は夫々第１論理入力, 第２論理入力, 第３論理入力を夫
々入力する第１入力端子, 第２入力端子, 第３入力端子
であり、1Jは共通の節点であり、20は論理出力の出力端
子である。 【００１３】第３Ｐチャネルトランジスタ3P及び第４Ｐ
チャネルトランジスタ4Pの直列回路はその一端が第１入
力端子1Lに接続され、その他端が節点1Jに接続され、第
１Ｐチャネルトランジスタ1P及び第６Ｐチャネルトラン
ジスタ6Pの直列回路は、その一端が第２入力端子2Lに接
続され、その他端が節点1Jに接続され、第２Ｐチャネル
トランジスタ2P及び第５Ｐチャネルトランジスタ5Pの直
列回路は、その一端が第３入力端子3Lへ接続され、その
他端が節点1Jに接続され、第４Ｎチャネルトランジスタ
4N及び第１Ｎチャネルトランジスタ1Nの直列回路は、そ
の一端が節点1Jに接続され、その他端が接地され、第５
Ｎチャネルトランジスタ5N及び第２Ｎチャネルトランジ
スタ2Nの直列回路は、その一端が節点1Jに接続され、そ
の他端が接地され、第３Ｎチャネルトランジスタ3Nは、
その一端が両Ｎチャネルトランジスタ2N,5N の接続点に
接続され、その他端が接地され、第１入力端子1Lは両Ｐ
チャネルトランジスタ1P,2P のゲート及び両Ｎチャネル
トランジスタ1N,2N のゲートに接続され、第２入力端子
2Lは両Ｐチャネルトランジスタ4P,5P のゲート及び両Ｎ
チャネルトランジスタ3N,4N のゲートに接続され、第３
入力端子3Lは両Ｐチャネルトランジスタ3P,6P のゲート
及びＮチャネルトランジスタ5Nのゲートに接続され、イ
ンバータ10は反転論理を出力する回路であって、その一
端が節点1Jに接続され、その他端が出力端子20に接続さ
れている。 【００１４】インバータ10が相補型CMOSである図示しな
いＰチャネルトランジスタ及びＮチャネルトランジスタ
で構成される場合、本論理回路はＰチャネルトランジス
タ７個及びＮチャネルトランジスタ６個即ち計13個のト
ランジスタで構成される。 【００１５】次に動作について説明する。 (３論理入力がいずれも“０”である場合)ゲートへ入力
“０”を与えられた６個のＰチャネルトランジスタ1P,2
P …6Pはいずれもオン状態となり、ゲートへ“０”を与
えられた５個のＮチャネルトランジスタ1N,2N …5Nはい
ずれもオフ状態となり、第１ (又は第２, 第３) 論理入
力“０”が両トランジスタ3P,4P(又は1P,6P 、2P,5P)を
通過し、節点1Jは“０”となり、インバータ10は“１”
を出力する。 【００１６】(１論理入力が“１”で他の２論理入力が
いずれも“０”である場合)図２は第１論理入力が
“１”で、第２論理入力及び第３論理入力がいずれも
“０”である場合において、図１に示すトランジスタの
うちオン状態のものに矢印を付した説明図である。図に
おいて第２論理入力“０”がゲートへ与えられる両Ｐチ
ャネルトランジスタ4P,5P はオン状態であり、第３論理
入力“０”がゲートへ与えられる両Ｐチャネルトランジ
スタ3P,6P はオン状態であり、第１論理入力“１”がゲ
ートへ与えられる両Ｎチャネルトランジスタ1N,2N はオ
ン状態であり、その他のトランジスタ1P,2P,3N,4N,5Nは
オフ状態である。従って、第１論理入力“１”が両トラ
ンジスタ3P,4P を通過し、節点1Jは“１”となり、イン
バータ10は“０”を出力する。 【００１７】第１論理入力, 第２論理入力, 第３論理入
力が“０, １, ０” (又は“０, ０, １”) である場
合、第２論理入力“１”は両トランジスタ1P,6P を通過
し (又は第３論理入力“１”はトランジスタ2P,5P を通
過し) 、節点1Jは“１”となり、インバータ10は“０”
を出力する。 【００１８】(２論理入力がいずれも“１”で、他の１
論理入力が“０”である場合)図３は第１論理入力及び
第２論理入力がいずれも“１”で第３論理入力が“０”
である場合において、図１に示すトランジスタのうちオ
ン状態のものに矢印を付した説明図である。図において
第３論理入力“０”がゲートへ与えられる両Ｐチャネル
トランジスタ3P,6P はオン状態であり、第１論理入力
“１”がゲートへ与えられる両Ｎチャネルトランジスタ
1N,2N はオン状態であり、第２論理入力“１”がゲート
へ与えられる両トランジスタ3N,4N がオン状態であり、
その他のトランジスタ1P,2P,4P,5P,1N,2N,5Nはオフ状態
である。従って接地は両トランジスタ1N,4N を通過し、
節点1Jは“０”となり、インバータ10は“１”を出力す
る。 【００１９】第１論理入力, 第２論理入力, 第３論理入
力が“１, ０, １” (又は“０, １, １”) である場
合、接地は両トランジスタ2N,5N(又は3N,5N)を通過し、
節点1Jは“０”となり、インバータ10は“１”を出力す
る。 【００２０】(３論理入力がいずれも“１”である場合)
ゲートへ“１”を与えられた６個のＰチャネルトランジ
スタ1P,2P …6Pはいずれもオフ状態となりゲートへ
“１”を与えられた５個のＮチャネルトランジスタ1N,2
N …5Nはいずれもオン状態となり、接地が両トランジス
タ1N,4N(又は2N,5N若しくは3N,5N)を通過し、節点1Jは
“０”となりインバータ10は“１”を出力する。表２は
図１に示す回路の入出力関係を真理値表としたものであ
る。 【００２１】このように本実施例に係る論理回路は、13
個のトランジスタで構成され、３入力排他的否定論理和
を出力する。なお本実施例においてはインバータ10を相
補型CMOSインバータとして説明したが、クロックドCMOS
インバータであっても排他的否定論理和を出力すること
はいうまでもない。また図１において６個のＰチャネル
トランジスタを夫々Ｎチャネルトランジスタで置き換
え、５個のＮチャネルトランジスタを夫々Ｐチャネルト
ランジスタで置き換えた場合、負論理の排他的否定論理
和を出力することはいうまでもない。 【００２２】 【発明の効果】本発明によれば、少数 (13個) のトラン
ジスタで３入力排他的否定論理和回路を構成したので、
その回路が集合した比較回路のチップ上に占めるレイア
ウト面積が小さくなり、作成するコストを削減できる優
れた効果を奏する。
【図面の簡単な説明】
【図１】 本実施例に係る３入力排他的否定論理和回路
の回路図である。 【図２】 図１に示す回路の説明図である。 【図３】 図１に示す回路の他の説明図である。 【図４】 従来の３入力排他的否定論理和回路のブロッ
ク図である。 【図５】 図４に示す回路の回路図である。 【符号の説明】 1L,2L,3L 入力端子、1N,2N …5N Ｎチャネルトランジ
スタ、1P,2P …6P Ｐチャネルトランジスタ、10 イン
バータ、20 出力端子。
の回路図である。 【図２】 図１に示す回路の説明図である。 【図３】 図１に示す回路の他の説明図である。 【図４】 従来の３入力排他的否定論理和回路のブロッ
ク図である。 【図５】 図４に示す回路の回路図である。 【符号の説明】 1L,2L,3L 入力端子、1N,2N …5N Ｎチャネルトランジ
スタ、1P,2P …6P Ｐチャネルトランジスタ、10 イン
バータ、20 出力端子。
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/21
H03K 19/0948
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 第１入力端子を第１の導電型トランジス
タ、第２の第１導電型トランジスタ、第１の第２導電型
トランジスタ及び第２の第２導電型トランジスタの夫々
のゲート並びに第３の第１導電型トランジスタのソース
に接続し、 第２入力端子を第４の第１導電型トランジスタ、第５の
第１導電型トランジスタ、第３の第２導電型トランジス
タ及び第４の第２導電型トランジスタの夫々のゲート並
びに第１の第１導電型トランジスタのソースに接続し、 第３入力端子を第６の第１導電型トランジスタ、第３の
第１導電型トランジスタ及び第５の第２導電型トランジ
スタの夫々のゲート並びに第２の第１導電型トランジス
タのソースに接続し、 第１の第１導電型トランジスタのドレインを第６の第１
導電型トランジスタのソースに接続し、 第２の第１導電型トランジスタのドレインを第５の第１
導電型トランジスタのソースに接続し、 第３の第１導電型トランジスタのドレインを第４の第１
導電型トランジスタのソースに接続し、 第４の第２導電型トランジスタのソースを第１の第２導
電型トランジスタのドレインに接続し、 第５の第２導電型トランジスタのソースを第２の第２導
電型トランジスタ及び第３の第２導電型トランジスタの
夫々のドレインに接続し、 第１の第２導電型トランジスタ、第２の第２導電型トラ
ンジスタ及び第３の第２導電型トランジスタの夫々のソ
ースを接続し、 第４の第１導電型トランジスタ、第５の第１導電型トラ
ンジスタ、第６の第１導電型トランジスタ、第４の第２
導電型トランジスタ及び第５の第２導電型トランジスタ
の夫々のドレインを接続した接続点から３入力排他的論
理和を出力する回路と、 該回路が出力する３入力排他的論理和を否定する回路と
を備えることを特徴とする３入力排他的否定論理和回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09212795A JP3496103B2 (ja) | 1995-04-18 | 1995-04-18 | ３入力排他的否定論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09212795A JP3496103B2 (ja) | 1995-04-18 | 1995-04-18 | ３入力排他的否定論理和回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288835A JPH08288835A (ja) | 1996-11-01 |
| JP3496103B2 true JP3496103B2 (ja) | 2004-02-09 |
Family
ID=14045777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09212795A Expired - Fee Related JP3496103B2 (ja) | 1995-04-18 | 1995-04-18 | ３入力排他的否定論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3496103B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10303737A (ja) * | 1997-04-23 | 1998-11-13 | Mitsubishi Electric Corp | ３入力排他的否定論理和回路 |
| JP2010259121A (ja) * | 2010-08-19 | 2010-11-11 | Renesas Electronics Corp | 論理回路 |
-
1995
- 1995-04-18 JP JP09212795A patent/JP3496103B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288835A (ja) | 1996-11-01 |
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