JPH088724A

JPH088724A - 論理回路およびそれを用いて構成された半導体集積回路装置

Info

Publication number: JPH088724A
Application number: JP6137073A
Authority: JP
Inventors: Shigeru Nakahara; 茂中原; Kazutaka Mori; 和孝森
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-06-20
Filing date: 1994-06-20
Publication date: 1996-01-12

Abstract

(57)【要約】【目的】半導体集積回路装置の論理回路に用いられる
トランジスタ数を減少させる。【構成】ｎ形ＭＯＳトランジスタＱｎ１のゲート端子
Ｇおよびドレイン端子Ｄは、論理変数データが入力さ
れ、ソース端子Ｓは、ｎ形ＭＯＳトランジスタＱｎ２の
ドレイン端子Ｄと接続され、出力端子Ｏｕｔ１となり所
定の論理積が出力される。トランジスタＱｎ２のソース
端子Ｓはグランド電位Ｖ_SSに接続され、ゲート端子Ｇは
電源電圧Ｖ_DDに接続される。トランジスタＱｎ２のソー
ス−ドレイン間の抵抗は、トランジスタＱｎ１のソース
−ドレイン間の抵抗よりも大きく設定されている。この
論理積回路を一般の半導体集積回路装置で使用される否
定論理積回路とするために、信号を反転させるインバー
タＩｖ１が出力端子Ｏｕｔ１の後段に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路およびそれを
用いて構成された半導体集積回路装置に関し、特に、論
理集積回路が設けられている半導体集積回路に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、こ
の種の半導体集積回路に設けられている論理回路は、図
８に示すように、たとえば、２入力のＮＡＮＤ回路であ
ると、２個のｐ形ＭＯＳトランジスタＱｐ２０、Ｑｐ２
１と２個のｎ形ＭＯＳトランジスタＱｎ２０、Ｑｎ２１
とによって構成されている。

【０００３】トランジスタＱｐ２０のドレイン端子Ｄ１
０とトランジスタＱｐ２１のドレイン端子Ｄ１０とは電
源電圧Ｖ_DD１０が接続されている。

【０００４】また、トランジスタＱｐ２０のソース端子
Ｓ１０、トランジスタＱｐ２１のソース端子Ｓ１０およ
びトランジスタＱｎ２０のドレイン端子Ｄ１０とが接続
され、出力端子Ｏｕｔ４０となる。

【０００５】さらに、トランジスタＱｎ２０のソース端
子Ｓ１０とトランジスタＱｎ２１のドレイン端子Ｄ１０
とが接続されており、トランジスタＱｎ２１のソース端
子Ｓ１０はグランド電位Ｖ_SS１０に接続されている。

【０００６】次に、トランジスタＱｐ２０のゲート端子
Ｇ１０は、トランジスタＱｎ２１のゲート端子Ｇ１０と
接続され、論理変数データが入力される入力端子Ｉｎ３
０となる。トランジスタＱｐ２１のゲート端子Ｇ１０
は、トランジスタＱｎ２０のゲート端子Ｇ１０と接続さ
れ、論理変数データが入力される入力端子Ｉｎ３１とな
る。

【０００７】そして、入力端子Ｉｎ３０およびＩｎ３１
に所定のデータが入力されると、出力端子Ｏｕｔ４０よ
り所定の論理データが出力されることになる。

【０００８】次に、たとえば、２入力のＮＯＲ回路の場
合、本発明者が検討したところによれば、図９に示すよ
うに、２個のｐ形ＭＯＳトランジスタＱｐ２０、Ｑｐ２
１と、２個のｎ形ＭＯＳトランジスタＱｎ２０、Ｑｎ２
１とにより構成されている。

【０００９】ｐ形ＭＯＳトランジスタＱｐ２０のドレイ
ン端子Ｄ１０は電源電圧Ｖ_DD１０と接続され、ソース端
子Ｓ１０はトランジスタＱｐ２１のドレイン端子Ｄ１０
と接続されている。

【００１０】また、トランジスタＱｐ２１のソース端子
Ｓ１０は、トランジスタＱｎ２０およびＱｎ２１のドレ
イン端子Ｄ１０と接続され、出力端子Ｏｕｔ４０となっ
ている。トランジスタＱｎ２０およびＱｎ２１のソース
端子Ｓ１０はグランド電位Ｖ_SS１０に接続されている。

【００１１】次に、トランジスタＱｐ２０のゲート端子
Ｇ１０は、Ｑｎ２０のゲート端子Ｇ１０と接続され、ト
ランジスタＱｐ２１のゲート端子Ｇ１０は、Ｑｎ２１の
ゲート端子Ｇ１０と接続され、それぞれ論理変数データ
が入力される入力端子Ｉｎ３０、Ｉｎ３１となる。

【００１２】そして、入力端子Ｉｎ３０およびＩｎ３１
に所定のデータが入力されることにより出力端子Ｏｕｔ
４０より所定の論理データが出力されることになる。

【００１３】

【発明が解決しようとする課題】ところが、上記のよう
な従来技術の論理回路の構成では、トランジスタの数が
多いために、半導体チップ上に論理回路が占める面積が
大きくなってしまい、集積度が下がってしまう。

【００１４】また、多くのトランジスタを駆動させるた
めに消費電流も大きくなってしまい、動作時間も長くな
ってしまう。

【００１５】本発明の目的は、論理回路に用いられるト
ランジスタ数を減少させることにより集積度を向上さ
せ、クリティカルパスを構成するトランジスタ数の減少
に伴う回路性能を向上させ、また、トランジスタの消費
電流を低減させる半導体集積回路装置を提供することに
ある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１８】すなわち、本発明の論理回路は、入力部と
駆動制御部とに論理変数データが入力され、出力部に論
理積が出力される第１のトランジスタと、駆動制御部に
電源が接続され、出力部がグランド電位に接続された第
２のトランジスタとからなり、第１のトランジスタの出
力部と第２のトランジスタの入力部とが接続されること
によって、論理積回路を構成するものである。

【００１９】また、本発明の論理回路は、入力部と駆動
制御部とに論理変数データが入力され、出力部に論理積
が出力される第３のトランジスタと、入力部に電源が接
続され、駆動制御部がグランド電位に接続された第４の
トランジスタとからなり、第３のトランジスタの出力部
と第４のトランジスタの出力部とが接続されることによ
って、論理和回路を構成するものである。

【００２０】さらに、本発明の論理回路は、入力部と駆
動制御部とに論理変数データが入力される第５のトラン
ジスタと、出力部がグランド電位に接続された第６のト
ランジスタと、出力部に論理積が出力される第７のトラ
ンジスタとからなり、第５のトランジスタの出力部と第
６のトランジスタの入力部と第７のトランジスタの入力
部とが接続され、第６のトランジスタの駆動制御部と第
７のトランジスタの駆動制御部にパルス信号または前記
パルス信号の反転信号が入力されることによって論理積
回路を構成するものである。

【００２１】また、本発明の論理回路は、入力部と駆動
制御部とに論理変数データが入力される第８のトランジ
スタと、入力部に電源が接続された第９のトランジスタ
と、出力部に論理積が出力される第１０のトランジスタ
とからなり、第８のトランジスタの出力部と第９のトラ
ンジスタの出力部と第１０のトランジスタの入力部とが
接続され、第９のトランジスタの駆動制御部と第１０の
トランジスタの駆動制御部とにパルス信号または前記パ
ルス信号の反転信号が入力されることにより論理積回路
を構成するものである。

【００２２】さらに、本発明の論理回路は、入力部と駆
動制御部とに論理変数データが入力される第１１のトラ
ンジスタと、第１１のトランジスタの駆動制御部と出力
部とに接続された容量素子とからなり、容量素子の寄生
容量を用いることによって論理積回路または論理和回路
を構成するものである。

【００２３】また、本発明の半導体集積回路装置は、こ
れらいずれかの論理回路を用いて構成されたものであ
る。

【００２４】

【作用】上記のような構成の半導体集積回路装置によれ
ば、トランスファゲートを用いるのでトランジスタの動
作速度が速くなり、論理回路を構成するトランジスタを
少なくすることができる。

【００２５】また、論理回路のトランジスタ駆動をパル
ス信号を用いることにより、スタティック駆動からダイ
ナミック駆動にすることができる。

【００２６】それによって、半導体集積回路装置の計算
速度が速くなり、半導体チップの集積度を向上させるこ
とができる。

【００２７】また、半導体集積回路装置の消費電流を大
幅に低減させることができる。

【００２８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２９】（実施例１）図１は、本発明の実施例１に
よる半導体集積回路装置の論理回路の一部である２入力
の論理積回路図、図２は、本発明の実施例１による半導
体集積回路装置の論理回路の一部である２入力の論理積
回路の素子レイアウト図である。

【００３０】本実施例１において、論理積回路（ＡＮＤ
回路）は、ｎ形ＭＯＳトランジスタ（第１のトランジス
タ）Ｑｎ１とｎ形ＭＯＳトランジスタ（第２のトランジ
スタ）Ｑｎ２とから構成されている。

【００３１】トランジスタＱｎ１のゲート端子（駆動制
御部）Ｇおよびドレイン端子（入力部）Ｄは、論理変数
データが入力される入力端子Ｉｎ１、Ｉｎ２となり、ソ
ース端子（出力部）Ｓは、トランジスタＱｎ２のドレイ
ン端子Ｄと接続され、所定の論理積が出力される。

【００３２】また、トランジスタＱｎ２のソース端子Ｓ
は、グランド電位Ｖ_SSに接続され、ゲート端子Ｇは、電
源電圧Ｖ_DDに接続されている。

【００３３】さらに、トランジスタＱｎ２のソース−ド
レイン間の抵抗は、トランジスタＱｎ１のソース−ドレ
イン間の抵抗よりも大きくなるように、たとえば、ゲー
ト長さやゲート幅を変えることによって形成されてい
る。

【００３４】また、この回路は論理積回路であるので、
一般に半導体集積回路装置で使用される否定論理積回路
（ＮＡＮＤ回路）とするために、信号を反転させるイン
バータＩｖ１がトランジスタＱｎ１のソース端子Ｓとト
ランジスタＱｎ２のドレイン端子Ｄとが接続された、す
ぐ後段に接続され、出力端子Ｏｕｔ１から所定の否定論
理積が出力される。

【００３５】次に、本実施例の作用について説明する。

【００３６】まず、論理積回路の場合、入力端子Ｉｎ１
およびＩｎ２にＨｉ信号が入力されると、出力はＨｉ信
号となるが、その他の入力では、出力はＬｏ信号とな
る。

【００３７】ここで、たとえば、入力端子Ｉｎ１および
Ｉｎ２にＨｉ信号が入力されたとすると、トランジスタ
Ｑｎ１のゲート端子Ｇとドレイン端子ＤにＨｉ信号が入
力されたことになる。

【００３８】ゲート端子ＧにＨｉ信号が入力されたこと
により、トランジスタＱｎ１は導通状態となり、ドレイ
ン端子ＤにもＨｉ信号が入力されているので、ソース端
子ＳはＨｉ信号の出力となる。

【００３９】また、トランジスタＱｎ２のゲート端子Ｇ
は、電源電圧Ｖ_DDに接続されているので、常時、導通状
態となっている。

【００４０】さらに、このトランジスタＱｎ２のソース
−ドレイン間は高抵抗値で成形されているので、トラン
ジスタＱｎ１のソース端子Ｓに出力されにＨｉ信号が出
力されることになる。

【００４１】次に、入力端子Ｉｎ１にＨｉ信号、Ｉｎ２
にＬｏ信号が入力された場合、トランジスタＱｎ１は無
導通状態となり、ソース端子Ｓの電位は不確定状態とな
る。

【００４２】しかし、前記と同様に、トランジスタＱｎ
２は、常時、導通状態、すなわちグランド電位Ｖ_SSに接
続されているので、トランジスタＱｎ１のソース端子Ｓ
は、グランド電位となり、Ｌｏ信号が出力されることに
なる。

【００４３】また、入力端子Ｉｎ１にＬｏ信号、Ｉｎ２
にＨｉ信号が入力された場合においても、トランジスタ
Ｑｎ１のゲート端子ＧにＨｉ信号が入力されるので、ト
ランジスタＱｎ１は導通状態となるが、ドレイン端子Ｄ
にはＬｏ信号が入力されているので、出力はＬｏ信号と
なる。

【００４４】さらに、入力端子Ｉｎ１およびＩｎ２にＬ
ｏ信号が入力された場合では、トランジスタＱｎ１は無
導通状態となり、トランジスタＱｎ１のソース端子Ｓの
電位は不確定となるが、トランジスタＱｎ２によりトラ
ンジスタＱｎ１のソース端子ＳはＬｏ信号の出力とな
る。

【００４５】そして、それらの出力信号は、インバータ
Ｉｖ１によって信号を反転され、出力端子Ｏｕｔ１より
出力され、最終的には、ＮＡＮＤ回路（否定論理積回
路）となる。

【００４６】ここで、本実施例の論理積回路を素子レイ
アウトで表すと、図２に示すようになる。Ｐ形基板Ｓｕ
ｂ１上にＮ形の拡散層ＩｍｐＮが形成され、その上方に
形成されたアクティブ領域Ａｃｔ上にトランジスタＱｎ
１およびトランジスタＱｎ２が形成されている。

【００４７】トランジスタＱｎ１のドレイン端子Ｄが入
力端子Ｉｎ１となり、ゲート端子Ｇが入力端子Ｉｎ２と
なる。さらに、トランジスタＱｎ２のゲート端子Ｇは電
源電圧Ｖ_DDと接続され、ソース端子Ｓはグランド電位Ｖ
_SSと接続されている。

【００４８】また、トランジスタＱｎ１のソース端子Ｓ
およびトランジスタＱｎ２のドレイン端子Ｄは共通とな
っており、インバータ（図示せず）を介して否定論理積
が出力される。

【００４９】次に、本発明者が検討した否定論理積回路
の素子レイアウトを図１０に示す。

【００５０】Ｐ形基板Ｓｕｂ１０上にＮ形の拡散層Ｉｍ
ｐＮ１０が形成され、その上方に形成されたアクティブ
領域Ａｃｔ１０上にトランジスタＱｎ２０およびトラン
ジスタＱｎ２１が形成されている。

【００５１】また、Ｎ形基板であるＮウェルＷ１０上に
はＰ形の拡散層ＩｍｐＰ１０が形成され、その上方に形
成されたアクティブ領域Ａｃｔ１０上にトランジスタＱ
ｐ２０およびトランジスタＱｐ２１が形成されている。

【００５２】トランジスタＱｐ２０のドレイン端子Ｄ１
０とトランジスタＱｐ２１のドレイン端子Ｄ１０とは電
源電圧Ｖ_DD１０が接続され、トランジスタＱｐ２０のソ
ース端子Ｓ１０、トランジスタＱｐ２１のソース端子Ｓ
１０およびトランジスタＱｎ２０のドレイン端子Ｄ１０
とが接続され、出力端子となる。

【００５３】また、トランジスタＱｎ２０のソース端子
Ｓ１０とトランジスタＱｎ２１のドレイン端子Ｄ１０と
が接続され、トランジスタＱｎ２１のソース端子Ｓ１０
はグランド電位Ｖ_SS１０に接続されている。

【００５４】さらに、トランジスタＱｐ２０のゲート端
子Ｇ１０は、トランジスタＱｎ２１のゲート端子Ｇ１０
と接続され、論理変数データが入力される入力端子Ｉｎ
３０となる。トランジスタＱｐ２１のゲート端子Ｇ１０
は、トランジスタＱｎ２０のゲート端子Ｇ１０と接続さ
れ、論理変数データが入力される入力端子Ｉｎ３１とな
る。

【００５５】そして、入力端子Ｉｎ３０およびＩｎ３１
に所定のデータが入力されると、出力端子より所定の論
理データが出力されることになる。

【００５６】本発明の素子レイアウト図である図２と、
本発明者が検討した素子レイアウト図である図１０を比
較しても、明らかに図２に示される素子レイアウトが少
ない面積で論理回路を構成できることが分かる。

【００５７】それによって、本実施例１においては、論
理回路を構成するためのトランジスタ数を減少させるこ
とができる。

【００５８】また、本実施例の論理回路を制御系論理回
路、加算器回路および演算器回路に用いることにより、
半導体チップ上の論理回路が占める面積を小さくでき、
集積度を向上させることができる。

【００５９】さらに、本実施例１のトランジスタＱｎ２
を取り外し、トランジスタＱｎ１のソース端子Ｓとグラ
ンド電位Ｖ_SSとの間に抵抗を接続しても効果は同様であ
る。

【００６０】また、３入力の論理回路の場合、トランジ
スタＱｎ１のドレイン端子Ｄと、トランジスタＱｎ１と
同じトランジスタのソース端子を接続させ、トランジス
タＱｎ１のゲート端子および後付けのトランジスタのド
レイン端子およびゲート端子に論理変数データを入力さ
せることによって、３入力の論理回路となる。

【００６１】さらに、それ以上の入力数の論理回路で
は、同様に入力数の数だけ後付けのトランジスタを増や
せばよい。

【００６２】（実施例２）図３は、本発明の実施例２に
よる半導体集積回路装置の論理回路の一部である２入力
の論理和回路図である。

【００６３】本実施例２において、論理和回路（ＯＲ回
路）は、ｐ形ＭＯＳトランジスタ（第３のトランジス
タ）Ｑｐ１とｐ形ＭＯＳトランジスタ（第４のトランジ
スタ）Ｑｐ２とから構成されている。

【００６４】トランジスタＱｐ１のゲート端子Ｇおよび
ドレイン端子Ｄは、論理変数データが入力される入力端
子Ｉｎ１、Ｉｎ２となり、ソース端子Ｓは、トランジス
タＱｐ２のソース端子Ｓと接続され、所定の論理和が出
力される。

【００６５】また、トランジスタＱｐ２のドレイン端子
Ｄは電源電圧Ｖ_DDに接続され、ゲート端子Ｇはグランド
電位Ｖ_SSに接続されている。

【００６６】さらに、トランジスタＱｐ２のソース−ド
レイン間の抵抗は、トランジスタＱｐ１のソース−ドレ
イン間の抵抗よりも大きくなるように形成されている。

【００６７】また、論理和回路であるので、一般に半導
体集積回路装置で使用される否定論理和回路（ＮＯＲ回
路）とするために、信号を反転させるインバータＩｖ１
がトランジスタＱｐ１のソース端子ＳとトランジスタＱ
ｐ２のソース端子Ｓとが接続されたすぐ後段に接続さ
れ、所定の否定論理和が出力端子Ｏｕｔ１より出力され
る。

【００６８】次に、作用について説明する。

【００６９】論理和回路の場合、入力端子Ｉｎ１および
Ｉｎ２にＬｏ信号が入力されると出力端子Ｏｕｔ１は、
Ｌｏ信号となるが、それ以外では、出力はＨｉ信号とな
る。

【００７０】たとえば、入力端子Ｉｎ１およびＩｎ２に
Ｌｏ信号が入力されると、トランジスタＱｐ１のゲート
端子Ｇとドレイン端子ＤにＬｏ信号が入力されたことに
なる。

【００７１】ゲート端子ＧにＬｏ信号が入力されると、
トランジスタＱｐ１は導通状態となるが、ドレイン端子
ＤにＬｏ信号が入力されているので、ソース端子Ｓの出
力はＬｏ信号となる。

【００７２】また、トランジスタＱｐ２のゲート端子Ｇ
は、グランド電位Ｖ_SSに接続されているので、常時、導
通状態となり、ソース端子Ｓは、Ｈｉ信号が出力され
る。

【００７３】次に、入力端子Ｉｎ１にＬｏ信号、Ｉｎ２
にＨｉ信号が入力された場合、トランジスタＱｐ１は無
導通状態となり、ソース端子Ｓは不確定状態となる。

【００７４】しかし、トランジスタＱｐ２のゲート端子
Ｇは、グランド電位Ｖ_SSに接続されているので、導通状
態となり、常時、トランジスタＱｐ２のソース端子Ｓの
信号出力は、Ｈｉ信号出力となり、トランジスタＱｐ１
のソース端子ＳもＨｉ信号の出力となる。

【００７５】また、入力端子Ｉｎ１にＨｉ信号、Ｉｎ２
にＬｏ信号が入力された場合においても、トランジスタ
Ｑｐ１のゲート端子ＧにＬｏ信号が入力されるので、ト
ランジスタＱｐ１は導通状態となり、ドレイン端子Ｄに
Ｈｉ信号が入力されるのでソース端子ＳもＨｉ信号が出
力され、出力端子Ｏｕｔ１は、Ｈｉ信号となる。

【００７６】さらに、入力端子Ｉｎ１およびＩｎ２にＨ
ｉ信号が入力された場合では、トランジスタＱｐ１は無
導通状態となり、トランジスタＱｐ１のソース端子Ｓの
出力は不確定となるが、トランジスタＱｐ２によってト
ランジスタＱｐ１のソース端子ＳはＨｉ信号出力とな
る。

【００７７】そして、出力端子Ｏｕｔ１に出力された信
号は、インバータＩｖ１によって信号が反転され、最終
的にはＮＯＲ回路（否定論理和回路）となる。

【００７８】それによって、本実施例２においても、論
理回路を構成するためのトランジスタ数を減少させるこ
とができる。

【００７９】また、本実施例の論理回路を制御系論理回
路、加算器回路および演算器回路に用いることにより、
半導体チップ上の論理回路が占める面積を小さくでき、
集積度を向上させることができる。

【００８０】さらに、本実施例２のトランジスタＱｐ２
を取り外し、トランジスタＱｐ１のソース端子Ｓと電源
電圧Ｖ_DD間とに抵抗を接続しても効果は同様である。

【００８１】また、本実施例２でも、３入力の論理回路
は、トランジスタＱｐ１のドレイン端子Ｄと、トランジ
スタＱｐ１と同じトランジスタのソース端子を接続さ
せ、トランジスタＱｐ１のゲート端子および後付けのト
ランジスタのドレイン端子およびゲート端子に論理変数
データを入力させ３入力の論理回路を構成させる。

【００８２】また、それ以上の入力数の論理回路では、
同様に入力数の数だけ後付けのトランジスタを増やせば
よい。

【００８３】（実施例３）図４は、本発明の実施例３に
よる半導体集積回路装置の論理回路の一部である２入力
の論理積回路図である。

【００８４】本実施例３においては、論理積回路が２個
のｎ形ＭＯＳトランジスタ（第５のトランジスタ）Ｑｎ
３、ｎ形ＭＯＳトランジスタ（第６のトランジスタ）Ｑ
ｎ４と、１個のｐ形ＭＯＳトランジスタ（第７のトラン
ジスタ）Ｑｐ３から構成されている。

【００８５】トランジスタＱｎ３のゲート端子Ｇおよび
ドレイン端子Ｄは、論理変数データが入力される入力端
子Ｉｎ１、Ｉｎ２となり、ソース端子Ｓはトランジスタ
Ｑｐ３のドレイン端子ＤおよびＱｎ４のドレイン端子Ｄ
とに接続されている。また、トランジスタＱｎ４のソー
ス端子Ｓは、グランド電位Ｖ_SSに接続されている。

【００８６】次に、トランジスタＱｐ３のソース端子Ｓ
は、所定の論理和が出力される。

【００８７】また、トランジスタＱｎ４のゲート端子Ｇ
とトランジスタＱｐ３のゲート端子Ｇには、パルス信号
もしくはその反転信号が入力され、たとえば、本実施例
３では、クロックの反転信号ＣＫ_Rが入力されている。

【００８８】また、この回路にも、インバータＩｖ１が
トランジスタＱｐ３のソース端子Ｓの後段に接続されて
いる。

【００８９】次に、作用について説明する。

【００９０】論理積回路は、前記実施例１と同様に、入
力端子Ｉｎ１およびＩｎ２にＨｉ信号が入力されると出
力端子Ｏｕｔ１はＨｉ信号となるが、その他の入力で
は、出力はＬｏ信号となる。

【００９１】入力端子Ｉｎ１およびＩｎ２にＨｉ信号が
入力されると、ゲート端子ＧにＨｉ信号が入力されたこ
とにより、トランジスタＱｎ３は導通状態となり、ソー
ス端子Ｓの出力はＨｉ信号となる。

【００９２】次に、本実施例では、反転されたパルス信
号がトランジスタＱｎ３とトランジスタＱｐ３とのゲー
ト端子Ｇに入力されるダイナミック駆動となっており、
たとえば、ゲート端子ＧにＨｉ信号のパルス信号が入力
されると、トランジスタＱｎ３は導通状態となり、トラ
ンジスタＱｐ３は無導通状態となる。

【００９３】また、Ｌｏ信号のパルス信号がゲート端子
Ｇに入力されると、トランジスタＱｎ４は無導通状態と
なり、トランジスタＱｐ３は導通状態となる。

【００９４】よって、入力端子Ｉｎ１、Ｉｎ２にＨｉ信
号が入力されているのでトランジスタＱｎ３は導通状態
であり、そのソース端子Ｓの出力はＨｉ信号となってい
るので、ゲート端子Ｇに入力されているパルス信号に同
期したＨｉ信号がＱｐ３のソース端子Ｓから出力される
ことになる。

【００９５】次に、入力端子Ｉｎ１にＨｉ信号、Ｉｎ２
にＬｏ信号が入力された場合、トランジスタＱｎ３は無
導通状態となり、ソース端子Ｓは不確定状態となる。

【００９６】しかし、トランジスタＱｎ４がダイナミッ
ク駆動により動作しているので、トランジスタＱｎ４の
ドレイン端子Ｄは、グランド電位Ｖ_SSに接続されている
ことになる。

【００９７】よって、トランジスタＱｐ３のソース端子
Ｓにチャージされた電荷が残っていても、トランジスタ
Ｑｐ３が動作するとトランジスタＱｐ４によりディスチ
ャージされたグランド電位とシュアされることになり、
トランジスタＱｐ４のソース端子Ｓは、Ｌｏ信号が出力
されることになる。

【００９８】また、入力端子Ｉｎ１にＬｏ信号、Ｉｎ２
にＨｉ信号が入力された場合においては、トランジスタ
Ｑｎ３のゲート端子ＧにＨｉ信号が入力されるので、ト
ランジスタＱｎ１は導通状態となり、ドレイン端子Ｄに
はＬｏ信号が入力されているので、出力はＬｏ信号とな
る。

【００９９】さらに、入力端子Ｉｎ１およびＩｎ２にＬ
ｏ信号が入力された場合では、トランジスタＱｎ３は無
導通状態となり、トランジスタＱｎ３のソース端子Ｓの
出力は不確定となるが、前記と同様に、トランジスタＱ
ｎ４によりトランジスタＱｐ３の出力はＬｏ信号とな
る。

【０１００】そして、それらの出力信号は、インバータ
Ｉｖ１により信号が反転されるので、最終的にはＮＡＮ
Ｄ回路となる。

【０１０１】それによって、本実施例３においては、論
理回路を構成するためのトランジスタがダイナミック駆
動となるので、トランジスタの貫通電流が流れなくな
り、消費電流を低減することができる。

【０１０２】また、本実施例の論理回路を制御系論理回
路、加算器回路および演算器回路に用いることにより、
半導体チップ上の論理回路が占める面積を小さくでき、
集積度を向上させることができる。

【０１０３】さらに、本実施例３において、トランジス
タＱｎ４のドレイン端子Ｄを、トランジスタＱｐ３のソ
ース端子Ｓに接続しても効果は同様である。

【０１０４】また、本実施例３においても、３入力の論
理回路は、トランジスタＱｎ３のドレイン端子Ｄと、ト
ランジスタＱｎ３と同じトランジスタのソース端子を接
続させ、トランジスタＱｎ３のゲート端子および後付け
のトランジスタのドレイン端子およびゲート端子に論理
変数データを入力させ３入力の論理回路を構成させる。

【０１０５】また、それ以上の入力数の論理回路では、
同様に入力数の数だけ後付けのトランジスタを増やせば
よい。

【０１０６】（実施例４）図５は、本発明の実施例４に
よる半導体集積回路装置の論理回路の一部である２入力
の論理積回路図である。

【０１０７】本実施例４においては、論理和回路が２個
のｐ形ＭＯＳトランジスタ（第８のトランジスタ）Ｑｐ
４、（第９のトランジスタ）Ｑｐ５と、１個のｎ形ＭＯ
Ｓトランジスタ（第１０のトランジスタ）Ｑｎ５から構
成されている。

【０１０８】トランジスタＱｐ４のゲート端子Ｇおよび
ドレイン端子Ｄは、論理変数データが入力される入力端
子Ｉｎ１、Ｉｎ２となり、ソース端子Ｓは、トランジス
タＱｐ５のソース端子ＳおよびトランジスタＱｎ５のド
レイン端子Ｄと接続されている。

【０１０９】また、トランジスタＱｐ５のドレイン端子
Ｄは、電源電圧Ｖ_DDに接続されている。さらに、トラン
ジスタＱｐ５のゲート端子ＧとトランジスタＱｎ５のゲ
ート端子Ｇには、パルス信号もしくはその反転信号が入
力され、たとえば、本実施例では、クロック信号ＣＫが
入力されている。

【０１１０】そして、トランジスタＱｎ５のソース端子
Ｓから所定の論理積が出力される。

【０１１１】また、この回路にも、信号を反転させるイ
ンバータＩｖ１が、トランジスタＱｎ５のソース端子Ｓ
の後段に接続され、出力端子Ｏｕｔ１より所定の否定論
理和が出力される。

【０１１２】次に、作用について説明する。

【０１１３】論理和回路は、前記実施例２と同様に、入
力端子Ｉｎ１およびＩｎ２にＬｏ信号が入力されると出
力端子Ｏｕｔ１は、Ｌｏ信号の出力となるが、その他の
入力では、出力はＨｉ信号となるので、入力端子Ｉｎ
１、Ｉｎ２にＨｉ信号が入力されるとトランジスタＱｐ
４は導通状態となり、ソース端子Ｓの出力もＨｉ信号と
なる。

【０１１４】次に、トランジスタＱｐ５とトランジスタ
Ｑｎ５とは、同期パルス信号がゲート端子Ｇに入力され
るダイナミック駆動となっている。

【０１１５】この時、トランジスタＱｐ４は導通状態あ
り、ソース端子Ｓの出力はＨｉ信号となるので、出力端
子Ｏｕｔ１にはゲート端子Ｇに入力されているパルス信
号に反転したＨｉ信号が出力されることになる。

【０１１６】次に、入力端子Ｉｎ１にＬｏ信号、Ｉｎ２
にＨｉ信号が入力された場合、トランジスタＱｎ１は無
導通状態となり、ソース端子Ｓは不確定状態となる。し
かし、トランジスタＱｐ５のゲート端子Ｇはパルス信号
と同期して駆動しているので、電源電圧Ｖ_DDが供給され
ていることになり、そのチャージされた電荷がトランジ
スタＱｎ５の動作時に出力されることになる。

【０１１７】また、入力端子Ｉｎ１にＨｉ信号、Ｉｎ２
にＬｏ信号が入力された場合においては、トランジスタ
Ｑｐ４のゲート端子ＧにＬｏ信号が入力されるので、ト
ランジスタＱｐ４は導通状態となり、ソース端子Ｓは、
Ｈｉ信号出力となる。

【０１１８】さらに、入力端子Ｉｎ１およびＩｎ２にＬ
ｏ信号が入力された場合では、トランジスタＱｐ４は導
通状態となり、トランジスタＱｐ４のソース端子Ｓの出
力はＬｏ信号出力となるが、トランジスタＱｐ５のゲー
ト端子Ｇはパルス信号と同期して駆動しているので、チ
ャージされた電荷がトランジスタＱｎ５の動作時に出力
され、ソース端子Ｓは、Ｈｉ信号が出力されることにな
る。

【０１１９】そして、それらの出力信号は、インバータ
Ｉｖ１によって信号を反転されるので、最終的にはＮＯ
Ｒ回路となる。

【０１２０】それによって、本実施例４においては、論
理回路を構成するためのトランジスタがダイナミック駆
動となるのでトランジスタの貫通電流が流れなくなり、
消費電流を低減することができる。

【０１２１】また、本実施例の論理回路を制御系論理回
路、加算器回路および演算器回路に用いることにより、
半導体チップ上の論理回路が占める面積を小さくでき、
集積度を向上させることができる。

【０１２２】さらに、本実施例４において、トランジス
タＱｐ５のソース端子Ｓを、トランジスタＱｎ５のソー
ス端子Ｓに接続しても効果は同様である。

【０１２３】また、本実施例４においても、３入力の論
理回路は、トランジスタＱｐ４のドレイン端子Ｄと、ト
ランジスタＱｐ４と同じトランジスタのソース端子を接
続させ、トランジスタＱｐ４のゲート端子および後付け
のトランジスタのドレイン端子およびゲート端子に論理
変数データを入力させ３入力の論理回路を構成させる。

【０１２４】さらに、それ以上の入力数の論理回路で
は、同様に入力数の数だけ後付けのトランジスタを増や
せばよい。

【０１２５】（実施例５）図６は、本発明の実施例５に
よる半導体集積回路装置の論理回路の一部である２入力
の論理積回路図、図７は、本発明の実施例５による半導
体集積回路装置の論理回路の一部である２入力の論理和
回路図である。

【０１２６】本実施例５において、論理積回路は、図６
に示すように、ｎ形ＭＯＳトランジスタ（第１１のトラ
ンジスタ）Ｑｎ６と容量素子Ｃ１とから構成されてい
る。

【０１２７】トランジスタＱｎ６のゲート端子Ｇおよび
ドレイン端子Ｄは、論理変数データが入力される入力端
子Ｉｎ１、Ｉｎ２となり、ソース端子Ｓからは所定の論
理積が出力される。

【０１２８】また、トランジスタＱｎ６のゲート端子Ｇ
およびソース端子Ｓには、容量素子Ｃ１が接続され、そ
の後段には、インバータＩｖ１が接続されている。

【０１２９】次に、この論理積回路の動作は、入力端子
Ｉｎ１およびＩｎ２にＨｉ信号が入力されると、トラン
ジスタＱｎ６は導通状態となり、ソース端子Ｓの出力も
Ｈｉ信号となる。

【０１３０】また、入力端子Ｉｎ１にＨｉ信号、Ｉｎ２
にＬｏ信号が入力されると、トランジスタＱｎ６は無導
通状態となり、ソース端子Ｓの電位は不確定状態とな
る。

【０１３１】しかし、この時、トランジスタＱｎ６のゲ
ート端子ＧはＬｏ信号が入力されているので、ゲート端
子Ｇとソース端子Ｓとの間に接続されている容量素子Ｃ
１の寄生容量によってソース端子ＳもＬｏ信号となる。

【０１３２】次に、入力端子Ｉｎ１にＬｏ信号、Ｉｎ２
にＨｉ信号が入力されと、トランジスタＱｎ６は導通状
態となるが、ドレイン端子ＤにはＬｏ信号が入力されて
いるので、出力はＬｏ信号となる。

【０１３３】さらに、入力端子Ｉｎ１およびＩｎ２にＬ
ｏ信号が入力されると、トランジスタＱｎ１は無導通状
態となり、トランジスタＱｎ１のソース端子Ｓの電位は
不確定となるが、前記と同様に容量素子Ｃ１の寄生容量
によってソース端子ＳもＬｏ信号となる。

【０１３４】そして、それらの出力信号は、インバータ
Ｉｖ１によって反転され、出力端子Ｏｕｔ１により出力
されるので最終的にはＮＡＮＤ回路となる。

【０１３５】次に、論理和回路は、図７に示すように、
ｐ形ＭＯＳトランジスタ（第１１のトランジスタ）Ｑｐ
６と容量素子Ｃ１とから構成されている。

【０１３６】トランジスタＱｐ６のゲート端子Ｇおよび
ドレイン端子Ｄは、論理変数データが入力される入力端
子Ｉｎ１、Ｉｎ２となり、ソース端子Ｓは所定の論理積
が出力される。

【０１３７】また、トランジスタＱｐ６のゲート端子Ｇ
およびソース端子Ｓには、容量素子Ｃ１が接続され、そ
の後段にインバータＩｖ１が接続される。

【０１３８】次に、この論理和回路の動作は、入力端子
Ｉｎ１およびＩｎ２にＬｏ信号が入力されると、トラン
ジスタＱｐ６は導通状態となり、ソース端子Ｓの出力も
Ｌｏ信号となる。

【０１３９】また、入力端子Ｉｎ１にＨｉ信号、Ｉｎ２
にＬｏ信号が入力されると、トランジスタＱｐ６は導通
状態となり、ソース端子Ｓの電位はＬｏ信号となる。

【０１４０】次に、入力端子Ｉｎ１にＬｏ信号、Ｉｎ２
にＨｉ信号が入力されと、トランジスタＱｎ６は無導通
状態となり、ソース端子Ｓは不確定状態となる。

【０１４１】しかし、この時、トランジスタＱｐ６のゲ
ート端子ＧはＨｉ信号が入力されているので、ゲート端
子Ｇとソース端子Ｓ間に接続されている容量素子Ｃ１の
寄生容量によってソース端子ＳもＨｉ信号となる。

【０１４２】さらに、入力端子Ｉｎ１およびＩｎ２にＬ
ｏ信号が入力されるとトランジスタＱｐ６は導通状態と
なり、ソース端子ＳにはＬｏ信号が出力される。

【０１４３】そして、これらの出力信号は、インバータ
Ｉｖ１によって反転され、出力端子Ｏｕｔ１により出力
されるので、最終的には、ＮＡＮＤ回路となる。

【０１４４】それによって、本実施例５においては、論
理回路を構成するためのトランジスタ数を減少させるこ
とができる。

【０１４５】また、本実施例の論理回路を制御系論理回
路、加算器回路および演算器回路に用いることにより、
半導体チップ上の論理回路が占める面積を小さくでき、
集積度を向上させることができる。

【０１４６】さらに、本実施例５でも、３入力の論理回
路は、トランジスタＱｎ６またはＱｐ６のドレイン端子
Ｄと、トランジスタＱｐ４と同じトランジスタのソース
端子Ｓを接続させ、その後付けのトランジスタのゲート
端子とソース端子との間に容量素子を接続し、トランジ
スタＱｎ６またはＱｐ４のゲート端子および後付けのト
ランジスタのドレイン端子およびゲート端子に論理変数
データを入力させ３入力の論理回路を構成させる。

【０１４７】また、それ以上の入力数の論理回路では、
同様に入力数の数だけ後付けのトランジスタおよび容量
素子を増やせばよい。

【０１４８】以上、本発明者によってなされた発明を実
施例に基づき説明したが、本発明は前記実施例に限定さ
れるものでなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

【０１４９】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１５０】（１）本発明によれば、半導体集積回路装
置の論理回路に必要なトランジスタ数を削減させること
ができる。

【０１５１】（２）また、上記（１）により、本発明で
は、半導体チップ上の論理回路が占める面積を小さくす
ることができ、集積度を向上させることができる。

【０１５２】（３）さらに、本発明においては、クリテ
ィカルパスのトランジスタ数の削減に伴う回路性能の向
上を行うことができる。

【０１５３】（４）また、ダイナミック駆動のトランジ
スタにより論理回路を構成させるので、消費電流を大幅
に低減できる。

【図面の簡単な説明】

【図１】本発明の実施例１による半導体集積回路装置の
論理回路の一部である２入力の論理積回路図である。

【図２】本発明の実施例１による半導体集積回路装置の
論理回路の一部である２入力の論理積回路の素子レイア
ウト図である。

【図３】本発明の実施例２による半導体集積回路装置の
論理回路の一部である２入力の論理和回路図である。

【図４】本発明の実施例３による半導体集積回路装置の
論理回路の一部である２入力の論理積回路図である。

【図５】本発明の実施例４による半導体集積回路装置の
論理回路の一部である２入力の論理積回路図である。

【図６】本発明の実施例５による半導体集積回路装置の
論理回路の一部である２入力の論理積回路図である。

【図７】本発明の実施例５による半導体集積回路装置の
論理回路の一部である２入力の論理和回路図である。

【図８】本発明者により検討された半導体集積回路装置
の論理回路の一部である２入力の論理積回路図である。

【図９】本発明者により検討された半導体集積回路装置
の論理回路の一部である２入力の論理和回路図である。

【図１０】本発明者により検討された半導体集積回路装
置の論理回路の一部である２入力の論理積回路の素子レ
イアウト図である。

【符号の説明】

Ｑｎ１トランジスタ（第１のトランジスタ）Ｑｎ２トランジスタ（第２のトランジスタ）Ｑｐ１トランジスタ（第３のトランジスタ）Ｑｐ２トランジスタ（第４のトランジスタ）Ｑｎ３トランジスタ（第５のトランジスタ）Ｑｎ４トランジスタ（第６のトランジスタ）Ｑｐ３トランジスタ（第７のトランジスタ）Ｑｐ４トランジスタ（第８のトランジスタ）Ｑｐ５トランジスタ（第９のトランジスタ）Ｑｎ５トランジスタ（第１０のトランジスタ）Ｑｎ６トランジスタ（第１１のトランジスタ）Ｑｐ６トランジスタ（第１１のトランジスタ）Ｑｐ２０トランジスタＱｐ２１トランジスタＱｎ２０トランジスタＱｎ２１トランジスタＤドレイン端子（入力部）Ｄ１０ドレイン端子Ｇゲート端子（駆動制御部）Ｇ１０ゲート端子Ｓソース端子（出力部）Ｓ１０ソース端子Ｉｎ１入力端子Ｉｎ２入力端子Ｉｎ３０入力端子Ｉｎ３１入力端子Ｏｕｔ１出力端子Ｏｕｔ４０出力端子Ａｃｔアクティブ領域Ａｃｔ１０アクティブ領域Ｃ１容量素子ＣＫクロック信号ＣＫ_Rクロックの反転信号Ｉｖ１インバータＩｍｐＮ拡散層ＩｍｐＮ１０拡散層ＩｍｐＰ拡散層ＩｍｐＰ１０拡散層Ｓｕｂ１Ｐ形基板Ｓｕｂ１０Ｐ形基板Ｖ_DD 電源電圧Ｖ_DD１０電源電圧Ｖ_SS グランド電位Ｖ_SS１０グランド電位Ｗ１０Ｎウェル

Claims

【特許請求の範囲】

【請求項１】入力部と駆動制御部に論理変数データが
入力され、出力部に論理積が出力される第１のトランジ
スタと、駆動制御部に電源が接続され、出力部がグラン
ド電位に接続された第２のトランジスタとからなり、前
記第１のトランジスタの出力部と前記第２のトランジス
タの入力部とが接続されたことを特徴とする論理回路。
【請求項２】入力部と駆動制御部に論理変数データが
入力され、出力部に論理積が出力される第３のトランジ
スタと、入力部に電源が接続され、駆動制御部がグラン
ド電位に接続された第４のトランジスタとからなり、前
記第３のトランジスタの出力部と前記第４のトランジス
タの出力部とが接続されたことを特徴とする論理回路。
【請求項３】入力部と駆動制御部に論理変数データが
入力される第５のトランジスタと、出力部がグランド電
位に接続された第６のトランジスタと、出力部に論理積
が出力される第７のトランジスタとからなり、前記第５
のトランジスタの出力部と前記第６のトランジスタの入
力部と前記第７のトランジスタの入力部とが接続され、
前記第６のトランジスタの駆動制御部と前記第７のトラ
ンジスタの駆動制御部にパルス信号または前記パルス信
号の反転信号が入力されることを特徴とする論理回路。
【請求項４】入力部と駆動制御部に論理変数データが
入力される第８のトランジスタと、入力部に電源が接続
された第９のトランジスタと、出力部に論理積が出力さ
れる第１０のトランジスタとからなり、前記第８のトラ
ンジスタの出力部と前記第９のトランジスタの出力部と
前記第１０のトランジスタの入力部とが接続され、前記
第９のトランジスタの駆動制御部と前記第１０のトラン
ジスタの駆動制御部とにパルス信号または前記パルス信
号の反転信号が入力されることを特徴とする論理回路。
【請求項５】入力部と駆動制御部に論理変数データが
入力される第１１のトランジスタと、前記第１１のトラ
ンジスタの駆動制御部と出力部とに接続された容量素子
とからなることを特徴とする論理回路。
【請求項６】請求項１、２、３、４または５の少なく
ともいずれか１項に記載の論理回路を用いて構成された
ことを特徴とする半導体集積回路装置。