KR100939751B1 - 클록드 인버터, ｎａｎｄ, ｎｏｒ 및 시프트 레지스터 - Google Patents

클록드 인버터, ｎａｎｄ, ｎｏｒ 및 시프트 레지스터 Download PDF

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KR100939751B1
KR100939751B1 KR1020030066474A KR20030066474A KR100939751B1 KR 100939751 B1 KR100939751 B1 KR 100939751B1 KR 1020030066474 A KR1020030066474 A KR 1020030066474A KR 20030066474 A KR20030066474 A KR 20030066474A KR 100939751 B1 KR100939751 B1 KR 100939751B1
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미츠아키 오사메
아야 안자이
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

트랜지스터(TFT)는 제조공정이나 사용하는 기판의 차이에 의해 발생하는 게이트 길이 및 게이트 폭이나 게이트 절연막의 막 두께 편차 등에 기인하여 그의 스레시홀드 전압에 편차가 발생한다. 이를 해결하기 위해, 본 발명에 따르면, 직렬로 접속된 제1 트랜지스터 및 제2 트랜지스터와, 직렬로 접속된 제3 트랜지스터 및 제4 트랜지스터를 가지는 보상 회로를 포함하는 클록드 인버터(clocked inverter)가 제공된다. 이 클록드 인버터에 있어서는, 제3 트랜지스터 및 제4 트랜지스터의 게이트들이 서로 접속되고, 제3 트랜지스터 및 제4 트랜지스터의 드레인들이 각각 제1 트랜지스터의 게이트에 접속되고, 제1 트랜지스터 및 제4 트랜지스터의 소스들이 각각 제1 전원에 전기적으로 접속되고, 제2 트랜지스터의 소스가 제2 전원에 전기적으로 접속되고, 제3 트랜지스터의 소스에 입력되는 신호의 진폭이 제1 전원과 제2 전원 사이의 전위차보다 작게 되어 있다.
클록드 인버터, 트랜지스터, 보상 회로, 전원, 전위, 진폭, 시프트 레지스터, NAND, NOR, 스레시홀드값

Description

클록드 인버터, ＮＡＮＤ, ＮＯＲ 및 시프트 레지스터{CLOCKED INVERTER, NAND, NOR AND SHIFT REGISTER}
도 1(A)∼도 1(D)는 시프트 레지스터의 1단에 대한 회로도 및 타이밍 챠트.
도 2(A)∼도 2(D)는 시프트 레지스터의 1단에 대한 회로도 및 타이밍 챠트.
도 3(A)∼도 3(D)는 시프트 레지스터의 1단에 대한 회로도 및 타이밍 챠트.
도 4(A)∼도 4(D)는 NAND의 회로도 및 타이밍 챠트.
도 5(A)∼도 5(D)는 NOR의 회로도 및 타이밍 챠트.
도 6(A) 및 도 6(B)는 시프트 레지스터의 1단에 대한 회로도.
도 7(A) 및 도 7(B)는 시프트 레지스터의 1단에 대한 회로도.
도 8(A)∼도 8(C)는 패널을 나타내는 도면.
도 9(A)∼도 9(H)는 본 발명에 따른 전자기기를 나타내는 도면.
도 10(A) 및 도 10(B)는 마스크 레이아웃에 대한 도면 및 그의 상면 사진을 나타내는 도면.
도 11(A)∼도 11(D)는 클록드 인버터, NAND, NOR의 회로도.
도 12(A) 및 도 12(B)는 시프트 레지스터의 1단에 대한 회로도 및 타이밍 챠트.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 16: 인버터
11, 12, 13, 14a, 15a, 14b, 15b: TFT
19a: 보상 회로
17: 클록드 인버터
본 발명은 클록드 인버터(clocked inverter)에 관한 것이다. 또한, 본 발명은 클록드 인버터를 단위 회로로서 포함하는 시프트 레지스터에 관한 것이다. 또한, 본 발명은 NAND, NOR 등의 전기 회로에 관한 것이다.
최근, 액정 표시장치나 발광장치 등의 표시장치는 휴대형 기기의 수요 증가로 인해 활발히 개발이 진행되고 있다. 특히, 절연체 위에 폴리실리콘 반도체로 형성된 트랜지스터를 사용하여 화소와 구동회로(이하, 내부 회로라 표기함)를 일체로 형성하는 기술은 소형화 및 저소비전력화에 크게 기여하므로 활발히 개발이 진행되고 있다. 절연체 위에 형성된 내부 회로는 FPC 등을 통해 콘트롤러 IC 등(이하, 외부 회로라 표기함)과 접속되어 그의 동작이 제어된다.
내부 회로의 전원 전압은 통상 10 V 정도인 반면, 외부 회로를 구성하는 IC는 내부 회로보다 낮은 전원 전압으로 동작할 수 있기 때문에 통상 3 V 정도의 진폭을 가지는 신호를 작성한다. 이 3 V 정도의 진폭을 가지는 신호를 사용하여 내부 회로를 정확하게 동작시키기 위해, 각 단(stage)에 레벨 시프트부를 배치한 구성의 시프트 레지스터가 있다(문헌 1: 일본 공개특허공고 제2000-339985호 공보)
도 11(A)는 클록드 인버터의 회로도, 도 11(B)는 클록드 인버터의 로직 심볼(logic symbol), 도 11(C)는 NAND의 회로도, 도 11(D)는 NOR의 회로도를 나타낸다.
내부 회로에서 레벨 시프트를 행하는 경우에는, 구동회로의 점유 면적의 증대, 파형의 지연이나 둔해짐으로 인해 주파수 특성의 저하 등의 문제가 야기된다. 또한, 문헌 1에 기재된 바와 같이, 전류 구동형의 시프트 레지스터를 사용하면 인접한 TFT들간의 특성 편차를 억제시킬 필요가 있다. 한편, 외부 회로에 레벨 시프터를 배치하면, IC 등의 부품수의 증가로 인해 장치 케이스의 대형화, 제작비용의 증가, 레벨 시프터에 의한 소비전력의 증가 등의 문제가 발생한다. 따라서, 3 V 정도의 진폭을 가지는 신호를 레벨 시프트하지 않고 사용하는 것이 바람직하다.
또한, TFT는 제조공정이나 사용하는 기판의 차이에 의해 발생하는 게이트 길이 및 게이트 폭이나 게이트 절연막의 막두께 편차 등에 기인하여 그의 스레시홀드 전압에 편차가 발생하여, 그 스레시홀드 전압이 기대 값과 다른 경우가 있다. 이 경우, 「1」과 「0」의 2개의 논리 레벨을 사용하는 디지털 회로에서는, 3 V 정도의 작은 진폭의 신호를 사용하는 경우, 스레시홀드 전압의 편차의 영향으로 TFT가 정확하게 동작하지 않는 경우가 발생한다.
따라서, 본 발명은 상기한 문제들을 감안하여 이루어진 것으로, 외부 회로에 레벨 시프터를 배치하지 않는 시프트 레지스터를 제공함으로써, 장치 케이스의 소형화, 제작비용의 삭감, 소비전력의 삭감을 실현하는 것을 과제로 한다. 또한, 본 발명에 따르면, CK의 파형의 지연이나 둔해짐의 문제, 내부 회로에 배치되는 전원선의 전압 강하의 문제를 해결하기 위해, 내부 회로에 레벨 시프터를 배치하지 않는 시프트 레지스터를 실현할 수 있다. 또한, 내부 회로에서의 구동회로의 점유 면적의 축소, 소비전력의 삭감, 고주파 동작을 실현할 수 있다.
또한, 본 발명은 TFT의 특성 편차에 의한 영향을 완화하여 정확하게 동작할 수 있는 클록드 인버터 및 시프트 레지스터를 제공하는 것을 과제로 한다. 또한, 본 발명에 의하면, 종래의 NAND 회로, NOR 회로에 비하여 입력 부하가 낮고 출력 능력이 높은 NAND 회로, NOR 회로를 제공하는 것이 가능하다.
상기 과제를 달성하기 위해, 본 발명은 이하의 수단을 강구한다.
본 발명에 따르면, 직렬로 접속된 제1 트랜지스터 및 제2 트랜지스터와, 직렬로 접속된 제3 트랜지스터 및 제4 트랜지스터를 가지는 보상 회로를 포함하고, 상기 제3 트랜지스터와 상기 제4 트랜지스터의 게이트들이 서로 접속되고, 상기 제3 트랜지스터와 상기 제4 트랜지스터의 드레인들이 각각 상기 제1 트랜지스터의 게이트에 접속되고, 상기 제1 트랜지스터와 상기 제4 트랜지스터의 소스들이 각각 제1 전원에 전기적으로 접속되고, 상기 제2 트랜지스터의 소스가 제2 전원에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스에 입력되는 신호의 진폭이 상기 제1 전원과 상기 제2 전원간의 전위차보다 작은 것을 특징으로 하는 클록드 인버터가 제공된다.
본 발명의 클록 인버터에 따르면, 상기 제1 전원은 고전위 전원이고, 상기 제2 전원은 저전위 전원이고, 상기 제1 트랜지스터와 상기 제4 트랜지스터는 각각 P형 트랜지스터이고, 상기 제2 트랜지스터와 상기 제3 트랜지스터는 각각 N형 트랜지스터이다.
본 발명의 클록 인버터에 따르면, 상기 제1 전원은 저전위 전원이고, 상기 제2 전원은 고전위 전원이고, 상기 제1 트랜지스터와 상기 제4 트랜지스터는 각각 N형 트랜지스터이고, 상기 제2 트랜지스터와 상기 제3 트랜지스터는 각각 P형 트랜지스터이다.
본 발명에 따르면, 병렬로 접속된 제1 트랜지스터 및 제2 트랜지스터와, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 직렬로 접속된 제3 트랜지스터와, 직렬로 접속된 제4 트랜지스터 및 제5 트랜지스터를 가지는 보상 회로를 포함하고, 상기 제4 트랜지스터와 상기 제5 트랜지스터의 게이트들이 서로 접속되고, 상기 제4 트랜지스터와 상기 제5 트랜지스터의 드레인들이 각각 상기 제3 트랜지스터의 게이트에 접속되고, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 소스들이 각각 고전위 전원에 전기적으로 접속되고, 상기 제3 트랜지스터와 상기 제5 트랜지스터의 소스들이 각각 저전위 전원에 전기적으로 접속되고, 상기 제4 트랜지스터의 소스, 및 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터의 게이트들 각각에 입력되는 신호의 진폭이 상기 고전위 전원과 상기 저전위 전원간의 전위차보다 작은 것을 특징으로 하는 NAND가 제공된다.
본 발명에 따르면, 병렬로 접속된 제1 트랜지스터 및 제2 트랜지스터와, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 직렬로 접속된 제3 트랜지스터와, 직렬로 접속된 제4 트랜지스터 및 제5 트랜지스터를 가지는 보상 회로를 포함하고, 상기 제4 트랜지스터와 상기 제5 트랜지스터의 게이트들이 서로 접속되고, 상기 제4 트랜지스터와 상기 제5 트랜지스터의 드레인들이 각각 상기 제3 트랜지스터의 게이트에 접속되고, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 소스들이 각각 저전위 전원에 전기적으로 접속되고, 상기 제3 트랜지스터와 상기 제5 트랜지스터의 소스들이 각각 고전위 전원에 전기적으로 접속되고, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터의 게이트들 각각 및 상기 제4 트랜지스터의 소스에 입력되는 신호의 진폭이 상기 고전위 전원과 상기 저전위 전원간의 전위차보다 작은 것을 특징으로 하는 NOR가 제공된다.
본 발명에 따르면, 직렬로 접속된 제1 트랜지스터 내지 제3 트랜지스터를 가지는 클록드 인버터와, 직렬로 접속된 제4 트랜지스터 및 제5 트랜지스터를 가지는 보상 회로를 포함하고, 상기 제1 트랜지스터와 상기 제4 트랜지스터의 소스들이 각각 제1 전원에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스가 제2 전원에 전기적으로 접속되고, 상기 제1 트랜지스터의 게이트가 상기 보상 회로의 출력 단자에 접속되고, n번째 단에 배치된 상기 보상 회로의 입력 단자에는 (n-1)번째 단에서 발생된 펄스가 입력되고, n번째 단에 배치된 상기 제4 트랜지스터의 소스에는 (n-2)번째 단에서 발생된 펄스 또는 클록 신호가 입력되는 것을 특징으로 하는 시프트 레지스터가 제공된다.
상기 구성을 가지는 본 발명은, TFT의 스레시홀드값의 편차의 영향을 완화시켜, 회로의 전원 전압 진폭보다 작은 전압 진폭을 가지는 신호를 레벨 시프트함이 없이 동작시킬 수 있고, 고주파 동작 및 저전압 동작을 행할 수 있는 클록드 인버터와 시프트 레지스터를 제공한다. 또한, 입력 부하가 낮고 출력 능력이 높은 NAND 및 NOR를 제공한다.
또한, 외부 회로에 레벨 시프터를 배치하지 않기 때문에, 케이스의 소형화, 제작비용의 삭감, 소비전력의 삭감이 실현된다. 또한, 내부 회로에 레벨 시프터를 배치하지 않고 상기 시프트 레지스터를 제공함으로써, CK의 파형의 지연이나 둔해짐의 문제, 내부 회로에 배치되는 전원선의 전압의 강하의 문제가 해결되고, 또한, 내부 회로에서의 구동회로의 점유면적의 축소, 소비전력의 삭감, 고주파 동작이 실현된다.
상기 클록드 인버터는 도 11(A)∼도 11(D)에 나타낸 타입에 한정되지 않고, 도 1(A)의 클록드 인버터(10), 도 1(C)의 클록드 인버터(10), 도 2(A)의 클록드 인버터(10), 도 2(C)의 클록드 인버터(10), 도 3(A)의 클록드 인버터(10, 17), 도 3(C)의 클록드 인버터(10, 17), 및 도 12(A)의 클록드 인버터(10, 17)와 같이, 도 11(A)에 나타낸 클록드 인버터를 변형하고 클록 신호가 직접 입력되지 않는 타입도 포함한다.
[실시형태 1]
본 실시형태에 대하여 도 1(A)∼도 1(D)를 참조하여 설명한다. 여기서는, 일 예로서, CK의 H 레벨의 신호는 5 V, L 레벨의 신호는 2 V, VDD(고전위 전원)는 7 V, VSS(저전위 전원)는 0 V인 것으로 한다. 즉, CK의 진폭은 3 V, 전원 전압 진폭은 7 V인 것으로 한다.
본 발명의 제1 구성에 대하여 도 1(A)를 참조하여 설명한다. 도 1(A)는 n번째 단(stage)에 배치된 시프트 레지스터의 구성 소자들을 나타내는 회로도이다. 각 단은, 직렬로 접속된 TFT(11∼13)를 구비한 클록드 인버터(10), 직렬로 접속된 TFT(14a, 15a)를 구비한 보상 회로(19a), 인버터(16), 및 클록드 인버터(17)로 구성된다. 시프트 레지스터는 상기한 회로들이 배치된 단들을 종속접속하여 구성되고, 각 단에서는 CK 및 CKB의 신호가 교대로 입력된다.
TFT(11)의 게이트에는 클록 신호선이 접속되고 CK가 입력된다. TFT(12)의 게이트에는 스타트 펄스 또는 (n-1)번째 단에 배치된 인버터(16)의 출력인 신호 S가 압력되고, TFT(14a, 15a)의 게이트에는 신호 S의 반전 신호인 신호 SB가 압력되고, TFT(14a)의 소스에는 (n-2)번째 단에 배치된 클록드 인버터(10)의 출력이 입력된다. 또한, 도면에서, (n-2)번째 단에 배치된 클록드 인버터(10)의 출력을 "2단전 신호"라 표기한다.
본 발명에서는, 보상 회로(19)에서, 서로 접속된 TFT(14a, 15a)의 게이트들 각각을 입력단자로 하고, 서로 접속된 TFT(14a, 15a)의 드레인들 각각을 출력단자로 한다.
다음에, 도 1(B)의 타이밍 챠트에 따라 동작에 대하여 설명한다. 도 1(B)에서는, 클록 신호의 반주기를 "T"로 표기하고, 여기서는 기간 T1, T2에서의 동작에 대하여 설명한다.
기간 T1에서, 2단전 신호는 VSS, 신호 S는 VDD, 신호 SB는 VSS, CK는 H 레벨(5 V)이므로, TFT(12)는 오프(off), TFT(14a)는 온(on), TFT(15a)는 오프, TFT(13)은 오프로 된다. 이 때, VDD가 인버터(16)와 클록드 인버터(17)에 의해 구성된 루프에 의해 유지되고, OUT에는 VDD가 출력된다.
이 후, 기간 T1로부터 기간 T2로 진행하면, 2단전 신호가 VSS로부터 VDD로 전환된다. 신호 S는 VDD, 신호 SB는 VSS, CK는 L 레벨(2 V)이므로, TFT(12)는 오프, TFT(14a)는 온, TFT(15a)는 오프로 된다. 이 경우, TFT(13)의 게이트에 입력되는 신호는 VDD로 전환되어, TFT(13)는 오프로부터 온으로 전환된다. 그 결과, OUT에는 VSS가 출력된다. 본 발명에서는, 신호가 VDD로부터 VSS로 변화하는 동작을 "하강"(falling)이라 부른다.
다음에, 본 발명의 제2 구성에 대하여 도 1(C)를 참조하여 설명한다. 도 1(C)는 n번째 단에 배치된 시프트 레지스터의 구성 소자들을 나타내는 회로도이다. 상기한 제1 구성과의 차이점은, 직렬로 접속된 TFT(14b, 15b)를 구비한 보상 회로(19b)가 TFT(11)의 게이트에 접속되는 점, P형 TFT(12)를 삭제하는 대신 N형 TFT(18)가 배치되는 점, TFT(15b)의 소스에는 (n-2)번째 단에 배치된 클록드 인버터(10)의 출력이 입력되는 점, TFT(18)의 게이트에는 신호 S가 입력되는 점, TFT(13)의 게이트에는 클록 신호선이 접속되어 CK가 입력되는 점이다.
다음에, 기간 T1, T2에서의 동작을 도 1(D)의 타이밍 챠트에 의해 설명한다. 제2 구성의 동작은 상기한 제1 구성의 동작의 설명에 준하므로, 간단히 설명한다.
기간 T1에서, OUT에는 VSS가 출력된다. 기간 T1로부터 기간 T2로 진행하면, TFT(11)의 게이트에 입력되는 2단전 신호가 VDD로부터 VSS로 전환되어, TFT(11)는 온으로 된다. 한편, TFT(18)는 오프이므로, OUT에는 VDD가 출력된다. 본 발명에서는, 신호가 VSS로부터 VDD로 변화하는 동작을 "상승"(rising)이라고 부른다.
상기한 제1 구성을 가지는 본 발명은 하강에 매우 효과적이고, 상기한 제2 구성을 가지는 본 발명은 상승에 매우 효과적이다. 그 결과, 이하의 효과 (1)이 제공된다.
먼저, 효과 (1)에 대하여 설명한다. 도 1(A)의 TFT(14a), 또는 도 1(C)의 TFT(15b)의 소스에 CK를 그대로 입력하는 경우, CK의 진폭이 작기 때문에, 상기 TFT가 소망의 타이밍보다 조기에 온으로 되는 문제가 발생한다. 더 상세하게는, 도 1(B)의 점선(170) 또는 도 1(D)의 점선(171)으로 나타내는 바와 같은 파형의 신호가 생성되는 문제가 발생한다. 즉, 누설 전류가 클 때에는, 펄스의 시프트가 일어나지 않게 되는 문제가 발생한다. 그러나, 본 발명에서는, 2단전 신호를 사용함으로써, 상기 TFT를 너무 빨리 온으로 하지 않고 소망의 타이밍으로 온시킬 수 있으므로, 펄스의 시프트가 일어나지 않게 되는 문제를 해결할 수 있다.
또한, 상기한 제1 구성 또는 제2 구성을 가지는 본 발명은 상기한 효과 (1) 외에도, 이하의 유리한 효과 (2) 및 (3)을 나타낸다.
먼저, 효과 (2)에 대하여 설명한다. 통상, 클록드 인버터는 직렬로 접속된 2개의 N형 TFT와, 직렬로 접속된 2개의 P형 TFT를 합하여 4개의 TFT로 구성된다. 그리고, 종래에는, 큰 온(on) 전류를 확보하기 위해, 직렬로 접속된 2개의 TFT의 게이트 폭(W)을 크게 설정하고 있었다. 그 때문에, 게이트를 부하로 하는 TFT의 게이트 폭도 크게 할 필요가 있고, 결과적으로, 전체적으로 부하가 커지고, 고주파 동작에 장애가 되었다. 그러나, 본 발명에서는, 더블 게이트 TFT(직렬로 접속된 2개의 TFT)를 싱글 게이트 TFT로 바꿀 수 있다. 예를 들어, 도 1(A)의 구성에서는, 종래에는 직렬로 접속된 2개의 N형 TFT의 배치가 필요했으나, 본 발명에서는 1개의 N형 TFT(13)만을 배치하는 것으로 충분하다. 그 결과, 본 발명에서는 TFT의 게이트 폭을 크게 설정할 필요가 없고, 또한 TFT의 사이즈를 작게 할 수 있으므로 고집적화가 가능하게 된다. 또한, 게이트(게이트 용량)를 부하로 하는 소자의 부담을 경감하여, 전체적으로도 부하가 작아지므로, 고주파 동작이 가능하게 된다.
다음에, 효과 (3)에 대하여 설명한다. 직렬로 접속된 동일 도전형의 2개의 TFT는 그의 전류 능력(파워)이 약하다. 그러나, 본 발명에서는 더블 게이트 TFT를 싱글 게이트 TFT로 변경할 수 있으므로, 구성하는 TFT의 전류 능력을 강하게 할 수 있다. 예를 들어, 도 1(A)의 구성에서는 N형 TFT(13), 도 1(C)의 구성에서는 P형 TFT(11)의 전류 능력을 강하게 할 수 있다. 여기서, 전류 능력은 K = μCoxW/2L로 정의된다. 여기서, K는 전류 능력, μ는 케리어 이동도, Cox는 단위 면적당 게이트 절연막의 용량(capacitance), W는 채널 폭, L은 채널 길이이다.
상기한 바와 같이, 도 1(A)의 구성은 하강 및 상승에 대하여 매우 효과적이다. 그러나, 도 1(A) 및 도 1(B)에서, 기간 T3으로 진행하면, S가 VSS, SB가 VDD, CK가 H 레벨로 되어, TFT(12)가 온, TFT(13)가 오프, TFT(11)가 그의 스레시홀드값에 따라 온 또는 오프로 된다. 만약 TFT(11)의 스레시홀드값이 소망의 값보다 낮으면, TFT(11)가 온으로 되므로 시프트 레지스터가 적절히 동작하지 않는 경우가 발생한다.
이러한 문제의 관점에서, 기간 T3에서 OUT이 조기에 상승함이 없이 VSS를 유지하는데 효과적인 구성을 본 발명의 제3 구성으로서 제안한다.
본 발명의 제3 구성에 대하여 도 2(A)를 참조하여 설명한다. 도 2(A)는 n번째 단에 배치된 시프트 레지스터의 구성 소자들을 나타내는 회로도이다. 각 단은, 직렬로 접속된 TFT(11, 13)를 구비한 클록드 인버터(10), 직렬로 접속된 TFT(14a, 15a)를 구비한 보상 회로(19a), TFT(14b, 15b)를 구비한 보상 회로(19b), 인버터(16), 및 TFT(22∼25)를 구비한 클록드 인버터(17)로 구성된다. 시프트 레지스터는, 상기한 회로들이 배치된 각 단을 종속 접속하여 구성되고, 각 단에서는 CK와 CKB가 교대로 입력된다. 도 2(A)의 구성과 도 1(A)의 구성과의 차이점은, TFT(12)가 삭제되고, TFT(11)의 게이트에 보상 회로(19b)의 출력이 접속되고, 보상 회로(19b)의 입력에 SB가 접속되고, TFT(14b)의 소스에 VDD가 접속되고, TFT(15b)의 소스에 CK가 접속되고, TFT(24) 및 TFT(25)의 전류 능력이 높아지도록 채널 폭을 크게 설정하고 있는 점이다.
기간 T1, T2에서의 도 2(A)의 구성의 동작을 도 2(B)의 타이밍 챠트에 의해 설명한다.
기간 T1에서, 2단전 신호는 VDD, 신호 SB는 VSS, 클록 신호 CK는 L 레벨이므로, TFT(14a)는 온, TFT(15a)는 오프, TFT(13)는 온, TFT(14b)는 온, TFT(15b)는 오프, TFT(11)은 오프로 된다. 따라서, OUT에는 VSS가 출력된다.
이어서, 기간 T2에서는, 2단전 신호는 VDD, 신호 SB는 VDD, 클록 신호 CK는 H 레벨이므로, TFT(13)는 오프, TFT(11)은 온 또는 오프로 된다. 이 때, OUT의 VSS가 인버터(16)와 클록드 인버터(17)로 구성된 루프에 의해 유지되고, OUT으로 VSS가 계속 출력된다. 본 발명에서는, 기간 T2에서의 동작을 "유지"(holding)라 부른다. 이 구성은 유지에 매우 효과적이다. 이하에는 기간 T2에서의 유지 동작에 대하여 더 상세히 설명한다.
기간 T2에서, 신호 SB는 VDD(7 V)이다. TFT(15b)의 VGS는, 신호 SB가 VDD(7 V)이고 CK가 H 레벨(5 V)인 조건에서는 2 V가 된다.
이 때, TFT(15b)의 스레시홀드 전압(｜VTH｜)이 2 V 이하이면, TFT(15b)는 온으로 되고, CK(H 레벨, 5 V)가 TFT(11)의 게이트에 입력된다. 그리고, TFT(11)는 그의 스레시홀드 전압에 따라 온 또는 오프로 된다.
TFT(11)가 온으로 되면, OUT으로부터 VDD를 출력하려고 한다. 그러나, VSS를 유지하는 클록드 인버터(17)의 TFT(24) 및 TFT(25)의 전류 능력이 크게 설정되어 있으므로, 결과적으로는 VSS가 출력되고, 논리적으로 적절한 동작이 행해진다. 그 결과, 도 2(B)의 타이밍 챠트의 점선(172)으로 나타내는 파형과 같이, OUT으로부터 출력되는 신호가 정확하게 유지되지 않고 소망의 타이밍보다 조기에 VSS로부터 VDD로의 전환이 행해지는 사태가 방지된다.
또한, 상기와 같이 정확한 동작이 행해지더라도, 오프로 되어야 하는 P형 TFT(11)가 온으로 되어 있으므로 VDD와 VSS 사이에 누설 전류가 흐르게 되어 소비전력이 증가하는 문제가 발생한다. 그러한 경우에는, 도 2(A)에 나타내는 바와 같이, TFT(14b, 15b)의 게이트들에 인버터(20, 21)를 접속시킬 수도 있다. 이에 의해, 도 2(B)의 점선(174)로 나타내는 파형과 같이, 신호(SB)를 지연시키고, TFT(15b)가 온으로 되는 타이밍을 지연시킬 수 있어, 결과적으로 누설 전류가 흐르는 타이밍을 지연시킬 수 있다. 또한, 접속할 인버터의 개수는 논리가 달라지지 않는 한 특별히 한정되지 않으나, 지연의 정도는 CK의 반주기 이하로 설정한다.
한편, TFT(11) 또는 TFT(15b)의 스레시홀드 전압(｜VTH｜)이 2 V 이상이면, TFT(15b)는 온으로 되지 않고 누설 전류는 발생하지 않는다. 누설 전류의 발생을 방지할 수 있으면 소비전력은 증가하지 않는다. 또한, OUT에 출력되는 신호의 파형이 소망의 타이밍보다 빨리 상승하는 것이 방지되어, 안정적인 파형의 신호를 생성한다.
또한, 도 1(C) 및 도 1(D)의 기간 T3에서도, N형 TFT(15b)의 스레시홀드값이 소망의 값보다 낮고, N형 TFT(15b)가 온으로 되는 경우가 발생한다. 이 경우, OUT을 VDD로 유지할 수 없어 시프트 레지스터가 정확한 동작을 행하지 않는다.
이에, 기간 T3에서 OUT을 VDD로 유지하는데 효과적인 구성을 본 발명의 제4 구성으로서 제안한다.
본 발명의 제4 구성에 대해 도 2(C)를 참조하여 설명한다. 도 2(C)는 n번째 단에 배치된 시프트 레지스터의 구성 소자들을 나타내는 회로도이다. 도 2(C)에 나타낸 구성과 상기한 제2 구성과의 차이점은, TFT(18)가 삭제되고, TFT(13)의 게이트에 보상 회로(19a)의 출력이 접속되고, 보상 회로(19a)의 입력에 SB가 접속되고, TFT(14a)의 소스에 CK가 접속되고, TFT(15a)의 소스에 VSS가 접속되고, TFT(22) 및 TFT(23)의 전류 능력이 높아지도록 채널 폭이 크게 설정되어 있는 점이다.
다음에, 기간 T1, T2에서의 동작에 대하여 도 2(D)의 타이밍 챠트에 의해 설명한다. 도 2(C)의 구성의 동작은 상술한 도 2(A)의 구성의 동작의 설명에 준하므로 간단히 설명한다.
기간 T1에서는, 2단전 신호는 VSS, 신호 SB는 VDD, 클록 신호 CK는 H 레벨이므로, TFT(14b)는 오프, TFT(15b)는 온, TFT(11)는 온으로 된다. 따라서, OUT에는 VDD가 출력된다.
이어서, 기간 T2에서는, 2단전 신호는 VSS, 신호 SB는 VSS, 클록 신호 CK는 L 레벨이므로, TFT(11)는 오프, TFT(13)은 온 또는 오프로 된다. 이 때, OUT은 인버터(16)와 클록드 인버터(17)로 구성된 루프에 의해 VDD로 유지되고, OUT으로 VDD가 계속 출력된다. 이 구성은 유지에 매우 효과적이다. 이하에는 기간 T2에서의 유지 동작에 대하여 더 상세히 설명한다.
기간 T2에서, 신호 SB는 VSS(0 V)이다. 또한 TFT(14a)의 VGS는, 신호 SB가 VSS(0 V)이고 CK가 L 레벨(2 V)인 조건에서는 2 V가 된다.
이 때, TFT(14a)의 스레시홀드 전압(｜VTH｜)이 2 V 이하이면, TFT(14a)는 온으로 되고, CK(L레벨, 2 V)가 TFT(13)의 게이트에 입력된다. 그리고, TFT(13)는 그의 스레시홀드 전압에 따라 온 또는 오프로 된다.
TFT(11)가 온으로 되면, OUT으로 VSS를 출력하려고 한다. 그러나, VDD를 유지하는 클록드 인버터(17)의 TFT(22) 및 TFT(23)의 전류 능력이 크게 설정되어 있으므로, 결과적으로는 논리적으로 적절한 동작이 행해진다. 그 결과, 도 2(D)의 타이밍 챠트의 점선(173)으로 나타내는 파형과 같이, OUT으로부터 출력되는 신호가 정확하게 유지되지 않고, VDD로부터 VSS로의 전환이 소망의 타이밍보다 빨리 행해지는 사태가 방지된다.
또한, 상기와 같이 정확한 동작이 행해지더라도, 오프로 되어야 하는 N형 TFT(13)가 온으로 되어 있으면 VDD와 VSS 사이에 누설 전류가 흐르게 되어 소비전력이 증가하는 문제가 발생한다. 그러한 경우에는, 도 2(C)에 도시한 바와 같이, TFT(14a, 15a)의 게이트에 인버터(20, 21)를 접속시킬 수도 있다. 이에 의해, 도 2(D)의 점선(175)으로 나타내는 파형과 같이, 신호 SB를 지연시키고, P형 TFT(15a)가 온으로 되는 타이밍을 지연시킬 수 있어, 결과적으로 누설 전류가 흐르는 타이밍을 지연시킬 수 있다. 또한, 접속할 인버터의 개수는 논리가 달라지지 않는 한 특별히 한정되지 않으나, 지연의 정도는 CK의 반주기 이하로 설정한다.
한편, TFT(13) 또는 TFT(14a)의 스레시홀드 전압(｜VTH｜)이 2 V 이상이면, TFT(13)는 온으로 되지 않고, 누설 전류는 발생하지 않는다. 누설 전류의 발생을 방지할 수 있으면, 소비전력은 증가하지 않는다. 또한, OUT으로부터 출력되는 신호의 파형이 소망의 타이밍보다 빨리 온으로 되지 않고, 그 결과, 안정적인 파형의 신호가 생성된다.
이상을 정리하면, 상기 제3 구성 또는 제4 구성을 가지는 본 발명은 유지에 매우 효과적이고, 이하의 효과 (4) 및 (5)를 나타낸다.
먼저, 효과 (4)에 대하여 설명한다. 도 2(A)의 구성에서는 TFT(15b), 도 2(C)의 구성에서는 TFT(14a)의 스레시홀드 전압(｜VTH｜)이 소망의 값(2 V) 이하인 경우에는, 보상 회로(19a) 또는 보상 회로(19b)의 입력단자에 다수의 인버터를 접속시킬 수도 있다. 이에 의해, 상기 TFT의 스레시홀드 전압이 소망의 값 이하일지라도, 누설 전류가 발생하는 타이밍을 지연시킬 수 있다.
다음에, 효과 (5)에 대하여 설명한다. 종래에는, 오프로 되어야 하는 TFT가 온으로 되어 있어 VDD와 VSS 사이에 누설 전류가 흘러 소비전력이 증가하는 문제가 발생하였다. 예를 들어, 도 2(A)의 구성에서는 P형 TFT(11), 도 2(C)의 구성에서는 N형 TFT(13)가 원래는 오프로 되어야 했으나 온으로 되어 있다. 그러나, 본 발명에서는, 도 2(A)의 구성에서는 TFT(11) 또는 TFT(15b), 도 2(C)의 구성의 경우에는 TFT(13) 또는 TFT(14a)의 스레시홀드 전압(｜VTH｜)이 소망의 값(2 V) 이상인 경우라면, 누설 전류의 발생을 억제할 수 있다.
또한, 상기 제3 구성 또는 제4 구성을 가지는 본 발명은 제1 구성 및 제2 구성과 마찬가지로 상기한 유리한 효과 (2) 및 (3)도 나타낸다.
그러나, 도 2(A) 및 도 2(B)에 나타낸 구성에서는, 예를 들어, TFT(11)가 온으로 되어도 논리적으로 적절한 동작을 행하기 위해, 유지용 클록드 인버터의 TFT(24, 25)의 전류 능력을 높게 설정하고 있다. 이 때문에, 기간 T2로부터 기간 T3으로 진행하여 CK가 L 레벨으로 변하여도, OUT이 VDD까지 변화하지 않고, 결과적으로 시프트 레지스트가 적절히 동작하지 않는 경우가 있다.
이에, 유지 기간에서도 OUT의 안정적인 파형을 얻고 또한 기간 T2로부터 T3으로의 상승에 효과적인 구성을 본 발명의 제5 구성으로서 제안한다.
본 발명의 제5 구성에 대하여 도 3(A)를 참조하여 설명한다. 도 3(A)는 n번째 단에 배치된 시프트 레지스터의 구성 소자들을 나타내는 회로도이다. 각 단은, 직렬로 접속된 TFT(11, 13)를 구비한 클록드 인버터(10), TFT(14a, 15a)를 구비한 보상 회로(19a), TFT(14b, 15b)를 구비한 보상 회로(19b), 인버터(16), 직렬로 접속된 TFT(22∼24)를 구비한 클록드 인버터(17), 및 N형 TFT(34)와 아날로그 스위치(35)를 구비한 보상 회로(19c)로 구성된다. 시프트 레지스터는, 상기한 회로들이 배치된 각 단을 종속접속하여 구성되고, 각 단에서는 CK와 CKB가 교대로 입력된다. 도 2(A)와의 상이점은, 유지용 클록드 인버터(17)로부터 TFT(25)가 삭제되고, TFT(24)의 게이트에 보상 회로(19c)의 출력이 접속되고, 보상 회로(19c)의 TFT(34)의 게이트 및 아날로그 스위치(35)의 P형 TFT측의 게이트에는 인버터(16)의 입력(즉, 클록드 인버터(10)의 출력단자)이 접속되고, 아날로그 스위치(35)의 N형 TFT측의 게이트에는 인버터(16)의 출력이 접속되고, TFT(34)의 소스에는 VSS가 접속고, 아날로그 스위치(35)의 소스에는 CK가 접속되어 있는 점이다.
TFT(22)의 게이트에는 클록 신호선이 접속되고 CKB가 입력된다. TFT(23)의 게이트에는 인버터(16)의 출력이 입력된다. 또한, TFT(24)의 전류 능력은 크게 설정되어 있다. 더 상세하게는, TFT(24)의 W24/L과 TFT(11)의 W11/L은, W24/L:W11/L=x:y로 하면 y=1, x≥1로 설정된다(W는 게이트 폭, L은 게이트 길이이다).
기간 T1∼T3에서의 동작을 도 3(B)의 타이밍 챠트에 의해 설명한다. 기간 T1에서, 클록드 인버터(10)에서는 VSS가 출력된다.
다음에, 기간 T2에서의 동작에 대하여 설명한다. 클록드 인버터(17)에서, TFT(22)의 게이트에는 CKB (L 레벨, 2 V)가 입력되어 TFT(22)가 온으로 된다. TFT(23)의 게이트에는 OUT의 반전 신호(VDD)가 입력되어 TFT(23)는 오프로 된다. TFT(34)의 게이트에는 출력 OUT(VSS)이 입력되어 TFT(34)는 오프로 된다. TFT(24)의 게이트에는 아날로그 스위치(35)를 통해 CK (H 레벨, 5 V)가 입력되어 TFT(24)는 온으로 된다. 이 때, TFT(23)가 오프로 되고 TFT(24)가 온으로 되어 있으므로, VSS가 출력된다.
또한, 클록드 인버터(10)에서, TFT(11)는 온 또는 오프이다. TFT(11)가 온인 경우라도, TFT(24)의 전류 능력은 높으므로, 기간 T2에서는 VSS가 안정적으로 출력된다.
그리고, 기간 T2로부터 기간 T3으로 진행할 때 클록드 인버터(10)의 출력이 정확히 VSS로부터 VDD로 전환되는 것이 바람직하다. 그러나, N형 TFT(24)의 전류 능력이 높기 때문에, 도 3(B)의 타이밍 챠트의 점선(176)으로 나타내는 파형과 같이, VSS로부터 VDD로의 전환이 불가능하여 시프트 레지스터가 적절히 동작하지 못하는 경우가 발생한다. 그러나, 본 발명에서는, 그러한 사태가 발생하지 않도록 이하의 대책을 강구한다.
기간 T2로부터 기간 T3으로 진행할 때 클록드 인버터(10)에서는 그의 출력을 VSS(0 V)로부터 VDD(7 V)로 전환하려고 한다. 그러나, 클록드 인버터(17)가 가지는 N형 TFT(24)의 전류 능력은 크기 때문에, TFT(11)에 인가되는 ｜VGS｜가 2 V로부터 5 V로 바뀌고, OUT으로서 VDD를 출력하고자 하지만, 출력을 O V로부터 7 V까지 상승시킬 수 없는 경우가 있다. 이 경우, 인버터(16)의 출력도 0 V가 되지 않고, 유지용 클록드 인버터(17)에는 7 V가 계속 입력된다. 그 결과, TFT(23)와 TFT(24)의 온/오프 상태가 바뀌지 않고, OUT으로서 VSS(0 V)가 계속 출력된다. 이것은 시프트 레지스터가 적절히 동작하지 않는다는 것을 의미한다.
그러나, 본 발명에서는, 클록드 인버터(10)의 출력이 VSS(0 V)로부터 VDD(7 V)로 변하지 않아도, TFT(11)에 인가되는 VGS가 2 V로부터 5 V로 바뀌는 순간, 출력 OUT이 TFT(34)의 스레시홀드값 이상 변화하면, TFT(34)가 온으로 되고 TFT(24)를 강제적으로 오프시킬 수 있다. 그 결과, TFT(11)는 TFT(24)의 영향을 받지 않고 출력 OUT을 VDD까지 상승시킬 수 있다. 또한, OUT의 상승은 소망의 타이밍에서 행해질 수 있다. 또한, TFT(35)를 아날로그 스위치로 대체하면, 이때 CK의 L 레벨이 TFT(24)의 게이트에 입력된다. TFT(24)의 스레시홀드값이 2 V 이상이면, TFT(24)가 오프로 된다. 또한, 스레시홀드값이 2 V 이하이고 TFT(24)가 온으로 되어도, ｜VGS｜가 5 V로부터 2 V로 되므로, 유지 능력이 약해져, 출력 OUT이 쉽게 변화하게 된다.
또한, TFT(24)의 전류 능력은 스레시홀드값에도 기인하므로, N형 TFT의 스레시홀드값이 낮고 TFT(24)의 전류 능력이 높을 수록, 동일 극성의 TFT(34)의 스레시홀드값도 낮게 되는 것으로 여겨진다. 그 결과, OUT의 변화 정도가 적어도, 온이 행해진다. 반대로, TFT(34)의 스레시홀드값이 높아도, 이 경우에는 TFT(24)의 스레시홀드값도 높고, 유지 능력이 약화된다. 그 결과, 아무런 문제없이 적절한 동작이 행해진다.
이상을 정리하면, 상기 제5 구성을 가지는 본 발명은 유지와 상승에 매우 효과적이고, 이하의 효과 (6) 및 (7)을 나타낸다.
먼저, 효과 (6)에 대하여 설명한다. 본 발명에서는, 클록드 인버터(17)가 가지는 N형 TFT(24)의 전류 능력을 크게 설정한다. 인버터(16)와 클록드 인버터(17)로 구성되는 루프에 의해 VSS를 유지하는 경우, TFT(24)의 전류 능력이 크므로, VSS를 안정적으로 출력할 수 있다.
다음에, 효과 (7)에 대하여 설명한다. 클록드 인버터(10)의 출력이 VSS로부터 VDD로 변하는 상승에 있어서, 클록드 인버터(17)가 가지는 N형 TFT(24)의 전류 능력이 크게 설정되어 있으므로, 상승하지 않고 적절한 동작을 행하지 않는 경우가 발생한다. 그러나, 이 상승의 티이밍은 클록드 인버터(10)가 가지는 P형 TFT(11)에 의해 결정된다. TFT(11)의 VGS가 변하는 순간에 출력 OUT이 변화하면, N형 TFT(34)는 그의 스레시홀드값을 초과한 시점에서 온으로 된다. 이에 따라, 출력 OUT은 정확히 상승한다.
또한, 도 2(C) 및 도 2(D)에서도 마찬가지로, 기간 T2로부터 기간 T3으로 진행하고 CK가 H 레벨로 변하여도, OUT이 VSS까지 변화하지 못하고, 결과적으로 시프트 레지스터가 적절히 동작하지 않는 경우가 있다.
이에, 유지 기간에서도 OUT의 안정적인 파형을 얻을 수 있고 또한 기간 T2로부터 T3으로의 상승에 효과적인 구성을 본 발명의 제6 구성으로서 제안한다.
다음에, 본 발명의 제6 구성에 대하여 도 3(C)를 참조하여 설명한다. 도 3(C)는 n번째 단에 배치된 시프트 레지스터의 구성 소자들을 나타내는 회로도이다. 각 단은, 직렬로 접속된 TFT(11, 13)를 구비한 클록드 인버터(10), TFT(14a, 15a)를 구비한 보상 회로(19a), TFT(14b, 15b)를 구비한 보상 회로(19b), 인버터(16), 직렬로 접속된 TFT(23∼25)를 구비한 클록드 인버터(17), 및 P형 TFT(37)와 아날로그 스위치(35)를 구비한 보상 회로(19d)로 구성된다. 시프트 레지스터는, 상기한 회로들이 배치된 각 단을 종속접속하여 구성되고, 각 단에서는 CK와 CKB가 교대로 입력된다. 도 2(C)와의 상이점은, 유지용 클록드 인버터(17)로부터 TFT(22)가 삭제되고, TFT(23)의 게이트에 보상 회로(19d)의 출력이 접속되고, 보상 회로(19d)의 P형 TFT(37)의 게이트 및 아날로그 스위치(35)의 N형 TFT측의 게이트에는 인버터(16)의 입력단자(즉, 클록드 인버터(10)의 출력단자)가 접속되고, 아날로그 스위치(35)의 P형 TFT측의 게이트에는 인버터(16)의 출력이 접속되고, TFT(37)의 소스에는 VDD가 접속되고, 아날로그 스위치(35)의 소스에는 CK가 접속되어 있는 점이다.
TFT(25)의 게이트에는 클록 바(clock bar) 신호선이 접속되고 CK가 입력된다. TFT(37)의 게이트에는 클록드 인버터(10)의 출력(OUT)이 입력된다. 또한, TFT(23)의 전류 능력은 크게 설정되어 있다. 더 상세하게는, TFT(23)의 W23/L과 TFT(13)의 W13/L은, W23/L:W13/L=x:y로 하면 y=1, x≥1로 설정된다(W는 게이트 폭이고, L은 게이트 길이이다).
기간 T1∼T3에서의 동작을 도 3(D)의 타이밍 챠트에 의해 설명한다. 기간 T1에서, 클록드 인버터(10)에서는 VDD가 출력된다.
다음에, 기간 T2에서의 동작에 대하여 설명한다. 클록드 인버터(17)에서, TFT(25)의 게이트에는 CKB (H 레벨, 5 V)가 입력되어 TFT(25)가 온으로 된다. TFT(24)의 게이트에는 OUT의 반전 신호(VSS)가 입력되어 TFT(24)는 오프로 된다. TFT(37)의 게이트에는 출력 OUT(VDD)가 입력되어 TFT(37)는 오프로 된다. TFT(23)의 게이트에는 아날로그 스위치(35)를 통해 CK (L 레벨, 2 V)가 입력되어 TFT(23)은 온으로 된다. 이 때, TFT(24)가 오프로 되고 TFT(23)가 온으로 되어 있으므로 VDD가 출력된다.
또한, 클록드 인버터(10)에서, TFT(13)는 온 또는 오프이다. TFT(13)가 온인 경우라도, TFT(23)의 전류 능력은 높으므로 기간 T2에서는 VDD가 안정적으로 출력된다.
그리고, 기간 T2로부터 기간 T3으로 진행할 때 클록드 인버터(10)의 출력은 정확히 VDD로부터 VSS로 전환되는 것이 바람직하다. 그러나, P형 TFT(23)의 전류 능력이 높게 설정되어 있기 때문에, 도 3(D)의 타이밍 챠트의 점선(177)으로 나타내는 파형과 같이, VDD로부터 VSS로의 전환이 불가능하여 시프트 레지스터가 적절히 동작하지 못하는 경우가 발생한다. 그러나, 본 발명에서는, 그러한 사태를 방지하기 위해 이하의 대책을 강구한다.
기간 T2로부터 기간 T3으로 진행할 때 클록드 인버터(10)에서는 그의 출력을 VDD(7 V)로부터 VSS(0 V)로 전환하려고 한다. 그러나, 클록드 인버터(17)가 가지는 P형 TFT(23)의 전류 능력은 크기 때문에, TFT(13)에 인가되는 VGS가 2 V로부터 5 V로 바뀌고 OUT으로서 VSS를 출력하고자 하지만, 출력을 7 V로부터 0 V까지 하강시킬 수 없는 경우가 있다. 이 경우, 인버터(16)의 출력도 7 V가 되지 않기 때문에, 유지용 클록드 인버터(17)에는 0 V가 계속 입력된다. 그 결과, TFT(23) 및 TFT(24)의 온/오프 상태가 바뀌지 않고 OUT으로서 VDD(7 V)가 계속 출력된다. 이것은 시프트 레지스터가 적절히 동작하지 않는다는 것을 의미한다.
그러나, 본 발명에서는, 클록드 인버터(10)의 출력이 VDD(7 V)로부터 VSS(0 V)로 변하지 않아도, TFT(13)에 인가되는 VGS가 2 V로부터 5 V로 바뀌는 순간, 출력 OUT이 TFT(37)의 스레시홀드값 이상 변화하면, TFT(37)가 온으로 되고 TFT(23)가 강제적으로 오프로 될 수 있다. 이렇게 하면, TFT(13)는 TFT(23)의 영향을 받지 않고 출력 OUT을 VSS까지 하강시킬 수 있다. 또한, OUT의 하강은 소망의 타이밍에서 행해진다. 또한, 이 때, TFT(35)를 아날로그 스위치로 대체하면, CK의 H 레벨이 TFT(23)의 게이트에 입력된다. TFT(23)의 스레시홀드값이 2 V 이상이면, TFT(23)가 오프로 된다. 또한, 스레시홀드값이 2 V 이하이고 TFT(24)가 온으로 되어도, ｜VGS｜가 5 V로부터 2 V로 되므로, 유지 능력이 약화된다. 그 결과, 출력 OUT이 쉽게 변화하게 된다.
또한, TFT(23)의 전류 능력은 스레시홀드값에도 기인하므로, P형 TFT의 스레시홀드값이 낮고 TFT(23)의 전류 능력이 높을 수록 동일 극성의 TFT(37)의 스레시홀드값도 낮아지는 것으로 여겨진다. 그 결과, OUT의 변화 정도가 적어도, 온이 행해진다. 반대로, TFT(37)의 스레시홀드값이 높아도, 이 경우에는 TFT(23)의 스레시홀드값도 높고, 유지 능력은 약화된다. 그 결과, 아무런 문제없이 적절한 동작이 행해진다.
이상을 정리하면, 상기 제6 구성을 가지는 본 발명은 유지와 하강에 매우 효과적이고, 이하의 효과 (8) 및 (9)를 나타낸다.
먼저, 효과 (8)에 대하여 설명한다. 본 발명에서는, 클록드 인버터(17)가 가지는 TFT(23)의 전류 능력이 크게 설정된다. 인버터(16)와 클록드 인버터(17)로 구성되는 루프에 의해 VDD를 유지하는 경우, TFT(23)의 전류 능력이 크므로, VDD를 안정적으로 출력할 수 있다.
다음에, 효과 (9)에 대하여 설명한다. 클록드 인버터(10)의 출력이 VDD로부터 VSS로 변하는 하강에 있어서, 클록드 인버터(17)가 가지는 P형 TFT(23)의 전류 능력이 크므로, 하강하지 않고 적절한 동작이 행해지지 않는 경우가 발생한다. 그러나, 이 하강의 티이밍은 클록드 인버터(10)가 가지는 N형 TFT(13)에 의해 결정된다. TFT(13)의 VGS가 변하는 순간에 출력 OUT이 변화하면, P형 TFT(23)는 그의 스레시홀드값을 초과한 시점에서 온으로 된다. 이에 따라, 출력 OUT이 정확히 낮추어진다.
[실시형태 2]
도 1(A)∼도 1(D), 도 2(A)∼도 2(D), 도 3(A)∼도 3(D)를 참조하여 앞에서 설명한 제1 내지 제6 구성을 자유롭게 조합하여 사용할 수 있다. 여기서는, 그 조합의 일 예에 대하여 도 6(A) 및 도 6(B)와 도 7(A) 및 도 7(B)를 참조하여 설명한다. 또한, 이들 도면에서, 신호 S는 스타트 펄스 또는 (n-1)번째 단에 배치된 클록드 인버터(16)의 출력이고, 신호 SB는 신호 S의 반전 신호에 대응한다. 또한, "2단전 신호"란, (n-2)번째 단에 배치된 클록드 인버터(10)의 출력에 대응한다.
도 6(A)는 제3 구성(도 2(A))과 제5 구성(도 3(A))을 조합했을 때의 회로도이고, n번째 단에 배치된 시프트 레지스터의 구성 소자들을 나타낸다. 각 단은, 직렬로 접속된 TFT(71∼73)를 구비한 클록드 인버터(10), 인버터(16), 직렬로 접속된 TFT(74, 75)를 구비한 클록드 인버터(17), 직렬로 접속된 TFT(76, 77), 인버터(78, 79), TFT(80), 및 아날로그 스위치(81)로 구성된다. 시프트 레지스터는 상기한 회로들이 배치된 각 단을 종속접속하여 구성되고, 각 단에서는 CK와 CKB가 교대로 입력된다.
도 6(B)는 제2 구성(도 1(C))과 제4 구성(도 2(C))과 제6 구성(도 3(C))을 조합했을 때의 회로도이고, n번째 단에 배치된 시프트 레지스터의 구성 소자들을 나타낸다. 각 단은, 직렬로 접속된 TFT(91∼93)를 구비한 클록드 인버터(10), 인버터(16), 직렬로 접속된 TFT(94, 95)를 구비한 클록드 인버터(17), 직렬로 접속된 TFT(96, 97), 직렬로 접속된 TFT(98, 99), 인버터(120, 121), P형 TFT(122), 및 아날로그 스위치(123)로 구성된다. 시프트 레지스터는 상기한 회로들이 배치된 각 단을 종속접속하여 구성되고, 각 단에서는 CK와 CKB가 교대로 입력된다.
도 7(A)는 제4 구성(도 2(C))과 제6 구성(도 3(C))을 조합했을 때의 회로도이고, n번째 단에 배치된 시프트 레지스터의 구성 소자들을 나타낸다. 각 단은, 직렬로 접속된 TFT(131∼133)를 구비한 클록드 인버터(10), 인버터(16), 직렬로 접속된 TFT(134, 135)를 구비한 클록드 인버터(17), 직렬로 접속된 TFT(136, 137), 인버터(138, 139), P형 TFT(140), 및 아날로그 스위치(141)로 구성된다. 시프트 레지스터는 상기한 회로들이 배치된 각 단을 종속접속하여 구성되고, 각 단에서는 CK와 CKB가 교대로 입력된다.
도 7(B)는 제1 구성(도 1(A))과 제3 구성(도 2(A))과 제5 구성(도 3(A))을 조합했을 때의 회로도이고, n번째 단에 배치된 시프트 레지스터의 구성 소자들을 나타낸다. 각 단은, 직렬로 접속된 TFT(151∼153)를 구비한 클록드 인버터(10), 인버터(16), 직렬로 접속된 TFT(154, 155)를 구비한 클록드 인버터(17), 직렬로 접속된 TFT(156, 157), 직렬로 접속된 TFT(158, 159), 인버터(160, 161), N형 TFT(162), 및 아날로그 스위치(163)로 구성된다. 시프트 레지스터는 상기한 회로들이 배치된 각 단을 종속접속하여 구성되고, 각 단에서는 CK와 CKB가 교대로 입력된다.
또한, 상기한 제1 구성 내지 제6 구성 중 일부 또는 모두를 조합하여 사용할 때에는, 회로 동작에 지장이 없는 한 불필요한 TFT는 삭제할 수도 있다. 실제로, 도 6(A) 및 도 7(B)의 구성에서는 도 3(A)에서의 TFT(22)를 삭제하고, 또한, 도 6(B) 및 도 7(A)의 구성에서는 도 3(C)에서의 TFT(25)를 삭제하고 있다. 마찬가지로, 동작에 지장이 없다면 필요에 따라 TFT를 추가로 배치할 수도 있다.
[실시형태 3]
본 실시형태에 대하여 도 10(A) 및 도 10(B)를 참조하여 설명한다.
도 10(A)는 상기한 도 6(B)에 나타낸 회로도의 평면 레이아웃도(상면도)를 나타내고, 도 10(B)는 실제로 제조한 패널을 광학 현미경으로 확대한 사진을 나타낸다.
도 10(A) 및 도 10(B)에 나타낸 번호 및 기호는 도 6(B)의 것에 대응하고 있으므로, 여기서는 설명을 생략한다. 또한, 도 10(A) 및 도 10(B)에서, P형 TFT(16a)와 N형 TFT(16b)는 인버터(16)를 구성하고, P형 TFT(123a)와 N형 TFT(123b)는 아날로그 스위치(123)를 구성한다.
TFT(94)의 W(게이트 폭)는 크게 설정되어 있다. TFT(94)와 직렬로 접속되고 TFT(94)와 동일한 사이즈를 가지는 다른 TFT의 배치가 필요한 경우에는, 레이아웃 면적이 커지는 문제가 있다. 그러나, 본 발명에서는, W를 크게 설정한 TFT로는 TFT(94) 하나만을 배치하면 되므로, 레이아웃 면적의 확대를 억제할 수 있다.
[실시형태 4]
상기 실시형태들과 다른 본 발명의 실시형태에 대하여 도 4(A)∼도 4(D) 및 도 5(A)∼도 5(D)를 참조하여 설명한다.
본 발명의 NAND에 대하여 도 4(A)∼도 4(D)를 참조하여 설명한다. 도 4(A)는 NAND의 회로도를 나타내고, 병렬로 접속된 P형 TFT(51, 52), N형 TFT(54), 및 직렬로 접속된 P형 TFT(55)와 N형 TFT(56)를 구비한 보상 회로(19)를 가진다. TFT(51)의 게이트에는 Vin1이 입력되고, TFT(52)의 게이트 및 TFT(55)의 소스에는 Vin2가 입력되고, TFT(55, 56)의 게이트에는 Vin1의 반전 신호인 VinB1이 입력된다.
상기 NAND의 동작을 도 4(B)의 타이밍 챠트에 따라 설명한다. 기간 T1에서, Vin1은 H 레벨, VinB1은 L 레벨, Vin2는 L 레벨이므로, TFT(51)는 오프, TFT(52)는 온, TFT(55)는 온, TFT(56)는 오프로 된다. 또한, TFT(55)를 통해 Vin2(L 레벨)가 TFT(54)에 입력되어, 이 TFT(54)는 오프로 된다. 그 결과, 출력 OUT은 VDD가 된다. 기간 T2에서, Vin1은 H 레벨, VinB1은 L 레벨, Vin2는 H 레벨이 되므로, TFT(51)는 오프, TFT(52)는 오프, TFT(55)는 온, TFT(56)는 오프로 된다. 또한, TFT(55)를 통해 VinB1(L 레벨)이 TFT(54)에 입력되어, 이 TFT(54)는 온으로 된다. 그 결과, 출력 OUT은 VSS가 된다.
기간 T3에서, Vin1은 L 레벨, VinB1은 H 레벨, Vin2는 H 레벨이 되므로, TFT(51)는 온, TFT(52)는 오프, TFT(55)는 오프, TFT(56)는 온으로 된다. 또한, TFT(56)를 통해 VSS가 TFT(54)에 입력되어, TFT(54)는 오프로 된다. 그 결과, 출력 OUT은 VDD가 된다. 기간 T4에서, Vin1은 L 레벨, VinB1은 H 레벨, Vin2는 L 레벨이 되므로, TFT(51)는 온, TFT(52)는 온, TFT(55)는 오프, TFT(56)는 온으로 된다. 또한, TFT(56)를 통해 VSS가 TFT(54)에 입력되어, TFT(54)는 오프로 된다. 그 결과, 출력 OUT은 VDD가 된다.
다음에, 상기 구성에서 TFT(55) 대신에 아날로그 스위치(57)를 배치한 경우를 도 4(C)에 나타냈다. 도 4(C)의 구성은 도 4(D)의 타이밍 챠트에 따라 동작한다. 또한, 도 4(C)의 구성과 그의 동작의 설명은 상기한 도 4(A)의 구성과 그의 동작의 설명에 준하므로, 여기서는 설명을 생략한다.
다음에, 본 발명의 NOR에 대하여 도 5(A)∼도 5(D)를 참조하여 설명한다. 도 5(A)는, 병렬로 접속된 N형 TFT(61, 62), P형 TFT(64), 및 직렬로 접속된 P형 TFT(65)와 N형 TFT(66)를 구비한 보상 회로(19)를 가지는 NOR의 회로도를 나타낸다. TFT(61)의 게이트에는 Vin1이 입력되고, TFT(62)의 게이트 및 TFT(66)의 소스에는 Vin2가 입력되고, TFT(65, 66)의 게이트에는 Vin1의 반전 신호인 VinB1이 입력된다.
NOR의 동작을 도 5(B)의 타이밍 챠트에 따라 설명한다. 기간 T1에서, Vin1은 L 레벨, VinB1은 H 레벨, Vin2는 H 레벨이므로, TFT(61)는 오프, TFT(62)는 온, TFT(65)는 오프, TFT(66)는 온으로 된다. 또한, TFT(66)를 통해 Vin2(H 레벨)가 TFT(64)에 입력되어, 이 TFT(64)는 오프로 된다. 그 결과, 출력 OUT은 VSS가 된다. 기간 T2에서, Vin1은 L 레벨, VinB1은 H 레벨, Vin2는 L 레벨이 되므로, TFT(61)는 오프, TFT(62)는 오프, TFT(65)는 오프, TFT(66)는 온으로 된다. 또한, TFT(66)를 통해 Vin2(L 레벨)가 TFT(64)에 입력되어, 이 TFT(64)는 온으로 된다. 그 결과, 출력 OUT은 VDD가 된다.
기간 T3에서, Vin1은 H 레벨, VinB1은 L 레벨, Vin2는 L 레벨이 되므로, TFT(61)는 온, TFT(62)는 오프, TFT(65)는 온, TFT(66)는 오프로 된다. 또한, TFT(65)를 통해 VDD가 TFT(64)에 입력되어, 이 TFT(64)는 오프로 된다. 그 결과, 출력 OUT은 VSS가 된다. 기간 T4에서, Vin1은 H 레벨, VinB1은 L 레벨, Vin2는 H 레벨이 되므로, TFT(61)는 온, TFT(62)는 온, TFT(65)는 온, TFT(65)는 온, TFT(66)는 오프로 된다. 또한, TFT(65)를 통해 VDD가 TFT(64)에 입력되어, 이 TFT(64)는 오프로 된다. 그 결과, 출력 OUT은 VSS가 된다.
다음에, 상기 구성에서 TFT(66) 대신에 아날로그 스위치(67)를 배치한 경우를 도 5(C)를 참조하여 설명한다. 도 5(C)의 구성은 도 5(D)의 타이밍 챠트에 따라 동작한다. 또한, 도 5(C)의 구성과 그의 동작의 설명은 상기한 도 5(A)의 구성과 그의 동작의 설명에 준하므로, 여기서는 설명을 생략한다.
상기 도 4(A) 또는 도 4(C)의 구성을 가지는 본 발명의 NAND와, 상기 도 5(A) 또는 도 5(C)의 구성을 가지는 본 발명의 NOR는 이하의 유리한 효과 (10)을 제공한다.
효과 (10)에 대하여 설명한다. 통상, NAND와 NOR 각각은, 직렬로 접속된 2개의 N형 TFT와, 직렬로 접속된 2개의 P형 TFT를 합하여 4개의 TFT로 구성된다. 그리고, 종래에는, 큰 온 전류를 확보하기 위해, 상기 직렬로 접속된 2개의 TFT의 게이트 폭(W)이 크게 설정되었다. 그 결과, 게이트를 부하로 하는 TFT의 게이트 폭도 크게 설정할 필요가 있어, 전체적으로 부하가 커져 고주파 동작에 장애가 되어 왔다. 그러나, 본 발명에서는, 더블 게이트 TFT(직렬로 접속된 2개의 TFT)를 싱글 게이트 TFT로 변경한다. 예를 들어, 도 4(A)의 구성에서는, 종래, 직렬로 접속된 2개의 N형 TFT의 배치가 필요했으나, 본 발명에서는 1개의 N형 TFT(13)만이 배치된다. 그 결과, 본 발명에서는, TFT의 게이트 폭을 크게 설정할 필요가 없고, 또한 TFT의 사이즈를 작게 할 수 있으므로 고집적화가 가능해진다. 또한, 게이트(게이트 용량)를 부하로 하는 소자의 부담을 경감하므로, 전체적으로도 부하가 작아지므로, 고주파 동작이 가능해진다.
본 실시형태에서는 도 4(A)∼도 4(D) 및 도 5(A)∼도 5(D)를 참조하여 NAND 및 NOR에 대하여 설명했으나, 다른 회로에도 본 발명을 적용할 수 있다. 그러나, 본 발명은 적어도 2개의 신호를 사용하는 회로에 적용하는 것이 바람직하다.
[실시형태 5]
본 실시형태를 도 8(A)∼도 8(C)를 참조하여 설명한다.
도 8(A)는 표시장치의 외관을 나타내고, 이 표시장치는, 기판(107) 위에 x×y개의 화소(101)가 매트릭스 형상으로 배치된 화소부(102)를 가진다. 화소부(102)의 주변에는, 신호선 구동회로(103), 제1 주사선 구동회로(104), 및 제2 주사선 구동회로(105)가 배치되어 있다. 신호선 구동회로(103), 제1 주사선 구동회로(104), 및 제2 주사선 구동회로(105)에는 FPC(106)를 통해 외부로부터 신호가 공급된다. 또한, 신호선 구동회로(103), 제1 주사선 구동회로(104), 및 제2 주사선 구동회로(105)는 화소부(102)가 형성된 기판(107)의 외부에 제공될 수도 있다. 또한, 도 8(A)에서는 1개의 신호선 구동회로와, 2개의 주사선 구동회로가 제공되어 있으나, 이들의 개수는 특별히 한정되지 않는다. 이들의 개수는 화소(101)의 구성에 따라 임의로 설정할 수 있다. 또한, 본 발명에서의 표시장치는, 화소부 및 구동회로를 기판과 커버재와의 사이에 봉입한 패널, 그 패널에 IC 등을 실장한 모듈, 디스플레이 등을 그의 범주에 포함한다.
도 8(B)는 신호선 구동회로(103)의 구성의 일 예를 나타내고, 이 신호선 구동회로(103)는 시프트 레지스터(111), 제1 래치 회로(112), 및 제2 래치 회로(113)를 가진다. 도 8(C)는 제1 주사선 구동회로(104)의 구성의 일 예를 나타내고, 이 제1 주사선 구동회로(104)는 시프트 레지스터(114)와 버퍼(115)를 가진다. 시프트 레지스터(111) 또는 시프트 레지스터(114)에는, 도 1(A)∼도 3(D), 도 6(A)∼도 7(D)에 나타낸 구성들 중 임의의 것을 자유롭게 적용할 수 있다. 또한, 제1 래치 회로(112), 제2 래치 회로(113), 또는 버퍼(115)에는, 도 4(A)∼도 5(D)에 나타낸 구성들 중 임의의 것 또는 본 발명을 적용한 다른 회로를 자유롭게 사용할 수 있다.
본 실시형태는 실시형태 1 내지 실시형태 4와 자유롭게 조합될 수 있다.
[실시형태 6]
본 발명이 적용되는 전자기기로서, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생장치(카 오디오, 오디오 콤포넌트 등), 노트북형 퍼스널 컴퓨터, 게임기기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자 책 등), 기록매체를 구비한 화상 재생장치(구체적으로는, 디지털 다목적 디스크(DVD)) 등의 기록매체를 재생하고 그의 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다.
도 9(A)는, 케이스(2001), 지지대(2002), 표시부(2003), 스피커부(2004), 비디오 입력단자(2005) 등을 포함하는 발광장치를 나타낸다. 본 발명은 표시부(2003)의 구동회로에 적용될 수 있다. 본 발명에 따라 도 9(A)에 도시한 발광장치가 완성된다. 발광장치는 자기발광형이고 백라이트를 필요로 하지 않으므로, 액정 표시장치보다 얇은 표시부를 가질 수 있다. 또한, 발광장치에는, 퍼스널 컴퓨터용, TV 방송 수신용, 광고표시용 등의 모든 정보표시용 표시장치가 포함된다.
도 9(B)는, 본체(2101), 표시부(2102), 수상부(2103), 조작 키(2104), 외부 접속 포트(2105), 셔터(2106) 등을 포함하는 디지털 스틸 카메라를 나타낸다. 본 발명은 표시부(2102)의 구동회로에 적용될 수 있다. 본 발명에 따라 도 9(B)에 도시한 디지털 스틸 카메라가 완성된다.
도 9(C)는, 본체(2201), 케이스(2202), 표시부(2203), 키보드(2204), 외부 접속 포트(2205), 포인팅 마우스(2206) 등을 포함하는 노트북형 퍼스널 컴퓨터를 나타낸다. 본 발명은 표시부(2203)의 구동회로에 적용될 수 있다. 본 발명에 따라 도 9(C)에 도시한 노트북형 퍼스널 컴퓨터가 완성된다.
도 9(D)는, 본체(2301), 표시부(2302), 스위치(2303), 조작 키(2304), 적외선 포트(2305) 등을 포함하는 모바일 컴퓨터를 나타낸다. 본 발명은 표시부(2302)의 구동회로에 적용될 수 있다. 본 발명에 따라 도 9(D)에 도시한 모바일 컴퓨터가 완성된다.
도 9(E)는 기록매체를 구비한 휴대형의 화상 재생장치(구체적으로는, DVD 플레이어)를 나타내고, 이 화상 재생장치는 본체(2401), 케이스(2402), 표시부 A(2403), 표시부 B(2404), 기록매체(DVD 등) 판독부(2405), 조작 키(2406), 스피커부(2407) 등을 포함한다. 표시부 A(2403)는 주로 화상 정보를 표시하고, 표시부 B(2404)는 주로 문자 정보를 표시한다. 본 발명은 표시부 A(2403) 및 표시부 B(2404)의 구동회로에 적용될 수 있다. 또한, 기록매체를 구비한 화상 재생장치에는, 가정용 게임기 등도 포함된다. 본 발명에 따라 도 9(E)에 도시한 화상 재생장치가 완성된다.
도 9(F)는, 본체(2501), 표시부(2502), 아암(arm)부(2503) 등을 포함하는 고글형 디스플레이(헤드 장착형 디스플레이)를 나타낸다. 본 발명은 표시부(2502)의 구동회로에 적용될 수 있다. 본 발명에 따라 도 9(F)에 도시한 고글형 디스플레이가 완성된다.
도 9(G)는, 본체(2601), 표시부(2602), 케이스(2603), 외부 접속 포트(2604), 리모콘 수신부(2605), 수상부(2606), 배터리(2607), 음성 입력부(2608), 조작 키(2609), 접안 렌즈(2610) 등을 포함하는 비디오 카메라를 나타낸다. 본 발명에 따라 형성된 발광소자를 구비한 화소부가 표시부(2602)에 적용될 수 있다. 또한, 본 발명에 따라 도 9(G)에 도시한 비디오 카메라가 완성된다.
도 9(H)는, 본체(2701), 케이스(2702), 표시부(2703), 음성 입력부(2704), 음성 출력부(2705), 조작 키(2706), 외부 접속 포트(2707), 안테나(2708) 등을 포함하는 휴대 전화기를 나타낸다. 본 발명은 표시부(2703)의 구동회로에 적용될 수 있다. 또한, 표시부(2703)에서 흑색 배경에 백색 문자를 표시함으로써, 휴대 전화기의 소비전력을 억제할 수 있다. 또한, 본 발명에 따라 도 9(H)에 도시한 휴대 전화기가 완성된다.
또한, 전자기기의 케이스의 소형화, 내부 회로에서의 구동회로의 점유 면적의 축소, 제조비용의 삭감, 소비전력의 삭감, 고주파 동작을 본 발명에 따라 실현한다. 본 발명은 상기한 전자기기 모두에 우수한 상승 효과를 제공할 수 있고, 특히 휴대형 단말기에는 더욱 우수한 상승 효과를 제공할 수 있다.
이상과 같이, 본 발명의 적용범위는 매우 넓고, 본 발명은 모든 분야의 전자기기에 사용하는 것이 가능하다. 또한, 본 실시형태의 전자기기에는 실시형태 1 내지 실시형태 5에 나타낸 모든 구성을 사용할 수도 있다.
[실시형태 7]
본 발명의 제7 구성에 대하여 도 12(A) 및 도 12(B)를 참조하여 설명한다. 도 12(A)는 n번째 단에 배치된 시프트 레지스터의 구성 소자들을 나타내는 회로도이다. 각 단은, 직렬로 접속된 TFT(11, 13)를 구비한 클록드 인버터(10), TFT(14a, 15a)를 구비한 보상 회로(19a), TFT(14b, 15b)를 구비한 보상 회로(19b), 직렬로 접속된 TFT(24, 181)를 구비한 유지용 클록드 인버터(17), TFT(182)와 아날로그 스위치(184)를 구비한 보상 회로, 및 TFT(183)와 아날로그 스위치(185)를 구비한 보상 회로로 구성된다. 시프트 레지스터는 상기한 회로들이 각각 배치된 단들을 종속접속하여 구성되고, 각 단에서는 CK와 CKB로부터의 신호가 교대로 입력된다. 도 3(A)의 구성과 도 12(A)의 구성과의 차이점은, TFT(14a)의 소스에 2단전 신호 대신에 CKB가 입력되는 점, 유지용 클록드 인버터(17)에 TFT(22, 23) 대신에 TFT(181)가 배치되는 점, TFT(181)의 게이트에 TFT(182)와 아날로그 스위치(184)를 구비한 보상 회로가 접속되는 점, 및 TFT(24)의 게이트에 TFT(183)와 아날로그 스위치(185)를 구비한 보상 회로가 접속되는 점이다.
다음에, 기간 T1∼T3에서의 동작을 도 12(B)의 타이밍 챠트에 의해 설명한다. 기간 T1에서는 클록드 인버터(10)로부터 VSS가 출력된다.
이어서, 기간 T2에서의 동작을 설명한다. 기간 T2에서는 TFT(181)의 게이트에 VDD가 입력되고, 이에 따라 클록드 인버터(17)가 오프로 된다. TFT(24)는 온 상태에 있다. 따라서, OUT으로서 VSS가 출력된다. 또한, 클록드 인버터(10)에서 TFT(11)는 온 또는 오프 상태에 있다. TFT(11)가 온 상태에 있더라도, TFT(24)의 전류 능력이 크기 때문에 기간 T2에서는 OUT으로서 VSS가 안정적으로 출력된다.
상기 구성에서는, 도 3(A) 및 도 3(C)에 나타낸 구성과 같이 2단전 신호를 사용할 필요가 없다. 따라서, 인출 배선의 수를 감소시킬 수 있다. 이 구성은 상기한 구성들 중 어느 것과도 조합될 수 있다.
제1 구성 또는 제2 구성을 가지는 본 발명에서는, 2단전 신호를 사용함으로써 TFT를 소망의 타이밍에서 온으로 할 수 있다.
제3 구성 또는 제4 구성을 가지는 본 발명에서는, 보상 회로가 가지는 TFT의 스레시홀드 전압이 소망의 값 이하일지라도, 보상 회로의 입력단자에 다수의 인버터를 접속함으로써, 상기 TFT가 온으로 되는 타이밍을 지연시켜, 누설 전류가 흐르는 타이밍을 지연시킬 수 있다. 또한, 보상 회로가 가지는 TFT의 스레시홀드 전압이 소망의 값 이상인 경우에는, 누설 전류의 발생을 억제할 수 있다.
제5 구성 또는 제6 구성을 가지는 본 발명에서는, 클록드 인버터가 가지는 TFT의 전류 능력을 크게 설정함으로써 정확하게 신호를 유지하고, 또한, 신호의 하강시 또는 상승시에 둔해짐 없이 안정적인 파형의 신호를 공급할 수 있다.
또한, 본 발명에서는, 더블 게이트 TFT(직렬로 접속된 2개의 TFT)를 싱글 게이트 TFT로 바꿀 수 있다. 그 결과, TFT의 게이트 폭을 크게 설정할 필요가 없고, 또한 TFT의 사이즈를 작게 할 수 있으므로, 고집적화가 가능해진다. 또한, 게이트(게이트 용량)를 부하로 하는 소자의 부담을 경감하여 전체적으로도 부하가 작아지므로, 고주파 동작이 가능해진다. 또한, 사용하는 TFT의 전류 능력을 높일 수 있다. 또한, 본 발명에 따른 구성은 TFT의 스레시홀드 전압의 편차에 의해 영향을 받지 않으므로, 약 3 V 진폭의 신호를 그대로 바로 사용하여도 저전압으로 정확하게 동작시킬 수 있다.

Claims (25)

  1. 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 및 제4 트랜지스터를 포함하고,
    상기 제3 트랜지스터와 상기 제4 트랜지스터의 게이트들은 서로 전기적으로 접속되고,
    상기 제3 트랜지스터와 상기 제4 트랜지스터의 드레인들은 각각 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제1 트랜지스터와 상기 제4 트랜지스터의 소스들은 각각 제1 전원에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스는 제2 전원에 전기적으로 접속되고,
    제1 신호는 상기 제3 트랜지스터의 소스에 입력되고,
    제2 신호는 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 게이트들에 입력되고,
    제3 신호는 상기 제2 트랜지스터의 게이트에 입력되고,
    제4 신호는 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 드레인들로부터 출력되고,
    상기 제1 신호의 진폭은 상기 제1 전원과 상기 제2 전원 간의 전위차보다 작은, 클록드 인버터.
  2. 제 1 항에 있어서,
    상기 제1 전원은 고전위 전원이고,
    상기 제2 전원은 저전위 전원이고,
    상기 제1 트랜지스터와 상기 제4 트랜지스터는 각각 P형 트랜지스터이고,
    상기 제2 트랜지스터와 상기 제3 트랜지스터는 각각 N형 트랜지스터인, 클록드 인버터.
  3. 제 1 항에 있어서,
    상기 제1 전원은 저전위 전원이고,
    상기 제2 전원은 고전위 전원이고,
    상기 제1 트랜지스터와 상기 제4 트랜지스터는 각각 N형 트랜지스터이고,
    상기 제2 트랜지스터와 상기 제3 트랜지스터는 각각 P형 트랜지스터인, 클록드 인버터.
  4. 제 1 항에 있어서,
    상기 제3 트랜지스터가 아날로그 스위치로 대체되어 있는, 클록드 인버터.
  5. 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 및 제5 트랜지스터를 포함하고,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 게이트들은 서로 전기적으로 접속되고,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 드레인들은 각각 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제1 트랜지스터와 상기 제5 트랜지스터의 소스들은 각각 제1 전원에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스는 제2 전원에 전기적으로 접속되고,
    제1 신호는 상기 제4 트랜지스터의 소스에 입력되고,
    제2 신호는 상기 제2 트랜지스터의 게이트에 입력되고,
    제3 신호는 상기 제3 트랜지스터의 게이트에 입력되고,
    제4 신호는 상기 제4 트랜지스터와 상기 제5 트랜지스터의 게이트들에 입력되고,
    제5 신호는 상기 제1 트랜지스터와 상기 제2 트랜지스터의 드레인들로부터 출력되고,
    상기 제1 신호의 진폭은 상기 제1 전원과 상기 제2 전원 간의 전위차보다 작은, 클록드 인버터.
  6. 제 5 항에 있어서,
    상기 제1 전원은 고전위 전원이고,
    상기 제2 전원은 저전위 전원이고,
    상기 제1 트랜지스터와 상기 제5 트랜지스터는 각각 P형 트랜지스터이고,
    상기 제2 트랜지스터 내지 상기 제4 트랜지스터는 각각 N형 트랜지스터인, 클록드 인버터.
  7. 제 5 항에 있어서,
    상기 제1 전원은 고전위 전원이고,
    상기 제2 전원은 저전위 전원이고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제5 트랜지스터는 각각 P형 트랜지스터이고,
    상기 제3 트랜지스터와 상기 제4 트랜지스터는 각각 N형 트랜지스터인, 클록드 인버터.
  8. 제 5 항에 있어서,
    상기 제1 전원은 저전위 전원이고,
    상기 제2 전원은 고전위 전원이고,
    상기 제1 트랜지스터와 상기 제5 트랜지스터는 각각 N형 트랜지스터이고,
    상기 제2 트랜지스터 내지 상기 제4 트랜지스터는 각각 P형 트랜지스터인, 클록드 인버터.
  9. 제 5 항에 있어서,
    상기 제1 전원은 저전위 전원이고,
    상기 제2 전원은 고전위 전원이고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제5 트랜지스터는 각각 N형 트랜지스터이고,
    상기 제3 트랜지스터와 상기 제4 트랜지스터는 각각 P형 트랜지스터인, 클록드 인버터.
  10. 제 5 항에 있어서,
    상기 제4 트랜지스터가 아날로그 스위치로 대체되어 있는, 클록드 인버터.
  11. 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 및 제5 트랜지스터를 포함하고,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 게이트들은 서로 전기적으로 접속되고,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 드레인들은 각각 상기 제3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터의 소스들은 각각 고전위 전원에 전기적으로 접속되고,
    상기 제3 트랜지스터와 상기 제5 트랜지스터의 소스들은 각각 저전위 전원에 전기적으로 접속되고,
    제1 신호는 상기 제1 트랜지스터의 게이트에 입력되고,
    제2 신호는 상기 제2 트랜지스터의 게이트 및 상기 제4 트랜지스터의 소스에 입력되고,
    제3 신호는 상기 제4 트랜지스터의 게이트에 입력되고 상기 제5 트랜지스터의 게이트에 입력되고,
    제4 신호는 상기 제1 트랜지스터의 드레인으로부터 출력되고,
    상기 제1 신호, 상기 제2 신호, 및 상기 제3 신호 각각의 진폭은 상기 고전위 전원과 상기 저전위 전원 간의 전위차보다 작은, NAND.
  12. 제 11 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제4 트랜지스터는 각각 P형 트랜지스터이고, 상기 제3 트랜지스터와 상기 제5 트랜지스터는 각각 N형 트랜지스터인, NAND.
  13. 제 11 항에 있어서,
    상기 제4 트랜지스터가 아날로그 스위치로 대체되어 있는, NAND.
  14. 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 및 제5 트랜지스터를 포함하고,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 게이트들은 서로 전기적으로 접속되고,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 드레인들은 각각 상기 제3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터의 소스들은 각각 저전위 전원에 전기적으로 접속되고,
    상기 제3 트랜지스터와 상기 제5 트랜지스터의 소스들은 각각 고전위 전원에 전기적으로 접속되고,
    제1 신호는 상기 제1 트랜지스터의 게이트에 입력되고,
    제2 신호는 상기 제2 트랜지스터의 게이트 및 상기 제4 트랜지스터의 소스에 입력되고,
    제3 신호는 상기 제4 트랜지스터의 게이트에 입력되고 상기 제5 트랜지스터의 게이트에 입력되고,
    제4 신호는 상기 제1 트랜지스터의 드레인으로부터 출력되고,
    상기 제1 신호, 상기 제2 신호, 및 상기 제3 신호 각각의 진폭은 상기 고전위 전원과 상기 저전위 전원 간의 전위차보다 작은, NOR.
  15. 제 14 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제4 트랜지스터는 각각 N형 트랜지스터이고, 상기 제3 트랜지스터와 상기 제5 트랜지스터는 각각 P형 트랜지스터인, NOR.
  16. 제 14 항에 있어서,
    상기 제4 트랜지스터가 아날로그 스위치로 대체되어 있는, NOR.
  17. 제 1 항 내지 제 10 항 중 어느 한 항에 따른 클록드 인버터를 포함하는 시프트 레지스터.
  18. 삭제
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  21. 삭제
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  25. 삭제
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