JPH01261923A - 出力回路 - Google Patents
出力回路Info
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- JPH01261923A JPH01261923A JP63090988A JP9098888A JPH01261923A JP H01261923 A JPH01261923 A JP H01261923A JP 63090988 A JP63090988 A JP 63090988A JP 9098888 A JP9098888 A JP 9098888A JP H01261923 A JPH01261923 A JP H01261923A
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- JP
- Japan
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- inverter
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- 230000000295 complement effect Effects 0.000 claims description 37
- 230000005855 radiation Effects 0.000 abstract description 3
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000005670 electromagnetic radiation Effects 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補型Ｍ、０３ＦＥＴから成るところの高駆
動能力を持つ出力回路に関する。
動能力を持つ出力回路に関する。
本発明は、相補型ＭＯＳ Ｆ ＥＴから成る出力回路に
おいて、最終段のＰ型およびＮ型ＭＯＳＦＥＴのゲート
を駆動する信号を制御することにより、出力に発生する
信号のオーバシュート又は、アンダーシュートを小さく
して、かつ出力信号の副射ノイズが小さい出力回路を供
給するものである。
おいて、最終段のＰ型およびＮ型ＭＯＳＦＥＴのゲート
を駆動する信号を制御することにより、出力に発生する
信号のオーバシュート又は、アンダーシュートを小さく
して、かつ出力信号の副射ノイズが小さい出力回路を供
給するものである。
従来の出力回路は第４図に示される様に、曲の最終段の
相補型ＭＯＳインバータと、最終段インバータのゲート
を駆動する為の（６）の相補型ＭＯＳインバータから構
成されている。（６）の最終段のインバータ出力は、１
３の出力端子を通って、高負荷を持つところの外部回路
に接続されている。一般に高駆動能力を要求する出力回
路においては、（財）のインバータの（財）のＰ型Ｍ、
０３ＦＥＴと＠鴎のＮ型ＭＯＳ Ｆ ＥＴの駆動能力は
比較的、大きくなっている。又、＠Ｑと＠ηのＭＯＳ
Ｆ ＥＴの駆動能力は、（財）と（ハ）に比較して小さ
くなっている。
相補型ＭＯＳインバータと、最終段インバータのゲート
を駆動する為の（６）の相補型ＭＯＳインバータから構
成されている。（６）の最終段のインバータ出力は、１
３の出力端子を通って、高負荷を持つところの外部回路
に接続されている。一般に高駆動能力を要求する出力回
路においては、（財）のインバータの（財）のＰ型Ｍ、
０３ＦＥＴと＠鴎のＮ型ＭＯＳ Ｆ ＥＴの駆動能力は
比較的、大きくなっている。又、＠Ｑと＠ηのＭＯＳ
Ｆ ＥＴの駆動能力は、（財）と（ハ）に比較して小さ
くなっている。
しかし、出力回路の高駆動能力を高めると、第５図に示
す様に、出力信号の波形変化（トランジェント・エツジ
）が鋭くなり、大きなオーバシュートａＩ）、アンダー
シュート（至）を発生すると同時に、出力信号から発生
する電磁波輻射ノイズが大きくなる問題がある。このオ
ーバシュート、アンダーシュートは、次へ接続される回
路を破壊する問題が有り、電磁波輻射ノイズは、テレビ
等の電波障害を引き起こす問題となる。又、逆にオーバ
シュート、アンダーシュートを小さくし、電磁波輻射ノ
イズを小さくする為には、出力信号のトランジェント・
エツジをなだからにすれば良いが、この□ 為には、従
来の技術では、第４図の最終段出力インバータ前段の（
６）のインバータの駆動能力を低くし、φ４のゲート信
号の変化を通常の第５図（至）から、（財）の様になだ
らかにする事が必要である。しかしこの様にすると、（
財）の最終段インバータのＰ型ＭＯＳ Ｆ ＥＴと、Ｎ
型ＭＯ３’ＦＥＴの同時にオンする。時間が長くなり、
貫通電流が大きくなる問題がある。そこで、本発明は、
この様な問題を解決するもので、その目的とするところ
は、高駆動能力の出力を保ちながら、出力波形に大きな
オーバシュート、アンダーシュートを生ぜず、しかも電
磁波輻射ノイズが小さく、かつ、貫通電流の小さい出力
回路を提供するものである。
す様に、出力信号の波形変化（トランジェント・エツジ
）が鋭くなり、大きなオーバシュートａＩ）、アンダー
シュート（至）を発生すると同時に、出力信号から発生
する電磁波輻射ノイズが大きくなる問題がある。このオ
ーバシュート、アンダーシュートは、次へ接続される回
路を破壊する問題が有り、電磁波輻射ノイズは、テレビ
等の電波障害を引き起こす問題となる。又、逆にオーバ
シュート、アンダーシュートを小さくし、電磁波輻射ノ
イズを小さくする為には、出力信号のトランジェント・
エツジをなだからにすれば良いが、この□ 為には、従
来の技術では、第４図の最終段出力インバータ前段の（
６）のインバータの駆動能力を低くし、φ４のゲート信
号の変化を通常の第５図（至）から、（財）の様になだ
らかにする事が必要である。しかしこの様にすると、（
財）の最終段インバータのＰ型ＭＯＳ Ｆ ＥＴと、Ｎ
型ＭＯ３’ＦＥＴの同時にオンする。時間が長くなり、
貫通電流が大きくなる問題がある。そこで、本発明は、
この様な問題を解決するもので、その目的とするところ
は、高駆動能力の出力を保ちながら、出力波形に大きな
オーバシュート、アンダーシュートを生ぜず、しかも電
磁波輻射ノイズが小さく、かつ、貫通電流の小さい出力
回路を提供するものである。
本発明の出力回路は、
（１）Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳ Ｆ ＥＴが組合
わさって構成される第１の相補型ＭＯＳインバータにお
いて、前記インバータのＰ型ＭＯＳＦＥＴのゲートを駆
動する信号と、前記インバータのＮ型ＭＯＳ Ｆ ＥＴ
のゲートを駆動する信号を制御する制御回路を有する事
を特徴とする。
わさって構成される第１の相補型ＭＯＳインバータにお
いて、前記インバータのＰ型ＭＯＳＦＥＴのゲートを駆
動する信号と、前記インバータのＮ型ＭＯＳ Ｆ ＥＴ
のゲートを駆動する信号を制御する制御回路を有する事
を特徴とする。
（２）前記制御回路は、前記第１の相補型ＭＯＳインバ
ータのＰ型Ｍ ＯＳ ’Ｆ’Ｅ’Ｔのゲートを駆動する
信号を、第２の相補型ＭＯＳインバータで発生させ、前
記第２の相補型ＭＯＳインバータのＰ型ＭＯＳＦＥＴの
駆動能力は、前記第２の相補型ＭＯＳインバータのＮ型
ＭＯＳ Ｆ ＥＴの駆動能力より大きく、かつ、前記第
１の相補型ＭＯＳインバータのＮ型ＭＯＳ Ｆ ＥＴの
ゲートを駆動する信号を、第３の相補型Ｍ’ＯＳインバ
ータで発生させ、前記第３の相補型ＭＯＳインバータの
Ｎ型ＭＯＳＦＥＴの駆動能力は、前記第３の相補型ＭＯ
ＳインバータのＰ型ＭＯＳＦＥＴの駆動能力より大きい
事を特徴とする。
ータのＰ型Ｍ ＯＳ ’Ｆ’Ｅ’Ｔのゲートを駆動する
信号を、第２の相補型ＭＯＳインバータで発生させ、前
記第２の相補型ＭＯＳインバータのＰ型ＭＯＳＦＥＴの
駆動能力は、前記第２の相補型ＭＯＳインバータのＮ型
ＭＯＳ Ｆ ＥＴの駆動能力より大きく、かつ、前記第
１の相補型ＭＯＳインバータのＮ型ＭＯＳ Ｆ ＥＴの
ゲートを駆動する信号を、第３の相補型Ｍ’ＯＳインバ
ータで発生させ、前記第３の相補型ＭＯＳインバータの
Ｎ型ＭＯＳＦＥＴの駆動能力は、前記第３の相補型ＭＯ
ＳインバータのＰ型ＭＯＳＦＥＴの駆動能力より大きい
事を特徴とする。
本発明の上述の構成によれば、高駆動能力を持つ最終段
インバータの各々のＭＯ’５ＦＥＴゲート信号波形を制
御する事により、一方のＭＯＳＦＥＴをオンさせるゲー
ト信号の変化についてはなだからにし、他一方のオフさ
せるゲート信号変化については鋭くする事により、最終
段出力インバータのオフするＭＯＳ Ｆ ＥＴの動作が
速い為、貫通電流が小さくて、しかもトランジェント・
エツジのゆるやかな出力が得られる。
インバータの各々のＭＯ’５ＦＥＴゲート信号波形を制
御する事により、一方のＭＯＳＦＥＴをオンさせるゲー
ト信号の変化についてはなだからにし、他一方のオフさ
せるゲート信号変化については鋭くする事により、最終
段出力インバータのオフするＭＯＳ Ｆ ＥＴの動作が
速い為、貫通電流が小さくて、しかもトランジェント・
エツジのゆるやかな出力が得られる。
以下に本発明の実施例を図面にもとづいて説明する。第
１図は、本発明における出力回路の構成図である。又、
第２図は、第１図の構成にもとづく各部分の信号波形と
タイミングを示す。
１図は、本発明における出力回路の構成図である。又、
第２図は、第１図の構成にもとづく各部分の信号波形と
タイミングを示す。
第１図の（１）は、Ｐ型ＭＯＳＦＥＴであり、（２）は
Ｎ型ＭＯ８ＦＥＴで、相補型に接続され最終段出力イン
バータを構成している。（３）は、最終段出力インバー
タの各々のＭＯＳＦＥＴのゲートを駆動する為の制御回
路である。制御回路の動作ならび出力回路の全体的な動
作を第１図、第２図にもとづいて説明する。初期状態に
おいて、制御回路のデータ信号φ１が°“Ｌ”の場合、
最終段出力インバータのＰ型ＭＯＳ Ｆ ＥＴのゲート
を駆動する駆動信号φ２は“Ｈ”で、最終段出力インバ
ータのＮ型ＭＯＳＦＥＴのゲートを駆動する駆動信号φ
３も“Ｈ”である。この為、最終段出力イバータのＰ型
ＭＯＳＦＥＴは、“オフ゛°であり、Ｎ型ＭＯＳＦＥＴ
は、゛オン′”しており最終段出力インバータの出力信
号φ５は“Ｌ”°である。この状態から、データ信号φ
１が、“Ｌ−＋Ｈ”に変化すると、制御回路により駆動
信号φ２は、ゆるやかに“Ｈ→Ｌ゛へと変化し、駆動信
号φ３は、鋭くＨ→Ｌ゛へと変化する。これにより、最
終段出力インバータのＰ型ＭＯＳＦＥＴは、ゆるやかに
“オン”する為、φ５の出力波形は、ゆるやかに“Ｌ−
＋Ｈ′へ立ち上がるが、最終段出力インバータのＮ型Ｍ
ＯＳＦＥＴは、急峻に“オン′゛する為、Ｐ型ＭＯＳＦ
ＥＴと、Ｎ型ＭＯＳ Ｆ ＥＴが同時にオンする時間は
短かく、貫通電流は小さい。次に、データ信号φ１が、
“”Ｈ−）Ｌ”に変化する場合は、駆動信号φ２は、“
Ｌ→Ｈ”へ急峻に変化し、駆動信号φ３は、Ｌ−＋Ｈ”
へゆるやかに変化する。この為、最終段出力インバータ
のＮ型ＭＯＳＦＥＴは、ゆるやかにパオン″シ、それに
ともない出力信号φ５は、“Ｈ→Ｌ”へゆるやかに変化
する。
Ｎ型ＭＯ８ＦＥＴで、相補型に接続され最終段出力イン
バータを構成している。（３）は、最終段出力インバー
タの各々のＭＯＳＦＥＴのゲートを駆動する為の制御回
路である。制御回路の動作ならび出力回路の全体的な動
作を第１図、第２図にもとづいて説明する。初期状態に
おいて、制御回路のデータ信号φ１が°“Ｌ”の場合、
最終段出力インバータのＰ型ＭＯＳ Ｆ ＥＴのゲート
を駆動する駆動信号φ２は“Ｈ”で、最終段出力インバ
ータのＮ型ＭＯＳＦＥＴのゲートを駆動する駆動信号φ
３も“Ｈ”である。この為、最終段出力イバータのＰ型
ＭＯＳＦＥＴは、“オフ゛°であり、Ｎ型ＭＯＳＦＥＴ
は、゛オン′”しており最終段出力インバータの出力信
号φ５は“Ｌ”°である。この状態から、データ信号φ
１が、“Ｌ−＋Ｈ”に変化すると、制御回路により駆動
信号φ２は、ゆるやかに“Ｈ→Ｌ゛へと変化し、駆動信
号φ３は、鋭くＨ→Ｌ゛へと変化する。これにより、最
終段出力インバータのＰ型ＭＯＳＦＥＴは、ゆるやかに
“オン”する為、φ５の出力波形は、ゆるやかに“Ｌ−
＋Ｈ′へ立ち上がるが、最終段出力インバータのＮ型Ｍ
ＯＳＦＥＴは、急峻に“オン′゛する為、Ｐ型ＭＯＳＦ
ＥＴと、Ｎ型ＭＯＳ Ｆ ＥＴが同時にオンする時間は
短かく、貫通電流は小さい。次に、データ信号φ１が、
“”Ｈ−）Ｌ”に変化する場合は、駆動信号φ２は、“
Ｌ→Ｈ”へ急峻に変化し、駆動信号φ３は、Ｌ−＋Ｈ”
へゆるやかに変化する。この為、最終段出力インバータ
のＮ型ＭＯＳＦＥＴは、ゆるやかにパオン″シ、それに
ともない出力信号φ５は、“Ｈ→Ｌ”へゆるやかに変化
する。
しかし、Ｐ型ＭＯＳ Ｆ ＥＴは急峻にオフするので、
Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳ Ｆ ＥＴが同時にオン
する時間は短かく、貫通電流が小さい。第３図は本発明
において、制御回路部分に、駆動能力の差となるＰ型Ｍ
ＯＳ Ｆ ＥＴと、Ｎ型ＭＯＳＦＥＴを相補型に組合わ
せて、構成するところの出力回路の実施例である。第３
図の００は、高駆動出力を持つところのＰ型ＭＯＳＦＥ
Ｔであり、（２）は、高駆動出力を持つところのＮ型Ｍ
Ｏ３Ｆ、ＥＴである。
Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳ Ｆ ＥＴが同時にオン
する時間は短かく、貫通電流が小さい。第３図は本発明
において、制御回路部分に、駆動能力の差となるＰ型Ｍ
ＯＳ Ｆ ＥＴと、Ｎ型ＭＯＳＦＥＴを相補型に組合わ
せて、構成するところの出力回路の実施例である。第３
図の００は、高駆動出力を持つところのＰ型ＭＯＳＦＥ
Ｔであり、（２）は、高駆動出力を持つところのＮ型Ｍ
Ｏ３Ｆ、ＥＴである。
０υと（至）は、相補型に接続されて、第１の相補型Ｍ
ＯＳインバータを構成している。制御回路部分０罎は、
（至）のＰ型ＭＯＳ Ｆ ＥＴと、０！１９のＮ型ＭＯ
ＳＦＥＴが相補型に接続され、第２の相補型ＭＯＳイン
バータを構成し、その出力は、第１の相補型ＭＯＳイン
バータのＰ型ＭＯＳＦＥＴのゲートと接続している。こ
こで（ロ）のＰ型ＭＯＳ Ｆ ＥＴの駆動能力は、０！
９のＮ型Ｍ ＯＳ Ｆ 、Ｅ Ｔの駆動能力の数倍大き
い能力をそなえている。さらに制御回路部分０３ニおイ
テ、ｏｅのｐ型ＭＯＳ Ｆ ＥＴと、Ｃ１？） ノＮ
型ＭＯ８ＦＥＴが相補型に接続され、第３の相補型ＭＯ
Ｓインバータを構成し、その出力が、第１の相補型ＭＯ
ＳインバータのＮ型ＭＯＳＦＥＴのゲートと接続してい
る。ここで、０ηのＮ型ＭＯＳＦＥＴの駆動能力は、０
＊ノｐ型ＭＯＳＦＥＴの駆動能力の数倍の大きい能力を
そなえている。−船釣に、ＭＯＳＦＥＴの駆動能力は、
利得定数β（−μ臀。つＷ ／ ｔ ｏＸ Ｌ ）で表
現される。ここで、駆動能力、が大きいと言う事は、β
が大きいと言う事であり、βが大きいと電流がより多く
゛流せる為、同一の負荷容量に対して、より速く充電又
は、放電が出来る為、信号の立ち上り又は、立ち下りが
速くなる。第３図において第１の相補型ＭＯＳインバー
タのＰ型ＭＯ８ＦＥＴＯυのβをβｐｔ：＋１．、Ｎ型
ＭＯＳ Ｆ ＥＴ（至）のβを、βＮ １１２＋ 、又
、第２の相補型ＭＯＳインバータのＰ型ＭＯＳＦＥＴ（
ロ）のβをβＦ （３４）、Ｎ型Ｍｏ５ＦＥＴｏｓのβ
をβＮ（３５１、又、第３の相補型ＭＯＳインバータの
Ｐ型ＭＯＳＦＥＴＯＳ（ＤＢを８Ｆ（３６）、Ｎ型ＭＯ
ＳＦＥＴＣ１７）（７）βをβＮ （３？） とすれば
、それぞれのβの大小関係は、次の通りである。
ＯＳインバータを構成している。制御回路部分０罎は、
（至）のＰ型ＭＯＳ Ｆ ＥＴと、０！１９のＮ型ＭＯ
ＳＦＥＴが相補型に接続され、第２の相補型ＭＯＳイン
バータを構成し、その出力は、第１の相補型ＭＯＳイン
バータのＰ型ＭＯＳＦＥＴのゲートと接続している。こ
こで（ロ）のＰ型ＭＯＳ Ｆ ＥＴの駆動能力は、０！
９のＮ型Ｍ ＯＳ Ｆ 、Ｅ Ｔの駆動能力の数倍大き
い能力をそなえている。さらに制御回路部分０３ニおイ
テ、ｏｅのｐ型ＭＯＳ Ｆ ＥＴと、Ｃ１？） ノＮ
型ＭＯ８ＦＥＴが相補型に接続され、第３の相補型ＭＯ
Ｓインバータを構成し、その出力が、第１の相補型ＭＯ
ＳインバータのＮ型ＭＯＳＦＥＴのゲートと接続してい
る。ここで、０ηのＮ型ＭＯＳＦＥＴの駆動能力は、０
＊ノｐ型ＭＯＳＦＥＴの駆動能力の数倍の大きい能力を
そなえている。−船釣に、ＭＯＳＦＥＴの駆動能力は、
利得定数β（−μ臀。つＷ ／ ｔ ｏＸ Ｌ ）で表
現される。ここで、駆動能力、が大きいと言う事は、β
が大きいと言う事であり、βが大きいと電流がより多く
゛流せる為、同一の負荷容量に対して、より速く充電又
は、放電が出来る為、信号の立ち上り又は、立ち下りが
速くなる。第３図において第１の相補型ＭＯＳインバー
タのＰ型ＭＯ８ＦＥＴＯυのβをβｐｔ：＋１．、Ｎ型
ＭＯＳ Ｆ ＥＴ（至）のβを、βＮ １１２＋ 、又
、第２の相補型ＭＯＳインバータのＰ型ＭＯＳＦＥＴ（
ロ）のβをβＦ （３４）、Ｎ型Ｍｏ５ＦＥＴｏｓのβ
をβＮ（３５１、又、第３の相補型ＭＯＳインバータの
Ｐ型ＭＯＳＦＥＴＯＳ（ＤＢを８Ｆ（３６）、Ｎ型ＭＯ
ＳＦＥＴＣ１７）（７）βをβＮ （３？） とすれば
、それぞれのβの大小関係は、次の通りである。
βＦ＋３１１ ”ｒβ□３□） ＝ （５ｘｌＯ）倍
のβＦ（３４）・・・・・・（１） βＰ ｔｓｏ＞ ＞βＮ ＋３５１
・・・・・・（２）βＰ（ｆｆ６） ＜＜βＮ（３７
１・・・・・・（３）βＰ （１４＋ ζβ□３．）
・・・・・・（４）βＰ（３５，
Ｌ−、βＮ（＋６） ・・・・・・（
５）上式（１）〜（５）の関係で、制御回路０３のＭＯ
ＳＦＥＴの駆動能力を設定すれば、第２図の樺な信号波
形が得られ、貫通電流の小さい出力回路が得られる。
のβＦ（３４）・・・・・・（１） βＰ ｔｓｏ＞ ＞βＮ ＋３５１
・・・・・・（２）βＰ（ｆｆ６） ＜＜βＮ（３７
１・・・・・・（３）βＰ （１４＋ ζβ□３．）
・・・・・・（４）βＰ（３５，
Ｌ−、βＮ（＋６） ・・・・・・（
５）上式（１）〜（５）の関係で、制御回路０３のＭＯ
ＳＦＥＴの駆動能力を設定すれば、第２図の樺な信号波
形が得られ、貫通電流の小さい出力回路が得られる。
以上述べた様に、本発明による制御回路を有する出力回
路は、高駆動出力ドライブ能力を持つにもかかわらず、
出力信号がオーバシュート又、アンダシュートを発生せ
ず、出力信号の立ち上り、立ち下りがなだらかな為、電
磁波輻射ノイズを発生せず、しかも貫通電流が少ない為
、消費電流が小さく、電源ノイズの発生しにくい安定し
た出力回が得られる。
路は、高駆動出力ドライブ能力を持つにもかかわらず、
出力信号がオーバシュート又、アンダシュートを発生せ
ず、出力信号の立ち上り、立ち下りがなだらかな為、電
磁波輻射ノイズを発生せず、しかも貫通電流が少ない為
、消費電流が小さく、電源ノイズの発生しにくい安定し
た出力回が得られる。
第１図は、本発明による出力回路の構成図。
（１）・・・Ｐ型ＭＯＳ Ｆ ＥＴ部
（２）・・・Ｎ型ＭＯＳＦＥＴ部
（３）・・・信号制御回路部
第２図は、本発明による出力回路の動作を表わす信号波
形とタイミング図。 φ１・・・・・・出力回路へ入るデータ信号。 φ２・・・・・・最終段出力インバータのＰ型ＭＣ）Ｓ
ＦＥＴのゲート駆動信号 φ３・・・・・・最終段出力インバータのＮ型Ｍ’０３
ＦＥＴのゲート駆動信号 φ、・・・・・・出力回路から出力される信号第３図は
、本発明における具体的実施例による出力回路の構成図
。 ０３・・・・・・制御回路部 （ロ）・・・・・・駆動能力の大きいＰ型ＭＯＳＦＥＴ
Ｏす・・・・・・駆動能力の小さいＮ型ＭＯ５ＦＥＴ０
ｅ・・・・・・駆動能力の小さいＰ型ＭＯＳＦＥＴＯη
・・・・・・駆動能力の大きいＮ型ＭＯｓ Ｆ ＥＴ第
４図は、従来の出力回路の構成図。 第５図は、従来の出力回路による出力波形とタイミング
図。 以上 出願人 セイコーエプソン株式会社 代理人弁理士 上樋 雅誉 他１名 ｏｐ 姑 ３ 日
形とタイミング図。 φ１・・・・・・出力回路へ入るデータ信号。 φ２・・・・・・最終段出力インバータのＰ型ＭＣ）Ｓ
ＦＥＴのゲート駆動信号 φ３・・・・・・最終段出力インバータのＮ型Ｍ’０３
ＦＥＴのゲート駆動信号 φ、・・・・・・出力回路から出力される信号第３図は
、本発明における具体的実施例による出力回路の構成図
。 ０３・・・・・・制御回路部 （ロ）・・・・・・駆動能力の大きいＰ型ＭＯＳＦＥＴ
Ｏす・・・・・・駆動能力の小さいＮ型ＭＯ５ＦＥＴ０
ｅ・・・・・・駆動能力の小さいＰ型ＭＯＳＦＥＴＯη
・・・・・・駆動能力の大きいＮ型ＭＯｓ Ｆ ＥＴ第
４図は、従来の出力回路の構成図。 第５図は、従来の出力回路による出力波形とタイミング
図。 以上 出願人 セイコーエプソン株式会社 代理人弁理士 上樋 雅誉 他１名 ｏｐ 姑 ３ 日
Claims (2)
- （１）Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴが組合わさ
って構成される第１の相補型ＭＯＳインバータにおいて
、前記インバータのＰ型ＭＯＳＦＥＴのゲートを駆動す
る信号と、前記インバータのＮ型ＭＯＳＦＥＴのゲート
を駆動する信号を制御する制御回路を有する事を特徴と
する出力回路。 - （２）請求項１記載の制御回路は、前記第１の相補型Ｍ
ＯＳインバータのＰ型ＭＯＳＦＥＴのゲートを駆動する
信号を、第２の相補型ＭＯＳインバータで発生させ、前
記第２の相補型ＭＯＳインバータのＰ型ＭＯＳＦＥＴの
駆動能力は、前記第２の相補型ＭＯＳインバータのＮ型
ＭＯＳＦＥＴの駆動能力より大きく、かつ、前記第１の
相補型ＭＯＳインバータのＮ型ＭＯＳＦＥＴのゲートを
駆動する信号を、第３の相補型ＭＯＳインバータで発生
させ、前記第３の相補型ＭＯＳインバータのＮ型ＭＯＳ
ＦＥＴの駆動能力は、前記第３の相補型ＭＯＳインバー
タのＰ型ＭＯＳＦＥＴの駆動能力より大きい事を特徴と
する出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090988A JPH01261923A (ja) | 1988-04-13 | 1988-04-13 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090988A JPH01261923A (ja) | 1988-04-13 | 1988-04-13 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01261923A true JPH01261923A (ja) | 1989-10-18 |
Family
ID=14013893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63090988A Pending JPH01261923A (ja) | 1988-04-13 | 1988-04-13 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01261923A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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