JPH07131355A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
- Publication number
- JPH07131355A JPH07131355A JP27333693A JP27333693A JPH07131355A JP H07131355 A JPH07131355 A JP H07131355A JP 27333693 A JP27333693 A JP 27333693A JP 27333693 A JP27333693 A JP 27333693A JP H07131355 A JPH07131355 A JP H07131355A
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- Japan
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Abstract
(57)【要約】
【目的】輻射ノイズを低減したパルス幅変調回路を得
る。 【構成】一端が電圧ＶＲに他端が接地にそれぞれ接続さ
れ直列接続された複数の抵抗のタップ対応の多段階の電
圧信号を生成する抵抗ラダー回路６と、オーバフロー信
号Ｆと一致信号Ｃとの各々の供給に応答して計数値Ｑが
それぞれアップ・ダウンするアップダウン型のカウンタ
５と、計数値Ｑの供給に応答して抵抗ラダー回路６のタ
ップを切替えるタップセレクタ回路７とを備える。
る。 【構成】一端が電圧ＶＲに他端が接地にそれぞれ接続さ
れ直列接続された複数の抵抗のタップ対応の多段階の電
圧信号を生成する抵抗ラダー回路６と、オーバフロー信
号Ｆと一致信号Ｃとの各々の供給に応答して計数値Ｑが
それぞれアップ・ダウンするアップダウン型のカウンタ
５と、計数値Ｑの供給に応答して抵抗ラダー回路６のタ
ップを切替えるタップセレクタ回路７とを備える。
Description
【０００１】
【産業上の利用分野】本発明はパルス幅変調回路に関
し、特にディジタル信号（Ｄ）からアナログ電圧（Ａ）
に変換する簡易なＤ／Ａ変換回路等に用いるパルス幅変
調回路に関する。
し、特にディジタル信号（Ｄ）からアナログ電圧（Ａ）
に変換する簡易なＤ／Ａ変換回路等に用いるパルス幅変
調回路に関する。
【０００２】
【従来の技術】ディジタル信号（Ｄ）からアナログ電圧
（Ａ）に変換するために、この種のパルス幅変調（ＰＷ
Ｍ）回路は最もポピュラーな方法である。
（Ａ）に変換するために、この種のパルス幅変調（ＰＷ
Ｍ）回路は最もポピュラーな方法である。
【０００３】従来のパルス幅変調回路をブロックで示す
図５を参照すると、この従来のパルス幅変調回路は、ク
ロックＣＫを計数し計数値Ｎおよび一定の最大計数値Ｍ
でオーバフロー信号Ｆを供給するカウンタ１と、ディジ
タル数Ｄを設定値Ｄとして格納するモジュロレジスタ２
と、計数値Ｎと設定値Ｄとの一致を検出し一致信号Ｃを
出力するコンパレータ３と、オーバフロー信号Ｆでセッ
トされ一致信号ＣでリセットされるＲＳフリップフロッ
プ４とを備える。
図５を参照すると、この従来のパルス幅変調回路は、ク
ロックＣＫを計数し計数値Ｎおよび一定の最大計数値Ｍ
でオーバフロー信号Ｆを供給するカウンタ１と、ディジ
タル数Ｄを設定値Ｄとして格納するモジュロレジスタ２
と、計数値Ｎと設定値Ｄとの一致を検出し一致信号Ｃを
出力するコンパレータ３と、オーバフロー信号Ｆでセッ
トされ一致信号ＣでリセットされるＲＳフリップフロッ
プ４とを備える。
【０００４】次に、図５を参照して、従来のパルス幅変
調回路の動作について説明すると、まず、供給を受けた
変換対象のディジタル数Ｄがモジュロレジスタ２に設定
値Ｄとして格納される。一方カウンタ１はクロックＣＫ
を計数しており、計数値Ｎが実時間でコンパレータ３に
供給されている。コンパレータ３は設定値Ｄと計数値Ｎ
とが一致すると、一致信号ＣをＲＳフリップフロップ４
に供給し、リセットする。一方カウンタ１は、このカウ
ンタ１の計数値Ｎが最大計数値Ｍに達するとオーバフロ
ー信号Ｆを出力しＲＳフリップフロップ４をセットす
る。この結果、ＲＳフリップフロップ４からは、ディジ
タル数Ｄに比例したパルス幅の矩形波のパルスＰが出力
される。
調回路の動作について説明すると、まず、供給を受けた
変換対象のディジタル数Ｄがモジュロレジスタ２に設定
値Ｄとして格納される。一方カウンタ１はクロックＣＫ
を計数しており、計数値Ｎが実時間でコンパレータ３に
供給されている。コンパレータ３は設定値Ｄと計数値Ｎ
とが一致すると、一致信号ＣをＲＳフリップフロップ４
に供給し、リセットする。一方カウンタ１は、このカウ
ンタ１の計数値Ｎが最大計数値Ｍに達するとオーバフロ
ー信号Ｆを出力しＲＳフリップフロップ４をセットす
る。この結果、ＲＳフリップフロップ４からは、ディジ
タル数Ｄに比例したパルス幅の矩形波のパルスＰが出力
される。
【０００５】パルス信号の輻射ノイズや誘導ノイズの大
きさは、パルス信号に含まれる高周波成分の量に比例す
る。また、上記高周波成分の量はパルス信号の立上り・
立下りの傾斜すなわちｄｖ／ｄｔに比例する（ｖはパル
ス電圧、ｔは時間）。したがって、出力パルスＰの電圧
を一定とすると、立上り・立下り時間が小さいほど輻射
ノイズや誘導ノイズの大きさが大きくなる。
きさは、パルス信号に含まれる高周波成分の量に比例す
る。また、上記高周波成分の量はパルス信号の立上り・
立下りの傾斜すなわちｄｖ／ｄｔに比例する（ｖはパル
ス電圧、ｔは時間）。したがって、出力パルスＰの電圧
を一定とすると、立上り・立下り時間が小さいほど輻射
ノイズや誘導ノイズの大きさが大きくなる。
【０００６】
【発明が解決しようとする課題】上述した従来のパルス
幅変調回路は、矩形波のパルスを出力するので、回路内
の配線長が大きい場合や、ＰＷＭの繰返し周波数を高く
した場合には、輻射ノイズが大きくなるという欠点があ
った。
幅変調回路は、矩形波のパルスを出力するので、回路内
の配線長が大きい場合や、ＰＷＭの繰返し周波数を高く
した場合には、輻射ノイズが大きくなるという欠点があ
った。
【０００７】
【課題を解決するための手段】本発明のパルス幅変調回
路は、クロックを計数し第１の計数値および予め定めた
最大計数値でオーバフロー信号を供給する第１のカウン
タと、入力ディジタル数を第１の設定値として格納する
第１の記憶回路と、前記第１の計数値と前記第１の設定
値との一致を検出し一致信号を供給する第１の比較回路
と、前記オーバフロー信号でセットされ前記一致信号で
リセットされ第１の矩形波信号を供給する第１の矩形波
信号発生回路とを備えるパルス幅変調回路において、一
端および他端の各々が予め定めた電圧の第１および第２
の電源にそれぞれ接続され直列接続された複数の抵抗の
接続点であるタップ対応の多段階の電圧信号を生成する
抵抗ラダー回路と、前記オーバフロー信号と前記第１の
一致信号との供給に応答して前記タップを選択するタッ
プ選択手段とを備えて構成されている。
路は、クロックを計数し第１の計数値および予め定めた
最大計数値でオーバフロー信号を供給する第１のカウン
タと、入力ディジタル数を第１の設定値として格納する
第１の記憶回路と、前記第１の計数値と前記第１の設定
値との一致を検出し一致信号を供給する第１の比較回路
と、前記オーバフロー信号でセットされ前記一致信号で
リセットされ第１の矩形波信号を供給する第１の矩形波
信号発生回路とを備えるパルス幅変調回路において、一
端および他端の各々が予め定めた電圧の第１および第２
の電源にそれぞれ接続され直列接続された複数の抵抗の
接続点であるタップ対応の多段階の電圧信号を生成する
抵抗ラダー回路と、前記オーバフロー信号と前記第１の
一致信号との供給に応答して前記タップを選択するタッ
プ選択手段とを備えて構成されている。
【０００８】
【実施例】本発明の第１の実施例をブロックで示す図１
を参照すると、この図に示す本実施例のパルス幅変調回
路は、従来と同様のカウンタ１と、モジュロレジスタ２
と、コンパレータ３とに加えて、一致信号Ｃにより計数
値Ｑがダウンしオーバフロー信号Ｆにより計数値Ｑがア
ップするｎビットのアップダウン型のカウンタ５と、一
端が電圧ＶＲの電源に他端が接地にそれぞれ接続され直
列接続された２n −１個の同一抵抗値の抵抗Ｒ１〜Ｒ２
n −１を備え多段階の電圧信号Ｖを生成する抵抗ラダー
回路６と、計数値Ｑの供給に応答して抵抗ラダー回路６
のタップを切替えるタップセレクタ回路７とを備える。
を参照すると、この図に示す本実施例のパルス幅変調回
路は、従来と同様のカウンタ１と、モジュロレジスタ２
と、コンパレータ３とに加えて、一致信号Ｃにより計数
値Ｑがダウンしオーバフロー信号Ｆにより計数値Ｑがア
ップするｎビットのアップダウン型のカウンタ５と、一
端が電圧ＶＲの電源に他端が接地にそれぞれ接続され直
列接続された２n −１個の同一抵抗値の抵抗Ｒ１〜Ｒ２
n −１を備え多段階の電圧信号Ｖを生成する抵抗ラダー
回路６と、計数値Ｑの供給に応答して抵抗ラダー回路６
のタップを切替えるタップセレクタ回路７とを備える。
【０００９】カウンタ５は、アップカウント時には、最
大計数値（フルカウント）に達した時点で、また、ダウ
ンカウント時には０に達した時点でそれぞれ停止する。
図１および動作タイムチャートである図２を参照して本
実施例の動作について説明すると、まず、本実施例では
カウンタ１およびカウンタ５のビット長をそれぞれ８ビ
ットおよび３ビットとすると、抵抗ラダー回路６の抵抗
の個数はＲ１〜Ｒ７の７個となる。ここで、モジュロレ
ジスタ２の設定値Ｄとして３０Ｈが設定されたとする。
まず、カウンタ１がオーバフローしてカウンタ５がアッ
プカウントを開始し、計数値Ｑが０→１→…→７と上昇
する。この計数値Ｑの上昇にしたがって、タップセレク
タ７は抵抗ラダー回路６の接地点、次に接地側の抵抗Ｒ
１からＲ７へと順次切替られる。したがって、出力電圧
Ｏは０→１／７ＶＲ→…→ＶＲと変化する。計数値Ｑが
フルカウント値の７に達すると、カウンタ５はこのフル
カウント値７を保持して停止する。したがって、出力電
圧Ｏは電圧ＶＲを維持する。
大計数値（フルカウント）に達した時点で、また、ダウ
ンカウント時には０に達した時点でそれぞれ停止する。
図１および動作タイムチャートである図２を参照して本
実施例の動作について説明すると、まず、本実施例では
カウンタ１およびカウンタ５のビット長をそれぞれ８ビ
ットおよび３ビットとすると、抵抗ラダー回路６の抵抗
の個数はＲ１〜Ｒ７の７個となる。ここで、モジュロレ
ジスタ２の設定値Ｄとして３０Ｈが設定されたとする。
まず、カウンタ１がオーバフローしてカウンタ５がアッ
プカウントを開始し、計数値Ｑが０→１→…→７と上昇
する。この計数値Ｑの上昇にしたがって、タップセレク
タ７は抵抗ラダー回路６の接地点、次に接地側の抵抗Ｒ
１からＲ７へと順次切替られる。したがって、出力電圧
Ｏは０→１／７ＶＲ→…→ＶＲと変化する。計数値Ｑが
フルカウント値の７に達すると、カウンタ５はこのフル
カウント値７を保持して停止する。したがって、出力電
圧Ｏは電圧ＶＲを維持する。
【００１０】次に、カウンタ１の計数値が３０Ｈに達す
ると、コンパレータ３は一致信号Ｃを出力する。この一
致信号Ｃの供給に応答してカウンタ５はダウンカウント
を開始する。計数値Ｑが７→６→…→０と下降する。こ
の計数値Ｑの下降にしたがって、タップセレクタ７は抵
抗ラダー回路６の電源ＶＲ側の抵抗Ｒ７から接地側のＲ
１、最後に接地点へと順次切替られる。したがって、出
力電圧ＯはＶＲ→…→１／７ＶＲ→０と変化する。計数
値Ｑが０に達すると、カウンタ５のこの計数値０を保持
して停止する。したがって、出力電圧Ｏは電圧０Ｖを維
持する。
ると、コンパレータ３は一致信号Ｃを出力する。この一
致信号Ｃの供給に応答してカウンタ５はダウンカウント
を開始する。計数値Ｑが７→６→…→０と下降する。こ
の計数値Ｑの下降にしたがって、タップセレクタ７は抵
抗ラダー回路６の電源ＶＲ側の抵抗Ｒ７から接地側のＲ
１、最後に接地点へと順次切替られる。したがって、出
力電圧ＯはＶＲ→…→１／７ＶＲ→０と変化する。計数
値Ｑが０に達すると、カウンタ５のこの計数値０を保持
して停止する。したがって、出力電圧Ｏは電圧０Ｖを維
持する。
【００１１】カウンタ１はさらに計数を続け計数値Ｎが
フルカウント値ＦＦＨ（２５５）から０Ｈへとオーバフ
ローし、オーバフロー信号Ｆを出力するという動作を反
復する。
フルカウント値ＦＦＨ（２５５）から０Ｈへとオーバフ
ローし、オーバフロー信号Ｆを出力するという動作を反
復する。
【００１２】したがって、電圧振幅ＶＲのパルスを各々
７段階で上昇および下降させて生成することになる。出
力素子として従来例のＲＳフリップフロップ４と同等の
パルス特性の素子を用いると、電圧１／７ＶＲを達成す
るための立上り・立下り時間は従来と同一であるので、
ｄｖ／ｄｔは１／７となり、輻射・誘導ノイズ成分は１
／７となる。
７段階で上昇および下降させて生成することになる。出
力素子として従来例のＲＳフリップフロップ４と同等の
パルス特性の素子を用いると、電圧１／７ＶＲを達成す
るための立上り・立下り時間は従来と同一であるので、
ｄｖ／ｄｔは１／７となり、輻射・誘導ノイズ成分は１
／７となる。
【００１３】一方、出力電圧は、出力Ｏの繰返し周期中
の出力電圧の積分値に比例するので、従来のパルス幅変
調回路においてモジュロレジスタ２に設定値Ｄとして３
０Ｈを設定した場合と全く同一となる。したがって、同
一電圧レベルの出力Ｏに対しノイズレベルは１／７に低
減できることになる。
の出力電圧の積分値に比例するので、従来のパルス幅変
調回路においてモジュロレジスタ２に設定値Ｄとして３
０Ｈを設定した場合と全く同一となる。したがって、同
一電圧レベルの出力Ｏに対しノイズレベルは１／７に低
減できることになる。
【００１４】本発明の第２の実施例をブロックで示す図
３を参照すると、この図に示す本実施例のパルス幅変調
回路は第１の実施例と同様のカウンタ１と、モジュロレ
ジスタ２，および２２，２３と、コンパレータ３，３
２，３３と、従来のＲＳフリップフロップ４と同様のＲ
Ｓフリップフロップ４，４２，４４とに加えて、ＯＲ回
路８と、３ステートバッファ９と、２個の抵抗Ｒ１，Ｒ
２から成り３値出力電圧を生成する抵抗ラダー回路６Ａ
とを備える。
３を参照すると、この図に示す本実施例のパルス幅変調
回路は第１の実施例と同様のカウンタ１と、モジュロレ
ジスタ２，および２２，２３と、コンパレータ３，３
２，３３と、従来のＲＳフリップフロップ４と同様のＲ
Ｓフリップフロップ４，４２，４４とに加えて、ＯＲ回
路８と、３ステートバッファ９と、２個の抵抗Ｒ１，Ｒ
２から成り３値出力電圧を生成する抵抗ラダー回路６Ａ
とを備える。
【００１５】モジュロレジスタ４２，４３はそれぞれ中
間レベルＶＭの出力期間対応の値ＤＭおよび値ＤＭ＋Ｄ
（ＤＰ）を格納する。コンパレータ３２，３３はそれぞ
れ設定値ＤＭ，ＤＰ対応の一致信号ＣＭ，ＣＰを出力す
る。
間レベルＶＭの出力期間対応の値ＤＭおよび値ＤＭ＋Ｄ
（ＤＰ）を格納する。コンパレータ３２，３３はそれぞ
れ設定値ＤＭ，ＤＰ対応の一致信号ＣＭ，ＣＰを出力す
る。
【００１６】図４を併せて参照して動作について説明す
ると、本実施例では、出力電圧の段階を第１の実施例の
７段階の代りに３段階としたものである。
ると、本実施例では、出力電圧の段階を第１の実施例の
７段階の代りに３段階としたものである。
【００１７】第１の実施例と同様に、モジュロレジスタ
２に設定値Ｄとして３０Ｈを格納する。また、中間レベ
ルＶＭ対応の設定値ＤＭを０５Ｈとする。したがって、
モジュロレジスタ２２，２３にはそれぞれ０５Ｈ，３５
Ｈが格納される。
２に設定値Ｄとして３０Ｈを格納する。また、中間レベ
ルＶＭ対応の設定値ＤＭを０５Ｈとする。したがって、
モジュロレジスタ２２，２３にはそれぞれ０５Ｈ，３５
Ｈが格納される。
【００１８】まず、カウンタ１がオーバフローしてオー
バフロー信号Ｆが出力されると、このオーバフロー信号
Ｆの供給に応答してＲＳフリップフロップ４，４２の各
々がセットされる。ＲＳフリップフロップ４２のセット
に応答して供給される信号ＰＭ対応のＯＲ回路８の出力
信号Ｓに応答して３ステートバッファ９が遮断され、出
力Ｏのレベルは中間レベルＶＭとなる。次に、カウンタ
１の計数値が０５Ｈになるとコンパレータ３２はモジュ
ロレジスタ２２から供給されている設定値ＤＭとの一致
に応答して一致信号ＣＭを供給し、ＲＳフリップフロッ
プ４２がリセットされる。このＲＳフリップフロップ４
のリセットに応答して３ステートバッファ９が導通し、
ＲＳフリップフロップ４の出力Ｐのハイレベル値を供給
する。さらに、カウンタ１の計数値が３０Ｈになると、
コンパレータ３はモジュロレジスタ２から供給されてい
る設定値Ｄとの一致に応答して一致信号Ｃを供給し、Ｒ
Ｓフリップフロップ４がリセットされ、同時にＲＳフリ
ップフロップ４３がセットされる。このＲＳフリップフ
ロップ４３のセットに応答して３ステートバッファ９が
遮断され、出力Ｏのレベルは中間レベルＶＭとなる。次
に、カウンタ１の計数値が３５Ｈになると、コンパレー
タ３３はモジュロレジスタ２３から供給されている設定
値ＤＰとの一致に応答して一致信号ＣＰを供給し、ＲＳ
フリップフロップ４３がリセットされる。このＲＳフリ
ップフロップ４３のリセットに応答して供給される信号
ＰＰ対応のＯＲ回路８の出力信号Ｓに応答して３ステー
トバッファ９が導通し、ＲＳフリップフロップ４の出力
Ｐのロウレベル値を供給する。さらにカウンタ１はオー
バフローするまで計数を続け、同様の動作を反復する。
バフロー信号Ｆが出力されると、このオーバフロー信号
Ｆの供給に応答してＲＳフリップフロップ４，４２の各
々がセットされる。ＲＳフリップフロップ４２のセット
に応答して供給される信号ＰＭ対応のＯＲ回路８の出力
信号Ｓに応答して３ステートバッファ９が遮断され、出
力Ｏのレベルは中間レベルＶＭとなる。次に、カウンタ
１の計数値が０５Ｈになるとコンパレータ３２はモジュ
ロレジスタ２２から供給されている設定値ＤＭとの一致
に応答して一致信号ＣＭを供給し、ＲＳフリップフロッ
プ４２がリセットされる。このＲＳフリップフロップ４
のリセットに応答して３ステートバッファ９が導通し、
ＲＳフリップフロップ４の出力Ｐのハイレベル値を供給
する。さらに、カウンタ１の計数値が３０Ｈになると、
コンパレータ３はモジュロレジスタ２から供給されてい
る設定値Ｄとの一致に応答して一致信号Ｃを供給し、Ｒ
Ｓフリップフロップ４がリセットされ、同時にＲＳフリ
ップフロップ４３がセットされる。このＲＳフリップフ
ロップ４３のセットに応答して３ステートバッファ９が
遮断され、出力Ｏのレベルは中間レベルＶＭとなる。次
に、カウンタ１の計数値が３５Ｈになると、コンパレー
タ３３はモジュロレジスタ２３から供給されている設定
値ＤＰとの一致に応答して一致信号ＣＰを供給し、ＲＳ
フリップフロップ４３がリセットされる。このＲＳフリ
ップフロップ４３のリセットに応答して供給される信号
ＰＰ対応のＯＲ回路８の出力信号Ｓに応答して３ステー
トバッファ９が導通し、ＲＳフリップフロップ４の出力
Ｐのロウレベル値を供給する。さらにカウンタ１はオー
バフローするまで計数を続け、同様の動作を反復する。
【００１９】
【発明の効果】以上説明したように、本発明のパルス幅
変調回路は、タップ対応の多段階の電圧信号を生成する
抵抗ラダー回路と、オーバフロー信号と一致信号との供
給に応答して上記タップを選択するタップ選択手段とを
備えるので、出力パルスの立上り・立下りを多段階に分
割して出力することにより、出力パルスのｄｖ／ｄｔを
低減し、したがって、輻射ノイズや誘導ノイズのレベル
を低減できるという効果がある。
変調回路は、タップ対応の多段階の電圧信号を生成する
抵抗ラダー回路と、オーバフロー信号と一致信号との供
給に応答して上記タップを選択するタップ選択手段とを
備えるので、出力パルスの立上り・立下りを多段階に分
割して出力することにより、出力パルスのｄｖ／ｄｔを
低減し、したがって、輻射ノイズや誘導ノイズのレベル
を低減できるという効果がある。
【図１】本発明のパルス幅変調回路の第１の実施例を示
すブロック図である。
すブロック図である。
【図２】本実施例のパルス幅変調回路における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
【図３】本発明のパルス幅変調回路の第２の実施例を示
すブロック図である。
すブロック図である。
【図４】本実施例のパルス幅変調回路における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
【図５】従来のパルス幅変調回路の一例を示すブロック
図である。
図である。
１，５ カウンタ ２，２２，２３ モジュロレジスタ ３，３２，３３ コンパレータ ４，４２，４３ ＲＳフリップフロップ ６，１０ 抵抗ラダー回路 ７ タップセレクタ ８ ＯＲ回路 ９ ３ステートバッファ
Claims (3)
- 【請求項１】 クロックを計数し第１の計数値および予
め定めた最大計数値でオーバフロー信号を供給する第１
のカウンタと、入力ディジタル数を第１の設定値として
格納する第１の記憶回路と、前記第１の計数値と前記第
１の設定値との一致を検出し一致信号を供給する第１の
比較回路と、前記オーバフロー信号でセットされ前記一
致信号でリセットされ第１の矩形波信号を供給する第１
の矩形波信号発生回路とを備えるパルス幅変調回路にお
いて、 一端および他端の各々が予め定めた電圧の第１および第
２の電源にそれぞれ接続され直列接続された複数の抵抗
の接続点であるタップ対応の多段階の電圧信号を生成す
る抵抗ラダー回路と、 前記オーバフロー信号と前記第１の一致信号との供給に
応答して前記タップを選択するタップ選択手段とを備え
ることを特徴とするパルス幅変調回路。 - 【請求項２】 前記一致信号により第２の計数値がダウ
ンし前記オーバフロー信号により前記第２の計数値がア
ップするアップダウン型の第２のカウンタと、 前記第２の計数値対応の前記タップを選択するタップ切
替回路とを備えることを特徴とする請求項１記載のパル
ス幅変調回路。 - 【請求項３】 前記タップ選択手段がそれぞれ予め定め
た第２および第３の設定値を格納する第２および第３の
記憶回路と、 前記第１の計数値と前記第２および第３の設定値との一
致をそれぞれ検出し各々第２および第３の一致信号を供
給する第２および第３の比較回路と、 前記オーバフロー信号および前記第１の一致信号でそれ
ぞれセットされ前記第前記第２および第３の一致信号で
それぞれリセットされそれぞれ第２および第３のの矩形
波信号を供給する第２および第３の矩形波信号発生回路
と、 前記第２および第３の矩形波信号により前記タップの切
替を制御するタップ制御回路とを備えることを特徴とす
る請求項１記載のパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27333693A JPH07131355A (ja) | 1993-11-01 | 1993-11-01 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27333693A JPH07131355A (ja) | 1993-11-01 | 1993-11-01 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131355A true JPH07131355A (ja) | 1995-05-19 |
Family
ID=17526477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27333693A Pending JPH07131355A (ja) | 1993-11-01 | 1993-11-01 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131355A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4910659A (ja) * | 1972-05-24 | 1974-01-30 | ||
| JPS50145035A (ja) * | 1974-05-10 | 1975-11-21 | ||
| JPS5723321A (en) * | 1980-07-17 | 1982-02-06 | Sanyo Electric Co Ltd | Digital-to-analog converter |
| JPH01261923A (ja) * | 1988-04-13 | 1989-10-18 | Seiko Epson Corp | 出力回路 |
-
1993
- 1993-11-01 JP JP27333693A patent/JPH07131355A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4910659A (ja) * | 1972-05-24 | 1974-01-30 | ||
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