JPH07307669A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH07307669A JPH07307669A JP9893594A JP9893594A JPH07307669A JP H07307669 A JPH07307669 A JP H07307669A JP 9893594 A JP9893594 A JP 9893594A JP 9893594 A JP9893594 A JP 9893594A JP H07307669 A JPH07307669 A JP H07307669A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- switching
- conversion
- generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 クロック信号発生手段を有するＡ／Ｄ変換装
置において常に一定の変換精度を維持するＡ／Ｄ変換装
置を得る。 【構成】 クロック信号発生部と、立ち上がり時間と立
ち下がり時間が異なる複数の遅延素子及び上記遅延素子
の選択回路からなるデューティ比変更回路と、Ｓ／Ｎ測
定用信号を発生させる信号発生部と、入力信号と上記Ｓ
／Ｎ測定用信号とを切換える切換え部と、上記切換え部
の出力をＡ／Ｄ変換するＡ／Ｄ変換部と、上記Ａ／Ｄ変
換部の出力からＳ／Ｎを計算しＳ／Ｎをある一定値まで
上げるように上記デューティ比変更回路に指令する計算
機とを備えたことを特徴とするＡ／Ｄ変換装置。 【効果】 温度変動等によりＡ／Ｄ変換を制御するクロ
ック信号のデューティ比が変動しても、Ａ／Ｄ変換の精
度を一定値以上に保つことができる。
置において常に一定の変換精度を維持するＡ／Ｄ変換装
置を得る。 【構成】 クロック信号発生部と、立ち上がり時間と立
ち下がり時間が異なる複数の遅延素子及び上記遅延素子
の選択回路からなるデューティ比変更回路と、Ｓ／Ｎ測
定用信号を発生させる信号発生部と、入力信号と上記Ｓ
／Ｎ測定用信号とを切換える切換え部と、上記切換え部
の出力をＡ／Ｄ変換するＡ／Ｄ変換部と、上記Ａ／Ｄ変
換部の出力からＳ／Ｎを計算しＳ／Ｎをある一定値まで
上げるように上記デューティ比変更回路に指令する計算
機とを備えたことを特徴とするＡ／Ｄ変換装置。 【効果】 温度変動等によりＡ／Ｄ変換を制御するクロ
ック信号のデューティ比が変動しても、Ａ／Ｄ変換の精
度を一定値以上に保つことができる。
Description
【０００１】
【産業上の利用分野】この発明は常に一定レベルの変換
精度を維持することを必要とするようなＡ／Ｄ変換装置
に関するものである。
精度を維持することを必要とするようなＡ／Ｄ変換装置
に関するものである。
【０００２】
【従来の技術】図８は従来の一般的なＡ／Ｄ変換装置の
構成図である。図において、１はＡ／Ｄ変換部、２はク
ロック発生部、３は計算機、４は入力バッファ、５は出
力バッファである。
構成図である。図において、１はＡ／Ｄ変換部、２はク
ロック発生部、３は計算機、４は入力バッファ、５は出
力バッファである。
【０００３】従来のＡ／Ｄ変換装置は上記のように構成
され、図８のＡ／Ｄ変換部１は入力バッファ４からのア
ナログ信号をクロック発生部２と、計算機３からの制御
信号によりＡ／Ｄ変換を行う。出力信号は出力バッファ
５を通って出力される。
され、図８のＡ／Ｄ変換部１は入力バッファ４からのア
ナログ信号をクロック発生部２と、計算機３からの制御
信号によりＡ／Ｄ変換を行う。出力信号は出力バッファ
５を通って出力される。
【０００４】
【発明が解決しようとする課題】上記のような従来のＡ
／Ｄ変換装置では、クロック発生部２から入力されるク
ロックのデューティ比によりＡ／Ｄ変換部１の変換精度
が変化する。またクロック発生部２から出力されるクロ
ック信号のデューティ比は温度変動等により変化するた
め、変換精度に影響を与えるという課題があった。
／Ｄ変換装置では、クロック発生部２から入力されるク
ロックのデューティ比によりＡ／Ｄ変換部１の変換精度
が変化する。またクロック発生部２から出力されるクロ
ック信号のデューティ比は温度変動等により変化するた
め、変換精度に影響を与えるという課題があった。
【０００５】この発明はかかる課題を解決するためにな
されたものであり、クロック信号のデューティ比の変動
にかかわらず、Ａ／Ｄ変換精度を一定に保つことを目的
とする。
されたものであり、クロック信号のデューティ比の変動
にかかわらず、Ａ／Ｄ変換精度を一定に保つことを目的
とする。
【０００６】
【課題を解決するための手段】この発明の実施例１に示
すＡ／Ｄ変換装置は、クロック発生部の出力に複数の遅
延素子を設けることで、Ａ／Ｄ変換の性能を決定するク
ロック信号のデューティ比を変える手段と、出力信号の
Ｓ／Ｎを計算し、自動的にＳ／Ｎが一定になるようにデ
ューティ比を変える手段とを設けたものである。
すＡ／Ｄ変換装置は、クロック発生部の出力に複数の遅
延素子を設けることで、Ａ／Ｄ変換の性能を決定するク
ロック信号のデューティ比を変える手段と、出力信号の
Ｓ／Ｎを計算し、自動的にＳ／Ｎが一定になるようにデ
ューティ比を変える手段とを設けたものである。
【０００７】また、実施例２に示すＡ／Ｄ変換装置は、
クロック発生部の出力に複数の抵抗と複数のコンデンサ
を設けることで、Ａ／Ｄ変換の性能を決定するクロック
信号のデューティ比を変える手段と、出力信号のＳ／Ｎ
を計算し、自動的にＳ／Ｎが一定になるようにデューテ
ィ比を変える手段とを設けたものである。
クロック発生部の出力に複数の抵抗と複数のコンデンサ
を設けることで、Ａ／Ｄ変換の性能を決定するクロック
信号のデューティ比を変える手段と、出力信号のＳ／Ｎ
を計算し、自動的にＳ／Ｎが一定になるようにデューテ
ィ比を変える手段とを設けたものである。
【０００８】また、実施例３に示すＡ／Ｄ変換装置は、
クロック発生部の出力にカウンタと波形生成回路を設け
ることで、Ａ／Ｄ変換の性能を決定するクロック信号の
デューティ比を変える手段と、出力信号のＳ／Ｎを計算
し、自動的にＳ／Ｎが一定になるようにデューティ比を
変える手段とを設けたものである。
クロック発生部の出力にカウンタと波形生成回路を設け
ることで、Ａ／Ｄ変換の性能を決定するクロック信号の
デューティ比を変える手段と、出力信号のＳ／Ｎを計算
し、自動的にＳ／Ｎが一定になるようにデューティ比を
変える手段とを設けたものである。
【０００９】また、実施例４に示すＡ／Ｄ変換装置は、
クロック発生部の出力に抵抗とコンデンサからなる遅延
素子と複数のＯＲ回路及び複数のＡＮＤ回路を設けるこ
とで、Ａ／Ｄ変換の性能を決定するクロック信号のデュ
ーティを変える手段と、出力信号のＳ／Ｎを計算し、自
動的にＳ／Ｎが一定になるようにデューティ比を変える
手段とを設けたものである。
クロック発生部の出力に抵抗とコンデンサからなる遅延
素子と複数のＯＲ回路及び複数のＡＮＤ回路を設けるこ
とで、Ａ／Ｄ変換の性能を決定するクロック信号のデュ
ーティを変える手段と、出力信号のＳ／Ｎを計算し、自
動的にＳ／Ｎが一定になるようにデューティ比を変える
手段とを設けたものである。
【００１０】また、実施例５に示すＡ／Ｄ変換装置は、
オフセット電圧を変えられる正弦波発生器とコンパレー
タを用いることで、Ａ／Ｄ変換の性能を決定するクロッ
ク信号のデューティ比を変える手段と、出力信号のＳ／
Ｎを計算し、自動的にＳ／Ｎが一定になるようにデュー
ティ比を変える手段とを設けたものである。
オフセット電圧を変えられる正弦波発生器とコンパレー
タを用いることで、Ａ／Ｄ変換の性能を決定するクロッ
ク信号のデューティ比を変える手段と、出力信号のＳ／
Ｎを計算し、自動的にＳ／Ｎが一定になるようにデュー
ティ比を変える手段とを設けたものである。
【００１１】また、実施例６に示すＡ／Ｄ変換装置は、
正弦波発生器とコンパレータのしきい値を変える電圧発
生器を用いることで、Ａ／Ｄ変換の性能を決定するクロ
ック信号のデューティ比を変える手段と、出力信号のＳ
／Ｎを計算し、自動的にＳ／Ｎが一定になるようにデュ
ーティ比を変える手段とを設けたものである。
正弦波発生器とコンパレータのしきい値を変える電圧発
生器を用いることで、Ａ／Ｄ変換の性能を決定するクロ
ック信号のデューティ比を変える手段と、出力信号のＳ
／Ｎを計算し、自動的にＳ／Ｎが一定になるようにデュ
ーティ比を変える手段とを設けたものである。
【００１２】
【作用】上記のように構成されたＡ／Ｄ変換装置はクロ
ックのデューティ比を自動的に最適化し、Ａ／Ｄ変換精
度を一定に保つように作用する。
ックのデューティ比を自動的に最適化し、Ａ／Ｄ変換精
度を一定に保つように作用する。
【００１３】
実施例１．図１はこの発明の実施例１を示すもので、
１，２，４，５は従来の装置と同一のものである。６は
Ａ／Ｄ変換部１からの信号のＳ／Ｎを計算する計算機、
９〜１５は遅延時間の異なる遅延素子、１６は遅延素子
９〜１５の出力の選択回路、７は内部でアナログ信号を
発生する信号発生部、８は内部信号と外部からの入力信
号を切換える選択部である。また遅延素子９〜１５は必
ずしもこの数でなく、必要数持たせればよい。
１，２，４，５は従来の装置と同一のものである。６は
Ａ／Ｄ変換部１からの信号のＳ／Ｎを計算する計算機、
９〜１５は遅延時間の異なる遅延素子、１６は遅延素子
９〜１５の出力の選択回路、７は内部でアナログ信号を
発生する信号発生部、８は内部信号と外部からの入力信
号を切換える選択部である。また遅延素子９〜１５は必
ずしもこの数でなく、必要数持たせればよい。
【００１４】上記のように構成されたＡ／Ｄ変換装置
は、通常、外部から入力アナログ信号を選択回路で選択
しＡ／Ｄ変換を行っているが、計算機６はこのＡ／Ｄ変
換装置がＡ／Ｄ変換を行わない予めプログラムされた時
間がくると、出力ディジタル信号のＳ／Ｎが一定レベル
になるように動作する。この動作を次に示す。
は、通常、外部から入力アナログ信号を選択回路で選択
しＡ／Ｄ変換を行っているが、計算機６はこのＡ／Ｄ変
換装置がＡ／Ｄ変換を行わない予めプログラムされた時
間がくると、出力ディジタル信号のＳ／Ｎが一定レベル
になるように動作する。この動作を次に示す。
【００１５】まず、選択部８の入力信号を内部信号にし
Ａ／Ｄ変換部１に入力する。計算機６はＡ／Ｄ変換後の
Ｓ／Ｎを計算しＳ／Ｎが予めプログラムされている値よ
り下がった場合、デューティ比を変えるように選択回路
１６に信号を送る。
Ａ／Ｄ変換部１に入力する。計算機６はＡ／Ｄ変換後の
Ｓ／Ｎを計算しＳ／Ｎが予めプログラムされている値よ
り下がった場合、デューティ比を変えるように選択回路
１６に信号を送る。
【００１６】遅延素子に入力されるクロック信号１７と
遅延素子９〜１５の出力信号１８〜２４を図３に示す。
２５は入力信号１７の電圧波形で２６〜３２が遅延素子
出力９〜１５の電圧波形である。選択回路１６は計算機
６からの指令により出力信号のデューティ比を図３の２
６〜３２の何れかに変える。計算機は再度Ｓ／Ｎを計算
し設定値以上になるまでこの動作を繰り返す。以上の動
作によりこのＡ／Ｄ変換装置はＡ／Ｄ変換精度を一定に
保つことができる。
遅延素子９〜１５の出力信号１８〜２４を図３に示す。
２５は入力信号１７の電圧波形で２６〜３２が遅延素子
出力９〜１５の電圧波形である。選択回路１６は計算機
６からの指令により出力信号のデューティ比を図３の２
６〜３２の何れかに変える。計算機は再度Ｓ／Ｎを計算
し設定値以上になるまでこの動作を繰り返す。以上の動
作によりこのＡ／Ｄ変換装置はＡ／Ｄ変換精度を一定に
保つことができる。
【００１７】実施例２．図３はこの発明の実施例２を示
すものである。１，２，４，５は従来の装置と同一のも
のである。３４はアナログ信号を発生させる信号発生
部、３５は入力を切換える選択部、３３はＡ／Ｄ変換部
の出力信号のＳ／Ｎを計算する計算機、３６〜４２は定
数の異なる抵抗器とコンデンサからなる回路、４４はそ
の出力の選択回路である。
すものである。１，２，４，５は従来の装置と同一のも
のである。３４はアナログ信号を発生させる信号発生
部、３５は入力を切換える選択部、３３はＡ／Ｄ変換部
の出力信号のＳ／Ｎを計算する計算機、３６〜４２は定
数の異なる抵抗器とコンデンサからなる回路、４４はそ
の出力の選択回路である。
【００１８】上記のように構成されたＡ／Ｄ変換装置に
おいては、計算機３３がＡ／Ｄ変換部１の出力信号のＳ
／Ｎを計算し予め設定されているＳ／Ｎと比較して下が
った場合デューティ比を変更するように上記選択回路４
４に指令する。
おいては、計算機３３がＡ／Ｄ変換部１の出力信号のＳ
／Ｎを計算し予め設定されているＳ／Ｎと比較して下が
った場合デューティ比を変更するように上記選択回路４
４に指令する。
【００１９】クロック発生部２からのクロックは回路３
６により微分され、回路３７〜４３を通り、クロックの
立ち上がり時間または立ち下がり時間を変更されぞれぞ
れ異なるデューティ比で選択回路４４に入力される。計
算機３３は出力信号のＳ／Ｎが設定値以上になるまで選
択回路４４での選択を変更する。以上の動作を一定時間
おきに自動的に行うことでＡ／Ｄ変換の精度を一定に保
つことができる。
６により微分され、回路３７〜４３を通り、クロックの
立ち上がり時間または立ち下がり時間を変更されぞれぞ
れ異なるデューティ比で選択回路４４に入力される。計
算機３３は出力信号のＳ／Ｎが設定値以上になるまで選
択回路４４での選択を変更する。以上の動作を一定時間
おきに自動的に行うことでＡ／Ｄ変換の精度を一定に保
つことができる。
【００２０】実施例３．図４はこの発明の実施例３を示
すものである。１，４，５は従来の装置と同一のもので
ある。４８は必要な周波数より高い周波数のクロック発
生部、４６はアナログ信号を発生させる信号発生部、４
７は入力を切換える選択部、４５はＡ／Ｄ変換部の出力
信号のＳ／Ｎを計算する計算機、４９と５０はクロック
を数えるカウンタ回路、５１はカウンタ回路の出力より
クロックを作る波形生成回路である。
すものである。１，４，５は従来の装置と同一のもので
ある。４８は必要な周波数より高い周波数のクロック発
生部、４６はアナログ信号を発生させる信号発生部、４
７は入力を切換える選択部、４５はＡ／Ｄ変換部の出力
信号のＳ／Ｎを計算する計算機、４９と５０はクロック
を数えるカウンタ回路、５１はカウンタ回路の出力より
クロックを作る波形生成回路である。
【００２１】上記のように構成されたＡ／Ｄ変換装置に
おいては、計算機４５がＡ／Ｄ変換部１の出力信号のＳ
／Ｎを計算し予め設定されているＳ／Ｎと比較して下が
った場合デューティ比を変更するようにカウンタ回路４
９，５０に指令する。
おいては、計算機４５がＡ／Ｄ変換部１の出力信号のＳ
／Ｎを計算し予め設定されているＳ／Ｎと比較して下が
った場合デューティ比を変更するようにカウンタ回路４
９，５０に指令する。
【００２２】カウンタ回路４９，５０はクロック発生部
４８からのクロックをカウントし、そのカウント数を波
形生成回路５１は出力するクロックの周波数とデューテ
ィ比として使用し新たにクロックを生成する。計算機４
５は波形生成回路５１で生成されたクロックのデューテ
ィ比をＳ／Ｎが設定値以上になるまで変更する。以上の
動作を一定時間おきに自動的に行うことでＡ／Ｄ変換の
精度を一定に保つことができる。
４８からのクロックをカウントし、そのカウント数を波
形生成回路５１は出力するクロックの周波数とデューテ
ィ比として使用し新たにクロックを生成する。計算機４
５は波形生成回路５１で生成されたクロックのデューテ
ィ比をＳ／Ｎが設定値以上になるまで変更する。以上の
動作を一定時間おきに自動的に行うことでＡ／Ｄ変換の
精度を一定に保つことができる。
【００２３】実施例４．図５はこの発明の実施例４を示
すものである。１，２，４，５は従来の装置と同一のも
のである。５３はアナログ信号を発生させる信号発生
部、５４は入力を切換える選択部、５２はＡ／Ｄ変換部
のＳ／Ｎを計算する計算機、５５は抵抗とコンデンサか
らなる回路、５６〜６３はＡＮＤ回路、６４〜７１はＯ
Ｒ回路、７２はその出力を選択する選択回路である。
すものである。１，２，４，５は従来の装置と同一のも
のである。５３はアナログ信号を発生させる信号発生
部、５４は入力を切換える選択部、５２はＡ／Ｄ変換部
のＳ／Ｎを計算する計算機、５５は抵抗とコンデンサか
らなる回路、５６〜６３はＡＮＤ回路、６４〜７１はＯ
Ｒ回路、７２はその出力を選択する選択回路である。
【００２４】上記のように構成されたＡ／Ｄ変換装置に
おいては、計算機５２がＡ／Ｄ変換部１の出力信号のＳ
／Ｎを計算し予め設定されているＳ／Ｎと比較して下が
った場合デューティ比を変更するように選択回路７２に
指令する。
おいては、計算機５２がＡ／Ｄ変換部１の出力信号のＳ
／Ｎを計算し予め設定されているＳ／Ｎと比較して下が
った場合デューティ比を変更するように選択回路７２に
指令する。
【００２５】クロック発生部からの信号は回路５５で微
分されてからＯＲ回路６４及びＡＮＤ回路５６に入力さ
れる。入力された信号はＡＮＤ回路５６の素子遅延分だ
け遅延し、ＯＲ回路６４により遅延分だけ入力信号に足
されて出力される。同様にしてＯＲ回路６５〜７１の出
力は入力信号にＡＮＤ回路５７〜６３の素子遅延分だけ
足されて出力され、それぞれ異なるデューティ比で選択
回路７２に入力される。計算機５２は選択回路７２で選
択されたクロックのデューティ比をＳ／Ｎが設定値以上
になるまで変更する。以上の動作を一定時間おきに自動
的に行うことでＡ／Ｄ変換の精度を一定に保つことがで
きる。
分されてからＯＲ回路６４及びＡＮＤ回路５６に入力さ
れる。入力された信号はＡＮＤ回路５６の素子遅延分だ
け遅延し、ＯＲ回路６４により遅延分だけ入力信号に足
されて出力される。同様にしてＯＲ回路６５〜７１の出
力は入力信号にＡＮＤ回路５７〜６３の素子遅延分だけ
足されて出力され、それぞれ異なるデューティ比で選択
回路７２に入力される。計算機５２は選択回路７２で選
択されたクロックのデューティ比をＳ／Ｎが設定値以上
になるまで変更する。以上の動作を一定時間おきに自動
的に行うことでＡ／Ｄ変換の精度を一定に保つことがで
きる。
【００２６】実施例５．図６はこの発明の実施例５を示
すものである。１，４，５は従来の装置と同一のもので
ある。７４はアナログ信号を発生させる信号発生部、７
５は入力を切換える選択部、７３はＡ／Ｄ変換部の出力
信号のＳ／Ｎを計算する計算機、７６は計算機７３の命
令でオフセット電圧が変更できる正弦波発生部、７７は
コンパレータである。
すものである。１，４，５は従来の装置と同一のもので
ある。７４はアナログ信号を発生させる信号発生部、７
５は入力を切換える選択部、７３はＡ／Ｄ変換部の出力
信号のＳ／Ｎを計算する計算機、７６は計算機７３の命
令でオフセット電圧が変更できる正弦波発生部、７７は
コンパレータである。
【００２７】上記のように構成されたＡ／Ｄ変換装置に
おいては、計算機７３がＡ／Ｄ変換部１の出力信号のＳ
／Ｎを計算し予め設定されているＳ／Ｎと比較して下が
った場合デューティ比を変更するように正弦波発生部７
６に指令する。
おいては、計算機７３がＡ／Ｄ変換部１の出力信号のＳ
／Ｎを計算し予め設定されているＳ／Ｎと比較して下が
った場合デューティ比を変更するように正弦波発生部７
６に指令する。
【００２８】コンパレータ７７は、オフセット電圧のか
かった正弦波が入力され、オフセット量に対応してデュ
ーティ比を変更する。計算機７３は、コンパレータ７７
から出力されたクロックのデューティ比を、正弦波発生
部７６のオフセット電圧を変えることでＳ／Ｎが設定値
以上になるまで変更する。以上の動作を一定時間おきに
自動的に行うことでＡ／Ｄ変換の精度を一定に保つこと
ができる。
かった正弦波が入力され、オフセット量に対応してデュ
ーティ比を変更する。計算機７３は、コンパレータ７７
から出力されたクロックのデューティ比を、正弦波発生
部７６のオフセット電圧を変えることでＳ／Ｎが設定値
以上になるまで変更する。以上の動作を一定時間おきに
自動的に行うことでＡ／Ｄ変換の精度を一定に保つこと
ができる。
【００２９】実施例６．図７はこの発明の実施例６を示
すものである。１，４，５は従来の装置と同一のもので
ある。７９はアナログ信号を発生させる信号発生部、８
０は入力を切換える選択部、７８はＡ／Ｄ変換変換部の
出力信号のＳ／Ｎを計算する計算機、８１は正弦波発生
部、８２は計算機７８の命令で電圧を変更できる電圧発
生部、８３はコンパレータである。
すものである。１，４，５は従来の装置と同一のもので
ある。７９はアナログ信号を発生させる信号発生部、８
０は入力を切換える選択部、７８はＡ／Ｄ変換変換部の
出力信号のＳ／Ｎを計算する計算機、８１は正弦波発生
部、８２は計算機７８の命令で電圧を変更できる電圧発
生部、８３はコンパレータである。
【００３０】前記のように構成されたＡ／Ｄ変換装置に
おいては、計算機７８がＡ／Ｄ変換部１の出力信号のＳ
／Ｎを計算し予め設定されているＳ／Ｎと比較して下が
った場合デューティ比を変更するように電圧発生部８２
に指令する。
おいては、計算機７８がＡ／Ｄ変換部１の出力信号のＳ
／Ｎを計算し予め設定されているＳ／Ｎと比較して下が
った場合デューティ比を変更するように電圧発生部８２
に指令する。
【００３１】コンパレータ８３には正弦波発生部８１か
らの正弦波と電圧発生部８２からの基準電圧が入力さ
れ、その出力のデューティ比は基準電圧によって変更さ
れる。計算機７８はコンパレータ８３から出力されたク
ロックのデューティ比を電圧発生部８３からの基準電圧
を変えることで、Ｓ／Ｎが設定値以上になるまで変更す
る。以上の動作を一定時間おきに自動的に行うことでＡ
／Ｄ変換の精度を一定に保つことができる。
らの正弦波と電圧発生部８２からの基準電圧が入力さ
れ、その出力のデューティ比は基準電圧によって変更さ
れる。計算機７８はコンパレータ８３から出力されたク
ロックのデューティ比を電圧発生部８３からの基準電圧
を変えることで、Ｓ／Ｎが設定値以上になるまで変更す
る。以上の動作を一定時間おきに自動的に行うことでＡ
／Ｄ変換の精度を一定に保つことができる。
【００３２】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に記載されるような効果を奏する。
れているので、以下に記載されるような効果を奏する。
【００３３】すなわち実施例１によれば、遅延素子でク
ロックのデューティ比を変更することにより、Ａ／Ｄ変
換の精度を一定値以上に保つことができる。
ロックのデューティ比を変更することにより、Ａ／Ｄ変
換の精度を一定値以上に保つことができる。
【００３４】すなわち実施例２によれば、クロックのデ
ューティ比を変更するためにコンデンサと抵抗を用いる
ことで、安価に構成できる。
ューティ比を変更するためにコンデンサと抵抗を用いる
ことで、安価に構成できる。
【００３５】すなわち実施例３によれば、クロックのデ
ューティ比を変更するために速い周期のクロック発生器
とカウンタを用いることにより計算機で制御を行いやす
い。
ューティ比を変更するために速い周期のクロック発生器
とカウンタを用いることにより計算機で制御を行いやす
い。
【００３６】すなわち実施例１によれば、クロックのデ
ューティ比を変更するためにＡＮＤ回路、ＯＲ回路を用
いることで、安価に構成できる。
ューティ比を変更するためにＡＮＤ回路、ＯＲ回路を用
いることで、安価に構成できる。
【００３７】すなわち実施例１によれば、クロックのデ
ューティ比を変更するために正弦波発生器とコンパレー
タを用いることは、低い周波数のクロックにおいて有効
な方法である。
ューティ比を変更するために正弦波発生器とコンパレー
タを用いることは、低い周波数のクロックにおいて有効
な方法である。
【００３８】すなわち実施例１によれば、クロックのデ
ューティ比を変更するために正弦波発生器、コンパレー
タと電圧発生を用いることは、低い周波数のクロックに
おいて有効な方法であり、計算機で制御を行いやすい。
ューティ比を変更するために正弦波発生器、コンパレー
タと電圧発生を用いることは、低い周波数のクロックに
おいて有効な方法であり、計算機で制御を行いやすい。
【図１】この発明の実施例１のＡ／Ｄ変換装置の構成図
である。
である。
【図２】異なるデューティ比の説明図である。
【図３】この発明の実施例２のＡ／Ｄ変換装置の構成図
である。
である。
【図４】この発明の実施例３のＡ／Ｄ変換装置の構成図
である。
である。
【図５】この発明の実施例４のＡ／Ｄ変換装置の構成図
である。
である。
【図６】この発明の実施例５のＡ／Ｄ変換装置の構成図
である。
である。
【図７】この発明の実施例６のＡ／Ｄ変換装置の構成図
である。
である。
【図８】従来のＡ／Ｄ変換装置の構成図である。
１ Ａ／Ｄ変換部 ２ クロック発生部 ３ 計算機 ４ 入力バッファ ５ 出力バッファ ６ 計算機 ７ 信号発生部 ８ 選択部 ９ 遅延素子 １０ 遅延素子 １１ 遅延素子 １２ 遅延素子 １３ 遅延素子 １４ 遅延素子 １５ 遅延素子 １６ 選択回路 １７ クロック発生部の出力信号 １８ 遅延素子９の出力信号 １９ 遅延素子１０の出力信号 ２０ 遅延素子１１の出力信号 ２１ 遅延素子１２の出力信号 ２２ 遅延素子１３の出力信号 ２３ 遅延素子１４の出力信号 ２４ 遅延素子１５の出力信号 ２５ クロック発生部２の出力信号の電圧波形 ２６ 遅延素子９の出力信号の電圧波形 ２７ 遅延素子１０の出力信号の電圧波形 ２８ 遅延素子１１の出力信号の電圧波形 ２９ 遅延素子１２の出力信号の電圧波形 ３０ 遅延素子１３の出力信号の電圧波形 ３１ 遅延素子１４の出力信号の電圧波形 ３２ 遅延素子１５の出力信号の電圧波形 ３３ 計算機 ３４ 信号発生部 ３５ 選択部 ３６ 抵抗とコンデンサからなる回路 ３７ 抵抗とコンデンサからなる回路 ３８ 抵抗とコンデンサからなる回路 ３９ 抵抗とコンデンサからなる回路 ４０ 抵抗とコンデンサからなる回路 ４１ 抵抗とコンデンサからなる回路 ４２ 抵抗とコンデンサからなる回路 ４３ 抵抗とコンデンサからなる回路 ４４ 選択回路 ４５ 計算機 ４６ 信号発生部 ４７ 選択部 ４８ クロック発生部 ４９ カウンタ回路 ５０ カウンタ回路 ５１ 波形生成回路 ５２ 計算機 ５３ 信号発生部 ５４ 選択部 ５５ 抵抗とコンデンサからなる回路 ５６ ＡＮＤ回路 ５７ ＡＮＤ回路 ５８ ＡＮＤ回路 ５９ ＡＮＤ回路 ６０ ＡＮＤ回路 ６１ ＡＮＤ回路 ６２ ＡＮＤ回路 ６３ ＡＮＤ回路 ６４ ＯＲ回路 ６５ ＯＲ回路 ６６ ＯＲ回路 ６７ ＯＲ回路 ６８ ＯＲ回路 ６９ ＯＲ回路 ７０ ＯＲ回路 ７１ ＯＲ回路 ７２ 選択回路 ７３ 計算機 ７４ 信号発生部 ７５ 選択部 ７６ 正弦波発生部 ７７ コンパレータ ７８ 計算機 ７９ 信号発生部 ８０ 選択部 ８１ 正弦波発生部 ８２ 電圧発生部 ８３ コンパレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塩崎 行則 鎌倉市上町屋325番地 三菱電機株式会社 鎌倉製作所内
Claims (6)
- 【請求項１】 クロック信号発生部と、入力に対して出
力の立ち上がり時間と立ち下がり時間が異なる複数の遅
延素子と、上記遅延素子の選択を行い、かつ上記クロッ
ク信号のデューティ比を変更する機能を有する選択回路
と、Ｓ／Ｎ測定用信号を発生する信号発生部と、入力信
号と上記Ｓ／Ｎ測定用信号とを切換える切換部と、上記
切換部の出力をＡ／Ｄ変換するＡ／Ｄ変換部と、上記Ａ
／Ｄ変換部の出力からＳ／Ｎを計算し、Ｓ／Ｎを所定の
値まで上げるように上記選択回路に指令する計算機とを
備えたことを特徴とするＡ／Ｄ変換装置。 - 【請求項２】 クロック信号発生部と、抵抗及びコンデ
ンサからなる遅延回路と、上記遅延回路の選択を行い、
かつ上記クロック信号のデューティ比を変更する機能を
有する選択回路と、Ｓ／Ｎ測定用信号を発生する信号発
生部と、入力信号と上記Ｓ／Ｎ測定用信号とを切換える
切換部と、上記切換部の出力をＡ／Ｄ変換するＡ／Ｄ変
換部と、上記Ａ／Ｄ変換部の出力からＳ／Ｎを計算し、
Ｓ／Ｎを所定の値まで上げるように上記選択回路に指令
する計算機とを備えたことを特徴とするＡ／Ｄ変換装
置。 - 【請求項３】 クロック信号発生部と、上記クロック信
号を数える２個のカウンタと、上記カウンタの出力値か
ら上記クロック信号とデューティ比の異なるクロック信
号を生成する生成回路と、Ｓ／Ｎ測定用信号を発生する
信号発生部と、入力信号と上記Ｓ／Ｎ測定用信号とを切
換える切換部と、上記切換部の出力をＡ／Ｄ変換するＡ
／Ｄ変換部と、上記Ａ／Ｄ変換部の出力からＳ／Ｎを計
算し、Ｓ／Ｎを所定の値まで上げるように上記生成回路
に指令する計算機とを備えたことを特徴とするＡ／Ｄ変
換装置。 - 【請求項４】 クロック信号発生部と、抵抗及びコンデ
ンサからなる遅延回路と、上記遅延回路の出力の立ち下
がり時間を変えるための複数のＡＮＤ回路及びＯＲ回路
と、上記ＯＲ回路の出力を選択し、かつ上記クロック信
号のデューティ比を変更する機能を有する選択回路と、
Ｓ／Ｎ測定用信号を発生する信号発生部と、入力信号と
上記Ｓ／Ｎ測定用信号とを切換える切換部と、上記切換
部の出力をＡ／Ｄ変換するＡ／Ｄ変換部と、上記Ａ／Ｄ
変換部の出力からＳ／Ｎを計算し、Ｓ／Ｎを所定の値ま
で上げるように上記選択回路に指令する計算機とを備え
たことを特徴とするＡ／Ｄ変換装置。 - 【請求項５】 オフセット電圧を設定できる正弦波発生
部と、上記正弦波発生部の出力とグランドレベルとの差
を出力するコンパレータと、Ｓ／Ｎ測定用信号を発生す
る信号発生部と、入力信号と上記Ｓ／Ｎ測定用信号とを
切換える切換部と、上記切換部の出力をＡ／Ｄ変換する
Ａ／Ｄ変換部と、上記Ａ／Ｄ変換部の出力からＳ／Ｎを
計算し、Ｓ／Ｎを所定の値まで上げるように上記正弦波
発生部に指令する計算機とを備えたことを特徴とするＡ
／Ｄ変換装置。 - 【請求項６】 正弦波発生部と、電圧発生部と、上記正
弦波発生部の出力と上記電圧発生部の出力との差を出力
するコンパレータと、Ｓ／Ｎ測定用信号を発生する信号
発生部と、入力信号と上記Ｓ／Ｎ測定用信号とを切換え
る切換部と、上記切換部の出力をＡ／Ｄ変換するＡ／Ｄ
変換部と、上記Ａ／Ｄ変換部の出力からＳ／Ｎを計算
し、Ｓ／Ｎを所定の値まで上げるように上記電圧発生部
に指令する計算機とを備えたことを特徴とするＡ／Ｄ変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9893594A JPH07307669A (ja) | 1994-05-12 | 1994-05-12 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9893594A JPH07307669A (ja) | 1994-05-12 | 1994-05-12 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307669A true JPH07307669A (ja) | 1995-11-21 |
Family
ID=14232989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9893594A Pending JPH07307669A (ja) | 1994-05-12 | 1994-05-12 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006074415A (ja) * | 2004-09-02 | 2006-03-16 | Nec Electronics Corp | Ａ／ｄ変換器およびサンプリングクロックのデューティ制御方法 |
| JP2010178204A (ja) * | 2009-01-30 | 2010-08-12 | Fujitsu Semiconductor Ltd | Ａ／ｄ変換器 |
-
1994
- 1994-05-12 JP JP9893594A patent/JPH07307669A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006074415A (ja) * | 2004-09-02 | 2006-03-16 | Nec Electronics Corp | Ａ／ｄ変換器およびサンプリングクロックのデューティ制御方法 |
| JP2010178204A (ja) * | 2009-01-30 | 2010-08-12 | Fujitsu Semiconductor Ltd | Ａ／ｄ変換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7683597B2 (en) | PWM signal generating circuit and power supply apparatus comprising such PWM signal generating circuit | |
| KR101972661B1 (ko) | 클럭 주파수 체배기를 위한 방법 및 장치 | |
| US6181269B1 (en) | Method for controlling an analog/digital converter | |
| US11063577B2 (en) | Pulse width modulation technique with time-ratio duty cycle computation | |
| JP3378667B2 (ja) | 周期クロックの可変遅延回路 | |
| US4166247A (en) | Control systems for pulse width control type inverter | |
| US4061909A (en) | Variable waveform synthesizer using digital circuitry | |
| JPWO2009001653A1 (ja) | 波形処理回路。 | |
| JPH07307669A (ja) | Ａ／ｄ変換装置 | |
| JPH0373234B2 (ja) | ||
| JP5303757B2 (ja) | タイミング発生回路 | |
| JPS60249422A (ja) | 時限発生装置 | |
| KR880001797B1 (ko) | 디지탈 볼륨 조절 회로 | |
| JPH057900B2 (ja) | ||
| JPS62143524A (ja) | デジタル／アナログ変換装置 | |
| JP2671762B2 (ja) | 電子式タイマ | |
| KR100441398B1 (ko) | 원칩 마이컴을 이용한 아날로그/디지털 컨버터의 출력값 확장방법 및 이를 이용한 아날로그/디지털 컨버터 | |
| JP2002238254A (ja) | ディジタル制御スイッチング電源装置 | |
| GB1582400A (en) | Control systems for pulse with control type inverter | |
| JP2548418B2 (ja) | 遅延装置 | |
| KR20020028857A (ko) | 제너레이터 출력의 예측 제어 | |
| JPS63236409A (ja) | 遅延時間制御回路 | |
| KR960005979B1 (ko) | 단안정 멀티바이브레타 | |
| RU2227942C1 (ru) | Реле сопротивления | |
| SU830645A1 (ru) | Преобразователь частоты следовани иМпульСОВ B НАпР жЕНиЕ пОСТО ННОгОТОКА |