JP2006074415A - Ａ／ｄ変換器およびサンプリングクロックのデューティ制御方法 - Google Patents

Abstract

【課題】
従来のＡ／Ｄ変換器では、そのサンプリングクロックのデューティは、条件に応じての制御はされていなかった。したがって、使用状況などに応じて高速に動作させることが困難であった。
【解決手段】
Ａ／Ｄ変換器は、アナログ入力信号が入力され、サンプリングクロックに基づいて動作するサンプル・ホールド回路と、サンプル・ホールド回路の出力から、デジタル出力信号を生成するＡ／Ｄ変換回路と、デジタル出力信号に基づいて、デューティ制御信号を出力するＡ／Ｄ出力判定回路と、デューティ制御信号に基づいて、サンプリングクロックのデューティを調整し、該サンプリングクロックをサンプル・ホールド回路へと供給するサンプリングクロック生成回路とを有している。
【選択図】 図１

Description

本発明はＡ／Ｄ変換器に関わり、特にサンプリングクロックのデューティを調整して、高速に動作するＡ／Ｄ変換器およびそのデューティの制御方法に関する。

Ａ／Ｄ変換器はアナログ入力信号をサンプル・ホールド回路でサンプリングした後、サンプリングしたアナログ入力信号をＡ／Ｄ変換回路でデジタル信号に変換するものである。Ａ／Ｄ変換器ではサンプル・ホールド回路にサンプリングクロックを供給し、例えばサンプリングクロックが”Ｈ”レベルの間はサンプル期間とされ、サンプル・ホールド回路内のサンプリング容量が入力されたアナログ信号に対応する電圧に充電される。一方、”Ｌ”レベルの間はホールド期間とされ、その電圧を保持して出力する。ここで、ホールド期間からサンプル期間に移行すると、容量に充電された電圧が入力電圧と等しくなるまでの時間を要する。また、サンプル期間からホールド期間に移行した場合にも過渡応答により、そのホールドした電圧値に出力が落ち着くまでの時間を要する。このサンプル期間に、充電された電圧が入力電圧と等しくなるまでの時間を、アクイジションタイムＴａｑといい、ホールド期間に出力電圧がホールド電圧値に落ち着くまでの時間をセトリングタイムＴｓｔと言う。

従来のＡ／Ｄ変換器ではサンプリングクロックのデューティは５０％とされ、サンプル期間とホールド期間が等しく設定されていることが多い。そのためサンプリングクロックの最小の周期はアクイジションタイムＴａｑあるいはセトリングタイムＴｓｔの大きい方の時間に基づいて決定され、その周期はＴｍｉｎ＝２＊（ＴａｑもしくはＴｓｔの大きい方の値）とされていた。

つまり、従来のＡ／Ｄ変換器では、アクイジションタイムＴａｑとセトリングタイムＴｓｔが異なるため、仮にアクイジションタイムＴａｑが２．５ｎｓｅｃであったとしてもセトリングタイムＴｓｔが５ｎｓｅｃであれば、サンプリングクロックの最小周期は２＊５＝１０ｎｓｅｃ（最高周波数で１００Ｍ_Ｓａｍｐｌｅ／ｓｅｃ：以下ＭＳ／ｓｅｃと略す）とされ、高速化を図ることが困難であった。

これに対し、特許文献１に記載の技術ではサンプリングクロックのデューティを５０％ではない設定とすることが開示されている。しかしながら、特許文献１に記載の技術では、一律にサンプリングクロックのデューティを変化させたのみであり、サンプリングクロックのデューティを環境変動などに合わせて調整することは不可能である。
特開平５−２４４００１

上述のように、従来のＡ／Ｄ変換器では、そのサンプリングクロックのデューティは、条件に応じての制御はされていなかった。したがって、使用状況などに応じて高速に動作させることが困難であった。

上記の課題を解決するために、本発明のＡ／Ｄ変換器は、アナログ入力信号が入力され、サンプリングクロックに基づいて動作するサンプル・ホールド回路と、前記サンプル・ホールド回路の出力から、デジタル出力信号を生成するＡ／Ｄ変換回路と、前記デジタル出力信号に基づいて、デューティ制御信号を出力するＡ／Ｄ出力判定回路と、前記デューティ制御信号に基づいて、前記サンプリングクロックのデューティを調整し、該サンプリングクロックを前記サンプル・ホールド回路へと供給するサンプリングクロック生成回路とを有している。

また、Ａ／Ｄ出力判定回路は、予め定められたトレーニング信号を生成し、該トレーニング信号を前記サンプル・ホールド回路へと出力するトレーニング信号生成回路と、前記Ａ／Ｄ変換回路から、前記トレーニング信号をデジタル化したデジタル出力信号を受け取り、該デジタル出力信号を測定する出力信号測定回路と、前記出力信号測定回路の測定結果に基づいて前記デューティ制御信号を生成するデューティ制御信号生成回路とを有する構成とすることが出来る。

さらに、前記Ａ／Ｄ出力判定回路は、前記トレーニング信号から得られる期待値と、該トレーニング信号を前記Ａ／Ｄ変換回路でデジタル化したデジタル出力信号の前記期待値に対応するパラメータを比較し、比較結果に基づいて前記デューティ制御信号を生成することも可能である。

また、本発明の他の態様のＡ／Ｄ変換器は、受信した信号からデジタルデータを再生するＡ／Ｄ変換器であって、前記受信した信号が入力され、サンプリングクロックに基づいて動作するサンプル・ホールド回路と、前記サンプル・ホールド回路の出力から、デジタル出力信号を生成するＡ／Ｄ変換回路と、前記デジタル出力信号に基づいて、デューティ制御信号を出力するＡ／Ｄ出力判定回路と、前記デューティ制御信号に基づいて、前記サンプリングクロックのデューティを調整し、該サンプリングクロックを前記サンプル・ホールド回路へと供給するサンプリングクロック生成回路とを有する。

また、Ａ／Ｄ出力判定回路は、前記デジタル出力信号に含まれるエラーを訂正するエラー訂正回路と、前記エラー訂正回路によってエラーと判断された前記デジタル出力信号の比率を測定するエラー率測定回路と、前記エラー率測定回路の測定結果に基づいて前記デューティ制御信号を生成するデューティ制御信号生成回路とを有する構成とすることが可能である。

さらに、Ａ／Ｄ出力判定回路は、前記エラー率測定回路の測定するエラーの比率が最も低くなるように前記デューティ制御信号を生成することで、より正確な精度で操作可能である。

また、本発明のデューティ制御方法では、アナログ入力信号が入力され、サンプリングクロックに基づいて該アナログ入力信号をサンプル・ホールドするＡ／Ｄ変換器の前記サンプリングクロックのデューティ制御方法であって、予め定められたトレーニング信号を生成し、Ａ／Ｄ変換回路により、前記トレーニング信号をデジタル化したデジタル出力信号を出力し、前記デジタル出力信号の所定のパラメータを測定し、前記所定のパラメータと、前記トレーニング信号から得られる期待値を比較し、前記比較により得られた比較結果に基づいて、前記サンプリングクロックのデューティを制御する。

また本発明の他の態様のデューティ制御方法では、受信した信号が入力され、サンプリングクロックに基づいて該受信した信号をサンプル・ホールドするＡ／Ｄ変換器の前記サンプリングクロックのデューティ制御方法であってＡ／Ｄ変換回路により、前記受信した信号をデジタル化したデジタル出力信号を出力し、前記デジタル出力信号に含まれるエラーを訂正し、前記デジタル出力信号のうち、前記エラー訂正が行われた該デジタル出力信号の比率に基づいて前記サンプリングクロックのデューティを制御する。

Ａ／Ｄ変換器の出力するデジタル出力信号に応じて、サンプリングクロックのデューティが最適となるように制御されるため、より高速で高精度なＡ／Ｄ変換器を提供することが可能となる。

以下、図面を参照して本発明の実施の形態について説明する。図１は本発明の実施の形態のＡ／Ｄ変換器１０の構成を示すブロック図である。図１に示すようにこの実施の形態のＡ／Ｄ変換器１０は、サンプル・ホールド回路１、Ａ／Ｄ変換回路２、サンプリングクロック生成回路３およびＡ／Ｄ出力判定回路４を有している。

サンプル・ホールド回路１にはデジタル信号Ｓｄに変換されるアナログ信号Ｓａが入力されている。サンプル・ホールド回路１は、後述するサンプリングクロックＣＬＫに基づいて入力されたアナログ信号Ｓａをサンプリングし、アナログ信号Ｓａに対応する電圧Ｖｏｕｔを保持してＡ／Ｄ変換回路２へと出力する回路である。

Ａ／Ｄ変換回路２は、サンプル・ホールド回路１から出力された電圧Ｖｏｕｔをデジタル信号Ｓｄへと変換し、出力する回路である。

サンプリングクロック生成回路３は、サンプリングクロックＣＬＫを生成する回路である。このサンプリングクロックＣＬＫの周波数は、サンプリング周波数に対応し、サンプリングクロックＣＬＫのデューティはＡ／Ｄ出力判定回路４から出力されるデューティ制御信号Ｓｄｕｔｙに基づいて決定されている。サンプリングクロック生成回路３で生成されたサンプリングクロックＣＬＫは、サンプル・ホールド回路１およびＡ／Ｄ変換回路２に供給されている。詳細にはサンプリングクロック生成回路３では、サンプル期間に”Ｈ”レベルとなりホールド期間に”Ｌ”レベルとなるクロックＣＬＫφ１およびホールド期間に”Ｈ”レベルとなりサンプル期間に”Ｌ”レベルとなるクロックＣＬＫφ２が生成され、サンプル・ホールド回路１およびＡ／Ｄ変換回路２に供給されている。

Ａ／Ｄ出力判定回路４はＡ／Ｄ変換器１０の出力信号であるデジタル信号Ｓｄの種々のデータからサンプリングクロックＣＬＫのデューティを制御する信号Ｓｄｕｔｙを生成し、サンプリングクロック生成回路３へと出力する回路である。デューティ制御信号Ｓｄｕｔｙ生成の詳細については後述する。

上述のように構成されたＡ／Ｄ変換器１０では、サンプリングクロックＣＬＫに基づいて、サンプル・ホールド回路１が入力されたアナログ信号Ｓａ（アナログ入力電圧Ｖｉｎ）をサンプリングした後、そのアナログ入力電圧Ｖｉｎをホールドして出力電圧Ｖｏｕｔとする。Ａ／Ｄ変換回路２がホールドされた電圧Ｖｏｕｔを量子化することにより、Ａ／Ｄ変換が行われる。このＡ／Ｄ変換器１０の回路の詳細について、以下に説明する。

図２は、この実施の形態１のサンプル・ホールド回路１の構成を示す回路図である。図２に示すようにサンプル・ホールド回路１は、スイッチ１１〜１４、サンプリング容量１５およびオペアンプ１６を有している。

サンプリング容量１５の一端にはスイッチ１１を介してアナログ信号Ｓａに相当する入力電圧Ｖｉｎが供給されている。また、この端子は、スイッチ１２を介してサンプル・ホールド回路１の出力端子にも接続されている。サンプリング容量１５の他端はスイッチ１３を介して接地電位に接続されている、またこの端子は、スイッチ１４を介してオペアンプ１６の反転入力端子にも接続されている。オペアンプ１６の非反転入力端子は接地電位に接続され、オペアンプ１６の出力端子がサンプル・ホールド回路１の出力端子となる。スイッチ１１と１３には同一の信号が与えられ同時に開閉動作を行う。また、スイッチ１２と１４にも同一の信号が与えられ同時に開閉動作を行う。

サンプル・ホールド回路１の動作について以下に説明する。上述したように、このサンプル・ホールド回路１は、サンプリングクロック生成回路３で生成されたクロックＣＬＫφ１、φ２に基づいて動作している。図３（ａ）、（ｂ）は、このＣＬＫφ１、φ２の波形を示す図である。また、図３（ｃ）は、アナログ入力信号Ｓａ（Ｖｉｎ）が同図の破線のように入力された場合のサンプリング容量１５のスイッチ１１および１２に接続される端子の電位（図２中のノードＡの電位）を示している。

図３に示す波形のＣＬＫφ１が”Ｈ”レベル、ＣＬＫφ２が”Ｌ”レベルの間、サンプル・ホールド回路１内のスイッチ１１、１３がオン状態となる。その結果、サンプリング容量１５は接地電位とアナログ入力電圧Ｖｉｎの間に接続され、このアナログ入力電圧Ｖｉｎに基づいて充電される。（図３（ａ）、（ｃ）参照）その後、ＣＬＫφ１が”Ｌ”レベル、ＣＬＫφ２が”Ｈ”レベルとなることにより、スイッチ１１、１３がオフ状態、スイッチ１２、１４はオン状態となる。サンプリング容量１５は、アナログ入力電圧Ｖｉｎから切り離された後、オペアンプの反転入力端子と出力端子の間に接続される。ＣＬＫφ２が”Ｈ”レベルの間、サンプル・ホールド回路１は入力されたアナログ電圧Ｖｉｎの値を保持し、出力電圧Ｖｏｕｔとして出力する。（図３（ｂ）、（ｃ）参照）

ここで、ＣＬＫφ１が”Ｈ”レベルの期間がサンプル期間に相当し、ＣＬＫφ１が”Ｌ”レベルの期間がホールド期間に相当する。（図３（ａ）、（ｂ）参照）つまり、この実施の形態のサンプル・ホールド回路１では、サンプル期間およびホールド期間は、サンプリングクロックＣＬＫφ１（φ２）のデューティによって変化する。なお、図３（ｄ）、（ｅ）に示すように、回路の安定動作のため、φ１＝φ２＝Ｌの状態（期間）を持つようにする場合もある。

図３（ｃ）に示すように、サンプル期間Ｔｓに移行した直後、サンプリング容量Ｃｓが保持している電圧（ノードＡの電位）は、アナログ入力信号Ｓａ（アナログ入力電圧Ｖｉｎ）とは異なる電位である。そのため、ノードＡの電位がアナログ入力電圧Ｖｉｎに等しくなるまでに多少の時間が必要である。この時間はアクイジションタイムＴａｑと呼ばれている。

また、サンプル期間からホールド期間に移行した直後も、切り替え時の過渡的応答により、出力電圧Ｖｏｕｔ（ノードＡの電位）がホールド電圧で安定するまでに多少の時間が必要である。（図３（ｃ）参照）この時間はセトリングタイムＴｓｔと呼ばれている。

一般的にアクイジションタイムＴａｑは、サンプリング容量１５とスイッチ１１、１３のオン抵抗Ｒから求められる時定数τで決定される。これに対しセトリングタイムＴｓｔはオペアンプの帯域、スルーレート、サンプリング容量、負荷容量、寄生容量などのさまざまな要因に基づいて決定される。したがってアクイジションタイムＴａｑとセトリングタイムＴｓｔをほぼ同じ時間とすることはきわめて困難である。

アクイジションタイムＴａｑに対してのマージンＴａｑｍｇｎが取れない場合、サンプル期間において、サンプリング容量１５への充電が不十分なままホールド期間に移行してしまう恐れがある。つまり、ノードＡの電位がアナログ入力信号Ｓａに達する前にホールド期間に移行してしまう場合がある。このような場合、次のホールド期間では本来、ホールドすべきアナログ入力信号Ｓａに対応した電圧でホールドが行われず、デジタル出力信号Ｓｄとした場合に誤差が生じる。

一方、セトリングタイムＴｓｔに対するマージンＴｓｔｍｇｎが取れない場合、ホールド期間において、出力電圧Ｖｏｕｔが安定するよりも前に、Ａ／Ｄ変換回路２によってデジタル化されてしまう恐れがある。ホールドする電圧が安定していないため、デジタル出力信号Ｓｄとした場合に誤差が生じる。

そこで、この実施の形態１ではＡ／Ｄ出力判定回路４の出力するデューティ制御信号Ｓｄｕｔｙに基づいてサンプリングクロックＣＬＫのデューティが調整されている。つまり、Ａ／Ｄ出力判定回路４は、実際に出力されるデジタル出力信号Ｓｄに基づいて、サンプリングクロックＣＬＫのデューティを制御する信号を生成している。

以下にサンプリングクロックのデューティを調整するＡ／Ｄ出力判定回路４の例について説明する。
図４は、実施の形態１で使用されるＡ／Ｄ出力判定回路４の１例を用いたＡ／Ｄ変換器１００の構成図である。この例のＡ／Ｄ出力判定回路４は、トレーニング信号発生回路４１、ピーク値測定回路４２、デューティ制御信号生成回路４３を有している。図４に示すようにトレーニング信号発生回路４１は、この実施の形態１のサンプル・ホールド回路１のアナログ信号入力端に接続されている。また、Ａ／Ｄ変換回路２のデジタル出力信号ＳｄはＡ／Ｄ出力判定回路４のピーク値測定回路４２に入力されている。ここでピーク値測定回路４２は出力信号測定回路の一実施例である。

図４に示すＡ／Ｄ出力判定回路４では、トレーニング信号発生回路４１は所定の波形のトレーニング信号Ｓｔを生成する回路である。このトレーニング信号Ｓｔは、以下に説明するサンプリングクロックＣＬＫのデューティ制御のために生成される信号であり、その波形の振幅などは予め定められたものとする。ピーク値測定回路４２は、ＡＤ変換回路２により変換されたデジタル出力信号Ｓｄから、その信号の振幅のピーク値を測定する回路である。デューティ制御信号生成回路４３は、サンプリングクロックＣＬＫφ１、φ２のデューティを制御するデューティ制御信号Ｓｄｕｔｙを生成する回路であり、デューティ制御信号Ｓｄｕｔｙを決定するまでのデューティ調整プロセス中は段階的にデューティを変化させる信号を生成するものとする。

図４のようなＡ／Ｄ出力判定回路４を用いて、サンプリングクロックのデューティを調整する動作について以下に説明する。図４に示すようなＡ／Ｄ出力判定回路を用いて、サンプリングクロックＣＬＫのデューティを調整する場合、Ａ／Ｄ変換器１００は、デューティ調整プロセスを必要とする。このデューティ調整プロセスは、ＩＣ出荷前の選別テスト時、Ａ／Ｄ変換器１００の回路起動のたびに行うことなどが可能である。また予め定められた一定時間ごとに一時的にＡ／Ｄ変換動作を停止し、このデューティ調整プロセスを行うこととしても良い。

図４に示したＡ／Ｄ出力判定回路４を有するＡ／Ｄ変換器１００は、例えば、回路起動時にデューティ調整プロセスを実施する。Ａ／Ｄ出力判定回路４に、外部よりデューティ調整プロセスを開始する信号が入力されると、トレーニング信号発生回路４１は、トレーニング信号Ｓｔを生成する。ここで、トレーニング信号発生回路４１が生成する信号Ｓｔは、予めその波形が分かっていればよく、特にその波形が特定されているものではない。以下の説明では、もっとも簡単に提供できる正弦波を例にして動作を説明する。

デューティ調整プロセスでは、トレーニング信号発生回路４１が生成した正弦波がサンプル・ホールド回路１に入力される。サンプル・ホールド回路１では、このトレーニング用の信号のサンプリングとホールドが行われる。このときのサンプリングクロックＣＬＫφ１のデューティは例えば、デフォルトの所定値である。Ａ／Ｄ変換回路２では、このサンプル・ホールド回路１の出力から信号をデジタル信号化し、デジタル出力信号Ｓｄとして出力する。ピーク値測定回路４２にはデジタル出力信号Ｓｄのデータが入力され、デジタル出力信号Ｓｄから生成される正弦波状の波形の最大振幅（ピーク値）を測定して記憶する。

その後、Ａ／Ｄ出力判定回路４は、サンプリングクロックＣＬＫのデューティを変化させながら、上記のピーク判定動作を繰り返し行う。Ａ／Ｄ出力判定回路４は、このデジタル出力信号Ｓｄから測定されたピーク値に基づいて、サンプリングクロックＣＬＫのデューティの最適値を決定する。以下に、このピーク値測定により適切なデューティが決定できる点について説明する。

図５は、サンプリングクロックＣＬＫのデューティの変化に対して測定されるピーク値の変動を示す図である。図中左の、矢印で示されるのは、デジタル出力信号Ｓｄのピーク値の期待値を示している。なお、この期待値はトレーニング信号である予め定められた正弦波から決定される。

上述で説明したようにアクイジションタイムＴａｑに対するマージンＴａｑｍｇｎが小さい場合はサンプリングによる誤差が大きくなる。また、セトリングタイムＴｓｔに対するマージンが小さい場合もセトリングによる誤差が大きくなる。つまり、この実施の形態のサンプリングクロックＣＬＫφ１ではデューティが小さなりすぎても、大きくなりすぎてもその誤差が大きくなる。その結果、Ａ／Ｄ変換回路２から出力されたデジタル出力信号Ｓｄのピーク値と期待値との差は、サンプリングクロックＣＬＫのデューティが適切な範囲から外れていくほど大きくなる。（図５参照）

そこで、この実施の形態では、サンプリングクロックのデューティを変化させながら、各デューティにおけるデジタル出力信号Ｓｄのピーク値を記録していく。
次に、デジタル出力信号Ｓｄのピーク値が最も期待値に近くなる点を挟んで、測定されたピーク値が、期待値よりも３ｄＢ劣化する点を、２点特定する。この２点は、ピーク値が最も期待値に近くなる点よりも低いデューティＤｍｉｎで劣化する点と、ピーク値が最も期待値に近くなる点よりも高いデューティＤｍａｘで劣化する点である。デューティＤｍｉｎで劣化する点は、アクイジションタイムＴａｑが取れず、サンプル期間中の誤差が現れる点である。デューティＤｍａｘで劣化する点は、セトリングタイムＴｓｔが十分に取れず、ホールド期間中の誤差が現れる点である。

このようなピーク値測定が行われた場合、最も適したサンプリングクロックＣＬＫのデューティはＤｂｅｓｔ＝（Ｄｍｉｎ＋Ｄｍａｘ）／２と判定する。Ｄｂｅｓｔが判定された時点で、Ａ／Ｄ出力判定回路４では、図示しないレジスタなどに、このデューティＤｂｅｓｔの設定を保持し、デューティ調整プロセスを終了する。図４に示したＡ／Ｄ出力判定回路４は、以後の通常動作中（デューティ制御プロセス以外の動作中）、このレジスタに保持されたＤｂｅｓｔに基づいてデューティ制御信号Ｓｄｕｔｙを出力する。サンプリングクロック生成回路３は、デューティ制御信号Ｓｄｕｔｙに基づいて、デューティがＤｂｅｓｔとなるサンプリングクロックＣＬＫφ１（φ２）を生成する。

以上説明したように、本発明の実施の形態のＡ／Ｄ変換器１００では、アナログ入力信号をサンプリングする際のサンプリングクロックＣＬＫのデューティが、Ａ／Ｄ出力判定回路４の出力するデューティ制御信号Ｓｄｕｔｙに基づいて最適値に調整される。したがって、サンプリングクロックＣＬＫのデューティを最適化し、より高速で高精度のＡ／Ｄ変換器を提供することが可能となる。１０ｂｉｔ、１００ＭＳ／ｓｅｃ以上の高精度高速Ａ／Ｄ変換器で考えた場合、サンプル・ホールド回路のアクイジションタイムＴａｑは上述の時定数を用いて７τ程度であるのに対し、セトリングタイムＴｓｔは、オペアンプの高速化が困難なため大きくなる。つまり、Ｔａｑ＜Ｔｓｔとなることが多い。そこで、Ｔａｑ＝２．５ｎｓｅｃ、Ｔｓｔ＝５ｎｓｅｃとすると、その最高サンプリング周波数ｆｓｍａｘは、
ｆｓｍａｘ＝１／Ｔｍｉｎ＝１／（Ｔａｑ＋Ｔｓｔ）＝１３３ＭＳ／ｓｅｃ
となり、従来よりも高速化が可能である。

また、回路を起動するたびに、上述のデューティ調整プロセスを実行することなどで、環境変動などにも対応したデューティ制御が可能である。

また、上記に説明した例では、正弦波のピーク値が期待値から３ｄＢ劣化する場合のデューティから最適なデューティを決定するとしたが、単にデューティを増加（あるいは減少）させながらピーク値を測定し、ピーク値が最も期待値に近い場合のデューティを最適なデューティとして決定しても良い。また、振幅のピークから最適なデューティを求める例を説明したが、デジタル出力信号Ｓｄの電力など期待値が求められるものであれば、他のパラメータを利用しても良く、ピーク値測定回路４２以外でも種々の変形例が可能である。つまり、ピーク値測定回路は出力信号測定回路であればよく、出力波形の電力測定回路などでもよい。

つまり、この実施の形態では、ピーク値や電力のようなトレーニング信号から得ることができる期待値が、Ａ／Ｄ出力判定回路４内のレジスタなどに予め保持されている。そして、ディーティ調整プロセスでは、この期待値と、トレーニング信号をデジタル化して得られたデジタル出力信号Ｓｄの期待値に対応するパラメータが比較される。その結果、デジタル出力信号から得たパラメータが期待値に近づくようにデューティを制御してやることで、サンプリングクロックのデューティを最適化するものである。

なお、実施の形態１では、環境変動に対応するためＡ／Ｄ変換器１００内部にＡ／Ｄ出力判定回路４を有する構成としている。環境変動による影響が少ないと考えられる場合であれば、プロセスばらつきなどに対応するために、ＩＣ完成後のテスト時にテスタなどによりトレーニングパターンを生成して上述のデューティ制御を実行することも可能である。つまり、テスタによりトレーニングパターンの生成、ピーク値の測定を行い上述と同様のデューティ制御方法でデューティを決定し、テスタがＡ／Ｄ変換器内のレジスタなどに上記のＤｂｅｓｔを書き込む構成とすることも可能である。

以下に、実施の形態２としてＡ／Ｄ出力判定回路４の他の例を用いた場合について説明する。現在、情報を伝送する通信系では、デジタルの信号を伝送する際に多値化などが行われる場合がある。多値化とは、例えば送信側で”Ｌ”、”Ｈ”に対応する値だけでなく、その間を複数（４値、１６値など）に分割して、同時に多くの情報（デジタルデータ）を含む信号を送信することである。そのような信号を受けた受信側では、受信した信号をＡ／Ｄ変換し、元のデジタルデータを再生する必要がある。また、多値信号からデジタルデータを再生する場合に限らず、無線通信や高速通信では、受信機側でＡ／Ｄ変換器を利用して受信した信号からデジタルデータを再生する利用法が多く用いられている。以下に説明するＡ／Ｄ出力判定回路の例は、このようにＡ／Ｄ変換器を用いてデジタルデータを再生する場合に極めて有効な例である。

図６に、実施の形態２に関するＡ／Ｄ変換器２００の構成を示す。この実施の形態２では、Ａ／Ｄ出力判定回路４以外の構成については、実施の形態１と同一であるため説明を省略する。図１あるいは図４に示したＡ／Ｄ変換器と異なる点は、実施の形態２では再生したデジタルデータを後段の回路へ出力するＡ／Ｄ変換器であるため、このＡ／Ｄ変換器２００の出力は、Ａ／Ｄ変換回路２の出力ではなく、Ａ／Ｄ変換回路２の出力したデジタル出力信号Ｓｄがエラー訂正回路６１へと出力され、エラー訂正回路６１の出力が後段の回路へと出力される点である。エラー訂正回路６１を介すためＡ／Ｄ変換器２００より後段の回路にはエラー訂正後のデジタルデータが出力される。

実施の形態２のＡ／Ｄ変換器２００では、Ａ／Ｄ出力判定回路４は、このエラー訂正回路６１およびＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）測定回路（エラー率測定回路）６２、デューティ制御信号生成回路６３から構成されている。

上述のように、受信したデジタルデータを再生するためにＡ／Ｄ変換器２００を用いた場合、Ａ／Ｄ変換回路２の出力するデジタル出力信号Ｓｄには送信側によって付加された様々な情報を含んでいる。この送信側で付加された情報の中には、パリティチェックやＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ）といったデジタル信号の正当性に関するデータや、ＦＥＣ（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）といった、再生されたデジタル信号に誤りがあった場合にそれを訂正するための情報も含まれている。

エラー訂正回路６１では、こういった送信時に付加されている情報を利用して、Ａ／Ｄ変換回路２が再生したデジタル信号Ｓｄの誤り訂正を行うものである。この実施の形態２では、エラー訂正回路６１において、エラーと判断されるデータの比率をＢＥＲ測定回路により測定している。つまり、Ａ／Ｄ変換回路２のデジタル出力信号Ｓｄのうち、エラー訂正回路６１によってエラーと判断され、訂正された信号の比率を計測している。このＢＥＲ測定回路６２の測定結果に基づいて、デューティ制御信号生成回路６３が、サンプリングクロックＣＬＫのデューティを制御する信号Ｓｄｕｔｙを出力する。

図７は、サンプリングクロックのデューティを変化させたときの、ＢＥＲの変化を示す図である。上述したように、サンプリングクロックφ１のデューティが小さく（すなわちφ２のデューティが大きく）なると、アクイジションタイムに対するマージンＴａｑｍｇｎがなくなるため、誤差が大きくなる。そのため、受信した信号をＡ／Ｄ変換回路２で再生した場合でも、デジタル信号Ｓｄの中に多くのエラーを含むようになり、ＢＥＲが大きくなる。φ１のデューティを大きく（すなわちφ２のデューティを小さく）した場合も同様にセトリングの誤差が大きくなり、ＢＥＲが大きくなる。

図６に示すＡ／Ｄ出力判定回路４では、ＢＥＲ測定回路により常にＢＥＲが測定され、ＢＥＲに基づいてデューティ制御信号Ｓｄｕｔｙがサンプリングクロック生成回路３へと出力されている。このように、Ａ／Ｄ変換器２００を受信したデジタル信号を再生するために用いる場合、常に受信した信号に含まれる情報からＢＥＲを測定することが可能である。したがって、ＢＥＲに基づいて、逐次デューティ制御信号Ｓｄｕｔｙを変化させることが可能である。例えば、ＢＥＲを予め定められた所定値を超えた場合に、ＢＥＲを低くするようにデューティ制御信号Ｓｄｕｔｙを出力することなどが可能となる。そのため、実施の形態２のＡ／Ｄ変換器２００では、ＢＥＲを利用することで、サンプリングクロックＣＬＫ（φ１、φ２）のデューティを実際のデータ通信を行いながらリアルタイムで制御（バックグラウンド制御）するため、常に最適なデューティを得ることが可能となる。

以上、詳細に説明したように本発明の実施の形態のＡ／Ｄ変換器によれば、サンプリングクロックのディーティを最適化し、より高速で高精度のＡ／Ｄ変換器を提供することが可能である。また、Ａ／Ｄ変換器の動作説明で示されているようにサンプリングクロックのデューティを制御することにより、デューティの最適化が適切に行われる。また、実施の形態では、Ａ／Ｄ出力判定回路４としてトレーニングパターンからピーク値を測定する例、ＢＥＲを測定する例を示したが他の例で実施することも可能である。例えばＡ／Ｄ変換回路２の出力するデジタル信号の信号、ノイズ、歪みから測定されるＳＮＤＲ（Ｓｉｇｎａｌ Ｎｏｉｓｅ Ｄｉｓｔｏｒｔｉｏｎ Ｒａｔｉｏ）を利用してデューティを調整する信号Ｓｄｕｔｙを生成するようにしても良い。ＳＮＤＲを利用した場合は、デジタル出力信号Ｓｄの周波数スペクトルから、信号成分、ノイズ成分、歪みに対応する成分などを抽出することによって、Ａ／Ｄ出力判定回路４を構成することが可能である。

本発明のＡ／Ｄ変換器の構成を示すブロック図である。 本発明の実施の形態のサンプル・ホールド回路を示す回路図である。 サンプル・ホールド回路の動作を示す図である。 本発明の実施の形態１のＡ／Ｄ変換器を示すブロック図である。 実施の形態１のデューディに対するピーク値の変化を示す図である。 本発明の実施の形態２のＡ／Ｄ変換器を示すブロック図である。 実施の形態２のデューディに対するＢＥＲの変化を示す図である。

符号の説明

１ サンプル・ホールド回路
２ Ａ／Ｄ変換回路
３ サンプリングクロック生成回路
４ Ａ／Ｄ出力判定回路
１１-１４ スイッチ
１５ サンプリング容量
１６ オペアンプ
４１ トレーニング信号発生回路
４２ ピーク値測定回路
４３ デューティ制御信号生成回路
６１ エラー訂正回路
６２ ＢＥＲ測定回路
６３ デューティ制御信号生成回路
１０、１００、２００ Ａ／Ｄ変換器

Claims (8)

1. アナログ入力信号が入力され、サンプリングクロックに基づいて動作するサンプル・ホールド回路と、
   前記サンプル・ホールド回路の出力から、デジタル出力信号を生成するＡ／Ｄ変換回路と、
   前記デジタル出力信号に基づいて、デューティ制御信号を出力するＡ／Ｄ出力判定回路と、
   前記デューティ制御信号に基づいて、前記サンプリングクロックのデューティを調整し、該サンプリングクロックを前記サンプル・ホールド回路へと供給するサンプリングクロック生成回路とを有するＡ／Ｄ変換器。
2. 前記Ａ／Ｄ出力判定回路は、
   予め定められたトレーニング信号を生成し、該トレーニング信号を前記サンプル・ホールド回路へと出力するトレーニング信号生成回路と、
   前記Ａ／Ｄ変換回路から、前記トレーニング信号をデジタル化したデジタル出力信号を受け取り、該デジタル出力信号を測定する出力信号測定回路と、
   前記出力信号測定回路の測定結果に基づいて前記デューティ制御信号を生成するデューティ制御信号生成回路とを有することを特徴とする請求項１に記載のＡ／Ｄ変換器。
3. 前記Ａ／Ｄ出力判定回路は、前記トレーニング信号から得られる期待値と、該トレーニング信号を前記Ａ／Ｄ変換回路でデジタル化したデジタル出力信号の前記期待値に対応するパラメータを比較し、比較結果に基づいて前記デューティ制御信号を生成することを特徴とする請求項２に記載のＡ／Ｄ変換器。
4. 受信した信号からデジタルデータを再生するＡ／Ｄ変換器であって、
   前記受信した信号が入力され、サンプリングクロックに基づいて動作するサンプル・ホールド回路と、
   前記サンプル・ホールド回路の出力から、デジタル出力信号を生成するＡ／Ｄ変換回路と、
   前記デジタル出力信号に基づいて、デューティ制御信号を出力するＡ／Ｄ出力判定回路と、
   前記デューティ制御信号に基づいて、前記サンプリングクロックのデューティを調整し、該サンプリングクロックを前記サンプル・ホールド回路へと供給するサンプリングクロック生成回路とを有するＡ／Ｄ変換器。
5. 前記Ａ／Ｄ出力判定回路は、
   前記デジタル出力信号に含まれるエラーを訂正するエラー訂正回路と、
   前記エラー訂正回路によってエラーと判断された前記デジタル出力信号の比率を測定するエラー率測定回路と、
   前記エラー率測定回路の測定結果に基づいて前記デューティ制御信号を生成するデューティ制御信号生成回路とを有することを特徴とする請求項４に記載のＡ／Ｄ変換器。
6. 前記Ａ／Ｄ出力判定回路は、前記エラー率測定回路の測定するエラーの比率が最も低くなるように前記デューティ制御信号を生成することを特徴とする請求項５に記載のＡ／Ｄ変換器。
7. アナログ入力信号が入力され、サンプリングクロックに基づいて該アナログ入力信号をサンプル・ホールドするＡ／Ｄ変換器の前記サンプリングクロックのデューティ制御方法であって、
   予め定められたトレーニング信号を生成し、
   Ａ／Ｄ変換回路により、前記トレーニング信号をデジタル化したデジタル出力信号を出力し、
   前記デジタル出力信号の所定のパラメータを測定し、
   前記所定のパラメータと、前記トレーニング信号から得られる期待値を比較し、
   前記比較により得られた比較結果に基づいて、前記サンプリングクロックのデューティを制御することを特徴とするサンプリングクロックのデューティ制御方法。
8. 受信した信号が入力され、サンプリングクロックに基づいて該受信した信号をサンプル・ホールドするＡ／Ｄ変換器の前記サンプリングクロックのデューティ制御方法であって
   Ａ／Ｄ変換回路により、前記受信した信号をデジタル化したデジタル出力信号を出力し、
   前記デジタル出力信号に含まれるエラーを訂正し、
   前記デジタル出力信号のうち、前記エラー訂正が行われた該デジタル出力信号の比率に基づいて前記サンプリングクロックのデューティを制御するサンプリングクロックのデューティ制御方法。

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