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Die
Erfindung betrifft einen Datenempfänger mit einer Taktrückgewinnungsschaltung,
insbesondere zum Einsatz in einem Datenspeicher und ein Datenübertragungssystem
mit einem solchen Datenempfänger.
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Fortschritte
bei der Herstellung integrierter Schaltungen haben zu einem exponentiellen
Anstieg der Datenübertragungsgeschwindigkeit
geführt.
So treten insbesondere auch in Halbleiterspeichern Datenübertragungsraten
im Gigabit-Bereich pro Sekunde und Datenübertragungskanal auf. 1 zeigt
ein serielles digitales Datenübertragungssystem,
wie es zur Datenübertragung
zwischen integrierten Schaltungen in Halbleiterspeichern eingesetzt
wird. Charakteristisch für
die serielle Datenübertragung
ist, dass die Datensignale von einem Datensender 1 über eine
Datenleitung 2 zeitlich nacheinander, d.h. bitseriell zu
einem Datenempfänger 3 übertragen werden.
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Da
die integrierten Schaltungen in den Halbleiterspeichern in der Regel
die Daten parallel verarbeiten, erfolgt im Datensender 1 eine
Parallel-Seriell-Umsetzung und im Datenempfänger 3 eine Seriell-Parallel-Umsetzung.
Der Datensender 1 weist hierzu, wie 1 zeigt,
ein sog. FIFO-Register 11 auf, welches z.B. durch eine
Reihe aus parallel geschalteten Schieberegistern realisiert sein
kann. Das in 1 gezeigte FIFO-Register 11 weist
beispielsweise jeweils acht Dateneingänge und -ausgänge auf.
Das FIFO-Register 11 wird über zwei Taktleitungen angesteuert, über die
sich der Ein- und Auslesetakt in das Register unabhängig festlegen
lässt.
Mit dem FIFO-Register 11 kann so der Sendetakt des Datensenders 11,
der von einer Sendetakteinheit 12 in 1 vorgeben
wird, vom Takt der vorgeschalteten Bauelemente der integrierten
Schaltung entkoppelt werden.
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Die
in das FIFO-Register 11 parallel mit dem Takt der vorgeschalteten
Bauelemente eingelesenen Daten werden parallel mit dem von der Sendetakteinheit 12 vorgebenen
Sendetakt an die acht Eingänge des
Parallel-Seriell-Wandlers 13 angelegt, der die parallel
angelegten Daten in einen seriellen Datenstrom umwandelt und an
einen Codierer 14 weiterleitet, der den seriellen Datenstrom
formatiert und die formatierten Datensignale mit dem von der Sendetakteinheit 12 vorgebenen
Sendetakt an einen Ausgangstreiber 15 anlegt, der dann
den Datensignale verstärkt
auf den Datenübertragungskanal 2 ausgibt. Die
Datensignale können
dabei elektrisch, als Lichtsignale oder als Funksignale übertragen
werden, und zwar leitungsgebunden oder drahtlos. Bei Halbleiterspeichern
werden die Datensignale in der Regel auf einem aus zwei differenziell
betriebenen impedanzkontrollierten Leiterbahnen bestehenden Datenübertragungskanal
zwischen dem Datensender 1 und dem Datenempfänger 3 übertragen.
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Der
Datenempfänger 3 weist,
wie 1 zeigt, einen Eingangstreiber 31 auf,
der die eintreffenden Datensignale verstärkt und an eine Abtasteinheit 32 weiterleitet,
die die Datensignale entsprechend einem von einer Empfangstakteinheit 33 vorgebenen
Empfangstakt abtastet und bewertet und als bitseriellen Datenstrom
an einen Seriell-Parallel-Wandler 34 anlegt, der den bitseriellen
Datenstrom parallelisiert und an die acht Eingänge eines FIFO-Registers 35 weitergibt.
Das FIFO-Register 35 liest
die angelegten Daten mit dem Empfangstakt parallel ein und gibt
sie dann wieder parallel mit dem von den nachgeschalteten Bauelementen
vorgesehenen Takt aus.
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Die
serielle Datenübertragung
erfolgt in der Regel taktsynchron, wobei der Empfangstakteinheit 33 des
Datenempfängers 1 das
Taktsignal, um eine zusätzliche
Taktleitung zwischen Datensender 1 und Datenempfänger 3 zu
sparen, direkt aus den eintreffenden Datensignalen ableitet. Die
Takt- und Datenrückgewinnung
in dem Datenempfänger 3 wird üblicherweise
mithilfe einer Überabtastung
des empfangenen Datensignalfolge mit Phasenselektion durchgeführt. Hierzu
wird die Datensignalfolge über
parallel angeordnete getaktete Abtaster der Abtasteinheit 32 innerhalb
der Periodenlänge
der Datensignalfolge mehrfach abgetastet. Der entstehende Datenstrom der
Abtaster der Abtasteinheit 32 wird mithilfe einer nachgeordneten
Schaltung nach Signalwechseln durchsucht, um daraus eine Phaseninformation
zu gewinnen. Aufgrund der Phaseninformation wird dann von einem
Entscheider der Abtasteinheit 32 das Abtastsignal als empfangenes
Datensignal festgelegt, das in der Mitte des Datenauges abgetastet
wurde.
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Die
Vorgehensweise soll nachfolgend anhand 2 kurz erläutert werden. 2 zeigt
ein Augendiagramm einer Datensignalfolge, wie es an der Abtasteinheit 32 des
Datenempfängers 3 anliegt. Das
Augendiagramm ist eine Darstellung der Datensignalfolge am Eingang
der Abtasteinheit 32, die durch ein oszillographisches Übereinanderschreiben vieler
Datensignalelemente, die zeitlich nacheinander auftreten, gewonnen
wird. 2 zeigt dabei einen Datensignalfolge mit einer
so genannten NRZ-Formatierung (No Return to Zero). Bei der NRZ-Formatierung wird
jedes Datenbit durch einen Rechteckimpuls dargestellt. Das Vorhandensein
des Impulses kennzeichnet den High-(1)-Zustand, das Fehlen den Low-(0)-Zustand. 2 zeigt
dabei das Augendiagramm für
eine ideale Übertragungsstrecke mit
einer maximalen Augenöffnung,
was sowohl die Höhe
als auch die Länge
des Datensignals betrifft.
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Aufgrund
von Verzerrungen bei der Übertragung
durch Taktjitter, Bandbreitenbegrenzung auf den Datenübertragungskanälen etc.
ist das Datenauge in der Regel jedoch stark deformiert. 3 zeigt eine
solche deformierte Augenöffnung,
bei der das Datenauge durch Amplitudenschwankung in senkrechter
Richtung verkleinert und durch zu verschiedenen Zeitpunkten einsetzende
Null-Durchgänge
der Signalspannung in waagrechter Richtung verengt ist. So sind
z.B. für
die Kommunikation zwischen Chips auf einer Leiterplatte, bei der
der Datenübertragungskanal
mit 3,125 GBit/s betrieben wird, nur noch 35% der jeweiligen Augenöffnung nutzbar,
wodurch sich eine Länge
der Augenöffnung
von 112 psec ergibt. Der Rest der Augenzelle ist durch Taktjitter,
Interpol-Interferenzen, Reflexionen usw. gestört.
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Zur
Taktrückgewinnung
bei dem in 2 gezeigten idealisierten Augendiagramm
erfolgt eine Überabtastung
mit zwei Abtastungen pro Impulsdauer des Datensignals. Die einzelnen
Abtastsignale sind somit um 180° gegeneinander
phasenverschoben. In 2 sind dabei drei Abtastzeitpunkte
TM-1, TM und TM+1 gekennzeichnet, bei denen die Abtastwerte
A, T und B ermittelt werden. Die Abtastwerte A und T zum Zeitpunkt
TM-1 und T liegen dabei im gleichen Datenauge,
weshalb zwischen den beiden Abtastwerten kein Signalwechsel auftritt.
Die Abtastwerte T und B zum Zeitpunkt TM und
TM+1 liegen dagegen in verschiedenen Datenaugen,
so dass zwischen den beiden Abtastwerten ein Signalwechsel vorliegt.
Eine Auswerteschaltung in der Abtasteinheit 33 erkennt aus
diesen Abtastdatenfolge aufgrund des zwischen dem Abtastsignal T
und B auftretenden Signalwechsels dann, dass die Datensignale zu
früh abgetastet werden
und verzögert
im Folgenden dann die Abtastung um einen vorgegebenen Zeitschritt,
um zu erreichen, dass die Abtastung A und B, deren Abtastwerte vom
Entscheider der Abtasteinheit als die empfangenen Datensignale festgelegt
werden, in der zeitlichen Mitte des Datenauges erfolgt. Der mithilfe
des Überabtastverfahrens
bestimmte ideale Abtastzeitpunkt Ti zur
Datenrückgewinnung
ist das deformierte Datenauge in 3 eingezeichnet.
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Die
herkömmliche
Takt- und Datenrückgewinnung
mittels einer Überabtastung
des empfangenen Datensignalfolge und anschließender Phasenselektion zieht
einen hohen Schaltungsaufwand und einen großen Energieverbrauch nach sich.
Für die Überabtastung
ist es, wie 2 zeigt, erforderlich, dass
mindestens zwei Abtaster vorgesehen sind, um pro eintreffendem Datensignal
wenigstens zwei Abtastvorgänge
durchführen
zu können.
Aufgrund des bei der Datenübertragung
deformierten Da tenauges und damit der reduzierten Augenbreite ist
jedoch in der Regel eine wesentlich höhere Abtastrate für eine zuverlässige Daten-
und Taktrückgewinnung
erforderlich. Die Überabtastung
führt darüber hinaus
zu einem hohen Datenstrom, der sich nur mit großem schaltungstechnischen und
energetischen Aufwand verarbeiten lässt.
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Ferner
wird bei dem herkömmlichen
Verfahren zur Takt- und Datenrückgewinnung
durch Überabtastung
der empfangenen Signalfolge mit Phasenselektion die Abtastung so
ausgerichtet, dass als eintreffendes Datensignal vom Entscheider
der Abtasteinheit die Abtastung in der Augenmitte bezogen auf die
Länge der
Augenöffnung
ausgewählt
wird. Wie in dem in 3 dargestellte Datenauge aber
der Doppelpfeil an der Stelle der maximalen Augenbreite und der
mithilfe der Überabtastung
bestimmte Abtastzeitpunkt Ti in der Augenmitte
zeigen, ist die Augenmitte nicht notwendigerweise der optimale Abtastzeitpunkt,
d.h. der Zeitpunkt an dem die maximale Signalamplitude vorliegt.
Bei dem in 3 dargestellten Auge fallen
nämlich
die maximale Augenbreite, d.h. der Zeitpunkt der größte Signalamplitude
und die Augenmitte nicht zusammen. Dies führt dazu, dass bei der herkömmlichen
Daten- und Taktrückgewinnung
mit Überabtastung
und Phasenselektion nicht immer die größte Signalamplitude abgetastet und
bewertet wird, was zum Auftreten von Bitfehlern führen kann.
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Der
Erfindung liegt die Aufgabe zugrunde, einen Datenempfänger, insbesondere
zum Einsatz in einem seriellen Datenübertragungssystem bzw. einen
Datenspeicher mit einer vereinfachten Schaltanordnung zur Takt-
und Datenrückgewinnung
bereit zustellen, die sich durch einen geringen Energieverbrauch
und niedrigen Datenverarbeitungsaufwand auszeichnen.
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Diese
Aufgabe wird mit einem Datenempfänger
gemäß Anspruch
1, einem seriellen Datenübertragungssystem
gemäß Anspruch
9 und einem Datenspeicher gemäß Anspruch
10 gelöst.
Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
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Der
erfindungsgemäße Datenempfänger weist
eine mit einem Datensignaleingang verbundene Abtasteinheit zum Abtasten
einer Datensignalamplitude und Verstärken der abgetasteten Datensignalamplitude
auf einen vorgegebenen Wert, eine mit der Abtasteinheit verbundene
Abtasttaktgebereinheit zum Vorgeben eines Abtasttaktes für die Abtasteinheit,
eine mit der Abtasteinheit verbundene Bewertereinheit zum Ermitteln
der von der Abtasteinheit benötigten
Zeitdauer zum Verstärken
der abgetasteten Datensignalamplitude auf den vorgegebenen Wert
und Bewerten der ermittelten Zeitdauer und eine mit der Bewertereinheit
und der Abtasttaktgebereinheit verbundene Steuereinheit zum Festlegen des
Abtasttaktes auf der Grundlage der ermittelten Zeitdauer durch die
Bewertereinheit auf.
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Erfindungsgemäß ist zur
Takt- und Datenrückgewinnung
im Datenempfänger
somit nur eine einzelne Abtasteinheit erforderlich. Aus dem von
dieser Abtasteinheit abgetasteten einzelnen Abtastsignal pro empfangener
Datensignalperiode wird der ideale Abtastzeitpunkt innerhalb des
Datenauges, also dann, wenn die Signalamplitude am größten ist, dadurch
bestimmt, dass die Zeitdauer ermittelt wird, die notwendig ist,
die abgetastete Datensignalamplitude auf den Entscheidungsschwellenwert
zu verstärken,
bei dem die Bewertereinheit die digitale Dateninformation festlegt,
d.h. entscheidet, ob sich das Datensignal im High-(1)-Zustand oder
im Low-(0)-Zustand befindet. Die Zeitdauer, die zum Verstärken benötigt wird,
kennzeichnet die zeitliche Position der Abtastung relativ zur maximalen
Breite des Datenauges, also dem idealen Abtastzeitpunkt. Je näher nämlich der
Abtastzeitpunkt an die maximale Datenaugenbreite heranrückt, umso
kürzer
ist die Zeitdauer, die zur Verstärkung
der abgetasteten Datensignalamplitude auf den zur Bewertung erforderlichen Schwellenwert
notwendig ist. Die Verstärkungszeitdauer
stellt somit ein Maß für die Abweichung
des tatsächlichen
Abtastzeitpunktes vom idealen Abtastzeitpunkt bei der maximalen
Augenbreite dar und bildet somit die Grundlage für eine Nachregelung des Abtastzeitpunktes
im Da tenempfänger
auf den idealen Abtastzeitpunkt bei der maximalen Augenbreite.
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Die
erfindungsgemäße Vorgehensweise zeichnet
sich durch einen einfachen Schaltungsaufbau und einen niedrigen
Energieverbrauch aus. Ferner ergibt sich ein geringer Flächenbedarf
für die Schaltung,
was insbesondere beim Einsatz in Datenspeichern vorteilhaft ist.
Mit der erfindungsgemäßen Vorgehensweise
wird außerdem
immer die Abtastung auf den idealen Abtastzeitpunkt, nämlich auf den
Zeitpunkt der maximalen Augenhöhe,
der ja nicht unbedingt mit der zeitlichen Mitte der Datenaugenöffnung zusammenfallen
muss, verschoben.
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Gemäß einer
bevorzugten Ausführungsform sind
die Steuereinheit und die Bewertereinheit ausgelegt, die von der
Abtasteinheit benötigte
Zeitdauer zum Verstärken
der abgetasteten Datensignalamplitude auf den vorgegebenen Wert
zu minimieren, vorzugsweise indem die Taktlänge des Abtasttaktes des Abtasttaktgebers
schrittweise verändert
wird. Mit dieser Vorgehensweise wird auf einfache Weise die Abtasttaktverschiebung
auf den Zeitpunkt maximaler Datenaugenbreite durchgeführt.
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Gemäß einer
weiteren bevorzugten Ausführungsform
weist die Bewertereinheit einen mit dem Abtastgeber verbundenen
Referenzverstärkereinheit zum
Verstärken
einer Referenzsignalamplitude auf den vorgegebenen Wert und eine
Vergleichereinheit zum Vergleichen der von der Referenzverstärkereinheit
benötigten
Zeitdauer zum Verstärken
der Referenzsignalamplitude auf den vorgegebenen Wert mit der von
der Abtasteinheit benötigten
Zeitdauer zum Verstärken
der abgetasteten Signalamplitude auf den vorgegebenen Wert auf.
Mit dieser Schaltungsauslegung lässt
sich auf einfache Weise, d.h. mit einem geringen Schaltaufwand und
einem niedrigen Energieverbrauch, die Abweichung des aktuellen Abtastzeitpunktes
vom idealen Abtastzeitpunkt feststellen. Der ideale Abtastzeitpunkt
wird durch die für
die Verstärkung
der Referenzsignalamplitude notwendige Zeitdauer festgelegt. Durch
Vergleichen der zum Verstärken des
abgetasteten Datensignals benötigten Zeitdauer
mit dieser Referenzzeitdauer kann dann eine gegebenenfalls notwendige
Nachregelung des Abtastzeitpunktes vorgenommen werden.
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Der
erfindungsgemäße Datenempfänger lässt sich
ferner vorteilhaft in einem seriellen Übertragungssystem, insbesondere
in einem in einen Speicher eingesetzten Übertragungssystem einsetzen.
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Im
Folgenden wird die Erfindung anhand bevorzugter Ausführungsformen
unter Bezugnahme auf die Zeichnungen näher erläutert.
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Es
zeigt
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1 schematisch
den Aufbau eines seriellen Datenübertragungssystems;
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2 die
Darstellung einer von einem Datenempfänger empfangenen Datensignalfolgeverlauf in
Form eines idealisierten Augendiagramms mit drei Abtastvorgängen für eine Überabtastung
zur Daten- und Taktrückgewinnung;
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3 ein
deformiertes Datenauge mit dem mithilfe des Überabtastverfahrens bestimmten
idealen Abtastzeitpunkt zur Datenrückgewinnung;
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4 den
Signalverlauf an einem erfindungsgemäßen Datenempfänger in
Form eines idealisierten Datenaugendiagramms mit drei Abtastzeitpunkten
des Datenempfängers;
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5 ein
Diagramm des zeitlichen Verlaufes der Signalverstärkung durch
den erfindungsgemäßen Datenempfänger für die in 3 gezeigten
Abtastzeitpunkte;
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6 ein
deformiertes Datenauge mit den in 4 gezeigten
Abtastzeitpunkten;
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7 ein
Blockschaltbild einer Ausführungsform
einer erfindungsgemäßen Daten-
und Taktrückgewinnungsschaltung;
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8 ein
Blockschaltbild einer Ausführungsform
einer Abtasteinheit in einer erfindungsgemäßen Daten- und Taktrückgewinnungsschaltung;
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9 ein
Blockschaltbild einer ersten Ausführungsform einer Bewertereinheit
in einer erfindungsgemäßen Daten-
und Taktrückgewinnungsschaltung;
und
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10 ein
Blockschaltbild einer zweiten Ausführungsform einer Bewertereinheit
in einer erfindungsgemäßen Daten-
und Taktrückgewinnungsschaltung.
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Um
zwischen Datensender und Datenempfänger in einem seriellen Datenübertragungssystem Gleichlauf
herzustellen und gleichzeitig auf eine zusätzliche Taktleitung zwischen
Datensender und Datenempfänger
verzichten zu können,
wird im Datenempfänger
mithilfe einer Daten- und Taktrückgewinnungsschaltung
aus dem übertragenen
bitseriellen Datenstrom eines Empfangssignals neben der übertragenen
Dateninformation auch die Taktinformation zurückgewonnen. Dieser Vorgang
der Takt- und Datenrückgewinnung
im Datenempfänger
wird auch als Clock and Data Recovery (CDR) bezeichnet.
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Bei
einem seriellen Datenübertragungssystem,
insbesondere auch zur Kommunikation zwischen Chips auf einer Leiterplatte,
wie es in 1 gezeigt ist, werden die Daten
mit Übertragungsraten im
Gigabyte-Bereich pro Sekunde und Datenübertragungskanal übertragen.
Durch Taktjitter, Bandbreitenbegrenzung des Datenübertragungskanals,
Interpol-Interferenzen sowie Reflexionen und Übersprechen zwischen nebeneinander
liegenden Kanälen wird
der Signalverlauf bei der Übertragung
jedoch stark deformiert, so dass die nutzbare Öffnung des Datenauges pro Bitzelle
auf wenige hundert Picosekunden be grenzt ist. Wenn die Daten- und
Taktrückgewinnung
mithilfe einer herkömmlichen Überabtastung
mit Phasenselektion, wie in 2 schematisch gezeigt,
erfolgt, sind deshalb eine Vielzahl paralleler Abtasteinheiten erforderlich,
um sicherzustellen, dass auch innerhalb eines Datenauges eine Mehrfachabtastung
durchgeführt
wird. Der bei dieser Überabtastung
entstehende hohe digitale Datenstrom wird anschließend mithilfe
einer nachgeordneten komplexen Schaltung auf Signalwechseln durchsucht,
um eine Phaseninformation zu gewinnen, aufgrund der dann der in
der Datenaugenmitte bestimmte Abtastwert als empfangenes Datenbit
ausgewählt wird.
Durch die bei der Überabtastung
mit Phasenselektion erfolgte Auswahl des Datenwertes immer in der
Datenaugenmitte, besteht die Gefahr, dass bei einem deformierten
Datenauge, wie in 3 gezeigt, ein Bitfehler auftritt,
da als Datenwert nicht automatisch der Abtastwert mit der größten Signalamplitude ausgewählt wird.
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Gemäß der Erfindung
wird eine Daten- und Taktrückgewinnungsschaltung
für einen
Datenempfänger
vorgeschlagen, mit der sich mit geringem Hardware-Aufwand und niedrigem
Energieverbrauch auf einfache Weise der empfangene Datenwert auf der
Grundlage der maximalen Signalamplitude im übertragenen Datenauge ermitteln
lässt.
Der erfindungsgemäße Schaltungsaufbau
im Datenempfänger
und die erfindungsgemäße Vorgehensweise
wird im Folgenden anhand 4 bis 7 erläutert. Der erfindungsgemäße Datenempfänger lässt sich
insbesondere in einem seriellen Datenübertragungssystem, wie es in 1 gezeigt
ist und u.a. in Datenspeichern verwendet wird, einsetzen.
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Wie
in 7 dargestellt, ist ein Datensignaleingang 101 des
Datenempfängers
mit einer Abtasteinheit 102 zum Abtasten einer empfangenen
Signalamplitude und Verstärken
der abgetasteten Signalamplitude auf einen Entscheidungsschwellenwert verbunden.
Mit Erreichen des Entscheidungsschwellenwerts entscheidet die Abtasteinheit 102,
ob das abgetastete Datensignal sich im High-(1)-Zustand oder im
Low-(0)-Zustand befin det. Die Abtasteinheit 102 gibt die
Dateninformation dann in Form eines bitseriellen Datenstroms an
Datensignalausgang 103 zur Weiterverarbeitung, z.B. wie
in 1 gezeigt, an einen Seriell-Digital-Wandler aus.
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Wie
in 7 weiter gezeigt, ist eine Steuerleitung 104 der
Abtasteinheit 102 mit einem Abtasttaktgeber 105 verbunden, über den
der Abtasttaktgeber 105 der Abtasteinheit 102 einen
Abtasttakt vorgibt. Der Abtasttaktgeber 105 legt den Abtasttakt gleichzeitig
auch an einen ersten Dateneingang 106 einer Bewertereinheit 107 an.
Die Bewertereinheit 107 ist ferner über einen zweiten Dateneingang 108 mit
der Abtasteinheit 105 verbunden, die auf dieser Datenleitung
den Zeitpunkt anzeigt, bei dem die Abtasteinheit 102 die
abgetastete Datensignalamplitude auf den Entscheidungsschwellenwert
verstärkt
hat. Die Bewertereinheit 107 ermittelt dann aus dem vom Abtasttaktgeber 105 angelegten
Abtasttakt und dem von der Abtasteinheit 102 ermittelten
Endzeitpunkt der Verstärkung
der abgetasteten Datensignalamplitude die Zeitdauer, die zum Verstärken der
abgetasteten Datensignalamplitude auf den Entscheidungsschwellenwert
benötigt
wurde und bewertet diese Zeitdauer, um festzustellen, ob die Abtastung
zum optimalen Abtastzeitpunkt, nämlich
dann, wenn die abgetastete Datenamplitude maximal ist, erfolgt ist.
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Auf
der Grundlage des Bewertungsergebnisses legt die Bewertungseinheit 107 über eine
Signalleitung 109 ein Bewertungssignal an eine Steuereinheit 110 an,
die wiederum über
eine Steuerleitung 111 mit dem Abtasttaktgeber 105 verbunden
ist, um aufgrund des von der Bewertereinheit 109 angelegten
Bewertungssignals den Abtasttakt des Abtasttaktgeber 105 auf
den optimalen Abtastzeitpunkt festzulegen, d.h. dann, wenn die Signalamplitude
im Datenauge maximal ist. Die Festlegung des vom Abtasttaktgeber 105 abgegebenen
Abtasttaktes durch die Bewertereinheit 107 und die nachgeschaltete Steuereinheit 110 erfolgt
gemäß einer
bevorzugten Ausführungsform
so, dass die zur Verstärkung
der abgetasteten Signalamplitude auf den Entscheidungsschwellenwert
erforderliche Zeitdauer minimal ist.
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4 und 5 zeigt
den Zusammenhang zwischen dem Abtastzeitpunkt und der Zeitdauer,
die erforderlich ist, das zu einem bestimmten Abtastzeitpunkt abgetastete
Datensignal auf den Entscheidungsschwellenwert zu verstärken, bei
dessen Überschreiten
dann festgelegt wird, ob das abgetastete Datensignal sich im High-(1)-Zustand
oder im Low-(0)-Zustand befindet. In 4 ist ein
ideales Augendiagramm dargestellt analog dem in 2 gezeigten,
wie es am Dateneingang 101 der Abtasteinheit 102 anliegt.
T1, T2 und T3 zeigen verschiedene mögliche Abtastzeitpunkte im
Augendiagramm, wobei die Abtastung T1 am
Anfang des Datenauges bei geringer Signalamplitude, die Abtastung
T2 kurz vor Erreichen der maximalen Signalamplitude
und die Abtastung T3 zum Zeitpunkt der maximalen
Signalamplitude des Datenauges erfolgt. In 5 ist dann
der mögliche
zeitliche Verlauf der Verstärkung der
abgetasteten Signalamplitude für
die verschiedenen Abtastzeitpunkte T1, T2, T3 dargestellt.
Zugleich ist in 5 der Entscheidungsschwellenwert
E eingetragen, bei der die Abtasteinheit 102 die Entscheidung über den
Datenwert des abgetasteten Datensignals trifft. 5 zeigt
deutlich, dass die für
die Verstärkung
erforderliche Zeitdauer des abgetasteten Datensignals umso geringer
ist, je näher
der Abtastzeitpunkt am Datenauge liegt, also je höher der
eingangs abgetastete Signalwert ist.
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Mit
der erfindungsgemäßen Auslegung
der Bewertereinheit 107 und der Steuereinheit 110 der Daten-
und Taktrückgewinnungsschaltung,
die von der Abtasteinheit 102 benötigte Zeitdauer zum Verstärken der
abgetasteten Datensignalamplitude auf den vorgegebenen Wert zu minimieren,
indem der Abtasttakt des Abtasttaktgebers 105 entsprechend angepasst
wird, wird auf einfache Weise die Abtastung des Datensignals zum
Zeitpunkt der maximalen Datenaugenbreite gewährleistet. In 6 ist
ein verzerrtes Datenaugen, analog dem in 3 gezeigten Daten auge
dargestellt, wobei die verschiedenen Abtastzeitpunkte T1,
T2 und T3 eingetragen
sind. Wie in 6 dargestellt, wird mit der
erfindungsgemäßen Vorgehensweise
dafür gesorgt,
dass auch bei einem aufgrund von bei der Übertragung auftretenden Signalstörungen deformierten
Datenauge durch Verschiebung des Abtastzeitpunktes in den Zeitpunkt der
minimalen Verstärkungszeitdauer
T3 das Datenauge zum Zeitpunkt der maximalen
Augenbreite und damit zum Zeitpunkt der maximalen Signalamplitude abgetastet
wird. Hierdurch wird zuverlässig
vermieden, dass bei der Abtastung Bitfehler auftreten. Gleichzeitig
wird mit der erfindungsgemäßen Vorgehensweise
nur eine einzelne Abtasteinheit benötigt und damit eine geringer
Schaltungsaufwand und niedriger Energieverbrauch erreicht.
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In 8 ist
eine mögliche
Ausführung
einer Abtasteinheit 102 gezeigt. Die Abtasteinheit setzt sich
dabei aus einem Differenzverstärker 112 und
einer nachgeschalteten bistabilen Kippschaltung 122, einem
sog. SR-Latch zusammen. Die dargestellte Abtasteinheit 102 eignet
sich insbesondere zum Einsatz in einem Datenempfänger auf einem Datenspeicher,
bei dem die Datensignale auf einem aus zwei differentiell betriebenen,
impedanzkontrollierten Leiterbahnen bestehenden Übertragungskanal übertragen
werden.
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Der
Differenzverstärker 112 der
Abtasteinheit 102 ist symmetrisch aufgebaut und setzt sich
aus zwei parallel angeordneten Schaltzweigen 113, 114 zusammen,
die jeweils mit Masse und einer Versorgungsspannung (nicht gezeigt)
verbunden sind. Die Verbindung mit der Versorgungsspannung erfolgt
dabei über
einen n-Kanal-Transistor 201 der mit dem Abtasttaktsignal
clk des Abtasttaktgebers 105 geschaltet wird. Jeder der
beiden Schaltzweige 113, 114 weist ausgehend vom
n-Kanal-Transistor 201, der die Verbindung zur Versorgungsspannung
herstellt, zwei in Reihe geschaltete n-Kanal-Transistoren 202, 203, 206, 207 auf,
die über
zwei parallel geschaltete p-Kanal-Transistoren 204, 205, 208, 209 mit
Masse verbunden sind.
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Jeweils
einer der beiden parallel geschalteten p-Kanal-Transistoren 204, 209 wird
mit dem Abtasttaktsignal clk angesteuert. Die Gateelektroden des
jeweils anderen der beiden p-Kanal-Transistoren 205, 208 der
beiden Schaltzweige 113, 114 sind miteinander über einen
weiteren p-Kanal-Transistor 210 verbunden, der mit dem
Abtasttaktsignal clk beaufschlagt wird. Die n-Kanal-Transistoren 202, 206 der beiden
Schaltzweige 113, 114, die mit dem n-Kanal-Transistor 201,
der die Verbindung zur Versorgungsspannung herstellt, verbunden
sind, werden jeweils über
die Gateelektroden mit einem der beiden Datensignal d_p_i, d_n_i
beaufschlagt, die auf den beiden differentiell betriebenen impedanzkontrollierten
Leiterbahnen empfangen werden. Zwischen den n-Kanal-Transistoren
und den p-Kanal-Transistoren der beiden Schaltzweige 113, 114 des
Differenzverstärkers 112 können auf
den Ausgangsleitungen d_p_v, d_n_v dann die verstärkten Signale
abgriffen werden. Die Gateelektroden der beiden den n-Kanal-Transistoren 202, 206 nachgeschalteten
n-Kanal-Transistoren 203, 207 sind ferner mit
den Gateelektroden der beiden p-Kanal-Transistoren 205, 208, die über den
p-Kanal-Transistor 210 zusammengeschaltet sind, und den
beiden Ausgangsleitungen d_p_v, d_n_v verbunden.
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Das
dem Differenzverstärker 112 nachgeordnete
SR-Latch 122 kann zwischen zwei festen Spannungswerten
hin und her schalten, die über
die Ausgangsleitungen d_p_o, d_n_o abgegriffen werden können. Der
RS-Latch 122 weist zwei symmetrische Schaltzweige 123, 124 auf,
die jeweils in Reihe geschaltet aus einer Parallelschaltung von
zwei n-Kanal-Transistoren 211, 212, 215, 216 und
zwei p-Kanal-Transistoren 213, 214, 217, 218 bestehen, wobei
die Schaltzweige jeweils zwischen die Versorgungsspannung (nicht
gezeigt) und Masse geschaltet sind. Die Gateelektroden von jeweils
einem n-Kanal-Transistor 212, 215 und einem p-Kanal-Transistor 214, 217 in
jedem Schaltzweig sind miteinander und mit den Ausgangsleitungen
d_p_o, d_n_o verbunden.
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Den
beiden anderen n-Kanal-Transistoren 211, 216 in
den Schaltzweigen 123, 124 des RS-Latches 122 ist
jeweils ein Inverter 219, 220 vorgeschaltet, der
an eine der beiden Ausgangsleitungen d_p_v, d_n_v des Differenzverstärker 112 angeschlossen ist.
Die beiden Ausgangsleitungen d_p_v, d_n_v des Differenzverstärker 112 sind
jeweils auch mit der Gatelektrode des p-Kanal-Transistor 213, 218 im
anderen Schaltzweig des SR-Latch verbunden.
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Die
in 8 dargestellte Abtasteinheit 102 arbeitet
so, dass, wenn das an dem Differenzverstärker 112 anliegende
Abtasttaktsignal clk in den High-(1)-Zustand wechselt, der Differenzverstärker 112 über den
n-Kanal-Transistor 201 mit der Versorgungsspannung beaufschlagt
wird, wodurch die über die
beiden differentiell betriebenen impedanzkontrollierten Leiterbahnen
anliegenden Datensignale d_p_i, d_n_i differentiell verstärkt werden.
Die verstärkten
Datensignale liegen dann über
die beiden Ausgangsleitungen d_p_v, d_n_v an dem SR-Latch 122 an.
Das SR-Latch 122 schaltet, wenn die verstärkten Datensignale
die entsprechenden Differenzspannung erreichen, in einen der beiden
stabilen Zustände,
die über
die beiden Ausgangsleitungen d_p_o, d_n_o des SR-Latches 122 in
Form der festen Spannungswerte abgegriffen werden können. Beim
Wechsel des Abtasttaktsignal clk vom High-(1)-Zustand in den Low-(0)-Zustand unterbricht dann
der n-Kanal-Transistor 201 des Differenzverstärkers 112 die
Verbindung mit der Versorgungsspannung. Gleichzeitig werden die
p-Kanaltransistoren 204, 205, 208, 209 des
Differenzverstärker 112 durchgeschaltet,
um den Differenzverstärker
zurückzusetzen.
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Bei
der in 8 dargestellten Abtasteinheit 102 wird
der Schwellenwert, bei dem die Abtasteinheit die Entscheidung über den
Datenwert des abgetasteten Datensignals trifft, durch die Setzspannung des
SR-Latches 122 der Abtasteinheit festgelegt. Dieser Schaltvorgang
des SR-Latches 122 der Abtasteinheit 102 wird
von der der Abtasteinheit nachgeordneten Bewertereinheit 107 über die
Datenleitung 108 registriert. Gleich zeitig wird durch die
Abtasttaktgebereinheit 105 an der Bewertereinheit 107 auch
das Abtasttaktsignal clk angelegt. Die Bewertereinheit 107 stellt
dann die zeitliche Verzögerung
zwischen dem Wechsel des Abtasttaktsignals clk von dem Low-(0)-Zustand in den
High-(1)-Zustand und dem dadurch ausgelösten Schaltvorgang des SR-Latches 122 in
der Abtasteinheit 102, der die von der Abtasteinheit 102 benötigten Zeitdauer
zum Verstärken
der abgetasteten Datensignalamplitude wiedergibt, fest und bewertet
diese Verzögerungszeit. Die
Bewertereinheit 107 ermittelt dabei insbesondere, ob die
Verzögerungszeit
minimal ist. Auf der Grundlage des Bewerterergebnisses liegt die
Bewertereinheit 107 dann ein entsprechendes Steuersignal über die
Datenleitung 109 an die Steuereinheit 110 an,
die daraufhin wiederum den Abtasttakt des Abtasttaktgebers auf den
optimalen Abtastzeitpunkt über
die Datenleitung 111 einstellt.
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9 zeigt
ein Blockschaltbild einer ersten Ausführungsform einer Bewertereinheit 107 zur
Verwendung in einer erfindungsgemäßen Daten- und Taktrückgewinnungsschaltung.
Die Bewertereinheit 107 weist dabei einen Referenzsignalgeber 301 auf, der über eine
Referenzsignalleitung 302 mit einer Referenzabtasteinheit 303 verbunden
ist. Die Referenzabtasteinheit 303 tastet vom Referenzsignalgeber 301 über die
Referenzsignalleitung 302 angelegtes Referenzsignal ab
und verstärkt
die abgetastete Referenzsignalamplitude auf in den Entscheidungsschwellenwert,
der dem Entscheidungsschwellenwert der Abtasteinheit 102 entspricht.
Die Referenzabtasteinheit 303 kann dabei analog der in 8 dargestellten
Abtasteinheit aufgebaut sein.
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Bei
Erreichen des Entscheidungsschwellenwertes legt die Referenzabtasteinheit 303 ein
entsprechendes Datensignal über
eine Datenleitung 304 an den einen Eingang einer Vergleichereinheit 305 an.
Der anderen Eingang der Vergleichereinheit 305 wird über die
Datenleitung 108 mit dem Datensignal der Abtasteinheit 102 beaufschlagt.
Die Vergleichereinheit 305 vergleicht das zeitliche Eintreffen
der beiden Datensignale und gibt das Bewertungsergebnis als Datensignal über die
Datenleitung 109 an die Steuereinheit 110 aus.
Die Steuereinheit 110 wiederum erzeugt auf der Grundlage
des Datensignals der Vergleichereinheit 305 der Bewertereinheit 107 das Steuersignal
für den
Abtasttaktgeber und zusätzlich ein
Steuersignal für
den Referenzsignalgeber 301 der Bewertereinheit, das über eine
zusätzliche
Datenleitung 306 angelegt wird. Der Abtasttaktgeber 105 legt
das auf der Grundlage des Steuersignals der Steuereinheit erzeugte
Abtasttaktsignal sowohl an die Abtasteinheit 102 als auch
an die Referenzabtasteinheit 303 an.
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Zur
erfindungsgemäßen Einstellung
der Abtasteinheit 102 auf eine Abtastung zum Zeitpunkt
maximaler Datenaugenbreite des empfangenen Datensignals wird wie
folgt vorgegangen: In einer Trainingsphase wird der vom Abtasttaktgeber 105 vorgegebene
Abtasttakt für
die Abtasteinheit 102 und die Referenzabtasteinheit 303 durch
Rückkopplung über die
Vergleichereinheit 305 und die Steuereinheit 110 so
lange, vorzugsweise schrittweise verstellt, bis die vom Referenzsignalgeber 301 erzeugte
Referenzsignalamplitude maximal ist. Hierzu stellt in einem ersten
Schritt die Steuereinheit 110 die vom Referenzsignalgeber 310 ausgegebene
Referenzsignalamplitude so lange nach, bis die Vergleichereinheit 305 feststellt,
dass sowohl die Abtasteinheit 102 als auch die Referenzabtasteinheit 303 zum
gleichen Zeitpunkt den Entscheidungsschwellenwert bei der Verstärkung abgetastete
Signalamplitude bzw. die abgetastete Referenzsignalamplitude erreicht
haben.
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Wenn
nach diesem ersten Trainingsschritt die Steuereinheit 110 den
Referenzsignalgeber 301 so angesteuert hat, dass die Referenzabtasteinheit 303 zum
gleichen Zeitpunkt wie die Abtasteinheit 102 den Entscheidungsschwellenwert
erreicht hat, erhöht die
Steuereinheit 102 in einem zweiten Schritt mithilfe des
Steuersignals an den Abtasttaktgeber 105 die Taktlänge des
Abtasttaktes, vorzugsweise schrittweise um eine Zeitein heit. Nach
Erhöhung
des Abtasttaktlänge
regelt die Steuereinheit 110 dann wieder die vom Referenzsignalgeber 301 erzeugte
Referenzsignalamplitude solange nach, bis die Abtasteinheit 102 und
die Referenzabtasteinheit 303 wiederum zum gleichen Zeitpunkt
den Entscheidungsschwellenwert bei der Verstärkung abgetastete Signalamplitude
bzw. die abgetastete Referenzsignalamplitude erreicht haben. Die
Steuereinheit 110 vergleicht dann die vor der Taktverstellung
beim Referenzsignalgeber 301 eingestellte Referenzsignalamplitude
mit der neu eingestellten Referenzsignalamplitude.
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Wenn
der Vergleich ergibt, dass die Referenzsignalamplitude zugenommen
hat, wird der Abtasttakt von der Steuereinheit 110 nochmals
um einen Zeitschritt erhöht.
Wenn die Referenzsignalamplitude dagegen abgenommen hat, wird die
Abtasttakterhöhung
von der Steuereinheit 110 wieder zurückgenommen und der Abtasttakt
um eine weitere Zeiteinheit erniedrigt. Für diesen neuen Abtasttakt wird dann
wiederum von der Steuereinheit 110 die vom Referenzsignalgeber 301 ausgegebene
Signalamplitude solange nachjustiert, bis der Entscheidungszeitpunkt
der Abtasteinheit 102 und der Referenzabtasteinheit 303 zusammenfällt. Dann
wird von der Steuereinheit 110 ermittelt, ob die sich neu
ergebende Referenzsignalamplitude niedriger oder höher als die
Ausgangsreferenzsignalamplitude ist.
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Beim
Trainingsverfahren wird Schritt 2 so lange iterativ wiederholt,
bis die vom Referenzsignalgeber 303 abgegebene Referenzsignalamplitude maximal
ist. Dies ist dann der Zeitpunkt, an dem die von der Abtasteinheit
benötigte
Zeitdauer zum Verstärken
des abgetasteten Datensignals auf den Entscheidungsschwellenwert
minimal ist und damit der Zeitpunkt, an dem die größte Signalamplitude
im empfangenen Datenauge vorliegt.
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Die
Einstellung des optimalen Abtastzeitpunkts wird vorzugsweise vor
Aufnahme der Datenübertragung
mit einer Trainingsdatensignalfolge ausgeführt und kann dann periodisch
wiederholt werden. Um die Notwendigkeit einer neuen Trainingsphase festzustellen,
kann auch so vorgegangen werden, dass der Abtasttakt von der Steuereinheit
auf die Ausgangsabtasttaktperiodenlänge vor Durchführung des
Trainingverfahrens zurückgestellt
wird und dann von der Abtasteinheit 102 benötigte Zeitdauer
zur Verstärkung
der abgetasteten Signalamplitude und die der von der Referenzabtasteinheit 303 benötigte Zeitdauer
zur Verstärkung
der Referenzsignalamplitude auf den Entscheidungsschwellenwert verglichen wird.
Falls die Vergleichereinheit 305 dann feststellt, dass
die Zeitdauer zur Verstärkung
der Referenzsignalamplitude kürzer
ist als die Zeitdauer zur Verstärkung
der abgetasteten Signalamplitude, stößt die Steuereinheit 110 eine
neue Trainingsphase an.
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10 zeigt
eine zweite Ausführungsform einer
Bewertereinheit 107 in einer erfindungsgemäßen Daten-
und Tastrückgewinnungsschaltung.
Bei dieser Auslegung weist die Bewertereinheit 107 eine Referenzzeitgebereinheit 401 auf,
die ein Referenzzeitsignal über
eine Datenleitung 402 an einen Eingang einer Vergleichereinheit 403 ausgibt.
An einem zweiten Eingang der Vergleichereinheit 403 liegt
das Datensignal der Abtasteinheit 102 an, das die Abtasteinheit
nach Erreichen des Entscheidungsschwellenwert beim Verstärken der
abgetastete Signalamplitude ausgibt. Die Vergleichereinheit 403 vergleicht
das zeitliche Eintreffen der beiden Datensignale und gibt das Bewertungsergebnis
als Datensignal über
die Datenleitung 404 an die Steuereinheit 110 aus.
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Die
Steuereinheit 110 wiederum erzeugt auf der Grundlage des
Datensignals der Vergleichereinheit 403 der Bewertereinheit 107 das
Steuersignal für den
Abtasttaktgeber und zusätzlich
ein Steuersignal für
den Referenzzeitgeber 401 der Bewertereinheit, das über eine
zusätzliche
Datenleitung 405 angelegt wird. Der Abtasttaktgeber 105 legt
das auf der Grundlage des Steuersignals der Steuereinheit 110 erzeugte
Abtasttaktsignal an die Abtasteinheit 102 an.
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Die
Einstellung der optimalen Abtasttaktperiode erfolgt dabei bei der
in 10 gezeigten Auslegung der Bewertereinheit 107,
indem in einer Trainingsphase in einem ersten Schritt der Referenzzeitgeber 401 vorzugsweise
schrittweise so nachgestellt wird, bis das von der Referenzzeitgebereinheit 401 abgegebene
Referenzzeitsignal gleichzeitig mit dem von der Abtasteinheit abgegebenen
Datensignal an der Vergleichereinheit 403 anliegt. In einem
zweiten Schritt erhöht
dann die Steuereinheit 110 den Abtasttakt vorzugsweise
um einen Zeitschritt und stellt dann die Referenzzeitgebereinheit 401 entsprechend nach,
bis das vom Referenzzeitgebereinheit 401 abgegebene Referenzzeitsignal
wiederum gleichzeitig mit dem von der Abtasteinheit 102 abgegebenen
Datensignal an der Vergleichereinheit 403 anliegt.
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Wenn
die Steuereinheit 110 dann feststellt, dass die Periodenlänge des
Referenzzeitsignals dann verkürzt
ist gegenüber
der Ausgangsperiodenlänge,
wird der Abtasttakt um einen weiteren Zeitschritt von der Steuereinheit 110 erhöht. Andernfalls wird
der Abtasttakt von der Steuereinheit 110 zurückgestellt
und um einen weiteren Zeitschritt erniedrigt, um dann wiederum die
Periodenlänge
des vom Referenzzeitgebers 401 abgegebenen Referenzzeitsignals
nachzustellen. Der Vorgang wird so lange wiederholt, bis die minimale
Periodenlänge
des Referenzzeitsignals ermittelt ist, die der minimalen Verstärkungszeitdauer
der Abtasteinheit 102 entspricht.
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Der
Schaltaufbau der Bewertereinheit 107 gemäß der zweiten
Ausführungsform
ist zwar einfacher und damit kostengünstiger als der Schaltaufbau der
Bewertereinheit 107 gemäß der ersten
Ausführungsform.
Die erste Ausführungsform
ermöglicht
dagegen durch Verwendung einer Referenzverstärkung Temperatur- und Betriebseffekte
im Datenempfänger bei
der Einstellung des optimalen Abtastzeitpunktes zu berücksichtigen.
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Erfindungsgemäß ist zur
Takt- und Datenrückgewinnung
im Datenempfänger
nur eine einzelne Abtasteinheit erforderlich.
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Aus
dem von dieser Abtasteinheit abgetasteten einzelnen Abtastsignal
pro empfangener Datensignalperiode wird der ideale Abtastzeitpunkt
innerhalb des Datenauges, also dann, wenn die Signalamplitude am
größten ist,
dadurch bestimmt, dass die Zeitdauer ermittelt wird, die notwendig
ist, die abgetastete Datensignalamplitude auf den Entscheidungsschwellenwert
zu verstärken,
bei dem die Bewertereinheit die digitale Dateninformation festlegt, d.h.
entscheidet, ob sich das Datensignal im High-(1)-Zustand oder im
Low-(0)-Zustand befindet. Die Zeitdauer, die zum Verstärken benötigt wird, kennzeichnet
die zeitliche Position der Abtastung relativ zur maximalen Breite
des Datenauges, also dem idealen Abtastzeitpunkt. Je näher nämlich der
Abtastzeitpunkt an die maximale Datenaugenbreite heranrückt, umso
kürzer
ist die Zeitdauer, die zur Verstärkung
der abgetasteten Datensignalamplitude auf den zur Bewertung erforderlichen
Schwellenwert notwendig ist. Die Verstärkungszeitdauer stellt somit
ein Maß für die Abweichung
des tatsächlichen
Abtastzeitpunktes vom idealen Abtastzeitpunkt bei der maximalen
Augenbreite dar und bildet somit die Grundlage für eine Nachregelung des Abtastzeitpunktes
im Datenempfänger
auf den idealen Abtastzeitpunkt bei der maximalen Augenbreite.
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Die
erfindungsgemäße Vorgehensweise zeichnet
sich durch einen einfachen Schaltungsaufbau und einen niedrigen
Energieverbrauch aus. Ferner ergibt sich ein geringer Flächenbedarf
für die Schaltung,
was insbesondere beim Einsatz in Datenspeichern vorteilhaft ist.
Mit der erfindungsgemäßen Vorgehensweise
wird außerdem
immer die Abtastung immer auf den idealen Abtastzeitpunkt, nämlich auf
den Zeitpunkt der maximalen Augenbreite, der ja nicht unbedingt
mit der zeitlichen Mitte der Datenaugenöffnung zusammenfallen muss,
verschoben.