DE102004014695A1

DE102004014695A1 - Takt- und Datenwiedergewinnungseinheit

Info

Publication number: DE102004014695A1
Application number: DE200410014695
Authority: DE
Inventors: Peter Gregorius; Petyo Pentchev
Original assignee: Infineon Technologies AG
Current assignee: Intel Germany Holding GmbH
Priority date: 2003-03-26
Filing date: 2004-03-25
Publication date: 2004-11-04
Anticipated expiration: 2024-03-26
Also published as: DE102004014695B4; US20040202266A1; US7457391B2; CN100448235C; CN1551584A

Abstract

Takt- und Datenwiedergewinnungseinheit zum Wiedergewinnen bzw. Wiederherstellen eines empfangenen seriellen Datenbitstromes, welche eine Phasenjustiervorrichtung zum Justieren einer Abtastzeit im Zentrum eines Einheitsintervalls (UI) des empfangenen Datenstromes besitzt, wobei die Phasenjustiervorrichtung aufweist: eine Vorrichtung zum Erzeugen äquidistanter Referenzphasensignale; eine Phaseninterpolationseinheit (PIU), welche die erzeugten Referenzphasensignale um eine vorher festgelegte Granularität bzw. Normgröße in Antwort auf ein Drehsteuersignal dreht; eine Überabtasteinheit (OSU) zum Überabtasten des empfangenen Datenstromes mit den gedrehten Referenzphasensignalen entsprechend einer vorher festgelegten Überabtastrate (OSR); eine Serien-zu-parallel-Wandlereinheit, welche den überabgetasteten Datenstrom in einen deseriellen bzw. serien-parallel-umgesetzten Datenstrom mit einem vorher festgelegten Dezimierfaktor (DF) wandelt; eine binäre Phasendetektiereinheit (BPD) zum Detektieren einer mittleren Phasendifferenz (AVG-PH) zwischen dem empfangenen seriellen Datenbitstrom und dem gedrehten Referenzphasensignal durch Justieren einer Phasendetektorverstärkung (PDG) in Abhängigkeit von der aktuellen Datendichte (DD) des deseriellen bzw. serien-parallel-umgesetzten Datenstromes, so dass die Änderung der mittleren Phasendetektierverstärkung (PDG) minimiert ist; und ein Regelkreisfilter zum Filtern der detektierten mittleren Phasendifferenz (AVG-PH), um das ...

Description

Die Erfindung bezieht sich auf eine Takt- und Datenwiedergewinnungseinheit und ein Verfahren zur Takt- und Datenwiedergewinnung, welche zur Wiedergewinnung von Datenpulsen geliefert werden, welche starkem Rauschen auf einer Übertragungsleitung/-kanal ausgesetzt worden sind.

Die Bandbegrenzung des Übertragungskanals führt dazu, dass das Datensignal am Empfänger einer Störung ausgesetzt ist, welche durch Intersymbol-Interferenz (ISI) verursacht wird. Das empfangene Signal selbst beinhaltet sowohl deterministisches als auch stochastisches Flankenrauschen.

Die Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung liefert eine zuverlässige Wiedergewinnung von Daten in einer stark verrauschten Umgebung und kann in einer Vielkanalanwendung (Multiple Lane Application bzw. Vielfach-Lane-Applikation) verwendet werden. Die erreichte BER ist sehr niedrig (Fehlerrate BER < 10^{^}–15), sogar wenn das empfangene Datensignal nur eine kleine Augenöffnung besitzt.

Für Hochgeschwindigkeits-Datenübertragung werden die Erfordernisse für die Übertragungsmodule, hohe Geschwindigkeiten, niedrige Bitfehlerraten (Bitfehlerrate BER) und eine große Reichweite zu besitzen, immer schärfer. Abhängig von dem Kanal und dem Übertragungsmedium ist es notwendig, Daten im Gigahertz-Bereich, z.B. bei 2,488 Gbit/s bis 10 Gbit/s, mit so wenig Bitfehlern wie möglich zu übertragen.

Die Schaltungen zur Datenwiedergewinnung innerhalb der Transceiver-Module werden als Takt- und Datenwiedergewinnungseinheiten (CDR) bezeichnet. Es gibt zwei grundlegende Konzepte für die Datenwiederherstellung entsprechend dem Stand der Technik, d.h. Phasenabgleich und Phasensortieren bzw. – identifizieren.

1 zeigt eine Takt- und Datenwiedergewinnungseinheit entsprechend dem Stand der Technik, wie sie in einem digitalen Empfänger angewandt wird.

Ausgelöst durch Takt-Jitter, die Bandbegrenzung der Datenkanäle, Intersymbol-Interferenzen (ISI) sowie Reflexionen und das Übersprechen zwischen den Kanälen beträgt das effektive nutzbare Signalaugenöffnen nur ungefähr 35% oder ist sogar kleiner als das der jeweiligen Datenbitzelle, so dass in einem 3,125-Gbit/s-realen Bitdatenstrom die (NRZ = non return to zero bzw. keine Rückkehr zu null)-modulierten Daten nur eine Signalaugenöffnung für jedes Einheitsintervall (UI) besitzen, welches eine Länge von 112 ps hat, während der Rest der Bitzelle durch Takt-Jitter, Intersymbol-Interferenzen (ISI) und Reflexionen gestört ist.

Beim Phasenjustierungs-(Phasenabgleich-)Verfahren entsprechend dem Stand der Technik wird ein Phasenregelkreis (PLL) benutzt, um die Abtastzeit gegenüber dem Signalaugenzentrum des empfangenen Signals (Bitzelle) einzustellen. Ein Flankensteuerungs-D-Flipflop, welcher im Allgemeinen zum Wiederherstellen und Synchronisieren benutzt wird, tastet die am D-Eingang angelegten Daten mit Hilfe der Anstiegsflanke am Takteingang ab.

2 zeigt ein auf PLL basierendes Taktwiedergewinnungssystem entsprechend dem Stand der Technik.

Bei dem Phasensortier- bzw. identifizierverfahren entsprechend dem Stand der Technik wird mit einfachen Worten das Eingangssignal überabgetastet, indem zwei oder mehrere D-Flipflops parallel angeschlossen werden, welche mit gestuften Taktphasen getaktet sind. Zum Datenwiedergewinnen wählt eine Steuerschaltung dann dasjenige Ausgangssignal dieses D- Flipflops, dessen Taktphase die optimale Abtastzeit in dem Augenzentrum darstellt.

Beide herkömmlichen Verfahren können in weit unterschiedlicher Weise implementiert werden. Verschiedene Arten beider Multiphase-Schaltungen oder Phasenregelschleifen PLL können für das Implementieren des Phasenabgleichverfahrens und des Phasenssortierverfahrens benutzt werden.

Beide herkömmlichen Verfahren entsprechend dem Stand der Technik erfordern einen Phasendetektor PD, welcher auf den Phasenwinkel φ des Eingangsdatensignals unter Berücksichtigung der Taktphase φ_CLK innerhalb der Takt- und Datenwiedergewinnungseinheit zugreift. Ein digitaler Phasendetektor PD kann als ein Flanken-Steuerschaltmechanismus betrachtet werden, welchem das empfangene Signal auf der einen Seite und eine Taktphase auf der anderen Seite zugeführt werden und welcher den Phasenwinkel φ mit Hilfe von internationalen Stufenübergängen detektiert. Ein grundlegender Nachteil derartiger digitaler Phasendetektoren PD ist die Tatsache, dass das empfangene Signal normalerweise durch verschiedene unvermeidbare Effekte im Übertragungskanal gestört und interferiert wird, wie z.B. Reflexionen, Dämpfung, Kanalübersprechen und Intersymbol-Interferenz (ISI).

Bei den herkömmlichen Phasenabgleichverfahren entsprechend dem Stand der Technik wird ein digitaler Phasendetektor PD eingesetzt, in welchem das empfangene Datensignal direkt auf flankensensitive bzw. -empfindliche Eingangssignale reagiert, so dass die oben erwähnten Signalstörungen im Allgemeinen zu unkorrekten Messungen des Phasenwinkels φ führen. Vorausgesetzt, dass diese nicht außergewöhnlich häufig auftreten, können diese unkorrekten Messungen ausreichend durch Nutzen eines sehr inerten Steuersystems unterdrückt werden, so dass die Signalstörungen nicht sofort zum Entriegeln des Phasenregelkreises PLL führen. Jedoch führt ein unkorrektes Messen bzw. Erfassen des Phasenwinkels φ zu einer Reduktion im Jit ter-Budget, sogar wenn ein inertes Steuersystem benutzt wird, so dass das empfangene Datensignal eine größere Signalaugenöffnung für die gleiche Bitfehlerrate BER besitzen muss als es mit Hilfe eines Phasendetektors PD der Fall wäre, welcher weniger empfindlich für die oben erwähnten Signalstörungen ist. Ein weiterer Nachteil eines inerten Steuersystems ist der, dass der Phasenregelkreis PLL länger zum Einloggen benötigt.

Bei den herkömmlichen Phasenabgleichverfahren wird die Daten-Erfassung (-Wiedergewinnung) bei der Datenrate DR ausgeführt. Der Steuerkreis für das Phasenjustieren muss nicht die BER < 10^{^}–15 erreichen, jedoch muss der regenerative Flipflop geeignete Stabilität besitzen. Eine Metastabilität des Flipflops führt zu unkorrekten Entscheidungen bei der Datenwiedergewinnung.

Um diese Nachteile der Phasenjustierverfahren bei Phasensortier-CDRs entsprechend dem Stand der Technik zu vermeiden, wird die Phaseninformation nicht direkt aus dem empfangenen Dateneingangssignal erhalten, sondern das empfangene Datensignal wird überabgetastet und der Phasenwinkel φ wird aus dem überabgetasteten Signal abgeleitet.

3a, 3b zeigen ein Phasensortier- bzw. -identifizier-Datenwiedergewinnungssystem entsprechend dem Stand der Technik.

In einem Phasensortier-Datenwiedergewinnungssystem, wie es in 3a gezeigt wird, tasten Vielfachtaktphasen jedes Datenbit von dem empfangenen seriellen Datenstrom an mehrfachen Positionen ab. Das Phasensortier-Datenwiederherstellungssystem detektiert Datenübergänge und nimmt den Datenabtastwert auf, welcher am weitesten von dem detektierten Datenübergang entfernt ist. Durch Verzögern der Datenabtastwerte, während diese Entscheidung getroffen wird, wendet das Phasensortier-Datenwiedergewinnungssystem, wie es in 3a ge zeigt wird, eine Vorwärtsregelung an. Da es keine Stabilitätseinschränkungen gibt, erreicht das Phasensortierverfahren eine sehr hohe Bandbreite und erzielt Nachführphasenbewegungen auf der Basis von Periode zu Periode. Jedoch kann das Nachführen nur in quantisierten Schritten erfolgen, abhängig vom Grad des Überabtastens. Die Entscheidung beim Phasensortieren verursacht einige Latenzzeit.

Ein grundsätzlicher Nachteil der herkömmlichen Phasenabgleichverfahren und Phasensortierverfahren entsprechend dem Stand der Technik besteht darin, dass nur ein kleiner Teil des empfangenen Datensignals effektiv für die Entscheidung genutzt wird, wobei der nutzbare Signalteil durch die Position der Taktflanke und die Einstell- und Haltezeiten der Entscheidungsschaltung definiert ist. Um eine Verletzung der Einstell- und Haltezeiten der Entscheidungsschaltung zu vermeiden, welche eine Metastabilität und damit einen undefinierten logischen Wert auslösen, wird die Entscheidungsschaltung so implementiert, dass deren Einstell- und Haltezeiten so klein wie möglich sind. Entsprechend ist der Teil des Signals um die Taktflanke herum, welcher tatsächlich ermittelt wird, sehr kurz, und entsprechend ist die ermittelte Signalenergie sehr niedrig. Hochfrequente Störungen, wie z.B. hochfrequentes Rauschen, führt speziell bei sehr kleinen Signalaugen zu einer erhöhten Bitfehlerrate (BER). Unerwünschtes hochfrequentes Rauschen kann auf der Versorgungsspannung der Takt- und Datenwiedergewinnungseinheit geliefert werden oder kann zusammen mit dem empfangenen Datensignal angelegt werden.

Um die Empfindlichkeit der Takt- und Datenwiedergewinnungseinheit aufgrund der kleinen Signalleistung des abgetasteten Signals zu vermeiden, ist bekannt, Strom-integrierende Empfänger zu nutzen. Bei diesem Strom-integrierendem Empfänger wird das differentielle Dateneingangssignal während einer Zeitperiode integriert, welche dem Einheitsintervall UI einer Bitzelle entspricht. Am Ende der Bitzelle wird ausgewertet, ob das Stromintegral positiv oder negativ ist, um das Datenbit wiederzugewinnen. Bei einem Kommunikationssystem jedoch, in welchem die nutzbare Signalaugenöffnung nur im Bereich von 35% oder sogar kleiner der empfangenen Bitzelle ist, kann ein Strom-integrierender Empfänger nicht angewendet werden, da die verzerrten und gestörten Signalteile außerhalb der nutzbaren Signalaugenöffnung wären.

4 zeigt eine herkömmliche binäre Phasendetektions-(BPD-)Schaltung, wie sie in einer Takt- und Datenwiedergewinnungseinheit entsprechend dem Stand der Technik angewendet wird, wobei ein Phasensortierverfahren benutzt wird. Das empfangene digitale Datensignal wird über eine Überabtastungseinheit überabgetastet, welche Datenabtastwerte Si erzeugt. EXOR-Gates vergleichen benachbarte Datenabtastwerte Si, um zu entscheiden, ob ein Datenübergang aufgetreten ist. Die EXOR-Gates sind an der Ausgangsseite mit Summationsvorrichtungen verbunden, um die Phasendifferenz Δφ zwischen dem eingehenden seriellen Datenbitstrom und einer Referenzzeit zu berechnen. Das Ausgangssignal des binären Phasendetektors BPD wird einem Regelkreisfilter zugeführt. Das Regelkreisfilter ist ein Tiefpassfilter (LPF), welches die folgende offene Regelkreisübertragungsfunktion besitzt:

wobei DD die Datendichte des empfangenen seriellen Datenbitstroms ist.

5 zeigt die Regelkreisverstärkung der Daten und der Wiedergewinnungseinheit entsprechend dem Stand der Technik, wie er in 4 für ein herkömmliches Tiefpassregelkreisfilter (LPF) gezeigt wird.

Wie aus 5 gesehen werden kann, nimmt die Regelkreisverstärkung ab, wenn die Datendichte DD des empfangenen seriellen Datenbitstromes erniedrigt wird.

6a zeigt die Phasendetektorverstärkung PDG der herkömmlichen Takt- und Datenwiedergewinnungseinheit, welche einen binären Phasendetektor BPD besitzt, wie er in 4 gezeigt wird. Wie aus 6a gesehen werden kann, ist, je niedriger die Datendichte DD des empfangenen seriellen Datenbitstromes ist, d.h. je niedriger die Zahl der detektierten Datenübergänge ist, die Phasendetektorverstärkung PDG umso kleiner. Je niedriger die Datendichte DD des empfangenen seriellen Bitstromes ist, desto niedriger ist die Anzahl der Datenübergänge, welche die Information zum Justieren der Phase des Taktsignals, welches wiederhergestellt werden muss, enthält.

Entsprechend ist es Aufgabe der vorliegenden Erfindung, eine Takt- und Datenwiedergewinnungseinheit und ein Verfahren zum Wiedergewinnen eines empfangenen seriellen Datenstromes zu liefern, welche gegenüber Veränderungen der Datendichte DD des empfangenen seriellen Datenbitstromes unempfindlich sind.

Diese Aufgabe wird durch eine Takt- und Datenwiedergewinnungseinheit erreicht, welche die Merkmale des Hauptanspruchs 1 besitzt.

6b zeigt die Verstärkung des Phasendetektors der Takt- und Datenwiedergewinnungseinheit entsprechend einer bevorzugten Ausführungsform der vorliegenden Erfindung.

Die Erfindung liefert eine Takt- und Datenwiedergewinnungseinheit zum Wiedergewinnen eines empfangenen seriellen Datenbitstromes, welche besitzt:

(a) eine Phasenjustiervorrichtung zum Justieren einer Abtastzeit im Zentrum eines Einheitsintervalls (UI) des empfangenen Datenbitstromes, wobei die Phasenjustiervorrichtung aufweist:
(a1) eine Vorrichtung zum Erzeugen äquidistanter Referenzphasensignale;
(a2) eine Phaseninterpolationseinheit (PIU), welche die erzeugten Referenzphasensignale um eine vorher festgelegte Granularität bzw. Normalgröße in Antwort auf ein Drehsteuersignal dreht;
(a3) eine Überabtasteinheit (OSU) zum Überabtasten des empfangenen Datenstromes mit den gedrehten Referenzphasensignalen entsprechend einer vorher festgelegten Überabtastrate (OSR);
(a4) eine Seriell/Parallel-Wandlungseinheit, welche den überabgetasteten Datenstrom in einen nicht seriellen Datenstrom mit einem vorher festgelegten Dezimierfaktor (DF) wandelt;
(a5) eine binäre Phasendetektiereinheit (BPD) zum Detektieren einer mittleren Phasendifferenz (APD) zwischen dem empfangenen Datenbitstrom und dem gedrehten Referenzphasensignal durch Justieren einer Phasendetektorverstärkung (PDG), abhängig von der aktuellen Datendichte (DD) des parallel gemachten Datenstroms, so dass die Variation der mittleren Phasendetektierverstärkung (PDG) minimiert ist; und
(a6) ein Regelkreisfilter zum Filtern der detektierten durchschnittlichen Phasendifferenz (APD), um das Drehsteuersignal für die Phaseninterpolationseinheit (PIU) zu erzeugen;
(b1) eine Wichtungseinheit zum Wichten der Datenabtastwerte des parallel gemachten Datenstromes im Bereich der Ab tastzeit, welche durch die Phasenjustiervorrichtung justiert ist;
(b2) eine Summationseinheit zum Aufsummieren der gewichteten Datenabtastwerte; und
(b3) eine Komparatoreinheit zum Vergleichen der aufsummierten Datenabtastwerte mit einem Schwellwert, um den logischen Wert eines Datenbits innerhalb des empfangenen seriellen Datenbitstromes zu detektieren.

Ein Vorteil der Takt- und Wiedergewinnungseinheit entsprechend der vorliegenden Erfindung besteht darin, dass die redundante Dateninformation, welche für die Phasensynchronisation benutzt wird, zur gleichen Zeit zum Wiedergewinnen des seriellen Datenbitstroms genutzt wird. Entsprechend ist die Datenwiedergewinnungseinheit sehr robust in einer verrauschten Umgebung.

Die Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung ist sehr robust gegenüber Variationen oder gegenüber Jitter der Abtastphase.

Ein weiterer Vorteil der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung besteht darin, dass der gleiche Schaltaufbau für zwei unterschiedliche Funktionen zur gleichen Zeit benutzt wird, d.h. zur Phasenjustierung und zur Datenerkennung.

In einer bevorzugten Ausführungsform weist die Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung auf: eine Vorrichtung zum Detektieren der aktuellen Datendichte (Anzahl von Übergängen) des deseriellen bzw. serien-parallel-umgesetzten Datenbitstromes und eine Vorrichtung zum Justieren der Phasendetektorverstärkung (PDG) in Abhängigkeit von der detektierten aktuellen Datendichte (Anzahl von Übergängen).

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung weist die Vorrichtung zum Detektieren der aktuellen Datendichte eine Vielzahl von EXOR-Gates auf, wobei jedes EXOR-Gate zwei benachbarte Datenabtastwerte vergleicht, welche durch die Überabtasteinheit erzeugt werden, um zu entscheiden, ob ein Datenübergang aufgetreten ist.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung weist die Vorrichtung zum Detektieren der aktuellen Datendichte ferner eine Summationsvorrichtung auf, zum Akkumulieren der Anzahl von Datenübergängen, welche durch die EXOR-Gates detektiert werden.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung berechnet die Vorrichtung zum Justieren der Phasendetektorverstärkung die Phasendetektorverstärkung durch Multiplizieren der akkumulierten Anzahl der Datenübergänge mit einem Multiplikationsfaktor (MF).

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung wird der Multiplikationsfaktor (MF) erhöht, wenn die detektierte Anzahl der Datenübergänge abgenommen hat.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung wird die Anzahl (N) der EXOR-Gates zum Detektieren der aktuellen Datendichte durch das Produkt des Dezimierfaktors (DF) der Seriell-zu-parallel-Wandlungseinheit und der Überabtastrate (OSR) der Überabtasteinheit gegeben durch: N = DF × OSR

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung ist der Dezimierfaktor (DF) der Seriell-zu-parallel-Wandlungseinheit acht (DF = 8).

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung ist die Überabtastrate (OSR) der Überabtasteinheit gleich 4 (OSR = 4).

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung ist die Datenübertragungsrate (DR) des seriellen Datenbitstromes größer als ein Gigabit pro Sekunde. DR ≥ 1 Gbit/sec

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung weist die Wichtungseinheit der Datenerkennungsvorrichtung Signalverstärker auf, wobei jeder Signalverstärker einen jeweiligen Datenabtastwert mit einer programmierbaren Verstärkung verstärkt.

In einer bevorzugten Ausführungsform der Takt- und Wiedergewinnungseinheit entsprechend der vorliegenden Erfindung sind die Datenerkennungs-FIR-Filter der Datenerkennungsvorrichtung mit einem FIFO-Register verbunden.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung korrespondiert die Anzahl der Datenerkennungs-FIR-Filter mit dem Dezimierfaktor (DF) der Seriell-zu-parallel-Niedrig-Wandlungseinheit.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung weist die Überabtasteinheit eine vorher festgelegte Anzahl von Takt-getriggerten Abtastelementen auf.

In einer bevorzugten Ausführungsform sind die Abtastelemente D-Flipflops.

In einer alternativen Ausführungsform sind die Abtastelemente D-Latches bzw. Klinkeschalter.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung wird jedes Abtastelement durch ein entsprechendes gedrehtes Referenzphasensignal getaktet, welches durch die Phaseninterpolationseinheit erzeugt wird.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung weist die Phaseninterpolationseinheit einen Phaseninterpolator und einen Multiplexer zum Drehen der Phasensignale in Abhängigkeit von dem Drehsteuersignal auf.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung empfängt die Verzögerungsregelkreisschleife (DLL) ein Referenztaktsignal von einem Referenztaktgenerator.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung ist der Referenztaktgenerator durch einen Phasenregelkreis (PLL) gebildet.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung weist das Regelkreisfilter eine PID-Filtercharakteristik auf.

In einer bevorzugten Ausführungsform ist das Regelkreisfilter programmierbar.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung ist eine Verriegelungsdetektiereinheit gebildet, welche detektiert, ob die Takt- und Datenwiedergewinnungseinheit für den empfangenen seriellen Datenbitstrom gesperrt ist.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung ist eine Detektiereinheit für den Übergangsverlust gebildet, welche detektiert, wenn der serielle Datenbitstrom gestoppt ist.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung sind die Phasenjustiervorrichtung und die Datenerkennungsvorrichtung in einer digitalen Steuereinheit integriert.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung beinhaltet die digitale Steuereinheit ferner die Verriegelungsdetektiereinheit und die Detektiereinheit für den Übergangsverlust.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung ist in der digitalen Steuereinheit ein Multiplexer zum Drehen des Referenzphasensignals in Abhängigkeit von dem Drehsteuersignal integriert.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung weisen die äquidistanten Referenzphasensignale, welche durch den Verzögerungsregelkreis (DLL) erzeugt werden, eine Phasendifferenz von Δ_φ von 45° auf, um acht Phasensegmente zu definieren.

In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung interpoliert der Phaseninterpolator Phasensignale in jedem Phasensegment auf der Grundlage der äquidistanten Referenzphasensignale.

Die Erfindung liefert ferner ein Verfahren zur Takt- und Datenwiedergewinnung eines empfangenen seriellen Datenstromes, welches die folgenden Schritte aufweist:

(a1) Drehen erzeugter Referenzphasensignale in Antwort auf ein Drehsteuersignal;
(a2) Überabtasten des empfangenen Datenbitstromes mit den gedrehten Referenzphasensignalen;
(a3) Wandeln des überabgetasteten Datenbitstromes in einen deseriellen serien-parallel-umgesetzten Datenstrom;
(a4) Detektieren einer mittleren Phasendifferenz zwischen dem empfangenen seriellen Datenbitstrom und den gedrehten Phasensignalen durch Justieren einer Phasendetektorverstärkung (PDG) in Abhängigkeit von der Datendichte (DD) des parallel gemachten Datenstromes, um die Variation der mittleren Phasendetektorverstärkung zu minimieren;
(a5) Filtern der detektierten Phasendifferenz, um das Drehsteuersignal zu generieren;
(b1) Wichten der Datenabtastwerte des parallel gemachten Datenstromes im Bereich der justierten Abtastzeit;
(b2) Aufsummieren der gewichteten Datenabtastwerte;
(b3) Vergleichen der aufsummierten gewichteten Datenabtastwerte mit einem Schwellwert, um den logischen Wert eines Datenbits innerhalb des seriellen Datenbitstromes zu detektieren.

Im Nachfolgenden werden bevorzugte Ausführungsformen der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung und das Verfahren zum Takt- und Datenwiedergewinnen mit Bezug auf die beigefügten Figuren beschrieben.

1 zeigt eine Takt- und Datenwiedergewinnungseinheit entsprechend dem Stand der Technik.

4 zeigt eine binäre Phasendetektierschaltung entsprechend dem Stand der Technik.

5 zeigt die Regelkreisverstärkung der Datenwiedergewinnungseinheit entsprechend dem Stand der Technik.

6a zeigt eine Phasendetektierverstärkung einer herkömmlichen Takt- und Datenwiedergewinnungseinheit entsprechend dem Stand der Technik.

6b zeigt eine Phasendetektorverstärkung der Takt- und Datenwiedergewinnungseinheit entsprechend der Erfindung.

7 zeigt eine bevorzugte Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung.

8 zeigt die Referenzphasensignale, welche durch einen Verzögerungsregelkreis der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung erzeugt werden.

9a zeigt ein Zeitdiagramm, welches die Funktionalität der Phaseninterpolationseinheit entsprechend der vorliegenden Erfindung darstellt.

9b zeigt ein Blockdiagramm eines Teiles einer Interpolationseinheit, wie sie in einer Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung angewendet wird.

10 zeigt eine bevorzugte Ausführungsform eines binären Phasendetektors, wie er in einer Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung angewendet wird.

11 zeigt ein Diagramm, um die Funktionalität einer binären Phasendetektiereinheit entsprechend der vorliegenden Erfindung zu erläutern.

12 zeigt eine bevorzugte Ausführungsform der binären Phasendetektiereinheit entsprechend der vorliegenden Erfindung.

13 zeigt eine bevorzugte Ausführungsform der Datenerkennungseinheit entsprechend der vorliegenden Erfindung.

14 zeigt ein Zeitdiagramm, um die Funktionalität der Datenerkennungseinheit entsprechend der vorliegenden Erfindung zu erläutern.

15 zeigt eine Impulsantwort der FIR-Filter, wie sie in der Datenerkennungseinheit entsprechend der vorliegenden Erfindung angewendet werden.

16a zeigt eine Übertragungsfunktion eines Datenerkennungs-FIR-Filters entsprechend der vorliegenden Erfindung.

16b zeigt eine entsprechende Impulsantwort eines Datenerkennungs-FIR-Filters entsprechend der vorliegenden Erfindung.

17 zeigt eine bevorzugte Ausführungsform des Regelkreisfilters entsprechend der vorliegenden Erfindung.

18 zeigt eine bevorzugte Ausführungsform eines programmierbaren Regelkreisfilters entsprechend der vorliegenden Erfindung.

19 zeigt ein linearisiertes Modell der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung.

20 zeigt ein Blockdiagramm einer bevorzugten Ausführungsform der Übergangsverlust-Detektiereinheit entsprechend der vorliegenden Erfindung.

21 zeigt eine bevorzugte Ausführungsform einer Verriegelungsdetektiereinheit entsprechend der vorliegenden Erfindung.

22 zeigt eine zweite Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung.

23 zeigt ein detailliertes Schaltbild der zweiten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung.

24 zeigt eine dritte Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung.

25 zeigt ein detailliertes Schaltbild der dritten Ausführungsform der Takt- und Datenwiedergewinnungseinheit entsprechend der vorliegenden Erfindung.

Wie aus 7 ersehen werden kann, weist die Takt- und Datenwiedergewinnungseinheit 1 entsprechend der ersten Ausführungsform der vorliegenden Erfindung eine Phasenjustiervorrichtung zum Zentrieren des idealen Abtastpunktes auf die Mitte eines Einheitsintervalls UI des empfangenen seriellen Datenstromes auf. Die Takt- und Datenwiedergewinnungseinheit 1 weist ferner eine Datenerkennungsvorrichtung zum Wiedergewinnen des empfangenen Datenstromes auf.
Die Takt- und Datenwiedergewinnungseinheit 1 weist einen Dateneingang 2 zum Empfangen des seriellen Datenbitstromes über einen Datenübertragungskanal auf. Die wiedergewonnenen Datenströme werden durch die Takt- und Datenwiedergewinnungseinheit 1 über einen Datenausgangsanschluss 3 ausgegeben.
Die Takt- und Datenwiedergewinnungseinheit 1 weist ferner einen Referenztakt-Eingangsanschluss 4 auf, zum Empfangen eines Referenztaktsignals von einem Taktsignalgenerator oder einem Systemtaktsignal. Das wiedergewonnene Taktsignal des empfangenen seriellen Bitstromes wird von der Takt- und Datenwiedergewinnungseinheit 1 über einen Taktausgangsanschluss 5 ausgegeben. Ferner ist ein Ausgangsanschluss 7 gebildet, um anzuzeigen, dass die Takt- und Datenwiedergewinnungseinheit 1 für den seriellen Datenbitstrom gesperrt ist. Wenn der empfangene serielle Datenbitstrom unterbrochen oder gestoppt ist, so wird dies durch den Ausgangsanschluss 6 der Takt- und Datenwiedergewinnungseinheit 1 angezeigt.
Die Takt- und Datenwiedergewinnungseinheit 1 entsprechend der vorliegenden Erfindung weist einen Verzögerungsregelkreis 8 auf, welcher äquidistante Referenzphasensignale P_i auf der Grundlage des empfangenen Referenztaktsignals erzeugt, welches am Eingangsanschluss 4 zugeführt wird.
8 zeigt die Referenzphasensignale P_i, welche durch den Verzögerungsregelkreis 8 der Takt- und Datenwiedergewinnungseinheit 1 erzeugt werden. Die Referenzphasensignale sind äquidistante Referenzphasensignale, d.h. die Phasendifferenz Δ_φ zwischen dem Referenzphasensignal ist konstant. In dem gezeigten Beispiel ist die Phasendifferenz Δ_φ, 45°.
Die Takt- und Datenwiedergewinnungseinheit 1, wie sie in 1 gezeigt wird, weist ferner eine Phaseninterpolationseinheit 9 auf, welche kontinuierlich die erzeugten Referenzphasensignale P_i um eine vorher festgelegten Granularität bzw. Normalgröße in Antwort auf ein digitales Steuersignal dreht. Die Referenzphasensignale P_i, wie sie in 8 gezeigt werden, definieren acht Phasensegmente. Die Phaseninterpolationseinheit interpoliert in Antwort auf die zugeführten digitalen Steuersignal-Phasensignale auf der Grundlage der empfangenen Referenzphasensignale P_i.
9a, 9b erläutern die Funktionalität der Phaseninterpolationseinheit 9, wie sie in 7 gezeigt wird. Das Phasensignal S_xy, welches eine Phase zwischen der ersten Referenzphase von z.B. 0° und einer zweiten Referenzphase von z.B. 45° besitzt, wird durch Justieren der Verstärkungskoeffizienten A₀, A₄₅ der jeweiligen Signalverstärker innerhalb der Phaseninterpolationseinheit und durch Ausführen einer Summation der gewichteten Signale erzeugt. Wenn z.B. A₀ = A₄₅, ist das erste erzeugte Phasensignal in diesem ersten Segment zwischen P₀, P₄₅ und hat eine Phase von 22,5°. Wenn A₀ größer als A₄₅ ist, besitzt das Phasensignal S eine Phase, welche kleiner als 22,5° ist, wohingegen, wenn A₀ kleiner als A₁ ist, besitzt das erzeugte Phasensignal S eine Phase, welche größer als 22,5° ist. Je mehr Referenzphasensignale P_i durch den Verzögerungsregelkreis DLL erzeugt werden, umso höher ist die Genauigkeit der Phaseninterpolation, welche durch die Phaseninterpolationseinheit 9 durchgeführt wird. Die Granularität bzw. Normgröße der Phaseninterpolation wird durch die Bitbreite des zugeführten Steuersignals gegeben. Wenn das Steuersignal z.B. eine Bitbreite von sechs Bits besitzt, weisen die Phasensignale, welche durch die Interpolationseinheit erzeugt werden, 2⁶ = 64 unterschiedliche Phasensignale S in jedem Segment zwischen zwei benachbarten Referenzphasensignalen P_i auf.
Die interpolierten Phasensignale S_i werden durch die Phaseninterpolationseinheit 9 einer Überabtasteinheit 10 der Takt- und Datenwiedergewinnungseinheit 1 zugeführt. Die Überabtasteinheit 10 empfängt den zugeführten seriellen Datenbitstrom über die Puffer 11a, 11b. Der empfangene Datenbitstrom wird durch die gedrehten Referenzphasensignale S_i entsprechend einer vorher festgelegten Überabtastrate (OSR) überabgetastet.
Der Ausgang der Überabtasteinheit 10 ist mit einer Serien-zuparallel-Wandlereinheit 12 verbunden, welche den überabgetasteten Datenstrom in einen parallelisierten Datenstrom mit einem vorher festgelegten Dezimierfaktor (DF) wandelt. Die Breite des parallelisierten Datenstromes wird durch das Produkt der Überabtastrate (OSR) und des Dezimierfaktors (DF) definiert.
Der deserielle bzw. serien-parallel-umgesetzte Datenstrom wird einer digitalen Steuereinheit 13 innerhalb der Takt- und Datenwiedergewinnungseinheit 1 zugeführt. Die Digitalsteuereinheit 13 weist ein Register 13a zum Speicher des empfangenen parallelisierten Datenstromes aus dem Seriell-zu-parallel-Wandler 12 auf. Die digitale Steuereinheit 13 weist ferner eine binäre Phasendetektiereinheit 13b zum Detektieren einer mittleren Phasendifferenz zwischen dem empfangenen seriellen Datenbitstrom und dem gedrehten Referenzphasensignal Si auf, indem eine Phasendetektorverstärkung PDG abhängig von der aktuellen Datendichte DD des parallelisierten Datenstromes justiert wird, welcher im Register 13a gespeichert ist, so dass die Veränderung der mittleren Phasendetektierverstärkung minimiert ist.
Die digitale Steuereinheit 13 beinhaltet ferner ein Regelkreisfilter 13c zum Filtern der detektierten mittleren Phasendifferenz, um das Drehsteuersignal für die Phaseninterpolationseinheit 9 zu erzeugen. Das Regelkreisfilter 13c liefert das Drehsteuersignal über eine Steuerleitung 14 an die Phaseninterpolationseinheit 9. Die digitale Steuereinheit 13 der Takt- und Datenwiedergewinnungseinheit 1, wie sie in 7 gezeigt wird, beinhaltet ferner eine Datenerkennungsvorrichtung 13d zum Wiedergewinnen des empfangenen Datenstromes. Der Ausgang der Datenerkennungseinheit 13d ist mit dem Ausgangsdatenanschluss 3 der Takt- und Datenwiedergewinnungseinheit 1 verbunden.
Die digitale Steuereinheit 13 der Takt- und Datenwiedergewinnungseinheit 1 beinhaltet ferner eine Übergangsverlust-Detektierschaltung 13e und eine Verriegelungsdetektierschaltung 13f.
Die Übergangsverlust-Detektiereinheit 13e detektiert, wenn der serielle Datenbitstrom, welcher dem Eingangsanschluss 2 zugeführt wurde, gestoppt wurde, und zeigt die Unterbrechung der empfangenen seriellen Daten durch Anzeigen eines CDR-Verlustsignals über den Anschluss 6 an.
Die Verriegelungsdetektiereinheit 13f detektiert, ob die Takt- und Datenwiedergewinnungseinheit 1 für den empfangenen seriellen Datenstrom verriegelt ist, und zeigt eine derartige Verriegelung über ein CDR-Verriegelungssignal über den Anschluss 7 an.
10 zeigt eine bevorzugte Ausführungsform des binären Phasendetektors 13b entsprechend der vorliegenden Erfindung. Die binäre Phasendetektiereinheit 13b innerhalb der digitalen Steuereinheit 13 ist zum Detektieren einer mittleren Phasendifferenz (APD) zwischen dem empfangenen seriellen Datenbitstrom und dem gedrehten Referenzphasensignal S_i gebildet, indem eine Phasendetektierverstärkung (PDG) abhängig von der aktuellen Datendichte (DD) des parallelisierten Datenstromes so justiert wird, dass die Änderung der mittleren Phasendetektierverstärkung (PDG) minimiert ist.
Die binäre Phasendetektiereinheit 13b weist eine Vorrichtung zum Detektieren der aktuellen Datendichte DD des parallelisierten Datenbitstromes und eine Vorrichtung zum Justieren der Phasendetektorverstärkung (PDG) in Abhängigkeit von der detektierten aktuellen Datendichte DD auf. Die aktuelle Datendichte DD wird durch eine Vielzahl von EXOR-Gates detektiert, wobei jedes EXOR-Gate zwei benachbarte Datenabtastwerte vergleicht, um zu entscheiden, ob ein Datenübergang aufgetreten ist. Es ist eine Summationsvorrichtung zum Akkumulieren der Anzahl von Übergängen gebildet, welche durch die EXOR-Gates detektiert werden. Der Ausgang der Summationsvorrichtung ist mit der Verstärkungsjustiereinheit zum Justieren der Phasendetektorverstärkung (PDG) verbunden.
11 zeigt ein Diagramm, um die Funktionalität der Vorrichtung zum Justieren der Phasendetektorverstärkung (PDG) zu erläutern, abhängig von der detektierten aktuellen Datendichte DD innerhalb der binären Phasendetektiereinheit, wie sie in 1 gezeigt wird. Die Vorrichtung zum Justieren der Phasendetektiervorrichtung PDG berechnet die Phasendetektierverstärkung durch Multiplizieren der akkumulierten Anzahl an Übergängen mit einem Multiplikationsfaktor (MF). Der Multiplikationsfaktor (MF) wird durch die PD-Verstärkungsjustiereinheit erhöht, wenn die detektierte Anzahl der Datenübergänge innerhalb des empfangenen seriellen Datenbitstroms abgenommen hat.
Die Anzahl der EXOR-Gates, welche zum Detektieren der aktuellen Datendichte (DD) benutzt wird, ist durch das Produkt des Dezimierfaktors (DF) der Serien-zu-parallel-Wandlereinheit 12 mit der Überabtastrate (OSR) der Überabtasteinheit 10 gegeben: N = DF × OSR
In einer bevorzugten Ausführungsform der Takt- und Datenwiedergewinnungseinheit 1 ist der Dezimierfaktor DF der Serien-zu-parallel-Wandlungseinheit 12 gleich acht (DF = 8) und die Überabtastrate (OSR) der Überabtasteinheit ist gleich vier (OSR = 4).
Entsprechend ist die Anzahl der EXOR-Gates innerhalb des binären Phasendetektors 13b gleich 32, um bis zu 32 Datenübergänge zu detektieren, wie dies in 12 gezeigt wird.
Wenn die Anzahl der Datenübergänge größer als 16 ist, wird der Multiplikationsfaktor MF auf 1 gesetzt.
Wenn die Anzahl der Übergänge zwischen 8 und 16 ist, wird der Multiplikationsfaktor MF auf 2 gesetzt.
Wenn die Anzahl der Datenübergänge zwischen 4 und 8 ist, wird der Multiplikationsfaktor MF auf 4 gesetzt.
Wenn die Anzahl der detektierten Datenübergänge zwischen 2 und 4 ist, wird der Multiplikationsfaktor MF auf 8 gesetzt.
Wenn die Anzahl der detektierten Übergänge 2 ist, wird der Multiplikationsfaktor auf 16 gesetzt, und wenn die Anzahl der detektierten Übergänge nur 1 ist, wird der Multiplikationsfaktor MF auf 32 gesetzt.
In einer alternativen Ausführungsform wird der Multiplikationsfaktor MF auf die maximal mögliche Anzahl der Übergänge normiert (NUM–TR_max = DF·OSR).
Das berechnete mittlere Phasensignal (AVG-PH) wird durch das Produkt des Multiplikationsfaktors MF und die Anzahl der detektierten Datenübergänge (NUM-TR) gegeben.
Je niedriger die Datendichte DD des empfangenen Datenbitstroms ist, umso höher ist das Setzen des Multiplikationsfaktors MF der PD-Verstärkungsjustiereinheit innerhalb des binären Phasendetektors 13b. Entsprechend kompensiert der binäre Phasendetektor 13b der Erfindung die Variationen der Datendichte DD des empfangenen seriellen Bitstroms, so dass die Takt- und Datenwiedergewinnungseinheit 1 entsprechend der vorliegenden Erfindung unempfindlich gegenüber Veränderungen der Datendichte DD wird.
12 zeigt eine bevorzugte Ausführungsform des binären Phasendetektors 13b, wie er in den 10, 11 zum Detektieren einer mittleren Phasendifferenz (AVG-PH) gezeigt wird. Die Vielzahl der EXOR-Gates ist gebildet, wobei jedes EXOR-Gate zwei benachbarte Datensymbole als Si vergleicht, welche durch die Überabtasteinheit 10 erzeugt werden, um zu entscheiden, ob ein Datenübergang aufgetreten ist. In der Ausführungsform, welche in 13 gezeigt wird, werden die Datenübergänge innerhalb von acht Signalaugen (Auge 1-0 bis 8-0) durch die EXOR-Gates detektiert. Die detektierten Datenübergänge werden in einem Datenpuffer oder -register gespeichert, welches 32 Datenbit aufweist. Die Anzahl der Übergänge wird zu einem Steuersignal NUM-TR akkumuliert, welches die Multiplexer MUX innerhalb der binären Phasendetektiereinheit steuert. Die berechnete Phasendifferenz, welche durch die Summationsvorrichtung berechnet wird, wird zu der PDG-Justiereinheit geliefert, welche Verschiebeelemente SHR und Multiplexer MUX aufweist. Die Multiplexer MUX werden durch die akkumulierte Anzahl der Datenübergänge gesteuert.
In einer bevorzugten Ausführungsform werden auch die Datenübergänge des Signalauges 1-1 des vorausgegangenen Datenwortes gespeichert.
13 zeigt eine bevorzugte Ausführungsform der Datenerkennungseinheit 13b innerhalb der digitalen Steuereinheit 13.
Die Datenerkennungsvorrichtung 13d ist zum Wiedergewinnen des empfangenen Datenstromes gebildet und weist eine Anzahl von Paralleldatenerkennungs-FIR-Filtern DR-FIR auf. Jedes Datenerkennungsfilter (DR-FIR_i) weist eine Wichtungseinheit zum Wichten der Datenabtastwerte des parallelisierten Datenstromes im Bereich der Abtastzeit auf, justiert durch die Phasenjustiervorrichtung. Außerdem weist jedes FIR-Filter eine Summationseinheit (SUM) zum Aufsummieren der gewichteten Datenabtastwerte und eine Komparatoreinheit (COMP) zum Vergleichen der aufsummierten Datenabtastwerte mit einem Schwellwert auf, um den logischen Wert eines Datenbits D_i innerhalb des empfangenen seriellen Datenbitstromes zu detektieren. Wenn der aufsummierte Datenabtastwert größer als ein programmierbarer erster Schwellwert V_th ist, wird entschieden, dass ein empfangenes Datenbit logisch hoch ist. Wenn die aufsummierten Datenabtastwerte niedriger als ein programmierbarer zweiter Schwellwert (V_th0) sind, dann wird entschieden, dass das empfangene Datenbit logisch niedrig ist. Die Datenerkennungs-FIR-Filter DR-FIRi sind an ein FIFO-Register angeschlossen, welches den wiedergewonnenen Datenbitstrom über einen Ausgangsanschluss 3 der Datenwiedergewinnungseinheit 1 ausgibt. Die Anzahl der Datenerkennungs-FIR-Filter korrespondiert mit dem Dezimierfaktor (DF) der Serien-zu-parallel-Wandlereinheit 12. Die Datenabtastwerte des parallelisierten Datenbitstromes im Bereich der justierten Abtastzeit werden durch die Datenerkennungs-FIR-Filter mit Hilfe der Verstärker gewichtet, welche programmierbare Verstärkungen a_i besitzen. Die programmierbaren Verstärkungen a_i werden an die Datenerkennungs- FIR-Filtern über eine Steuereinheit innerhalb der Datenerkennungsvorrichtung 13d angelegt.
Die Verstärkung a₅ des Datenabtastwertes, welcher am dichtesten an dem idealen Abtastpunkt innerhalb des Zentrums eines Signalauges ist, wird durch die Steuereinheit innerhalb der Datenerkennungseinheit 13d so gesetzt, dass er den höchsten Wert hat, wie dies in 14 gesehen werden kann. Das Band der gewichteten Datenabtastwerte ist über mehrere Signalaugen ausgedehnt, wie dies in 14 gesehen werden kann. Jedes Signalauge wird getrennt, basierend auf der Impulsantwort des Datenerkennungs-FIR-Filters, ausgewertet.
Jedes Datenerkennungs-FIR-Filter wertet auch die Datenabtastwerte von wenigstens einem vorausgegangenen Signaldatenauge und von wenigstens einem nachfolgenden Signaldatenauge aus. Somit ist die Datenerkennung durch das FIR-Filter gegenüber zusätzlichem Rauschen und einer Metastabilität der Abtastelemente in der Überabtasteinheit 10 und in der Serien-zuparallel-Wandlereinheit 12 robust.
15 zeigt die Impulsantwort für drei unterschiedliche Arten des Datenerkennungs-FIR-Filters, wie sie in der Datenerkennungseinheit 13d entsprechend der vorliegenden Erfindung angewendet werden. Die Filterkoeffizienten für bevorzugte Ausführungsformen der FIR-Filter A, B, C werden in 15 gezeigt.
16a zeigt die Übertragungsfunktion eines Datenerkennungs-FIR-Filters entsprechend einer bevorzugten Ausführungsform.
16b zeigt die korrespondierende Impulsantwort einer bevorzugten Ausführungsform eines Datenerkennungs-FIR-Filters, wie es in der Datenerkennungseinheit 13d nach der vorliegenden Erfindung angewendet wird.
17 zeigt eine bevorzugte Ausführungsform des Regelkreisfilters 13c innerhalb der Digitalsteuereinheit 13. 17 zeigt das Regelkreisfilter 13c innerhalb der digitalen Steuereinheit 13. Das Regelkreisfilter 13c ist zum Filtern der detektierten mittleren Phasendifferenz gebildet, welche durch die binäre Phasendetektiereinheit 13b ausgegeben wird, um das Drehsteuersignal für die Phaseninterpolationseinheit 9 zu erzeugen. Das Regelkreisfilter 13c weist in einer bevorzugten Ausführungsform eine PID-Filtercharakteristik auf. Das PID-Regelkreisfilter, wie es in 17 gezeigt wird, weist einen proportionalen Signalpfad, einen differenzierenden Signalpfad und einen integrierenden Signalpfad auf. Die drei unterschiedlichen Signalpfade werden durch die Summationsvorrichtung aufsummiert und an die Phaseninterpolationseinheit 9 ausgegeben.
18 zeigt eine Implementierung eines Regelkreisfilters 13c, wobei die Signalverstärkung der unterschiedlichen Signalpfade programmierbar ist, indem Koeffizienten (COEF-D, COEF-P, COEF-I) zugeführt werden.
In einer bevorzugten Ausführungsform werden der Regelkreisfilter 13c, der binäre Phasendetektor 13b und die Datenerkennungseinheit 13d alle in einer digitalen Steuereinheit 13 integriert, wie dies in 7 gesehen werden kann. In einer bevorzugten Ausführungsform beinhaltet die digitale Steuereinheit 13 ferner: ein Register 13a, um den parallelisierten Datenstrom von der Seriell-zu-parallel-Wandlereinheit 12 zu empfangen, die Übergangsverlust-Detektiereinheit 13e und die Verriegelungsdetektiereinheit 13f. Die Digitalsteuereinheit 13 weist einen internen Datenbus 15 auf, so dass der parallelisierte Datenstrom, welcher im Register 13a gespeichert ist, der binären Phasendetektiereinheit 13b und der Datenerkennungseinheit 13d gleichzeitig zugeführt werden können. Das Regelkreisfilter 13c empfängt das detektierte mittlere Phasendifferenzsignal (AV-PH) aus dem binären Phasendetektor 13b über eine interne Leitung 16 und gibt das gefilterte Signal über eine Steuerleitung 13 an die Phaseninterpolationseinheit 9 aus, wie dies in 7 gesehen werden kann.
19 zeigt ein linearisiertes Übertragungsfunktionsmodell der Takt- und Datenwiedergewinnungseinheit 1 entsprechend der vorliegenden Erfindung in der Z-Domäne.
Der empfangene serielle Datenstrom wird durch die Überabtasteinheit 10 mit der Abtastfrequenz F_sam und einem Überabtastverhältnis OSR überabgetastet.
Durch die Serien-zu-parallel-Wandlereinheit 12 wird der Datenstrom mit einer Übertragungsfunktion dezimiert:
Das Regelkreisfilter 13c ist mit einem dezimierten Taktsignal getaktet. Wie in 10 gesehen werden kann, empfangen alle Einheiten in der digitalen Steuereinheit 13 ein internes dezimiertes Taktsignal über eine interne Taktleitung 17.
Das Taktfilter 13c weist eine PID-Steuerübertragungsfunktion auf:
Pole höherer Ordnung werden durch eine offene Regelkreisübertragungsfunktion des Regelkreisfilters eingeführt:
20 zeigt eine bevorzugte Ausführungsform der Übergangsverlust-Detektiereinheit 13e innerhalb der digitalen Steuereinheit 13. Die Übergangsverlust-Detektiereinheit 13e detektiert, wenn keine seriellen Daten durch die Takt- und Daten wiedergewinnungseinheit 1 empfangen werden. Wenn kein Datenübergang auftritt, bewirkt eine Vergleichseinheit, dass ein Zähler CNT-TR inkrementiert wird. Wenn der inkrementierte Zählwert CNT-TR einen programmierbaren Schwellwert A überschreitet, wird ein Übergangsverlust durch die Übergangsverlust-Detektiereinheit 13e über den Ausgangsanschluss 6 der digitalen Steuereinheit 13 angezeigt.
Wenn NUM-TR = 0 und CNT-TR = A, dann ist LOSS-TR = 0, anderenfalls ist LOSS-TR = 1.
21a zeigt eine bevorzugte Ausführungsform der Verriegelungsdetektiereinheit 13f innerhalb der digitalen Steuereinheit 13.
Die Verriegelungsdetektiereinheit 13f empfängt das detektierte mittlere Phasensignal von dem binären Phasendetektor 13b. Das empfangene mittlere Phasensignal wird einer RMS-Einheit (RMS = quadratischer Mittelwert) zugeführt, welche in
21b gezeigt wird, welche ein Phasensignal quadratischen Mittelwertes erzeugt, welches an zwei Komparatoren angelegt wird, welche das Phasensignal quadratischen Mittelwertes mit den programmierten Schwellwerten B, C vergleicht. Wenn das Phasensignal quadratischen Mittelwertes kleiner als der erste Schwellwert B ist, wird detektiert, dass das Signal innerhalb eines Verriegelungsbereiches ist, und wenn das RMS-PH-Signal größer als der zweite Schwellwert C ist, ist das Signal innerhalb eines Entriegelungsbereiches. Das Zählgerät zählt, wie lange das Signal innerhalb des Verriegelungsbereiches oder innerhalb des Entriegelungsbereiches ist. Wenn das empfangene Signal für eine vorher festgelegte Zeit innerhalb des Verriegelungsbereiches ist, wird ein CDR-Verriegelungsanzeigesignal auf hoch gesetzt. Wenn das empfangene Signal für eine längere Zeit innerhalb des Entriegelungsbereiches ist, wird ein CDR-Verlustsignal durch die Verriegelungsdetektiereinheit 13f auf hoch gesetzt.
22 zeigt eine zweite Ausführungsform der Takt- und Datenwiedergewinnungseinheit 1 entsprechend der vorliegenden Erfindung. In dieser Ausführungsform weist die Phaseninterpolationseinheit 9 einen Multiplexer 9a und eine Interpolationseinheit 9b auf. Die Interpolationseinheit 9b interpoliert das empfangene Referenzphasensignal P_i und führt die rotierten Phasensignale Si dem Eingang des Multiplexers 9a zu. Der Multiplexer 9a selektiert entsprechend dem Steuersignal ein gedrehtes und interpoliertes Phasensignal S0, S45, S90, S135 aus, um es an der Überabtasteinheit 10 anzulegen. Der Vorteil der Phaseninterpolationseinheit 9, wie sie in 22 gezeigt wird, liegt darin, dass die technische Komplexität der Überabtasteinheit 10 im Vergleich zur ersten Ausführungsform, wie sie in 7 gezeigt wird, reduziert werden kann.
23 zeigt im Detail eine Implementierung der Takt- und Datenwiedergewinnungseinheit 1, wie sie in 22 gezeigt wird.
Die Takt- und Datenwiedergewinnungseinheit 1, wie sie in 23 gezeigt wird, ist an einen Phasenregelkreis angeschlossen, welcher die Takt- und Datenwiedergewinnungseinheit 1 mit einem Referenztaktsignal versorgt. Das Referenzphasensignal P_i, welches durch den Verzögerungsregelkreis 8 erzeugt wird, wird an eine Mittelungseinheit und eine Interpolationsstufe gelegt. Der Multiplexer 9a, welcher durch das Regelkreisfilter 13c über die Steuerleitungen 14 gesteuert wird, führt das Phasendrehen aus. Die interpolierten und gedrehten Phasensignale werden an der Überabtasteinheit 10 angelegt.
24 zeigt eine dritte Ausführungsform der Takt- und Datenwiedergewinnungseinheit 1 entsprechend der vorliegenden Erfindung, wobei das Drehen des Phasensignals innerhalb der digitalen Steuereinheit 13 ausgeführt wird.
Wie aus 24 ersehen werden kann, weist die digitale Steuereinheit 13 einen integrierten gesteuerten Rotator bzw. Dre her 13g auf. Der integrierte Rotator 13g empfängt ein Steuersignal von dem Regelkreisfilter 13c über die Steuerleitung 14.
25 zeigt ein detailliertes Schaltbild der dritten Ausführungsform der Takt- und Datenwiedergewinnungseinheit 1.
Die Takt- und Datenwiedergewinnungseinheit 1 entsprechend der vorliegenden Erfindung nutzt Datenabtastwerte für das Phasenabschätzen ebenso wie für die Datenerkennung. Der deserielle bzw. serien-parallel-umgesetzte Datenstrom, welcher durch die Serien-und-Parallel-Wandlereinheit 12 ausgegeben wird und in dem internen Register 13a der digitalen Steuereinheit 13 gespeichert wird, wird dem binären Phasendetektor 13b und zur gleichen Zeit der Datenerkennungseinheit 13d zugeführt.
Redundante Information aufgrund des Überabtastens wird zum Verbessern der Datenerkennung benutzt.
Aufgrund des Justierens der Verstärkung, welches innerhalb des binären Phasendetektors 13b ausgeführt wird, ist die Takt- und Datenwiedergewinnungseinheit 1 entsprechend der vorliegenden Erfindung gegenüber Veränderungen in der Datendichte DD des empfangenen seriellen Bitdatenstromes unempfindlich.
Das Steuern der Phase wird mit Hilfe eines Algorithmus ausgeführt. Der Vorteil besteht in der Mittelwertbildung des Phasenfehlers im Phasendetektor PD, während zur gleichen Zeit eine mittlere Phasendetektierverstärkung garantiert wird. Dies ist speziell für niedrige Datendichten notwendig und ist im Vergleich zu herkömmlichen Phasensortierverfahren vorteilhaft.
Die Datenwiedergewinnung entsprechend der Erfindung wird durch Nutzen einer asymmetrischen Form eines Filters so ausgeführt, dass auf die vorausgegangenen Abtastwerte in einem größeren Maße zugegriffen wird. Im Gegensatz zu herkömmlichen Datenwiedergewinnungsverfahren werden die Daten entsprechend der vorliegenden Erfindung bei einer niedrigeren Datenrate DR wiedergewonnen, indem redundante Information genutzt wird. Dieses Implementieren ist beträchtlich robuster, da die Takt- und Datenwiedergewinnungseinheit 1 entsprechend der Erfindung mehr Signalenergie für das Zugreifen nutzt als herkömmliche Takt- und Datenwiedergewinnungseinheiten. Der Steuerregelkreis der Takt- und Datenwiedergewinnungseinheit 1 entsprechend der vorliegenden Erfindung enthält ein programmierbares Regelkreisfilter mit einer PID-Charakteristik.
Die Erfindung liefert eine Kombination von Diskretzeit- und Kontinuierlicher-Zeit-Verfahren für das Wiedergewinnen von Daten, basierend auf Phaseninterpolation. Es wird ein Algorithmus für das Auswerten der abgetasteten Datensignale verwendet. Entsprechend der vorliegenden Erfindung wird die Signalauswertung und die Datenverarbeitung vollständig digital ausgeführt.

1: Takt- und Datenwiedergewinnungseinheit
2: Dateneingang
3: Datenausgang
4: Referenztakteingang
5: Taktausgangsanschluss
6: verlustanzeigender Ausgangsanschluss
7: verriegelungsanzeigender Ausgangsanschluss
8: Verzögerungsregelschleife
9: Phaseninterpolationseinheit
10: Überabtastungseinheit
11: Eingangspuffer
12: Serien-zu-parallel-Wandlereinheit
13: digitale Steuereinheit
13a: Register
13b: binärer Phasendetektor
13c: Regelkreisfilter
13d: Datenerkennungseinheit
13e: Übergangsverlust-Detektiereinheit
13f: Verriegelungsdetektiereinheit
14: Steuerleitung
15: interner Bus
16: Leitung
17: interne Taktleitung

Claims

Takt- und Datenwiedergewinnungseinheit zum Wiedergewinnen bzw. Wiederherstellen eines empfangenen seriellen Datenbitstromes, welche besitzt: (a) eine Phasenjustiervorrichtung zum Justieren einer Abtastzeit im Zentrum eines Einheitsintervalls (UI) des empfangenen Datenbitstromes, wobei die Phasenjustiervorrichtung aufweist: (a1) eine Vorrichtung zum Erzeugen äquidistanter Referenzphasensignale; (a2) eine Phaseninterpolationseinheit (PIU), welche die erzeugten Referenzphasensignale um eine vorher festgelegte Granularität bzw. Normgröße in Antwort auf ein Drehsteuersignal dreht; (a3) eine Überabtasteinheit (OSU) zum Überabtasten des empfangenen Datenstromes mit den gedrehten Referenzphasensignalen entsprechend einer vorher festgelegten Überabtastrate (OSR); (a4) eine Serien-zu-parallel-Wandlereinheit, welche den überabgetasteten Datenstrom in einen deseriellen bzw. serien-parallel-umgesetzten Datenstrom mit einem vorher festgelegten Dezimierfaktor (DF) wandelt; (a5) eine binäre Phasendetektiereinheit (BPD) zum Detektieren einer mittleren Phasendifferenz (AVG-PH) zwischen dem empfangenen seriellen Datenbitstrom und dem gedrehten Referenzphasensignal durch Justieren einer Phasendetektorverstärkung (PDG), abhängig von der aktuellen Datendichte (DD) des deseriellen bzw. serien-parallel-umgesetzten Datenstromes, so dass die Veränderung der mittleren Phasendetektierverstärkung (PDG) minimiert ist; und (a6) ein Regelkreisfilter zum Filtern der detektierten mittleren Phasendifferenz (AVG-PH), um das Drehsteuersignal für die Phaseninterpolationseinheit (PIU) zu erzeugen; (b) Datenerkennungsvorrichtung (DRM) zum Wiedergewinnen des empfangenen Datenstromes, welche eine Anzahl von parallelen Datenerkennungs-FIR-Filtern beinhaltet, wobei jedes Datenerkennungs-FIR-Filter aufweist: (b1) eine Wichtungseinheit zum Wichten der Datenabtastwerte des deseriellen bzw. serien-parallel-umgesetzten Datenstromes im Bereich der Abtastzeit, justiert durch die Phasenjustiervorrichtung; (b2) eine Summationseinheit zum Aufsummieren der gewichteten Datenabtastwerte; und (b3) eine Komparatoreinheit zum Vergleichen der aufsummierten Datenabtastwerte mit einem Schwellwert, um den logischen Wert eines Datenbits innerhalb des empfangenen seriellen Datenbitstromes zu detektieren.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei die binäre Phasendetektiereinheit (BPD) aufweist: eine Vorrichtung zum Detektieren der aktuellen Datendichte des parallelisierten Datenbitstromes; und eine Vorrichtung zum Justieren der Phasendetektorverstärkung (PDG), abhängig von der detektierten aktuellen Datendichte.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 2, wobei die Vorrichtung zum Detektieren der aktuellen Datendichte eine Vielzahl von EXOR-Gates aufweist, wobei jedes EXOR-Gate zwei benachbarte Datenabtastwerte, welche durch die Überabtasteinheit erzeugt werden, vergleicht, um zu entscheiden, ob ein Datenübergang aufgetreten ist.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 3, wobei die Vorrichtung zum Detektieren der aktuellen Datendichte ferner eine Summationsvorrichtung zum Akkumulieren der Anzahl von Übergängen aufweist, welche durch die EXOR-Gates detektiert werden.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 4, wobei die Vorrichtung zum Justieren der Phasendetektorverstärkung die Phasendetektorverstärkung (PDG) durch Multiplizieren der akkumulierten Anzahl der Übergänge mit einem Multiplikationsfaktor (MF) berechnet.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 5, wobei der Multiplikationsfaktor (MF) erhöht wird, wenn die detektierte Anzahl von Übergängen abnimmt.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 3, wobei die Anzahl (N) der EXOR-Gates zum Detektieren der aktuellen Datendichte durch das Produkt des Dezimierfaktors (DF) der Serien-zu-parallel-Wandlereinheit und der Überabtastrate (OSR) der Überabtasteinheit gegeben ist (N = DF × OSR).
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei der Dezimierfaktor (DF) der Serien-zu-parallel-Wandlereinheit acht ist (DF = 8).
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei die Überabtastrate (OSR) der Überabtasteinheit vier ist (OSR = 4).
Takt- und Datenwiedergewinnungseinheit entsprechend Anspruch 1, wobei die Datenübertragungsrate (DR) des seriellen Datenbitstromes größer als 1 Gigabit pro Sekunde ist (DR ≥ 1 Gbit/sec).
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei die Wichtungseinheit der Datenerkennungsvorrichtung Signalverstärker aufweist, wobei jeder Signalverstärker einen jeweiligen Datenabtastwert mit einer programmierbaren Verstärkung verstärkt.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei die Datenerkennungs-FIR-Filter der Datenerkennungsvorrichtung an einen FIFO-Speicher angeschlossen sind.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei die Anzahl der Datenerkennungs-FIR-Filter dem Dezimierfaktor (DF) der Serien-zu-parallel-Wandlereinheit entspricht.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei die Überabtasteinheit (OSU) eine vorher festgelegte Anzahl von taktgetriggerten Abtastelementen aufweist.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 14, wobei die Abtastelemente D-Flip-Flops sind.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 14, wobei die Abtastelemente D-Latches bzw. -Klinkenschalter sind.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 14, wobei jeder Abtastelement durch ein entsprechend gedrehtes Referenzphasensignal, welches durch die Phaseninterpolationseinheit (PIU) erzeugt ist, getaktet ist.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 17, wobei die Phaseninterpolationseinheit (PIU) einen Phaseninterpolator und einen Multiplexer zum Drehen der Phasensignale in Antwort auf das Drehsteuersignal aufweist.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei die Verzögerungsregelschleife (DLL) ein Referenztaktsignal von einem Referenztaktgenerator empfängt.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 19, wobei der Referenztaktgenerator ein Phasenregelkreis (PLL) ist.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei das Regelkreisfilter eine PID-Charakteristik besitzt.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei das Regelkreisfilter programmierbar ist.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei eine Verriegelungsdetektiereinheit gebildet ist, welche detektiert, ob die Takt- und Datenwiedergewinnungseinheit gegenüber dem empfangenen seriellen Datenbitstrom verriegelt ist.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei eine Übergangsverlustdetektiereinheit gebildet ist, welche detektiert, wenn der serielle Datenbitstrom gestoppt ist bzw. gestoppt hat.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei die Phasenjustiervorrichtung und die Datenerkennungsvorrichtung in einer digitalen Steuereinheit integriert sind.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 25, wobei die digitale Steuereinheit ferner die Verriegelungsdetektiereinheit und die Übergangsverlust-Detektiereinheit beinhaltet.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 24, wobei ein Multiplexer zum Drehen des Referenzphasensignals in Antwort auf das Drehsteuersignal in der Digitalsteuereinheit integriert ist.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei die äquidistanten Referenzphasensignale, welche durch den Verzögerungsregelkreis erzeugt wurden, eine Phasendifferenz Δ_φ von 45° besitzen, um acht Phasensegmente zu definieren.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 28, wobei der Phaseninterpolator Phasensignale in jedem Phasensegment auf der Grundlage der äquidistanten Referenzphasensignale interpoliert.
Takt- und Datenwiedergewinnungseinheit nach Anspruch 1, wobei die Vorrichtung zum Erzeugen äquidistanter Referenzphasensignale durch einen Verzögerungsregelkreis (DLL) gebildet ist.
Verfahren zum Takt- und Datenwiedergewinnen eines empfangenen seriellen Datenbitstromes, welches die folgenden Schritte aufweist: (a) Justieren einer Abtastzeit im Zentrum eines Einheitsintervalls (UI) eines empfangenen Datenbits, welches die folgenden Unterschritte aufweist: (a1) Drehen erzeugter Referenzphasensignale in Antwort auf ein Drehsteuersignal; (a2) Überabtasten des empfangenen Datenbitstromes mit den gedrehten Referenzphasensignalen; (a3) Wandeln des überabgetasteten Datenbitstromes in einen deseriellen bzw. serien-parallel-umgesetzten Datenstrom; (a4) Detektieren einer mittleren Phasendifferenz zwischen dem empfangenen seriellen Datenbitstrom und den gedrehten Phasensignalen durch Justieren einer Phasendetektorverstärkung (PDG) in Abhängigkeit von der Datendichte (DD) des deseriellen bzw. serien-parallel-umgesetzten Datenstromes, um die Änderung der mittleren Phasendetektorverstärkung zu minimieren. (a5) Filtern der detektierten Phasendifferenz, um das Drehsteuersignal zu erzeugen. (b) Wiedergewinnen des empfangenen Datenbitstromes, welches die folgenden Teilschritte aufweist: (b1) Wichten der Datenabtastwerte des parallelisierten Datenstromes im Bereich der justieren Abtastzeit; (b2) Aufsummieren der gewichteten Datenabtastwerte; (b3) Vergleichen der aufsummierten gewichteten Datenabtastwerte mit einem Schwellwert, um den logischen Wert eines Datenbits innerhalb des seriellen Datenbitstroms zu detektieren.