DE69736532T2 - Synchronisationsgerät - Google Patents

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Description

  • Die vorliegende Erfindung bezieht sich auf einen Synchronisationsapparat zur Verwendung in einem Empfangsgerät eines digitalen Kommunikationssystems.
  • BESCHREIBUNG DER IN BEZIEHUNG STEHENDEN TECHNIK
  • Die Digitalisierung in der Datenkommunikation hat in letzter Zeit bemerkenswerte Fortschritte gemacht und ist immer noch dabei im Gange, Fortschritte zu machen. In dieser digitalen Datenkommunikation benötigt die Empfängerseite Mittel zum Einziehen von Rahmensynchronisation mit hoher Geschwindigkeit und Präzision.
  • Ein konventioneller Synchronisationsapparat zum Einziehen von Synchronisation verwendet eine wie in „Wie man einen PLL-IC verwendet" (geschrieben von Tuneyasu Hata und Kazuaki Furukawa und von Akiba veröffentlicht, S. 20–32, November 1976) beschriebene PLL (Phasenvergleichsschleife). Dieser Apparat verfügt über einen digitalen VCO (spannungsgesteuerter Oszillator) 1 zur abschließenden Erzeugung eines Signals, das mit einem von dem VCO kontrollierten Eingangssignal synchron ist, einen binären Quantisierungsphasenvergleicher 2 zum Vergleichen der Phase des Eingangssignals mit der Phase des Ausgangssignals aus dem digitalen VCO 1 und zur Erzeugung von Daten mit +1 oder –1 als ein Ergebnis des Vergleich und einen sequentiellen Schleifenfilter 3 zum Zählen des Ausgangssignals aus dem binären Quantisierungsphasenvergleicher 2 und zum Zuführen eines Korrektursignals zum digitalen VCO 1, wenn die Zählung einen bestimmten Wert (N) übersteigt. Der binäre Quantisierungsphasenvergleicher 2 beinhaltet einen Phasenvergleicher 4 zum Vergleichen der Phase des Eingangssignals mit der Phase des Ausgangssignals aus dem digitalen VCO 1, und einen Quantisierer 5 zum Quantisieren des Ergebnisses aus dem Vergleicher in einen binären Wert. Der digitale VCO 1 beinhaltet einen Festoszillator 6 zum Oszillieren bei einer festgelegten Frequenz, einen Impulsaddition/-beseitigungsschaltkreis zum Addieren oder Beseitigen eines Impulses zu oder von dem Ausgang des Festoszillators 6, wenn der sequentielle Schleifenfilter 3 das Ausgangssignal generiert, und einen Frequenzteiler 8 zum Teilen der Frequenz des Ausgangssignals aus dem Festoszillator 6, zu der oder aus der der Impuls addiert oder beseitigt wurde.
  • In diesem Synchronisationsapparat vergleicht der Phasenvergleicher 4 des binären Quantisierungsphasenvergleichers 2 die Phase des Eingangssignals mit der Phase eines Ausgangssignals aus dem VCO 1. Der Quantisierer 5 erzeugt einen Wert von –1, wenn die Phase des Ausgangssignals aus dem VCO größer ist als das Eingangssignal oder wenn das Ausgangssignal vor dem Eingangssignal liegt, aber er erzeugt einen Wert von +1, wenn es kleiner ist als das Eingangssignal ist oder wenn das Ausgangssignal hinter dem Eingangssignal liegt. Der sequentielle Schleifenfilter 3 zählt den Ausgang des Quantisierers 5 und führt dem Impulsaddition/-beseitigungsschaltkreis das Korrektursignal zum Steuern eines Impulses zu, das beseitigt werden soll, wenn die Zählung +N erreicht oder zum Steuern eines Impulses zu, das addiert werden soll, wenn die Zählung –N erreicht.
  • Daher liefert der sequentielle Schleifenfilter 3 in diesem Synchronisationsapparat, der als Rahmensynchronisator verwendet wird, die ersten des Korrektursignalrahmen N nach dem Start der Zieh-Ein-Synchronisation, wenn sich die Phase des Ausgangssignals aus dem digitalen VCO 1 in positive oder negative Richtung bezüglich der Phase des Rahmensynchronisationssignals verlagert.
  • Wenn das Korrektursignal dem VCO zugeführt wird, fügt der Impulsaddition/-beseitigungsschaltkreis 7 einen Impuls in das Ausgangssignal aus dem Festoszillator 6 oder beseitigt ihn daraus als Reaktion auf dieses Korrektursignal. Da die Oszillationsfrequenz aus dem Festoszillator 6 R-Mal so groß wie die Eingangsfrequenz gewählt wird, damit der Quantisierungswert der Phasensteuerung reduziert werden kann, wird das Ausgangssignal aus dem Festoszillator 6, in den vom Impulsaddition/-beseitigungsschaltkreis ein Impuls eingefügt oder aus dem ein Impuls beseitigt worden ist, dem Frequenzteiler 8 zugeführt, wo seine Frequenz durch R geteilt wird und das frequenzgeteilte Signal aus dem Ausgangsender des digitalen VCO 1 erzeugt wird.
  • Wenn sogar nach der Einfügung oder Beseitigung eines Impulses immer noch ein Phasenunterschied zwischen des Ausgangssignal aus dem digitalen VCO 1 und dem Eingangssignal vorliegt, werden die oben genannten Vorgänge wiederholt und schließlich wird das Ausgangssignal 1 so gesteuert, dass der Phasenunterschied zwischen dem Ausgangssignal aus dem VCO 1 und dem Eingangssignal minimalisiert werden kann.
  • Wenn in diesem Apparat ϕ der anfängliche Phasenunterschied bei der Einziehung der der Rahmensynchronisation ist, wird der Zeitpunkt, in der die Phaseneinziehung innerhalb des Fehlers δ hervorgerufen wird, durch die folgende Gleichung (1) gegeben: T0 = [(ϕ – δ)R/360] × Nin der 360°/R die Phasenänderung in einem Zyklus ist. Die Durchschnittszeitdauer, in der Rahmensynchronisation errichtet wird, wird von Gleichung (1) wie in der folgenden Gleichung (2) abgeleitet:
  • Figure 00030001
  • Wenn hier angenommen wird, dass δ = 180/R ist, ist die Vergleichsfrequenz 50 Hz oder die Rahmenfrequenz der vollen Rate des PDC, und die Schwingungsfrequenz des Festoszillatoren 6 ist 12.6 kHz, dann kann R = 252 erlangt werden und folglich ist die durchschnittliche Einziehzeit 62.5 × N oder 3.125 Sekunden.
  • Da allerdings der obige konventionelle Synchronisationsapparat eine analoge Phasenvergleichschleife anwendet, ist er leicht von Temperaturänderungen, Zeitmessungsrückständen und Umweltschwankungen wie Spannungsfluktuationen beeinflusst. Hinzu kommt, dass nach der Sperrung der Synchronisation durch ein abwechselndes Synchronisationsmuster, das Halten der Synchronisation durch die Verwendung von Informationssymbole durch das Informationssymbolmuster instabil gemacht wird.
  • In US 5,463,446 wird eine DQPSK-Verzögerungsdetektionsschaltung zur Wiedergabe von Taktsignalen dargelegt. Die DQSPK umfasst eine Betriebseinheit und einen Bittaktwiederherstellungseinheit. Stabile Taktsignalwiedergabe wird durch Vergleichen eines Nullkreuztaktes eines Q-Signals und eines P-Signals, wobei das P-Signal die Differenz zwischen den absoluten Werten des Q-Signals und einem I-Signal darstellt. Diese Q- und I-Signale werden durch die Betriebseinheit aus dem digitalen Ausgangssignal en Xk und Yk berechnet, was dem erfassten gleichphasigen Signal X und dem Quadratursignal Y und ihren verspäteten Signalen Xk-1 und Yk-1 entspricht, und nachdem die Berechnung zur Bittaktwiedergabeeinheit weitergegeben worden ist. Entsprechend des Vergleichs der Nullkreuzzeitberechungen der P- und Q-Signale, wird die Phase eines 2f-Taktsignals zu einer Beurteilungseinheit weitergegeben, die schließlich die Daten ausgibt. Das auf diesem Weg erlangte Taktsignal 2f verfügt über weniger Phasenrauschen als ein entsprechendes Signal nach dem früheren Stand der Technik. Ferner ist stabile Taktsignalwiedergabe sogar in Fällen möglich, bei denen die Q-Koordinate über die gleiche Quantität der Phasenverlagerung bei allen Typen verfügt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ein Gegenstand der vorliegenden Erfindung ist es, ein Hochleistungssynchronisationsapparat bereitzustellen, der gänzlich aus digitalen Schaltungen gebildet ist, damit er über einen hohen Widerstand gegen Umweltschwankungen verfügt, unabhängig davon, ob das übermittelte Signalmuster ein abwechselndes Synchronisationmuster ist oder ein Informationssymbol ist, das über keine zufälligen Eigenschaften verfügt.
  • Entsprechend der Erfindung ist ein Synchronisationsapparat bereitgestellt, der gänzlich aus digitalen Schaltungen gebildet ist, die Nullkreuzpunkte eines empfangenen Signals eines N mal wie die Symbolrate hohen ZF-Bands erfasst und aus dem Histogramm die optimale Symbolsynchronisation für den erfassten Zeitpunkt errichtet. Da das Histogramm der Nullkreuzpunkte erfasst wird, wird also in der vorliegenden Erfindung kein fehlerhafter Betrieb bewirkt, auch wenn Nullkreuzpunkte aufeinander folgend während der gleichen Symbolzeiträume in keinerlei Symbolen wie das Informationssymbol vorliegen. Hinzu kommt, dass wenn die Burstzeit kurz ist oder wenn die Taktpräzision sehr hoch ist, Synchronisation errichtet werden kann und durch eine kleine Anzahl von Symbolen gehalten werden kann und niedriger Energieverbrauch durch den Halt der Synchronisationsschaltung erreicht werden kann. Darüber hinaus kann die Synchronisation in Informationssymbolen erfasst werden, auch wenn die Burstzeit lang ist oder wenn die Taktpräzision niedrig ist, und so kann die Synchronisationsnachführung durch Hinzufügen von einfachen Schaltungen realisiert werden.
  • Der erste Synchronisationsapparat laut der vorliegenden Erfindung ist einer, in dem Synchronisation durch Berechnen der Summe der absoluten Werte der I- und Q- Signale nach der A/D-Wandlung und durch Vergleichen einer Vielzahl von integrierten Werten der Abtastdaten zu verschiedenen Abtasttaktraten erlangen wird. Wenn folglich die Differenz zwischen den Takten, die benötigt werden, damit die Signale die Synchronisationsschaltung erreichen, und der A/D-Wandler ein ernsteres Problems darstellt (insbesondere wenn die Symbolrate hoch ist) als die Verwendung der analogen Daten vor der A/D-Wandlung, kann eine erwünschte korrekte Synchronisationsposition durch Synchronisationserlangung unter Verwendung von A/D-Umgewandelten Daten erfasst werden und Synchronisation mit hoher Geschwindigkeit und hoher Präzision durch Vergleichen einer Vielzahl von integrierten Werten der abgetasteten Daten zu verschiedenen Abtastraten eingezogen werden.
  • Der zweite Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des ersten Synchronisationsapparates, worin die Synchronisationseinzieherfassung und Synchronisationshaltungsstart durch Zählung der Anzahl der Fehler in dem demodulierten Ergebnis der Präambel durchgeführt werden, wenn ein bestimmtes Präambelmuster dem Datenkopf hinzugefügt wird. Automatische Erfassung des Synchronisationseinziehens kann das Phasenrauschen in den Datenintervallen unterdrücken und die Fehlerrateneigenschaft verbessern. Da die Synchronisationshalttaktsteuerung nicht notwendig ist, kann die Steuerung vereinfacht werden. Hinzu kommt, dass wenn eine bestimmtes Synchronisationsmuster dem Datenkopf hinzugefügt wird, Synchronisation mit hoher Geschwindigkeit und hoher Präzision durch ein Verfahren eingezogen werden kann, das in bestimmten Mustern spezialisiert ist, da die Datenmenge von der Taktwiedergabe abgehalten wird. Da zu diesem Zeitpunkt die Anlage die abgetasteten Daten nach der A/D-Wandlung verwendet, kann die gewünschte Synchronisationsposition genau erfasst werden, sogar wenn Signale in den analogen Schaltungen verspätet sind.
  • Der dritte Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des zweiten Synchronisationsapparates, worin die Detektionspräzision zu der Synchronisationserlangung durch die Verwendung von sowohl der Entscheidungsreferenz, woraufhin bestimmt wird, wie viele der nacheinander folgenden Symbole über dem demodulierten Ergebnis korrekt sind, als auch des Histogramms in Synchronisationserlangung erhöht werden kann. Das Synchronisationseinziehen kann genau durch die Rückbetrachtung des Beobachtungsergebnisses des Histogramms auf der Synchronisationsposition erfasst werden. Das Historgramm wird so verwendet, dass erfasst wird, ob die Summen der Werte des Histogramms im Vergleich zu der Gegenwartsabtasttaktsposition und den beiden angrenzenden Taktpositionen davon aus einer Vielzahl von Abtasttaktpositionen einen bestimmten Grenzwert überschritten hat. Zu diesem Zeitpunkt ist es durch die Entfernung der Histogrammwerte gegenüber den anderen Taktpositionen möglich, die Detektionspräzision zu steigern. Diese Anlage kann eine erwünschte genaue Synchronisationsposition durch die Verwendung der abgetasteten Daten nach der A/D-Wandlung erfassen, auch wenn die Signale in den analogen Schaltungen verspätet sind.
  • Der vierte Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des ersten und dritten Synchronisationsapparates, worin nach Herbeiführung des Synchronisationshaltezustandes die Abtastfrequenz des A/D-Wandlers auf die gleiche Frequenz wie die Symbolrate des I-Signals und Q-Signals reduziert wird. Durch die Reduzierung der Abtastfrequenz des A/D-Wandlers auf die gleiche Frequenz wie die Symbolrate der I- und Q-Signale nach der Herbeiführung des Synchronisationshaltezustands, ist es möglich die Abtastfrequenz des A/D-Wandlers auf die Hälfte der des ersten Synchronisationsapparates, und folglich kann der Energieverbrauch weiter gesenkt werden.
  • Der fünfte Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des vierten Synchronisationsapparates, worin die Reduzierung der Abtastfrequenz des A/D- Wandlers nach der Herbeiführung des Synchronisationshaltezustands durch die Verwendung der Information durchgeführt wird, ob das I-Signal oder Q-Signal sich nach der A/D-Wandlung mit der einen Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu der einen Abtastperiode danach verfügt. Durch die Reduzierung der Abtastfrequenz in Übereinstimmung mit der Information, ob das I-Signal oder Q-Signal sich nach der A/D-Wandlung mit der eine Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu der einen Abtastperiode danach verfügt ((eine Symbolperiode)/2 danach), ist es möglich abzuwenden, dass fehlerhafte Synchronisation sofort nach dem Synchronisationshaltezustand zur Stande kommt.
  • Der sechste Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des vierten Synchronisationsapparates, worin die Reduzierung der Abtastfrequenz des A/D-Wandlers nach der Herbeiführung des Synchronisationshaltezustands durch die Verwendung der Information durchgeführt wird, ob die I-Signale und Q-Signale nach der A/D-Wandlung mit diesen eine Abtastperiode danach in Phase sind oder über entgegen gesetzte Phasen verfügen. Da ein Steuerungssignal zur Steuerung eines Selektors durch die Verwendung sowohl von I- als auch von Q-Signalen nach der A/D-Wandlung, kann Synchronisation genauer erlangen werden als mit dem fünften Synchronisationsapparat.
  • Der siebte Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des fünften oder sechsten Synchronisationsapparates, worin die Reduzierung der Abtastfrequenz des A/D-Wandlers nach der Herbeiführung des Synchronisationshaltezustands durch die Verwendung des integrierten Wertes der Information durchgeführt wird, ob das I-Signal und/oder Q-Signal sich nach der A/D-Wandlung mit denen eine Abtastperiode danach in Phase befinden oder über eine entgegen gesetzte Phase zu denen eine Abtastperiode danach verfügen. Da ein Steuerungssignal zur Steuerung des Selektors durch die Verwendung des integrierten Wertes der Information, ob eine oder beide I- und Q-Signale sich nach der A/D-Wandlung mit denen eine Abtastperiode danach in Phase befinden oder über eine entgegen gesetzte Phase zu denen eine Abtastperiode danach verfügen, generiert wird, kann Synchronisation präziser erlangt werden.
  • Der achte Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut jedem des vierten bis siebten Synchronisationsapparates, worin ein Gleichstromversatz aus dem vom A/D-Wandler erzeugten I- Signal und dem Q-Signal beseitigt wird. Also ist es möglich, durch die Beseitigung eines Gleichstromversatzes aus den vom A/D-Wandler ausgegebenen I- und Q-Signalen Synchronisation präziser zu erlangen.
  • Der neunte Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut jedem des vierten bis siebten Synchronisationsapparates, worin Rahmensynchronisation zusammen mit den demodulierten Daten durch Integrieren der demodulierten Daten erlangt werden kann. Also ist es möglich, Rahmensynchronisation durch Integrieren von demodulierten Daten über dem der Anzahl der Präambeldaten entsprechenden Bereich, und durch Erfassen des Zeitpunktes, zu dem der integrierte Wert das Maximum ist, zusammen mit den demodulierten Daten zu erlangen.
  • Der zehnte Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des neunten Synchronisationsapparates, worin der integrierte Wert der aktuellen demodulierten Daten zu den beiden angrenzenden demodulierten Daten addiert wird, und Rahmensynchronisation durch Verwendung der Summe der integrierten Werte durch die Verwendung des integrierten Wertes erlangt wird. Also ist es möglich, durch Addieren der integrierten Werte der aktuellen demodulierten Daten zu den beiden angrenzenden demodulierten Daten über dem der Anzahl der Präambeldaten entsprechenden Bereich, und durch Erfassen des Zeitpunktes, zu dem der integrierte Wert das Maximum ist, hochpräzise Rahmensynchronisation zu erlangen.
  • Der elfte Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des neunten Synchronisationsapparates, worin die integrierten Werte der aktuellen demodulierten Daten und beiden angrenzenden demodulierten Daten gewichtet und addiert werden. Es ist möglich, durch Gewichten der integrierten Werte der aktuellen demodulierten Daten und beider angrenzenden demodulierten Daten und durch Addieren dieser und durch Erfassen des Zeitpunktes, zu dem der integrierte Wert das Maximum ist, hochpräzise Rahmensynchronisation zu erlangen.
  • Der zwölfte Synchronisationsapparat ist laut der vorliegenden Erfindung im Stande, Synchronisation durch Integrieren des I-Signals und des Q-Signals nach der A/D-Wandlung und durch Vergleichen der absoluten Werte der integrierten Werte der bei verschiedenen Abtasttaktraten abgetasteten Daten zu erlangen. Da Synchronisation durch Integrieren des I-Signals und des Q-Signals nach der A/D-Wandlung und durch Vergleichen der absoluten Werte der integrierten Werte der bei verschiedenen Abtasttaktraten abgetasteten Daten erlangt werden kann, können die thermischen Geräuschkomponenten durch eine einfachere Schaltung als in dem vierten Synchronisationsapparat reduziert werden und somit kann Synchronisationserlangung mit höherer Präzision durchgeführt werden.
  • Der dreizehnte Synchronisationsapparat ist laut der vorliegenden Erfindung im Stande, Synchronisation durch Integrieren sowohl des I-Signals und des Q-Signals nach der A/D- Wandlung, durch Addieren der integrierten Werte des I-Signals und Q-Signals und durch Vergleichen der absoluten Werte der Summe der bei verschiedenen Abtasttaktraten abgetasteten Datenstichproben zu erlangen. Da Synchronisation durch Integrieren des I-Signals und des Q-Signals nach der A/D-Wandlung, durch Addieren der integrierten Werte des I-Signals und Q-Signals und durch Vergleichen der absoluten Werte der Summen für verschiedene Abtasttakte, kann Synchronisation mit höherer Präzision erlangt werden als mit dem zwölften Synchronisationsapparat.
  • Der vierzehnte Synchronisationsapparat ist laut der vorliegenden Erfindung im Stande, Synchronisation durch Berechnen der absoluten Werte des I-Signals und des Q-Signals nach der A/D-Wandlung, durch Vergleichen der absoluten Werte der bei verschiedenen Abtasttaktraten abgetasteten Datenstichproben, durch Berechnen der integrierten Werte der verglichenen Ergebnisse und durch Verwenden der integrierten Werte zu erlangen. Da Synchronisation durch Berechnen der absoluten Werte des I-Signals und des Q-Signals nach der A/D-Wandlung, durch Vergleichen der absoluten Werte der Summe der bei verschiedenen Abtasttaktraten abgetasteten Datenstichproben, durch Berechnen der integrierten Werte der verglichenen Ergebnisse und durch Verwenden der integrierten Werte, kann die Anzahl der notwendigen Integrierter auf einen reduziert werden, und somit kann das Schaltungsausmaß auf die Hälfte dessen im vierten Synchronisationsapparat reduziert werden.
  • Der fünfzehnte Synchronisationsapparat ist laut der vorliegenden Erfindung im Stande, Synchronisation durch Berechnen der Summe der absoluten Werte des I-Signals und des Q-Signals nach der A/D-Wandlung, durch Vergleichen der absoluten Werte der bei verschiedenen Abtasttaktraten abgetasteten Datenstichproben, durch Berechnen der integrierten Werte der verglichenen Ergebnisse und durch Verwenden der integrierten Werte. Da Synchronisation durch Berechnen der Summe der absoluten Werte des I-Signals und des Q-Signals nach der A/D-Wandlung, durch Vergleichen der absoluten Werte der Summe der bei verschiedenen Abtasttaktraten abgetasteten Datenstichproben, durch Berechnen der integrierten Werte der verglichenen Ergebnisse und durch Verwenden der integrierten Werte, kann Synchronisation präziser erlangt werden als mit dem vierzehnten Synchronisationsapparat.
  • Der sechzehnte Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des ersten vierten, sechsten, achten, elften, dreizehnten und fünfzehnten Synchronisationsapparates, worin der Absolutwert-Rechner und der Addierer zum Berechnen der Summe der absoluten Werte des I-Signals und des Q-Signals nach der A/D-Wandlung auf der gleichen Abtastfrequenz wie die Signalübertragungsgeschwindigkeit. Da der Absolutwert- Rechner und der Addierer zum Berechnen der Summe der absoluten Werte des I-Signals und des Q-Signals nach der A/D-Wandlung auf der gleichen Abtastfrequenz wie die Signalübertragungsgeschwindigkeit, kann der Energieverbrauch weiter reduziert werden.
  • Der siebzehnte Synchronisationsapparat ist laut der vorliegenden Erfindung im Stande, Synchronisation durch Verwendung des absoluten Wertes der Summe des I-Signals und des Q-Signals nach der A/D-Wandlung zu erlangen. Da Synchronisation durch Verwendung des absoluten Wertes der Summe des I-Signals und des Q-Signals nach der A/D-Wandlung erlangt wird, kann die Anzahl der thermischen Geräuschkomponenten weiter reduziert werden ohne die Anzahl der notwendigen Integrierter zu erhöhen, und somit kann Synchronisation mit höherer Präzision erlangt werden.
  • Der achtzehnte Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des siebzehnten Synchronisationsapparates, worin die Polaritäten des I-Signals und des Q-Signals nach der A/D-Wandlung unterschiedlich sind, die Polarität I-Signals oder des Q-Signals nach der A/D-Wandlung invertiert wird und dann das I-Signal und Q-Signal addiert werden. Da die Polarität I-Signals oder des Q-Signals nach der A/D-Wandlung invertiert wird, wenn die Polaritäten des I-Signals und des Q-Signals nach der A/D-Wandlung unterschiedlich sind, und dann das I-Signal und Q-Signal addiert werden, kann es verhindert werden, die Signalebene gesenkt wird und dass die Präzision der Synchronisationserlangung reduziert wird, auch wenn die Polaritäten des I-Signals und des Q-Signals unterschiedlich sind.
  • Der neunzehnte Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des siebzehnten Synchronisationsapparates, worin die Information, ob die Polaritäten des I-Signals und des Q-Signals nach der A/D-Wandlung unterschiedlich sind oder nicht, integriert wird, und wenn die Polaritäten dieser integrierten Werte unterschiedlich sind, die Polarität I-Signals oder des Q-Signals nach der A/D-Wandlung invertiert wird. Da die die Information, ob die Polaritäten des I-Signals und des Q-Signals nach der A/D-Wandlung unterschiedlich sind oder nicht, integriert wird, und wenn die Polaritäten dieser integrieren Werte unterschiedlich sind, die Polarität I-Signals oder des Q-Signals nach der A/D-Wandlung invertiert wird, kann Synchronisation mit höherer Präzision erlangt werden als mit dem achtzehnten Synchronisationsapparat.
  • Der zwanzigste Synchronisationsapparat beinhaltet laut der vorliegenden Erfindung beinhaltet einen Generator zum Generieren eines einhüllenden Signals aus den absoluten Werten des I-Signals und des Q-Signals nach der A/D-Wandlung, so dass Synchronisation durch die Verwendung des einhüllenden Signals erlangt werden kann. Somit ist es möglich, zu verhindern, dass die Synchronisationserlangungseigenschaft durch einen Frequenzversatz verschlechtert wird.
  • Der einundzwanzigste Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des zwanzigsten Synchronisationsapparates, worin der Hüllengenerator durch Addierung eines größeren Wertes der absoluten Werte des I-Signals und des Q-Signals mit einem mit 0.375 multiplizierten kleineren Wert generiert. Somit ist es zusätzlich zu den Effekten des zwanzigsten Synchronisationsapparats möglich, die I- und Q-Signale zu beschleunigen, das Schaltungsausmaß zu reduzieren und den Energieverbrauch zu senken.
  • Der zweiundzwanzigste Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des einundzwanzigsten Synchronisationsapparates, worin der Vergleich zwischen den absoluten Werten des I- und Q-Signals in dem Hüllengenerator durch die Verwendung eines Signals der Integration der Differenz zwischen den absoluten Werten des I- und Q-Signals durchgeführt wird. Somit ist es zusätzlich zu den Effekten des zwanzigsten Synchronisationsapparats möglich, die Genauigkeit der Generierung des einhüllenden Signals zu steigern und die Synchronisationserlangungseigenschaft zu verbessern.
  • Der dreiundzwanzigste Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des zwanzigsten und zweiundzwanzigsten Synchronisationsapparates, worin der Hüllengenerator auf der gleichen Abtastrate betrieben wird wie die Signalübertragsgeschwindigkeit. Somit ist es zusätzlich zu den Effekten des zwanzigsten Synchronisationsapparats möglich, eine hohe Symbolrate und einen niedrige Energieverbrauch zu erreichen.
  • Der vierundzwanzigste Synchronisationsapparat laut der vorliegenden Erfindung ist einer laut des dreiundzwanzigsten Synchronisationsapparates, worin die Absolutwert-Rechner des I- und Q-Signals auf der gleichen Abtastrate sowie der Hüllengenerators betrieben wird wie die Signalübertagsgeschwindigkeit. Somit ist es weiter möglich im Vergleich zum dreiundzwanzigsten Synchronisationsapparat, die Symbolrate zu steigern und den Energieverbrauch zu senken.
  • KURZE BESCHREIBUNG DER ABBILDUNGEN
  • 1 ist ein Blockdiagramm eines herkömmlichen Synchronisationsapparats.
  • 2 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer ersten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 3 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer zweiten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 4 und 5 sind Flussdiagramme, die einen Phasendetektionsvorgang in einer dritten Ausführungsform der vorliegenden Erfindung zeigen.
  • 6 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer vierten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 7 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer fünften Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 8 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer sechsten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 9 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer siebten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 10 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer achten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 11 ist ein Blockdiagramm eines Wechselstromversatzes, das die in 10 gezeigte Schaltung eliminiert.
  • 12 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer neunten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 13 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer zehnten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 14 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer elften Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 15 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer zwölften Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 16 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer dreizehnten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 17 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer vierzehnten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 18 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer fünfzehnten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 19 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer sechzehnten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 20 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer siebzehnten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 21 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer achtzehnten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 22 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer neunzehnten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 23 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer zwanzigsten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 24A–24J sind Ablaufdiagramme, auf die bei der Erklärung des Betriebs des in 23 gezeigten Empfangsgerätes Bezug genommen wird.
  • 25 ist ein Blockdiagramm eines Hüllengenerators, der in einem Synchronisationsapparat einer einundzwanzigsten Ausführungsform der vorliegenden Erfindung enthalten ist.
  • 26A–26I sind Ablaufdiagramme, die zur Erklärung des Betriebs des Empfangsgeräts dienlich sind, der den Synchronisationsapparat der einundzwanzigsten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 27 ist eine grafische Darstellung des theoretisch berechneten Ergebnisses der Beziehung zwischen den Hülleninformationen und der Phasen des gleichphasigen Signals und des Quadratursignals.
  • 28 ist eine grafische Darstellung des simulierten Ergebnisses der der Synchronisationseinziehkennzeichen in dem Synchronisationsapparat der einundzwanzigste Ausführungsform der vorliegenden Erfindung.
  • 29 ist ein Blockdiagramm eines Hüllengenerators, der in einem Synchronisationsapparat einer zweiundzwanzigsten Ausführungsform der vorliegenden Erfindung enthalten ist.
  • 30A–30J sind Ablaufdiagramme, auf die bei der Erklärung des Betriebs des Synchronisationsapparates einer dreiundzwanzigsten Ausführungsform der vorliegenden Erfindung Bezug genommen wird.
  • 31 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer dreiundzwanzigsten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 32 ist ein Blockdiagramm eines Empfangsgerätes, das einen Synchronisationsapparat einer vierundzwanzigsten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Erste Ausführungsform
  • Das Empfangsgerät eines digitalen mobilen Kommunikationssystems, das den Synchronisationsapparat der ersten Ausführungsform der vorliegenden Erfindung beinhaltet, verfügt über, wie in 2 gezeigt, einen ersten Analog-Digital-Wandler (A/D-Wandler) 1603 zum Umwandeln eines analogen gleichphasigen Eingangssignals 1601 in ein digitales gleichphasiges Eingangssignal durch Abtasten, einen zweiten Analog-Digital-Wandler (A/D-Wandler) 1604 zum Umwandeln eines analogen Quadratursignals 1602 in ein digitales Quadratureingangssignal durch Abtasten, einen ersten Selektor 1605, dem die zwei Ausgangsignale des ersten und zweiten A/D-Wandlers 1603 und 1604 zugeführt werden, einen ersten und zweiten Absolutwert-Rechner 1606 und 1607, denen jeweils die zwei Ausgangssignale aus dem ersten Selektor 1605 zugeführt werden, einen Detektor 1608, dem die zwei Ausgangssignale aus dem ersten Selektor 1605 zugeführt werden, einen Addierer 1609, durch den die Ausgangssignale aus dem ersten und zweiten Absolutwert-Rechner 1606 und 1607 addiert werden, einen zweiten Selektor 1610, dem das Ausgangssignal aus dem Addierer 1609 zugeführt wird, einen ersten und zweiten Integrator 1611 und 1612, denen jeweils die zwei Ausgangssignale aus dem zweiten Selektor 1610 zugeführt werden, einen Subtrahierer 1613 zum Subtrahieren der Ausgangssignale aus dem ersten und zweiten Integrator 1611 und 1612, und über ein Steuergerät 1615, dem das Ausgangssignal aus dem Subtrahierer 1613 zugeführt wird.
  • Beschrieben wird der Betrieb dieses Empfangsgerätes, in dem das Abtastintervall T/4 beträgt (T ist das Intervall zwischen zwei Symbolen) und Synchronisation bei einer Präzision von T/8 erlangt wird.
  • Der erste und zweite A/D-Wandler 1603 und 1604 tasten das analoge gleichphasige Eingangssignal 1601 und das analoge Eingangsquadratursignal 1602 bei Abtastintervallen von T/4 als Reaktion auf ein Taktsignal aus dem Steuergerät 1615 ab. Wenn in diesem Fall der Synchronisationserlangungsbetrieb gestartet wird, kann das Taktsignal aus dem Steuergerät 1615 ein zufälliges sein. Da das Abtasten bei Intervallen von T/4 durchgeführt wird, wird vier Mal während eines Symbolintervalls T abgetastet.
  • Der erste Selektor 1605 empfängt das gleichphasige Eingangssignal und Quadratureingangssignal, die durch den ersten und zweiten A/D-Wandler 1603 und 1604 geschickt worden sind, wodurch sie vier Mal während jedes Symbolintervalls T abgetastet wurden, und führt die ungeraden Abtastungen dem ersten und zweiten Absolutwert-Rechner 1606 und 1607 und die vierten Abtastungen dem Detektor 1608 zu. Der erste und zweite Absolutwert-Rechner 1606 und 1607 berechnen die absoluten Werte des gleichphasigen Eingangssignals und des Quadratursignal. Der Addierer 1609 addiert die berechneten absoluten Werte des gleichphasigen Eingangssignals und des Quadratursignal. Das Ausgangssignal aus dem Addierer 1609 wird bei jedem Abtastintervall durch den zweiten Selektor 1610 auf den ersten und zweiten Integrator 1611 und 1612 verteilt. Die Ausgangssignale aus dem Addierer 1609, die durch den zweiten Selektor 1610 gegangen sind, werden, nachdem sie bei jedem Abtastintervall verteilt werden, jeweils durch den ersten und zweiten Integrator 1611 und 1612 integriert. Die zwei integrierten Ergebnisee werden jeweils voneinander durch den Subtrahierer 1613 subtrahiert, und das subtrahierte Ergebnis wird dem Steuergerät 1615 zugeführt, wo die Entscheidung getroffen wird, in welche Richtung die Synchronisationsposition entsprechend des positiven oder negativen Vorzeichens des subtrahierten Ergebnisses verlagert wird. Die Synchronisationsposition wird T/8 um T/8 verlagert. Danach werden die Inhalte des ersten und zweiten Integrators 1611 und 1612 entfernt.
  • Die obigen Vorgänge werden so wiederholt, dass die Synchronisationsposition zum Abweichen gebracht wird. So werden das gleichphasige Eingangssignal und Quadratureingangssignal an der von dem Nullkreuzpunkt entferntesten (nämlich am optimalen Unterscheidungspunkt) Position konvergiert, und somit können die als erfasstes Ergebnis erzeugten demodulierten Daten 1814 in ihrer Qualität verbessert werden.
  • Durch Ändern des Intervalls, bei dem die integrierten Ergebnisse in dem ersten und zweiten Integrator 1611 und 1612 miteinander verglichen werden, ist es möglich, die Synchronisationseinziehgeschwindigkeit und das Phasenrauschen nach dem Einziehen zu steuern.
  • Obwohl im obigen Aufbau die Ausgangssignale aus dem ersten und zweiten Absolutwert-Rechners 1606 und 1607 durch den Addierer 1609 addiert werden, kann der größere ausgewählt werden. In diesem Fall können, wenn eine Präambel von zum Beispiel so einem bestimmten Muster, das mit Sicherheit einen Nullkreuzpunkt in jedem Symbol kreuzen wird (so dass das Synchronisationssignal über eine Sinuswelle verfügt, in der die Phase um 180 Grad bei jedem Symbolpunkt geändert wird) zum Datenkopf addiert wird, die Synchronisationseinziehgeschwindigkeit und Synchronisationseinziehpräzision erhöht werden können.
  • Zusätzlich kann, wenn die Synchronisationsposition nur verlagert wird, wenn das Ergebnis aus dem Subtrahierer 1613 einen vorherbestimmten Grenzwert übersteigt, die Synchronisation stabilisiert werden.
  • Das Empfangsgerät, das den Synchronisationsapparat dieser Ausführungsform beinhaltet, arbeitet, im Gegensatz zum System, in dem Synchronisation gestartet wird, um aufeinander folgend von dem Starttakt an aufgebaut zu werden, mit Sicherheit weiter, wenn der Synchronisationsstarttakt verlagert wird, und somit kann Synchronisation sogar erlangt werden, wenn sie aus jedem Zustand heraus gestartet wird.
  • Zweite Ausführungsform
  • Das Empfangsgerät eines digitalen mobilen Kommunikationssystems, das den Synchronisationsapparat der zweiten Ausführungsform der vorliegenden Erfindung beinhaltet, verfügt über, wie in 3 gezeigt, einen ersten Analog-Digital-Wandler (A/D-Wandler) 1803 zum Umwandeln eines analogen gleichphasigen Eingangssignals 1801 in ein digitales Eingangssignal durch Abtasten, einen zweiten Analog-Digital-Wandler (A/D-Wandler) 1804 zum Umwandeln eines analogen Quadratureingangssignals 1802 in ein digitales Quadratureingangssignal durch Abtasten, einen ersten Selektor 1805, dem die zwei Ausgangsignale des ersten und zweiten A/D-Wandlers 1803 und 1804 zugeführt werden, einen ersten und zweiten Absolutwert-Rechner 1808 und 1807, denen jeweils die zwei Ausgangssignale aus dem ersten Selektor 1805 zugeführt werden, einen Detektor 1808, dem die zwei Ausgangssignale aus dem ersten Selektor 1805 zugeführt werden, einen Addierer 1809 zum Addieren der Ausgangssignale aus dem ersten und zweiten Absolutwert-Rechner 1808 und 1807, einen zweiten Selektor 1810, dem das Ausgangssignal aus dem Addierer 1809 zugeführt wird, einen ersten und zweiten Integrator 1811 und 1812, denen jeweils die zwei Ausgangssignale aus dem zweiten Selektor 1810 zugeführt werden, einen Subtrahierer 1813 zum Subtrahieren der Ausgangssignale aus dem ersten und zweiten Integrator 1811 und 1812, über ein Steuergerät 1815, dem das Ausgangssignal aus dem Subtrahierer 1813 zugeführt wird und über ein PR-Zähler 1816 verfügt, dem das Ausgangssignal (demodulierte Daten 1814) aus dem Detektor 1808 zugeführt wird. Die Ausgangssignale aus dem Steuergerät 1815 werden dem ersten und zweiten A/D-Wandler 1803 und 1804 beziehungsweise dem Detektor 1816 zugeführt, und das Ausgangssignal aus dem PR-Zähler wird dem Steuergerät 1815 zugeführt.
  • Beschrieben wird der Betrieb dieses Empfangsgerätes, in dem eine Präambel von „1"en über mehrere als die zehnten erkannte Symbole zum Datenkopf hinzuaddiert wird, und T/8-Präzisionssynchronisation bei einem Abtastintervall von T/4 (T ist das Symbolintervall) erlangt wird.
  • Der erste und zweite A/D-Wandler 1803 und 1804 tasten jeweils das analoge gleichphasige Eingangssignal 1801 und das analoge Quadratureingangssignal 1802 bei Abtastintervallen von T/4 als Reaktion auf ein Taktsignal aus dem Steuergerät 1815 ab. Beim Start des Synchronisationserlangungsbetriebs kann das Taktsignal aus dem Steuergerät 1815 ein zufälliges Taktsignal sein. Da die Abtastung bei Intervallen von T/4 durchgeführt, wird vier Mal während jedes Symbolintervalls T abgetastet.
  • Der erste Selektor 1805 verteilt das gleichphasige Eingangssignal und das Quadratureingangssignal, nachdem sie vier Mal während jedes Symbolintervalls T von dem ersten und zweiten Absolutwert-Rechner 1808 und 1807 abgetastet wurden, so dass die ungeraden Abtastungen dem ersten und zweiten Absolutwert-Rechner 1808 und 1807 eingespeist werden können und das vierte Abtastergebnis dem Detektor 1808 eingespeist werden kann. Der erste und zweite Absolutwert-Rechner 1808 und 1807 berechnen jeweils die absoluten Werte des gleichphasigen Eingangssignals und des Quadratureingangssignals. Der Addierer 1809 addiert die berechneten absoluten Werte der gleichphasigen Eingangssignale und der Quadratureingangssignale. Das Ausgangssignal aus dem Addierer 1809 wird durch den zweiten Selektor 1810 zum ersten und zweiten Integrator 1811 und 1812 bei jedem Abtastintervall verteilt. Das Ausgangssignal aus dem Addierer 1809, das bei jedem Abtastintervall verteilt worden ist, wird durch den ersten und zweiten Integrator 1811 und 1812 integriert. Die zwei integrierten Ergebnisse werden voneinander durch den Subtrahierer 1813 subtrahiert. Das subtrahierte Ergebnis wird dem Steuergerät 1815 eingespeist, wo die Entscheidung getroffen wird, in welche Richtung die Synchronisationsposition in Abhängigkeit zum positiven oder negativen Vorzeichen des subtrahierten Ergebnisses verlagert wird. In diesem Fall wird die Synchronisationsposition T/8 um T/8 verlagert. Dann werden die Inhalte des ersten und zweiten Integrators 1811 und 1812 entfernt.
  • Wenn die obigen Vorgänge so wiederholt werden, dass die Synchronisationsposition verlagert wird, werden die dem Detektor 1808 zugeführten gleichphasigen Eingangssignale und Quadratureingangssignale an der von dem Nullkreuzpunkt entferntesten (nämlich am optimalen Unterscheidungspunkt) Position konvergiert. Somit können die als erfasstes Ergebnis erzeugten demodulierten Daten 1814 in ihrer Qualität verbessert werden. Der PR-Zähler 1816 zählt die Anzahl der „1"en, die nacheinander demoduliert werden, während er den demodulierten Daten 1814 aus dem Detektor 1808 folgt. Wenn diese Anzahl der Takte einen vorherbestimmten Grenzwert übersteigt, entscheidet er, dass die Synchronisationseinziehung beendet worden ist und führt dem Steuergerät 1815 ein Ausgangssignal zu, dass den Beginn des Haltens der Synchronisation anzeigt.
  • Durch das Ändern des Intervalls, bei dem die integrierten Ergebnisse aus dem ersten und zweiten Integrator 1811 und 1812 verglichen werden, ist es möglich, Synchronisationseinziehgeschwindigkeit und Phasenrauschen nach dem Einziehen zu steuern.
  • Während die Ausgangssignale aus dem ersten und zweiten Absolutwert-Rechners 1806 und 1807 durch den Addierer 1809 im obigen Aufbau addiert werden, kann ein größerer Wert ausgewählt werden. Zusätzlich kann die Synchronisationsposition nur zum Abweichen bewegt werden, wenn das subtrahierte Ergebnis aus dem Subtrahierer 1813 einen vorherbestimmten Grenzwert übersteigt, womit die Synchronisation mehr stabilisiert wird.
  • Entsprechend des Empfangsgeräts, das den Synchronisationsapparat dieser Ausführungsform beinhaltet, kann, da der Betrieb im Gegensatz zum System, in dem Synchronisation aufeinander folgend von dem Synchronisationsstarttakt gestartet wird, gesichert werden kann, sogar wenn der Synchronisationsstartzeitpunkt verlagert wird, die Synchronisation aus jedem Zustand heraus aus erlangt werden. Außerdem ist die Steuerung einfach, da der Synchronisationshaltestarttakt automatisch erfasst wird. Ferner wird, da Synchronisation während Datenperioden gehalten wird, ein Standard angewendet, wie viele aufeinander folgende Symbole der demodulierten Ergebnisse als korrekt erachtet werden, wenn eine Präambel wie zum Beispiel eine Folge eines bestimmten Muster (insbesondere wenn das Synchronisationssignal so eine Sinuswelle ist, in der die Phase um 180 Grad bei jedem Symbolpunkt geändert wird) am Kopf des Übertragungssignals bereitgestellt ist, womit die Detektionspräzision in der Synchronisationserlangung erhöht wird.
  • Entsprechend des Empfangsgeräts, das den Synchronisationsapparat dieser Ausführungsform beinhaltet, kann, da das Synchronisationseinziehen automatisch erfasst wird, das Phasenrauschen während der Datenperiode unterdrückt werden und somit kann die Fehlerrateneigenschaft verbessert werden. Ferner ist es durch die automatische Synchronisationseinzieherfassung möglich, die Synchronisationshaltetaktsteuerung wegzulassen, und somit kann die Steuerung vereinfacht werden. Hinzu kommt, dass wenn eine bestimmtes Synchronisationsmuster dem Datenkopf hinzugefügt wird, Datenbereiche von der Wiedergabe an den Taktgebern abgehalten werden, und somit kann Synchronisationseinziehen durch ein spezielles Verfahren unter Verwendung eines bestimmten Musters durchgeführt und bei einer Synchronisationseinziehlogik von hoher Geschwindigkeit und hoher Präzision durchgeführt werden, so dass Hochgeschwindigkeits- und Hochpräzisionseinziehen realisiert werden kann.
  • Dritte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der dritten Ausführungsform der vorliegenden Erfindung beinhaltet, errichtet Symbolsynchronisation laut des in 4 und 5 gezeigten Phasendetektionsvorgangs (Synchronisationserlangungsvorgang). Das Empfangsgerät, das den Synchronisationsapparat dieser Ausführungsform beinhaltet, verfügt über den gleichen Aufbau wie die zweite Ausführungsform.
  • Wenn der Synchronisationserlangungsvorgang bei Schritt 1901 gestartet wird, werden die folgenden Werte initialisiert, Null zu sein: der Inhalt des PR-Zählers zum Zählen der Anzahl der Symbole, über denen die als Präambeln addierten „1"en nacheinander demoduliert werden, die Anfangsposition des Taktes, alle Anfangswerte des Histogramms bei 8 verschiedenen Taktspositionen, der Fehlergrenzwert, die Inhalte des Fortsetzungszählers, der Synchronisationsbitschalter, deren „0" anzeigt, dass Synchronisation eingezogen wird und deren „1" anzeigt, dass Synchronisation in einem Haltezustand ist, und der erste und zweite integrierte Wert (Schritt 1902).
  • Dann wird „1" zum Gegenwartstakthistogramm addiert und die Variable (Zähler) i wird zu „2" geändert (bei Schritt 1903). Danach wird das Takthistogramm, das von dem Gegenwartstakt durch die Variable „1" getrennt ist, zu Null geändert und „1" wird zur Variable i addiert. Dieser Vorgang wird wiederholt bis die Variable i „6" erreicht (bei Schritt 1904). Die Takthistogrammwerte, von dem Gegenwartstakt 2 oder mehr getrennt, werden alle zu Null geändert. Dann werden die Gegenwartstakthistogrammwerte und die Histogrammwerte der beiden angrenzenden Takte addiert, um die Summe bilden, P (bei Schritt 1906). Zu diesem Zeitpunkt wird eine Gewichtung X, die größer ist als 1, zum Takthistogramm addiert, wodurch die Detektionspräzision erhöht wird. Wenn die Gewichtung X eine Potenz von 2 ist, kann das Gewichten nur durch Verlagern der Daten in ein Verlagerungsregister realisiert werden, und damit ist kein Multiplizierer nötig. Die Summe P wird mit einem bestimmten Taktanzahlgrenzwert (bei Schritt 1907) verglichen. Wenn die Summe P größer ist als ein bestimmter Taktanzahlgrenzwert, wird die Zählung des PR-Zählers mit einem vorherbestimmten PR-Grenzwert verglichen (bei Schritt 1908). Wenn die Zählung des PR-Zählers größer ist als der vorherbestimmte PR-Grenzwert, wird der Synchronisationsbitschalter auf „1" geschaltet, so dass der Synchronisationshaltzustand hervorgerufen wird (bei Schritt 1909).
  • Die Betriebsvorgänge der Schritte 1907 bis 1909 können erfassen, dass die Gegenwartstakthistogrammwerte und die in der Nachbarschaft um sie herum groß sind (was bedeutet, dass die Synchronisation auf der Gegenwartstaktposition bleibt), und führen zum Synchronisationshaltzustand nur, wenn Daten nach der Demodulation mit Sicherheit ein Präambelmuster zu sein scheinen.
  • Wenn die Summe P bei Schritt 1907 kleiner ist als ein bestimmter Taktanzahlgrenzwert oder wenn die Zählung des PR-Zählers kleiner ist als der vorherbestimmte PR-Grenzwert bei Schritt 1908, wird untersucht, ob die empfangenen Daten „1" sind (bei Schritt 1910 in 5). Hier wird, in der Annahme, dass ein Symbol wie beim QPSK in zwei Bits übertragen wird, geprüft, ob die zwei Bits der empfangenen Daten beide „1" sind. Wenn die empfangenen Daten „1" sind, wird der Inhalt des PR-Zählers um „1" erhöht (bei Schritt 1912). Wenn die empfangenen Daten nicht „1" sind, wird der Inhalt des PR-Zählers um „1" erniedrigt (bei Schritt 1912). Dann wird geprüft, ob der geänderte Inhalt des PR-Zählers negativ ist (bei Schritt 1913). Wenn der geänderte Inhalt des PR-Zählers negativ ist, werden der Inhalt des PR-Zählers und der Fehlergrenzwert „0" eingestellt (bei Schritt 191).
  • Dann wird die Integrationsdifferenz durch Subtrahieren des ersten integrierten Wertes von dem zweiten integrierten Wert (bei Schritt 1915) ermittelt. Hier werden die ersten und zweiten integrierten Werte aus dem in 3 gezeigten ersten und zweiten Integrator 1811 und 1812 erzeugt und die absoluten Werte des phasengleichen Eingangssignals und des Quadratureingangssignals werden bei verschiedenen Abtasttaktratenpunkten (in diesem Beispiel getrennt durch T/2) automatisch addiert.
  • Dann werden bei den Schritten 1916 bis 1918 die folgenden Entscheidungen getroffen:
    • (1) ob der Fortsetzungszählerwert größer ist als der Fortsetzungsgrenzwert (nämlich ob die Anzahl der Zeitpunkte, zu denen die Synchronisation auf der gleichen Taktsposition bleibt, einen bestimmten Taktanzahlgrenzwert überschritten hat oder nicht),
    • (2) ob der Synchronisationsbitschalter „0" ist oder nicht (das heißt, ob Synchronisation sich mitten in der Erlangung befindet) und
    • (3) ob der absolute Wert der Integrationsdifferenz größer ist als der Fehlergrenzwert (dass heißt, dass Synchronisation nicht verlagert wird, außer wenn es eine striktere Bedingung gibt als die vorherige Bedingung, bei der Synchronisation verlagert wurde, so dass Synchronisation stabilisiert werden kann.)
  • Wenn alle drei Bedingungen „JA" sind, wird ein Zeichen der Integrationsdifferenz erfasst (bei Schritt 1919). Wenn die Integrationsdifferenz positiv ist, wird die Der Takt um „1" vorgerückt (bei Schritt 1921). Wenn die Integrationsdifferenz negativ ist, wird der Takt um „1" zurückgestellt (bei Schritt 1922).
  • Hier zeigt sich der Rest nach der Dividierung durch mod. 8. Wenn Synchronisation bei einer Präzision von T/8 zum Beispiel erlangt wird, gibt es nur acht Takte und folglich wird so eine arithmetische Berechnung durchgeführt. Danach, bei Schritt 1922, wird der absoluten Wert der Integrationsdifferenz dem Fehlergrenzwert angeglichen, und somit wird Synchronisation nicht verlagert, außer wenn die Integrationsdifferenz langsam gesteigert wird, wodurch Synchronisation stabilisiert wird. Da die Synchronisationsposition geändert wird, wird daher sowohl der erste wie auch der zweite integrierten Wert entfernt und auch des Inhalts des Fortsetzungszählers zum Zählen der Male, bei der die Synchronisation auf der gleichen Taktsposition bleibt, wird auch entfernt.
  • Wenn alle drei Befunde „NEIN" sind oder wenn der Betrieb bei Schritt 1919 beendet ist, wird der Inhalt des Fortsetzungszählers um „1" erhöht (bei Schritt 1923), und dann geht die Verarbeitung wieder zurück zum in 4 gezeigten Schritt 1903. Danach werden die gleichen Vorgänge wiederholt bis das nächste Synchronisationsstartsignal kommt.
  • Entsprechend des Empfangsgeräts, das den Synchronisationsapparat dieser oben erwähnten Ausführungsform beinhaltet, kann, da die automatische Detektion des Synchronisationseinziehens das Phasenrauschen in dem Datenintervall unterdrückt werden und somit kann die Fehlerrateneigenschaft verbessert werden. Ferner kann die automatische Synchronisationseinzieherfassung es unnötig machen, den Takt des Synchronisationshaltens zu steuern, folglich wird die Steuerung vereinfacht. Hinzu kommt, dass wenn eine bestimmtes Synchronisationsmuster dem Datenkopf hinzugefügt wird, Datenbereiche von der Taktwiedergabe abgehalten werden, und somit kann Synchronisationseinziehen durch ein spezielles Verfahren unter Verwendung eines bestimmten Musters durchgeführt und bei einer Synchronisationseinziehlogik von hoher Geschwindigkeit und hoher Präzision durchgeführt werden. Ferner kann es, da die Synchronisationseinziehdetektion aus zwei Faktoren des demodulierten Ergebnisses und Synchronisationszustands geschätzt wird, bei hoher Präzision erreicht werden. Dadurch dass die Synchronisationseinziehbedingungen Schritt für Schritt gleich gemacht werden, steigert man die Synchronisationsstabilität, und durch Einstellen der Parameter (PR-Grenzwert, Fortsetzungsgrenzwert und Taktanzahlgrenzwert) macht es möglich, dass die Synchronisationsleistung (Einziehgeschwindigkeit, Halteeigenschaften) angepasst werden kann.
  • Vierte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der vierten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der in 2 gezeigten Ausführungsform dadurch, dass es über, wie in 6 gezeigt, einen dritten und vierten Selektor 2001 und 2002 verfügt, die zwischen dem Steuergerät 1615 und dem ersten und zweiten A/D-Wandler 1603 und 1604 bereitgestellt sind, und ein Diskriminator 2003, zwischen dem Subtrahierer 1613 und dem dritten Selektor 2001 bereitgestellt ist.
  • Anders formuliert reduziert dieses Empfangsgerät nach der Herbeiführung des Synchronisationshaltezustandes die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 auf die gleiche Frequenz wie die Symbolrate des gleichphasigen Eingangssignal 1601 und des Quadratureingangssignal 1602.
  • Beschrieben wird der Betrieb dieses Empfangsgerätes, in dem eine Präambel von „1"en über mehrere als die zehnten erkannte Symbole zum Datenkopf hinzuaddiert wird, und die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 zwei Mal so hoch wie die Symbolrate gewählt wird.
  • Die Betriebsvorgänge bis dahin, wo das Wiedergabetaktsignal von dem Steuergerät 1615 erzeugt wird, sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der ersten Ausführungsform beinhaltet. Das Wiedergabetaktsignal (die Frequenz ist 2 × Symbolrate), die von dem Steuergerät 1615 erzeugt wird, wird dem dritten Selektor 2001 zugeführt. Die Integrationsdifferenz aus dem Subtrahierer 1613 wird von dem Diskriminator 2003 bestimmt, und das Ergebnis aus dem Diskriminator 2003 steuert den dritten Selektor 2001. Hier tasten der erste und zweite A/D-Wandler 1603 und 1604 zwei Mal während jeder Symbolperiode ab, da ihre Abtastfrequenz zwei Mal die Symbolrate ist. Der dritte Selektor 2001 reagiert auf das Steuersignal aus dem Diskriminator 2003, ein Signal auszuwählen, dass ungerade nummerierte Abtastungen (nämlich das Wiedergabetaktsignal aus dem Steuergerät 1615, dessen Frequenz auf die gleiche Frequenz wie die Symbolrate reduziert wird) oder gerade nummerierte Abtastungen (dass heißt das Wiedergabetaktsignal aus dem Steuergerät 1615, dessen Frequenz auf die gleiche Frequenz wie die Symbolrate reduziert wird und die um (Symbolperiode)/2 verzögert wird) anzeigt.
  • Das Wiedergabetaktsignal aus dem Steuergerät 1615 und das die von dem dritten Selektor 2001 ausgewählte Signal, das ungerade nummerierte oder gerade nummerierte Abtastungen anzeigt, werden dem vierten Selektor 2002 zugeführt. Der vierte Selektor 2002 wird von dem Steuersignal, das vom gesteuert Steuergerät 1615 zugeführt wird und den Synchronisationseinziehzustand oder den Synchronisationshaltezustand anzeigt, gesteuert. Dass heißt, wenn das Steuersignal aus dem Steuergerät 1615 den Synchronisationseinziehzustand anzeigt, wählt der vierte Selektor 2002 das Wiedergabetaktsignal aus dem Steuergerät 1615 (nämlich ein Signal, dessen Frequenz zwei Mal die Symbolrate ist) aus. Wenn das Steuersignal aus dem Steuergerät 1615 den Synchronisationshaltezustand anzeigt, wählt der vierte Selektor 2002 das vom dritten Selektor ausgewählte Signal aus, das ungerade nummerierte Abtastungen oder gerade nummerierte Abtastungen (nämlich ein Signal, dessen Frequenz auf die gleiche Frequenz wie die Symbolrate reduziert wird) anzeigt.
  • Entsprechend des Empfangsgeräts also, das den Synchronisationsapparat dieser Ausführungsform beinhaltet, tasten der erste und zweiten A/D-Wandler 1603, 1604 die Eingangssignale in Reaktion auf Signal ab, dessen Frequenz auf die gleiche Frequenz wie die Symbolrate reduziert wurde nachdem der Synchronisationshaltezustand herbei geführt worden ist, und folglich kann der Energieverbrauch gesenkt werden.
  • Fünfte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der fünften Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der in 2 gezeigten Ausführungsform dadurch, dass es über, wie in 7 gezeigt, den dritten und vierten Selektor 2001 und 2002 verfügt, die zwischen dem Steuergerät 1615 und dem ersten und zweiten A/D-Wandler 1603 und 1604 bereitgestellt sind, und über einen Diskriminator 2102, einen zweiten Diskriminator 2103 und über eine Exclusive-OR-Schaltung (EXOR) verfügt, die zwischen dem Selektor 2001 und dem ersten und zweiten A/D-Wandler 1603 und 1604 bereitgestellt ist.
  • Anders formuliert, kann das Empfangsgerät verhindern, dass fehlerhafte Synchronisation sich aufgrund einer Änderung des optimalen Unterscheidungspunktes durch (Symbolperiode)/2 ereignet, was davon abhängt, ob das gleichphasige Eingangssignal oder Quadratureingangssignal sich nach der Wandlung von analog zu digital mit der einen Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu der einen Abtastperiode danach verfügt (dass heißt es kann verhindert werden, dass der Punkt, der vom optimalen Unterscheidungspunktes durch (Symbolperiode)/2 zum Abweichen bewegt wird, als der optimale Unterscheidungspunkt angesehen wird). Um dieses Ziel zu erreichen, wird die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 auf die gleiche Frequenz wie die Symbolrate des gleichphasigen Eingangssignals 1601 und des Quadratureingangssignals 1602 durch die Verwendung der Information, ob das gleichphasige Eingangssignal oder sich nach der Analog/Digital-Wandlung mit der eine Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu der einen Abtastperiode danach verfügt ((eine Symbolperiode)/2) oder der Information, ob das Quadratureingangssignal sich nach der Analog/Digital-Wandlung mit der eine Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu der einen Abtastperiode danach verfügt ((eine Symbolperiode)/2), reduziert.
  • Der Betrieb dieses Empfangsgerätes wird unten beschrieben. In diesem Fall wird eine Präambel von „1"en über mehrere als die zehnten erkannte Symbole zum Datenkopf hinzuaddiert wird, und die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 wird gewählt, zwei Mal die Symbolrate zu sein. Hinzu kommt, dass die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 durch die Verwendung der Information reduziert wird, ob das gleichphasige Eingangssignal oder sich nach der Analog/Digital-Wandlung mit der eine Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu der einen Abtastperiode danach verfügt ((eine Symbolperiode)/2).
  • Die Betriebsvorgänge bis dahin, wo das Wiedergabetaktsignal von dem vierten Selektor 2002 erzeugt wird, sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der vierten Ausführungsform beinhaltet. In den weiteren Betriebsvorgängen, führt der fünfte Selektor 2102 das die ungerade nummerierten Abtastungen anzeigende Signal (dessen Frequenz die gleiche ist wie die der Symbolrate ist) aus dem ersten und zweiten A/D-Wandler 1603 und 1604 dem ersten Diskriminator 2102 zu und das die gerade nummerierten Abtastungen anzeigende Signal (dessen Frequenz die gleiche ist wie die der Symbolrate ist) aus dem ersten und zweiten A/D-Wandler 1603 und 1604 dem zweiten Diskriminator 2103 zu. Der erste und zweite Diskriminator 2102 und 2103 bestimmen die Signale der Eingangssignale. Die Ausgangssignale des ersten und zweiten Diskriminators 2102 und 2103 werden der Exclusive-OR-Schaltung 2104 zugeführt, wo die Entscheidung getroffen wird, ob die Eingangssignale sich in Phase befinden oder über eine entgegen gesetzte Phasen zu der einen Abtastperiode danach verfügen. Das Ausgangssignal aus der Exclusive-OR-Schaltung 2104 funktioniert wie ein Steuersignal für den dritten Selektor 2001.
  • Entsprechend des Empfangsgeräts also, das den Synchronisationsapparat dieser Ausführungsform beinhaltet, kann, da die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 durch die Verwendung der Information reduziert werden, ob das gleichphasige Eingangssignal sich nach der Analog/Digital-Wandlung mit der eine Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu der einen Abtastperiode danach verfügt, die fehlerhafte Synchronisation verhindern werden, nach der Herbeiführung des Synchronisationshaltezustands vorzuliegen.
  • Sechste Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der sechsten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der fünften Ausführungsform dadurch, dass, wie in 8 gezeigt, die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 auf die gleiche Frequenz wie die Symbolrate des gleichphasigen Eingangssignals 1601 und des Quadratureingangssignals 1602 durch die Verwendung sowohl der Information, ob das gleichphasige Eingangssignal oder sich nach der Analog/Digital-Wandlung mit dem gleichphasigen Eingangssignal eine Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu der einen Abtastperiode danach verfügt ((eine Symbolperiode)/2) als auch der Information, ob das Quadratureingangssignal sich nach der Analog/Digital-Wandlung mit dem Quadratureingangssignal eine Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu der einen Abtastperiode danach verfügt ((eine Symbolperiode)/2), reduziert wird, wodurch Synchronisationserlangung mit einer viel höheren Präzision erreicht wird.
  • Daher unterscheidet dieses Empfangsgerät, von der in 8 gezeigten fünften Ausführungsform dadurch, dass es über einen sechsten Selektor 2201, einen dritten Diskriminator 2202, über einen vierten Diskriminator 2203, über eine zweite Exclusive-OR-Schaltung (EXOR) 2204, einen zweiten Addierer 2205, einen zweiten Subtrahierer 2206 und über einen fünften Diskriminator 2207, die zwischen dem dritten Selektor 2001 und dem ersten und zweiten A/D-Wandler 1603 und 1604 bereitgestellt sind, verfügt.
  • Der Betrieb dieses Empfangsgerätes wird unten beschrieben. In diesem Fall wird eine Präambel von „1"en über mehrere als die zehnten erkannte Symbole zum Datenkopf hinzuaddiert wird, und die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 wird gewählt, zwei Mal die Symbolrate zu sein. Hinzu kommt, dass die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 durch die Verwendung der Information reduziert wird, ob das gleichphasige Eingangssignal oder sich nach der Analog/Digital-Wandlung mit der eine Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu der einen Abtastperiode danach verfügt ((eine Symbolperiode)/2).
  • Die Betriebsvorgänge bis dahin, wo das Wiedergabetaktsignal von dem vierten Selektor 2002 erzeugt wird, sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der fünften Ausführungsform beinhaltet. In den weiteren Betriebsvorgängen, führt der sechste Selektor 2201 die ungerade nummerierten Abtastungen (dessen Frequenz die gleiche ist wie die der Symbolrate ist) des Ausgangssignals aus dem zweiten A/D-Wandler 1604 dem dritten Diskriminator 2202 zu und die gerade nummerierten Abtastungen (dessen Frequenz die gleiche ist wie die der Symbolrate ist) des Ausgangssignals aus dem zweiten A/D-Wandler 1604 dem vierten Diskriminator 2203 zu. Der dritte und der vierte Diskriminator 2102 und 2103 bestimmen die Signale der Eingangssignale. Die Ausgangssignale des dritten und des vierten Diskriminators 2102 und 2103 werden der Exclusive-OR-Schaltung 2104 zugeführt, wo die Entscheidung getroffen wird, ob die Eingangssignale sich in Phase befinden oder über eine entgegen gesetzte Phasen zu der einen Abtastperiode danach verfügen. Das Ausgangssignal aus der Exclusive-OR-Schaltung 2104 und das Ausgangssignal aus der zweiten Exclusive-OR-Schaltung 2204 werden von dem zweiten Addierer 2205 zusammenaddiert. Das Ausgangssignal aus dem zweiten Addierer 2205 wird dem zweiten Subtrahierer 2206 eingespeist, in dem ein bestimmter Referenzwert davon subtrahiert wird. Das Ausgangssignal aus dem zweiten Subtrahierer 2206 wird dem fünften Diskriminator 2207 zugeführt, wo die Entscheidung getroffen wird, ob es sich in Phase befindet oder über eine entgegen gesetzte Phase verfügt. Das Ausgangssignal aus dem fünften Diskriminator 2207 funktioniert wie ein Steuersignal für den dritten Selektor 2001.
  • Siebte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der siebten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von fünften Ausführungsform dadurch, dass, wie in 9 gezeigt, ein dritter Integrator 2301 zwischen dem zweiten Addierer 2205 und dem zweiten Subtrahierer 2206 bereitgestellt ist, so dass die Abtastfrequenz des ersten und zweiten A/D-Wandler 1603 und 1604 auf die gleiche Frequenz wie die Symbolrate des gleichphasigen Eingangssignals 1601 und des Quadratureingangssignals 1602 nach der Herbeiführung des Synchronisationshaltezustands durch die Verwendung sowohl der Information, ob das gleichphasige Eingangssignal oder sich nach der Analog/Digital-Wandlung mit dem gleichphasigen Eingangssignal eine Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu der einen Abtastperiode danach verfügt ((eine Symbolperiode)/2) als auch der Information, ob das Quadratureingangssignal sich nach der Analog/Digital-Wandlung mit dem Quadratureingangssignal eine Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu der einen Abtastperiode danach verfügt ((eine Symbolperiode)/2), reduziert wird, wodurch Synchronisationserlangung mit einer viel höheren Präzision erreicht wird. Es ist auch möglich, den integrierten Wert einer der Informationen, ob das gleichphasige Eingangssignal sich nach der Analog/Digital-Wandlung mit dem gleichphasigen Eingangssignal eine Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu dem eine Abtastperiode danach verfügt oder ob das Quadratureingangssignal sich nach der Analog/Digital-Wandlung mit dem Quadratureingangssignal eine Abtastperiode danach in Phase befindet oder über eine entgegen gesetzte Phase zu dem eine Abtastperiode danach verfügt, verwenden.
  • Achte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der achten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der, wie in 7 gezeigt, fünften Ausführungsform dadurch, dass, wie in 10 illustriert, ein erster und zweiter Wechselstromversatzbeseitigungsschaltkreis 2401 und 2402 zum Beseitigen des Wechselstromversatzes des gleichphasigen Eingangssignals und des Quadratureingangssignals zwischen dem ersten Selektor 1605 und dem ersten und zweiten A/D-Wandler 1603 und 1604 bereitgestellt werden, wodurch Synchronisationserlangung mit einer viel höheren Präzision erreicht wird.
  • Der erste Wechselstromversatzbeseitigungsschaltkreis 2401 verfügt über, wie in 11 gezeigt, einen Plusscheitelpunktsdetektor 2501 zum Erfassen des Plusscheitelpunktes des Eingangssignals, einen Minusscheitelpunktsdetektor 2502 zum Erfassen des Minusscheitelpunktes des Eingangssignals, einen Addierer 2503 zum Addieren des Ausgangssignals von dem Plusscheitelpunktsdetektor 2501 und des Ausgangssignals von dem Minusscheitelpunktsdetektor 2502, einen Multiplizierer 2504 zum Multiplizieren des Ausgangssignals aus dem Addierer 2503 mit ½ und zum Erfassen des Wechselstromversatzes des Eingangssignals und über einen Subtrahierer 2505 zum Subtrahieren des Ausgangssignals des Multiplizierers 2504 von dem Eingangssignal, um dadurch den Wechselstromversatz aus dem Eingangssignal zu beseitigen. Der zweite Wechselstromversatzbeseitigungsschaltkreis 2402 verfügt über den gleichen Aufbau wie der erste Wechselstromversatzbeseitigungsschaltkreis 2401.
  • Das Empfangsgerät, das den Synchronisationsapparat die vierte, sechste und siebte Ausführungsform der vorliegenden Erfindung beinhaltet, kann mit dem ersten und zweiten Wechselstromversatzbeseitigungsschaltkreis 2401 und 2402 bereitgestellt sind, und in diesem Fall kann die gleiche Wirkung erzielt werden.
  • Neunte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der neunten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von in 7 gezeigt fünften Ausführungsform dadurch, dass, wie in 12 gezeigt, ein dritter Integrator 2601 und ein Maximumwertdetektor 2602 zwischen dem Detektor 1608 und dem Steuergerät 1615 bereitgestellt ist, so dass ein Rahmensynchronisationstaktsignal 2603 erzeugt werden kann. Der dritte Integrator 2601 integriert die demodulierten Daten 1614 über dem der Anzahl der Präambeldaten entsprechenden Bereich. Der Maximumwertdetektor 2602 erfasst den Maximumswert des integrierten Wertes aus dem dritten Integrator 2601, um den Zeitpunkt zu finden, zu dem dieser integrierte Wert das Maximum ist. Das Rahmensynchronisationstaktsignal 2603 wird von dem Steuergerät 1615 auf der Basis des durch den Maximumwertdetektor 2602 gefundenen Zeitpunkts erzeugt.
  • Der dritte Integrator 2601 und der Maximumwertdetektor 2602 können in dem Empfangsgerät, das den Synchronisationsapparat der vierten Ausführungsform und der sechsten und achten Ausführungsform beinhaltet, bereitgestellt sein, und in diesen Fällen kann die gleiche Wirkung erzielt werden.
  • Zehnte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der zehnten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von in 12 gezeigt neunten Ausführungsform dadurch, dass, wie in 13 gezeigt, eine erste Aufschubvorrichtung 2701, eine zweite Aufschubvorrichtung 2702 und ein zweiter Addierer 2703 zwischen dem dritten Integrator 2601 und dem Maximumwertdetektor 2602 bereitgestellt sind, um so den aktuellen Wert und die beidseitig angrenzenden Werte des integrierten Wertesignals, das sich aus der Integration der demodulierten Daten 1614 über dem der Anzahl der Präambeldaten entsprechenden Bereich ergibt, zu addieren und den Zeitpunkt, zu dem die Summe das Maximum darstellt zu erfassen, wodurch das Rahmensynchronisationstaktsignal 2603 erzeugt wird.
  • In diesem Empfangsgerät wird das integrierte Wertesignal aus dem dritten Integrator 2601, dem die demodulierten Daten 1614 eingespeist worden sind, um die Symbolperiode T in der ersten Aufschubvorrichtung 2701 aufgeschoben und in der zweiten Aufschubvorrichtung 2702 um die zweifache Symbolperiode T aufgeschoben. Das Ausgangssignal aus dem dritten Integrator 2601 und die Ausgangssignale aus der ersten und zweiten Aufschubvorrichtung 2701 und 2702 werden von dem zweiten Addierer 2703 addiert, und der Ausgang aus dem Addierer wird dem Maximumwertdetektor 2602 zugeführt. Dann wird das Rahmensynchronisationstaktsignal 2603 von dem Steuergerät 1615 in der gleichen Weise erzeugt wie das Empfangsgerät, das den Synchronisationsapparat der neunten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • Elfte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der elften Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von in 13 gezeigt zehnten Ausführungsform dadurch, dass es, wie in 14 gezeigt, über einen ersten Multiplizierer 2801, der zwischen dem zweiten Addierer 2703 und dem dritten Integrator 2601 bereitgestellt ist, und über einen zweiten Multiplizierer 2802, der zwischen der ersten Aufschubvorrichtung 2701 und dem zweiten Addierer 2703 bereitgestellt ist, und über einen dritten Multiplizierer 2803, der zwischen der zweiten Aufschubvorrichtung 2702 und dem zweiten Addierer 2703 bereitgestellt ist, verfügt, so dass die aktuellen Werte und die beidseitig angrenzenden Werte des integrierten Wertesignals der demodulierten Daten 1614 von den Multiplizierern gewichtet werden und dann addiert, und den Zeitpunkt, zu dem die Summe das Maximum darstellt zu erfassen, wodurch viel präzisere Rahmensynchronisation erlangt wird.
  • In diesem Empfangsgerät wird der aktuelle Wert des integrierten Wertesignals der demodulierten Daten 1614 mit drei multipliziert oder von dem zweiten Multiplizierer 2802 gewichtet und die beidseitig angrenzenden Werte des integrierten Wertesignals werden mit zwei multipliziert oder von dem ersten und dritten Multiplizierer 2801 und 2803 gewichtet.
  • Zwölfte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der zwölften Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der in 6 gezeigten vierten Ausführungsform dadurch, dass es über, wie in 15 gezeigt, einen fünften Selektor 2901, einen ersten und zweiten Integrator 2902 und 2903 und einen ersten und zweiten Absolutwert-Rechner 2904 und 2905 verfügt, die zwischen dem ersten Selektor 1605 und dem Subtrahierer 1613 bereitgestellt sind, so dass das gleichphasige Eingangssignal und das Quadratureingangssignal nach der Umwandlung in digitale Signale integriert und den Absolutwert-Rechnern eingespeist werden, die dann die absoluten Werte der integrierten Wertesignale der verschiedenen Abtasttakten, die verglichen werden, erzeugen, wodurch Synchronisationserlangung erreicht wird.
  • Der Betrieb dieses Empfangsgerätes wird beschrieben. In diesem Fall wird eine Präambel von „1"en über mehrere als die zehnten erkannte Symbole zum Datenkopf hinzuaddiert wird, und die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 wird gewählt, zwei Mal die Symbolrate zu sein.
  • Die Betriebsvorgänge bis dahin, wo die Abtastsignale von dem ersten Selektor 1605 erzeugt werden, sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der vierten Ausführungsform beinhaltet. Das gleichphasige Eingangssignal und das Quadratureingangssignal aus dem ersten Selektor 1605 wird dem fünften Selektor 2901 eingespeist, durch den die ungerade nummerierten und die gerade nummerierten Signale jeweils an den ersten und zweiten Integrator 2902 und 2903 verteilt werden. Die ungerade nummerierten gleichphasigen Eingangssignale und Quadratureingangssignale werden durch den ersten Integrator 2902, und die gerade nummerierten werden durch den zweiten Integrator 2903 integriert. Das Sendegerät führt generell differentielle Kodierungen für das gleichphasige Eingangssignal und das Quadratureingangssignal durch, und daher wechselt, wenn die Präambel über aufeinander folgende „1"en über mehrere als die zehnten erkannte Symbole verfügt, die Präambel nach dem differentiellen Kodieren abwechselnd auf „1" oder „–1". Daher invertieren der erste und zweite Integrator 2902 und 2903 die Polaritäten des gleichphasigen Eingangssignals und des Quadratureingangssignals bei jeder Datenangabe vor der Addierung. Bevor zum Beispiel Daten von 8 Symbolen integriert werden, werden die vorher gehenden Daten mit einem Symbol, die vorher gehenden Daten mit drei Symbolen, die vorher gehenden Daten mit fünf Symbolen und die vorher gehenden Daten mit sieben Symbolen, wobei die vorher gehenden Daten zum Gegenwartszeitpunkt relativ sind, in ihren Polaritäten invertiert.
  • Die Ausgangssignale aus dem ersten und zweiten Integrator 2902 und 2903 werden dem ersten und zweiten Absolutwert-Rechner 2904 und 2905, die den absoluten Wert des addierten ungerade nummerierten gleichphasigen Eingangssignals oder Quadratureingangssignals und den absoluten Wert des addierten gerade nummerierten gleichphasigen Eingangssignals oder Quadratureingangssignals erzeugen. Die Ausgangssignale aus dem ersten und zweiten Absolutwert-Rechner 2904 und 2905 werden dem Subtrahierer 1613 eingespeist, der dann ein Differenzsignal aus dem absoluten Wert des addierten ungerade nummerierten gleichphasigen Eingangssignals oder Quadratureingangssignals und dem absoluten Wert des addierten gerade nummerierten gleichphasigen Eingangssignals oder Quadratureingangssignals erzeugt. Die folgenden Betriebsvorgänge sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der vierten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • Also können in diesem Empfangsgerät, da das thermische Geräusch als ein Zufallssignal durch Addition reduziert werden kann, die thermischen Geräuschkomponenten in dem gleichphasigen Eingangssignal und Quadratureingangssignal reduziert werden und so kann Synchronisationserlangung mit höherer Präzision durchgeführt werden.
  • Dreizehnte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der dreizehnten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der zwölften Ausführungsform dadurch, dass, wie in 16 gezeigt, sowohl das gleichphasige Eingangssignal 1601 als auch das Quadratureingangssignal 1602 nach der A/D-Wandlung 1603 und 1604 integriert werden und den Absolutwert-Rechnern und Addierern eingespeist werden, von denen die absoluten Werte mit verschiedenen Takten verglichen werden, wodurch Synchronisationserlangung mit einer höheren Präzision durchgeführt wird.
  • In diesem Empfangsgerät sind die Ausgangsenden des ersten Selektors 1605 mit den Eingangsenden des fünften Selektor 2901 und den Eingangsenden des sechsten Selektor 3000 verbunden. Die Ausgangsenden des fünften Selektor 2901 sind mit den Eingangsenden des ersten und zweiten Integrators 2902 und 2903 verbunden. Ausgangsenden des sechsten Selektor 3000 sind mit den Eingangsenden des dritten und vierten Integrators 2902 und 2903 verbunden. Die Ausgangsenden des ersten bis vierten Integrators 2902, 2903, 3002 und 3003 sind jeweils mit den Eingangsenden des ersten bis vierten Absolutwert-Rechner 2904, 2905, 3004 und 3005 verbunden. Die Ausgangssignale aus dem ersten und dritten Absolutwert-Rechner 2904 und 3004 werden von dem ersten Addierer 3006 addiert, und die Ausgangssignale aus dem zweiten und vierten Absolutwert-Rechner 2905 und 3005 werden von dem zweiten Addierer 3007 addiert. Das Ausgangssignal aus dem ersten Addierer 3006 und das Ausgangssignal aus dem zweiten Addierer 3007 werden von einander durch den Subtrahierer 1613 subtrahiert.
  • Vierzehnte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der vierzehnten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der in 6 gezeigten vierten Ausführungsform dadurch, dass es über, wie in 17 gezeigt, einen Absolutwert-Rechner 3101, einen zweiten Selektor 3102, einen Subtrahierer 3103 und einen Integrator 3104 verfügt, die zwischen ersten Selektor 1605 und dem Steuergerät 1615 bereitgestellt sind. Anders formuliert, wird entsprechend des Empfangsgeräts, das den Synchronisationsapparat dieser Ausführungsform beinhaltet, da es über einen Integrator großen Maßstabs verfügt, der absolute Wert des gleichphasigen Eingangssignals 1601 oder des Quadratureingangssignals 1602 erzeugt, werden die absoluten Werte mit den verschiedenen Abtasttakten verglichen und wird das verglichene Ergebnis integriert, wodurch Synchronisationserlangung erreicht wird.
  • Der Betrieb dieses Empfangsgerätes wird beschrieben. In diesem Fall wird eine Präambel von „1"en über mehrere als die zehnten erkannte Symbole zum Datenkopf hinzuaddiert wird, und die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 wird gewählt, zwei Mal die Symbolrate zu sein.
  • Die Betriebsvorgänge bis dahin, wo die Abtastsignale von dem ersten Selektor 1605 erzeugt werden, sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der vierten Ausführungsform beinhaltet. Das gleichphasige Eingangssignal aus dem ersten Selektor 1605 wird dem Absolutwert-Rechner 3101 zugeführt, wo dessen absoluter Wert berechnet wird. Das Ausgangssignal aus dem Absolutwert-Rechner 3101 wird dem zweiten Selektor 3102 zugeführt, der es in den absoluten Wert des ungerade nummerierten abgetasteten gleichphasigen Eingangssignals und den absoluten Wert des gerade nummerierten abgetasteten gleichphasigen Eingangssignals verteilt. Diese absoluten Werte werden dem Subtrahierer 3103 zugeführt. Der Subtrahierer 3103 führt eine Subtraktion zwischen dem absoluten Wert des ungerade nummerierten abgetasteten gleichphasigen Eingangssignals und dem absoluten Wert des gerade nummerierten abgetasteten gleichphasigen Eingangssignals durch. Das Subtraktionsergebnis wird durch den Integrator 3104 integriert. Das Ausgangssignal aus dem Integrator 3104 wird dem Steuergerät 1615 und dem Diskriminator 2003 eingespeist. Die folgenden Betriebsvorgänge sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der vierten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • So kann, da das Empfangsgerät die Anzahl der den Schaltungsausmaß bestimmenden Integrierter auf einen reduzieren kann, das Schaltungsausmaß des Synchronisationsapparates reduziert werden.
  • Fünfzehnte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der zwölften Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der in 17 gezeigten vierzehnten Ausführungsform dadurch, dass, wie in 18 gezeigt, ein erster und zweiter Absolutwert-Rechner 3201 und 3202 und ein Addierer 3203 zwischen dem ersten und zweiten Selektor 1605 und 3102 bereitgestellt sind.
  • Anders formuliert, addiert das Empfangsgerät, das den Synchronisationsapparat dieser Ausführungsform beinhaltet, die absoluten Werte des analog-digital umgewandelten gleichphasigen Eingangssignals 1601 und Quadratureingangssignals 1602, vergleicht die absoluten Werte mit den verschiedenen Abtasttakten nach der Addition, und integriert die verglichenen Ergebnisse, wodurch Synchronisationserlangung mit höhere Präzision erreicht wird.
  • Sechzehnte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der sechzehnten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der, wie in 16 illustriert, dreizehnten Ausführungsform dadurch, dass, wie in 19 gezeigt, da ein einzelner Integrator bereitgestellt ist, die Ausgangsenden des fünften Selektors 2901 mit den Eingangsenden des ersten und zweiten Absolutwert-Rechners 3303 und 3304 verbunden sind, die Ausgangsenden des sechsten Selektors 3001 mit den Eingangsenden des dritten und vierten Absolutwert-Rechners 3305 und 3306 verbunden sind und der Integrator 3309 zwischen dem Subtrahierer 1613 und dem Steuergerät 1615 bereitgestellt ist. Daher werden in dem Empfangsgerät, das den Synchronisationsapparat dieser Ausführungsform beinhaltet, der erste bis vierte Absolutwert-Rechner 3303–3306 und der erste und zweite Addierer 3307 und 3308 all auf einer Abtastfrequenz, die der Signalübertragungsgeschwindigkeit entspricht, betrieben.
  • Der Betrieb dieses Empfangsgerätes wird beschrieben. In diesem Fall wird eine Präambel von „1"en über mehrere als die zehnten erkannte Symbole zum Datenkopf hinzuaddiert wird, und die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 wird gewählt, zwei Mal die Symbolrate zu sein.
  • Die Betriebsvorgänge bis dahin, wo die Abtastsignale von dem ersten Selektor 1605 erzeugt werden, sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der vierten Ausführungsform beinhaltet. Das gleichphasige Eingangssignal, das von dem ersten Selektor 1605 erzeugt wird, wird dem fünften Selektor 2901 eingespeist, der die ungerade nummerierten Abtastungen des gleichphasigen Eingangssignals an den ersten Absolutwert-Rechner 3303 und die gerade nummerierten Abtastungen des gleichphasigen Eingangssignals an den zweiten Absolutwert-Rechner 3304 verteilt. Das Quadratureingangssignal aus dem ersten Selektor 1605 wird dem sechsten Selektor 3001 eingespeist, der die ungerade nummerierten Abtastungen des Quadratureingangssignals an den dritten Absolutwert-Rechner 3305 und die gerade nummerierten Abtastungen des Quadratureingangssignals an den vierten Absolutwert-Rechner 3306 verteilt. Der erste Absolutwert-Rechner 3303 berechnet die absoluten Werte der ungerade nummerierten Abtastungen des gleichphasigen Eingangssignals, der zweite Absolutwert-Rechner 3304 berechnet die absoluten Werte der gerade nummerierten Abtastungen des gleichphasigen Eingangssignals, der dritte Absolutwert-Rechner 3305 berechnet die absoluten Werte der ungerade nummerierten Abtastungen des Quadratureingangssignals, der vierte Absolutwert-Rechner 3306 berechnet die gerade nummerierten Abtastungen des Quadratureingangssignals. Die Ausgangssignale aus dem ersten und dritten Absolutwert-Rechner 3307 und 3305 werden von dem ersten Addierer 3007 addiert, und die Ausgangssignale aus dem zweiten und vierten Absolutwert-Rechner 3304 und 3306 werden von dem zweiten Addierer 3308 addiert.
  • Diese Ausgangssignale aus dem ersten und zweiten Addierer 3307 und 3308 werden voneinander von dem Subtrahierer 1613 subtrahiert, und das Subtraktionsergebnis wird durch den Integrator 3309 integriert. Das Ausgangssignal aus dem Integrator 3309 wird dem Steuergerät 1615 und dem Diskriminator 2003 eingespeist.
  • Die folgenden Betriebsvorgänge sind bis die demodulierten Daten 1614 erzeugt sind, die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der vierten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • Da also in diesem Empfangsgerät der erste bis vierte Absolutwert-Rechner 3303 bis 3306 und der erste und zweite Addierer auf dergleichen Abtastfrequenz wie die Signalübertragungsgeschwindigkeit betrieben werden, kann der Energieverbrauch mehr reduziert werden als in dem Empfangsgerät, das den Synchronisationsapparat der fünfzehnten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • Zusätzlich kann der sechzehnte Synchronisationsapparat dieser Erfindung in der ersten bis vierten Ausführungsform, in der sechsten Ausführungsform, in der achten bis elften Ausführungsform und in der dreizehnten Ausführungsform angewendet werden.
  • Siebzehnte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der siebzehnten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der in 17 gezeigten vierzehnten Ausführungsform dadurch, dass, wie in 20 gezeigt, ein Addierer 3401 zum Addieren der analog-digital umgewandelten gleichphasigen Eingangssignale und Quadratureingangssignale 1601 und 1602 zwischen dem ersten Selektor 1605 und dem Absolutwert-Rechner 3101 bereitgestellt ist.
  • Der Betrieb dieses Empfangsgerätes wird beschrieben. In diesem Fall wird eine Präambel von „1"en über mehrere als die zehnten erkannte Symbole zum Datenkopf hinzuaddiert wird, und die Abtastfrequenz des ersten und zweiten A/D-Wandlers 1603 und 1604 wird gewählt, zwei Mal die Symbolrate zu sein.
  • Die Betriebsvorgänge bis dahin, wo die Abtastsignale von dem ersten Selektor 1605 erzeugt werden, sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der vierzehnten Ausführungsform beinhaltet. Die gleichphasigen Eingangssignale und Quadratureingangssignale aus dem ersten Selektor 1605 werden von dem Addierer 3401 addiert. Der absolute Wert dieser Summe wird von dem Absolutwert-Rechner 3101 berechnet. Das Ausgangssignal aus dem Absolutwert-Rechner 3101 wird dem zweiten Selektor 3102, der das Ausgangssignal in das absolute Wertesignal der ungerade nummerierten Abtastungen des gleichphasigen Eingangssignals und in das absolute Wertesignal der gerade nummerierten Abtastungen des gleichphasigen Eingangssignals teilt, zugeführt. Diese Signale werden dem Subtrahierer 3103 eingespeist. Der Subtrahierer 3103 führt eine Subtraktion zwischen den absoluten Werten der ungerade nummerierten Abtastungen und den gerade nummerierten Abtastungen des gleichphasigen Eingangssignals durch, und das Subtraktionsergebnis wird durch den Integrator 3104 integriert. Das Ausgangssignal aus dem Integrator 3104 wird dem Steuergerät 1615 und dem Diskriminator 2003 zugeführt. Die folgenden Betriebsvorgänge sind bis die demodulierten Daten 1614 erzeugt sind, die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der vierten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • Daher können, da das thermische Geräusch in diesem Empfangsgerät als ein Zufallssignal durch Addition reduziert werden kann, die thermischen Geräuschkomponenten in dem gleichphasigen Eingangssignal und Quadratureingangssignal reduziert werden, wodurch Synchronisationserlangung mit höherer Präzision erreicht wird.
  • Achtzehnte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der achtzehnten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der siebzehnten Ausführungsform dadurch, dass, wie in 21 gezeigt, ein erster und zweiter Schalter 3501 und 3502, ein Polaritätsumrichter 3503, ein dritter und vierter Diskriminator 3504 und 3505 und eine Exclusive-OR-Schaltung 3506 zwischen dem ersten Selektor 1605 und dem Addierer 3401 bereitgestellt ist, so dass die Polaritäten des der analog-digital umgewandelten gleichphasigen Eingangssignale und Quadratureingangssignale 1601 und 1602 immer gleich gehalten und dem Addierer 3401 zugeführt werden.
  • Die Betriebsvorgänge bis dahin, wo die Abtastsignale von dem ersten Selektor 1605 erzeugt werden, sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der vierzehnten Ausführungsform beinhaltet. Die gleichphasigen Eingangssignale und Quadratureingangssignale aus dem ersten Selektor 1605 werden jeweils dem dritten und vierten Diskriminator 3504 und 3505 zugeführt, wo über ihre Polaritäten (positive und negative Polaritäten) eine Entscheidung getroffen wird. Die Ausgangssignale des dritten und vierten Diskriminators 3504 und 3505 werden der Exclusive-OR-Schaltung 3506 eingespeist, die die ausschließende logische Rechenoperation durchführt, wobei sie entscheidet, ob die Polaritäten der gleichphasigen Eingangssignale und Quadratureingangssignale die gleichen sind oder nicht. Wenn die Polaritäten der gleichphasigen Eingangssignale und Quadratureingangssignale die gleichen sind, steuert das Ausgangssignal aus der Exclusive-OR-Schaltung 3506 den ersten und zweiten Schalter 3501 und 3502, damit sie sich umschalten, und dem gleichphasigen Eingangssignal aus dem ersten Selektor 1605 erlaubt wird, dem Addierer 3401 eingespeist zu werden. Wenn die Polaritäten der gleichphasigen Eingangssignale und Quadratureingangssignale unterschiedlich sind, steuert das Ausgangssignal aus der Exclusive-OR-Schaltung 3506 den ersten und zweiten Schalter 3501 und 3502, damit sie sich umschalten, und dem gleichphasigen Eingangssignal aus dem ersten Selektor 1605 erlaubt wird, durch den Polaritätsumrichter 3503 dem Addierer 3401 eingespeist zu werden. Der Polaritätsumrichter 3503 invertiert die Polaritäten des gleichphasigen Eingangssignals. Folglich addiert der Addierer 3401 das gleichphasige Eingangssignal und Quadratureingangssignal, deren Polaritäten gleich gehalten werden. Die folgenden Betriebsvorgänge sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der siebzehnten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • Daher ist dieses Empfangsgerät im Stande, zu verhindern, dass die die Präzision der Synchronisationserlangung durch Senkung der Signalebene reduziert wird, weil die Polaritäten der gleichphasigen Eingangssignale und Quadratureingangssignale unterschiedlich sind.
  • Neunzehnte Ausführungsform
  • Das Empfangsgerät, das den Synchronisationsapparat der neunzehnten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der achtzehnten Ausführungsform dadurch, dass es, wie in 22 gezeigt, über einen zwischen der Exclusive-OR-Schaltung 3506 und dem ersten und zweiten Schalter 3501 und 3502 bereitgestellten zweiten Integrator 3601 zum Integrieren des Ausgangssignals der Exclusive-OR-Schaltung 3506 zum Anzeigen ob die Polaritäten der analog-digital umgewandelten gleichphasigen Eingangssignale und Quadratureingangssignale 1601 und 1602 die gleichen sind oder nicht, über einen zweiten Subtrahierer 3602 zum Subtrahieren eines bestimmten Grenzwertes von dem Ausgangssignal aus dem zweiten Integrator 3601, und über einen vierten Diskriminator 3603 verfügt, der über die Polarität des Ausgangssignals aus dem zweiten Subtrahierer 3602 entscheidet, so dass das Ausgangssignal aus dem vierten Diskriminator 3603 den ersten und zweiten Schalter 3501 und 3502 steuert, damit sie umschalten.
  • Daher integriert dieses Empfangsgerät die Information, ob die Polaritäten der analog-digital umgewandelten gleichphasigen Eingangssignale und Quadratureingangssignale 1601 und 1602 die gleichen sind oder nicht, und entscheidet, ob die Polaritäten der gleichphasigen Eingangssignale und Quadratureingangssignale die gleichen sind oder nicht der Polarität dieses integrierten Ergebnisses entspricht, und somit wird es möglich, eine höhere Synchronisationserlangungspräzision zu erreichen.
  • Zwanzigste Ausführungsform
  • Das Empfangsgerät eines digitalen mobilen Kommunikationssystems, das den Synchronisationsapparat der zwanzigsten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der in 2 gezeigten ersten Ausführungsform dadurch, dass an der Stelle des Addierers 1609 ein Speicherbereich 3701 als der, wie in 23 gezeigt, Hüllengenerator bereitgestellt ist. Anders formuliert, generiert der Synchronisationsapparat dieser Ausführungsform das einhüllende Signal durch die Verwendung der absoluten Werte der digitalen gleichphasigen Eingangssignale 1601 und Quadratureingangssignale 1602 nach der A/D-Wandlung und erlangt Synchronisation durch Verwendung dieses einhüllenden Signals, wodurch verhindert wird, dass die Synchronisationserlangungseigenschaft durch einen Frequenzversatz verschlechtert wird.
  • Der Betrieb dieses Empfangsgerätes wird in Bezugnahme auf die 24A–24J beschrieben. Das Signal A, gezeigt in 24A, zeigt das Abtasttaktsignal zum ersten und zweiten A/D-Wandlers 1603 und 1604 an, das Signal B in 24B das Taktsignal, dessen Periode über das Zweifache des Abtasttaktsignal verfügt, das Signal C in 24C, zeigt den absoluten Wert des gleichphasigen Eingangssignals 1601 an, das Signal D in 24D den absoluten Werte des Quadratureingangssignals 1602 das Signal E in 24E das einhüllende Signal, das Signal F in 24F die ungerade nummerierten Abtastungen des einhüllenden Signals das Signal G in 24G die gerade nummerierten Abtastungen des einhüllenden Signals das Signal H in 24H das integrierte Ergebnis ungerade nummerierten Abtastungen des einhüllenden Signals, das Signal I in 24I das integrierte Ergebnis gerade nummerierten Abtastungen des einhüllenden Signals, das Signal J in 24J zeigt das Ergebnis der Subtraktion des Signals I von dem Signal H an.
  • In der folgenden Beschreibung wird angenommen, dass eine Präambel von „1"en über mehrere als die zehnten erkannte Symbole zum Datenkopf hinzuaddiert wird, und die Abtastfrequenz des Abtasttaktsignals (siehe 24A) zum ersten und zweiten A/D-Wandlers 1603 und 1604 zwei Mal die Symbolrate zu sein gewählt wird.
  • Die Betriebsvorgänge bis dahin, wo die Abtastungen der gleichphasigen Eingangssignale 1601 und Quadratureingangssignale 1602 erhalten werden, sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der ersten Ausführungsform beinhaltet. Die absoluten Werte der gleichphasigen Eingangssignale 1601 und Quadratureingangssignale 1602 werden in dem Speicherbereich 3701 gespeichert. Der Speicherbereich 3701 beinhaltet einen Multiplizierer und einen bereits einhüllende Informationen enthaltenen Speicher. Die einhüllenden Informationen werden aus dem Speicher in Übereinstimmung mit den absoluten Werten der gleichphasigen Eingangssignale 1601 und Quadratureingangssignale 1602 herausgelesen, wodurch das einhüllende Signal generiert wird. Die Betriebsvorgänge sind bis die demodulierten Daten 1614 hinter dem zweiten Selektor 1610 erzeugt werden, die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der ersten Ausführungsform beinhaltet.
  • Wenn eine Präambel von „1"en verwendet wird, durchgeht die Präambel einen DPSK-Mappingprozess, und nach der Frequenzbandbegrenzung, wird sie zu einer Sinuswelle, wie in der folgenden Gleichung ausgedrückt. gleichphasigen Eingangssignal, I = A·cos(2πfnT) (7.1) Quadratureingangssignal, Q = A·cos(2πfnT) (7.2)in der
    • A, B:
    Konstanten
    f:
    Frequenz
    T:
    Abtastperiode
    n:
    0, 1, 2 ...
  • Also kann das einhüllende Signal durch die folgende Gleichung ausgedrückt werden. Das einhüllende Signal = √(I² – Q²)|cos(2πfnT)| (7.3)
  • Wenn ein Frequenzversatz vorliegt, wird die Präambel durch folgende Gleichungen ausgedrückt: Das gleichphasige Eingangssignal Q = B·cos(2πfnT)·cos(2πΔfnT) + A·cos(2πfnT)·sin(2πΔfnT) (7.5) Das Quadratureingangssignal Q = B·cos(2πfnT)·cos(2πΔfnT) + A·cos(2πfnT)·sin(2πΔfnT) (7.5)
  • Somit wird das einhüllende Signal in diesem Falle durch die folgende Gleichung ausgedrückt: Das einhüllende Signal = √(I² + Q²)|cos(2πfnT)| (7.6)
  • Aus den obigen Gleichungen (7.3) und (7.5) wird offensichtlich, dass, da das einhüllende Signal nicht geändert wird, sogar nicht beim Vorhandensein eines Frequenzversatzes, es verhindert werden kann, dass die Synchronisationserlangungseigenschaft durch das Vorhandensein eines Frequenzversatzes verschlechtert wird.
  • Einundzwanzigste Ausführungsform
  • Das Empfangsgerät eines digitalen mobilen Kommunikationssystems, das den Synchronisationsapparat der einundzwanzigsten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von dem Synchronisationsapparat der zwanzigsten Ausführungsform dadurch, dass an der Stelle des in 23 gezeigten Speicherbereichs 3701 der in 25 gezeigte Hüllengenerator bereitgestellt ist. Daher benötigt der Synchronisationsapparat dieser Ausführungsform den Multiplizierer und den Speicher, die den Speicherbereich 3701 ausmachen, nicht und ist daher im Stande Hochgeschwindigkeitseingangssignale zu Stande zu bringen und das Schaltungsausmaß und den Energieverbrauch zu reduzieren.
  • Der Hüllengenerator des Synchronisationsapparats dieser Ausführungsform verfügt über einen Subtrahierer 3901, einen Diskriminator 3902, eine erste Bitverlagerungsvorrichtung 3904 zum Durchführen der Berechnung des ¼ des Eingangssignals, eine zweite Bitverlagerungsvorrichtung 3905 zum Durchführen der Berechnung des 1/8 des Eingangssignals, einen ersten Addierer 3907 und einen zweiten Addierer 3906.
  • Der Betrieb des Empfangsgerätes, das den Synchronisationsapparat dieser Ausführungsform beinhaltet, wird in Bezugnahme auf die 26A–26J beschrieben. Die Signale A, B, C und D, gezeigt in den 26A, 26B, 26C und 26D, sind die gleichen wie in 24A, 24B, 24C und 24D. Das in 26E gezeigte Signal K ist die Differenz zwischen den Signalen C und D, das Signal L in 26F ist ein Steuersignal für den Selektor 3903, das Signal M in 26G ein Signal der größeren Amplitude der Signale C und D, das Signal N in 26H das mit 3.75 multiplizierte Signal der niedrigeren Amplitude und das Signal O in 26I das einhüllende Signal.
  • Die einhüllende Information Z kann ungefähr durch die folgende Gleichung unter Verwendung des gleichphasigen Eingangssignals I und Quadratureingangssignals Q: Wenn |I| > |Q|, Z = |I| + 0.375·|Q| (8.1) Wenn |I| < |Q|, = |Q| + 0.375·|I| (8.2)in der die Bedingungen für 0.375 (= 0.25 + 0.125) durch die erste und zweite Bitverlagerungsvorrichtung 3904 und 3905 und den zweiten Addierer 3906 errechnet.
  • 27 zeigt die Ergebnisse der theoretischen Berechnung der Beziehung zwischen der einhüllenden Information und der Phasen des gleichphasigen Eingangssignals I und Quadratureingangssignals Q. Die einhüllende Information Z kann innerhalb eines Fehlerbereichs von 7% aus den Gleichungen (8.1) und (8.2) generiert werden.
  • Der Subtrahierer 3901 führt eine Subtraktion zwischen den absoluten Werten des I- und Q-Signals durch, womit das Signal K erzeugt wird. Der Diskriminator 3902 bewertet das Zeichen des Signals K und erzeugt so das Steuerungssignal L für den Selektor 3903. Anders formuliert wird, wenn das Zeichen des Signals K positiv ist, der absoluten Wert (Signal C) des gleichphasigen Eingangssignals I als Signal M aus dem Selektor 3903 dem ersten Addierer 3907 zugeführt. Zusätzlich wird der absoluten Wert (Signal D) des Quadratureingangssignals Q als das Signal n aus dem Selektor 3903 der ersten und zweiten Bitverlagerungsvorrichtung 3904 und 3905 zugeführt. Wenn das Zeichen des Signals K negativ ist, wird der absoluten Wert (Signal D) des Quadratureingangssignals Q als das Signal n aus dem Selektor 3903 dem ersten Addierer 3907 zugeführt. Auch der absolute Wert (Signal C) des gleichphasigen Eingangssignals I wird als das Signal I aus dem Selektor 3903 der ersten und zweiten Bitverlagerungsvorrichtung 3904 und 3905 zugeführt. Nach der Multiplizierung des Signals n mit 0.125 und 0.25 in der ersten und zweiten Bitverlagerungsvorrichtung 3904 und 3905, werden die Ausgangssignale aus den Vorrichtungen 3904 und 3905 durch den zweiten Addierer 3906 addiert, der dann das einhüllende Signal O erzeugt.
  • 28 zeigt die simulierten Ergebnisse des Synchronisationserlangungskennzeichens des Synchronisationsapparates dieser Ausführungsform. Der Frequenzversatz, der in dieser Simulation hinzugefügt wurde, beträgt nur 6 PPM der empfangenen Frequenz (da der Standardwert 3 PPM beträgt, ist der Frequenzversatz 6 PPM, das Maximum der Übertragung und des Empfangs). Aus den Ergebnissen wird ersichtlich, dass die Synchronisationserlangungseigenschaft fast nur vom Vorhandensein des Frequenzversatzes abhängt. Hinzu kommt, dass ein leichter Eigenschaftsunterschied aufgrund der Annäherung an die Generierung der einhüllenden Information unbedeutend gering ist.
  • Zweiundzwanzigste Ausführungsform
  • Das Empfangsgerät eines digitalen mobilen Kommunikationssystems, das den Synchronisationsapparat der zweiundzwanzigsten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der in einundzwanzigsten Ausführungsform dadurch, dass Integrator 4301 zwischen dem Subtrahierer 3901 und dem Diskriminator 3902 des Hüllengenerators bereitgestellt ist. Anders formuliert, vergleicht der Hüllengenerator entsprechend des Synchronisationsapparates dieser Ausführungsform die absoluten Werte der gleichphasigen Eingangssignale und Quadratureingangssignale I und Q durch die Verwendung eines Signals der Integration der Differenz zwischen den absoluten Werten der gleichphasigen Eingangssignale und Quadratureingangssignale I und Q, wodurch die Präzision des Hüllengenerators erhöht wird.
  • Der Betrieb dieses Empfangsgerätes wird in Bezugnahme auf die 30A–30J beschrieben. Die Signale A, B, C, D und K gezeigt in den 30A, 30B, 30C, 30D und 30E sind die gleichen wie in 26A, 26B, 26C, 26D und 26E. Das in 30F gezeigte Signal zeigt das Ergebnis der Integration des Signals K an. Das Signal in 30G ist ein Steuerungssignal für den Selektor 3903.
  • Das in 30H gezeigte Signal R ein Signal der größeren Amplitude eines der Signale C und D, das in 30I gezeigte Signal ist das mit 3.75 multiplizierte Signal der kleineren Amplitude. Das in 30J gezeigte Signal T ist das einhüllende Signal.
  • Der Subtrahierer 3901 führt eine Subtraktion zwischen den absoluten Werten des I- und Q-Signals durch, erzeugt so das Signal K. Der Integrator 4301 integriert das Signal, erzeugt so das Signal P. Der Diskriminator 3902 bewertet das Zeichen des Signals P und erzeugt so das Steuerungssignal Q für den Selektor 3903. Anders formuliert wird, wenn das Zeichen des Signals K positiv ist, wird der absoluten Wert (Signal C) des gleichphasigen Eingangssignals I als Signal R aus dem Selektor 3903 dem ersten Addierer 3907 zugeführt. Auch wird der absolute Wert (Signal D) des Quadratureingangssignals Q als das Signal s aus dem Selektor 3903 der ersten und zweiten Bitverlagerungsvorrichtung 3904 und 3905 zugeführt. Wenn das Zeichen des Signals P negativ ist, wird der absoluten Wert (Signal D) des Quadratureingangssignals Q als das Signal R aus dem Selektor 3903 dem ersten Addierer 3907 zugeführt. Des Weiteren wird der absolute Wert (Signal C) des gleichphasigen Eingangssignals I als das Signal s aus dem Selektor 3903 der ersten und zweiten Bitverlagerungsvorrichtung 3904 und 3905 zugeführt. Nachdem die erste und zweite Bitverlagerungsvorrichtung 3904 und 3905 das Signal s mit 0.125 und 0.25 multipliziert haben, addiert der zweite Addierer 3906 jeweils die Ausgangssignale der Vorrichtung 3904 und 3905, erzeugt so das Signal S. Der erste Addierer 3907 addiert die Signale R und S, erzeugt so das einhüllende Signal T.
  • Dreiundzwanzigste Ausführungsform
  • Das Empfangsgerät eines digitalen mobilen Kommunikationssystems, das den Synchronisationsapparat der dreiundzwanzigsten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der in zwanzigsten Ausführungsform dadurch, dass an der Stelle des in 23 gezeigten Speicherbereichs 3701 und des zweiten Selektors 1610 zwei Selektoren (erster und zweiter Selektor 4501 und 4502) und zwei Speicherbereiche (erster und zweiter Speicherbereich 4503 und 4504) bereitgestellt sind. Anders formuliert, entsprechend des Synchronisationsapparats dieser Ausführungsform, werden der erste und zweite Speicherbereich 4503 und 4504 als der Hüllengenerator auf der gleichen Signalübertragungsgeschwindigkeit wie die Symbolrate betrieben, erreichen so eine schnelle Symbolrate und einen niedrigen Energieverbrauch.
  • Der Betrieb dieses Empfangsgerätes, das den Synchronisationsapparats dieser Ausführungsform beinhaltet, wird in Bezugnahme auf die 31 beschrieben. Die Betriebsvorgänge bis dahin, wo die Signale der absoluten Werte der gleichphasigen Eingangssignale 1601 und Quadratureingangssignale 1602 von dem ersten und zweiten Absolutwert-Rechner 1606 und 1607 erzeugt werden, sind die gleichen wie des Empfangsgerätes, das den Synchronisationsapparat der zwanzigsten Ausführungsform beinhaltet. Das Signal, das den absoluten Wert des gleichphasigen Eingangssignals 1601 anzeigt, wird dem zweiten Selektor 4501 zugeführt, der es in ungerade nummerierte Abtastungen und in gerade nummerierte Abtastungen aufteilt. Das Signal, das den absoluten Wert des Quadratureingangssignals 1602 anzeigt, wird dem dritten Selektor 4502 zugeführt, der es in ungerade nummerierte Abtastungen und in gerade nummerierte Abtastungen aufteilt.
  • Die gerade nummerierten Abtastungen des absoluten Wertesignals des gleichphasigen Eingangssignals 1601 und die gerade nummerierten Abtastungen des absoluten Wertesignals des Quadratureingangssignals 1602 werden dem ersten Speicherbereich 4503 zugeführt. Die ungerade nummerierten Abtastungen des absoluten Wertesignals des gleichphasigen Eingangssignals 1601 und die ungerade nummerierten Abtastungen des absoluten Wertesignals des Quadratureingangssignals 1602 werden dem zweiten Speicherbereich 4504 zugeführt. Der erste Speicherbereich 4503 verfügt über bereits gespeicherte einhüllende Informationen. Die einhüllenden Informationen werden aus dem Speicher in Übereinstimmung mit den gerade nummerierten Abtastungen des absoluten Wertes des gleichphasigen Eingangssignals 1601 und den gerade nummerierten Abtastungen des absoluten Wertes des Quadratureingangssignals 1602 herausgelesen. Das heißt die einhüllende Information über die gerade nummerierten Abtastungen wird von dem ersten Speicherbereich 4503 erzeugt. Der zweite Speicherbereich 4504 verfügt über bereits gespeicherte einhüllende Informationen. Die einhüllenden Informationen werden aus dem Speicher in Übereinstimmung mit den ungerade nummerierten Abtastungen des absoluten Wertes des gleichphasigen Eingangssignals 1601 und den ungerade nummerierten Abtastungen des absoluten Wertes des Quadratureingangssignals 1602 herausgelesen. Das heißt die einhüllende Information über die ungerade nummerierten Abtastungen wird von dem zweiten Speicherbereich 4504 erzeugt. Die einhüllende Information aus dem ersten Speicherbereich 4503 wird dem ersten Integrator 1611 eingespeist. Die einhüllende Information aus dem zweiten Speicherbereich 4504 wird dem zweiten Integrator 1612 zugeführt. Die folgenden Betriebsvorgänge sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der zwanzigsten Ausführungsform der vorliegenden Erfindung beinhaltet.
  • Vierundzwanzigste Ausführungsform
  • Das Empfangsgerät eines digitalen mobilen Kommunikationssystems, das den Synchronisationsapparat der vierundzwanzigsten Ausführungsform der vorliegenden Erfindung beinhaltet, unterscheidet sich von der in dreiundzwanzigsten Ausführungsform dadurch, dass an der Stelle der in 31 gezeigten Absolutwert-Rechner (der erste und zweite Absolutwert-Rechner 1606 und 1607) vier Absolutwert-Rechner (erster bis vierter Absolutwert-Rechner 4601 bis 4604) und zwei Selektoren (zweiter und dritter Selektor 4501 und 4502) zwischen dem ersten Selektor 1605 und den vier Absolutwert-Rechnern (dem ersten bis vierten Absolutwert-Rechner 4601 bis 4604) bereitgestellt sind. Anders formuliert, entsprechend des Synchronisationsapparats dieser Ausführungsform werden der erste bis vierte Absolutwert-Rechner 4601–4604 und der erste und zweite Speicherbereich 4503 und 4504 wie der Hüllengenerator auf der gleichen Signalübertragungsgeschwindigkeit wie die Symbolrate betrieben, erreichen so eine schnellere Symbolrate und einen niedrigen Energieverbrauch als in dem Synchronisationsapparat der dreiundzwanzigsten Ausführungsform.
  • Der Betrieb dieses Empfangsgerätes, das den Synchronisationsapparats dieser Ausführungsform beinhaltet, wird in Bezugnahme auf die 32 beschrieben.
  • Die Betriebsvorgänge sind bis zum ersten Selektor 1605 die gleichen wie des Empfangsgerätes, das den Synchronisationsapparat der dreiundzwanzigsten Ausführungsform beinhaltet. Das gleichphasige Eingangssignal 1601 aus dem ersten Selektor 1605 wird dem zweiten Selektor 4501 eingespeist, der es in ungerade nummerierte Abtastungen und in gerade nummerierte Abtastungen aufteilt. Das Quadratureingangssignal 1602 aus dem ersten Selektor 1605 wird dem dritten Selektor 4502 der es in ungerade nummerierte Abtastungen und in gerade nummerierte Abtastungen aufteilt. Der erste Absolutwert-Rechner 4602 berechnet die absoluten Werte der gerade nummerierten Abtastungen des gleichphasigen Eingangssignals 1601. Der zweite Absolutwert-Rechner 4603 berechnet die absoluten Werte der ungerade nummerierten Abtastungen des gleichphasigen Eingangssignals 1601. Der dritte Absolutwert-Rechner 4603 berechnet die absoluten Werte der gerade nummerierten Abtastungen des Quadratureingangssignals 1602. Der vierte Absolutwert-Rechner 4604 berechnet die absoluten Werte der ungerade nummerierten Abtastungen des Quadratureingangssignals 1602.
  • Das die absoluten Werte der gerade nummerierte Abtastungen des gleichphasigen Eingangssignals 1601 anzeigende Signal aus dem ersten Absolutwert-Rechner 4601 und das die absoluten Werte der gerade nummerierte Abtastungen des Quadratureingangssignals 1602 anzeigende Signal aus dem dritten Absolutwert-Rechner 4603 werden dem ersten Speicherbereich 4503 zugeführt.
  • Das die absoluten Werte der ungerade nummerierte Abtastungen des gleichphasigen Eingangssignals 1601 anzeigende Signal aus dem zweiten Absolutwert-Rechner 4602 und das die absoluten Werte der ungerade nummerierte Abtastungen des Quadratureingangssignals 1602 anzeigende Signal aus dem vierten Absolutwert-Rechner 4604 werden dem zweiten Speicherbereich 4504 zugeführt. Die folgenden Betriebsvorgänge sind die gleichen wie in dem Empfangsgerät, das den Synchronisationsapparat der dreiundzwanzigsten Ausführungsform der vorliegenden Erfindung beinhaltet.

Claims (24)

  1. Synchronisationsapparat, der Mittel (1609) zur Berechnung der Summe der absoluten Werte eines gleichphasigen Signals und Quadratursignals nach Analog-Digital-Wandlung und Mittel (1613) zum Erlangen von Synchronisation durch Vergleichen einer Vielzahl von integrierten Werten der abgetasteten Datenstichproben, die zu verschiedenen Abtasttaktraten erhalten wurden, beinhaltet.
  2. Synchronisationsapparat nach Anspruch 1, worin ein bestimmtes Präambelmuster dem Datenkopf hinzugefügt wird, Einziehsynchronisation durch Zählen der Fehleranzahl in dem demodulierten Ergebnis der Präambel ermittelt wird und es begonnen wird, die Synchronisation zu halten.
  3. Synchronisationsapparat nach Anspruch 2, worin Detektionspräzision zur Synchronisationserlangung durch die Verwendung von sowohl der Entscheidungsreferenz, die verwendet wird um bestimmen, wie viele der nacheinander folgenden Symbole über dem demodulierten Ergebnis korrekt sind, als auch des Histogramms in der Synchronisationserlangung erhöht wird.
  4. Synchronisationsapparat nach einem der Ansprüche 1 bis 3, worin nach Herbeiführung des Synchronisationshaltezustandes, die Abtastfrequenz zur Analog-Digital-Wandlung auf die gleiche Frequenz wie die Symbolrate des gleichphasigen Signals und Quadratursignals reduziert wird.
  5. Synchronisationsapparat nach Anspruch 4, worin die Reduzierung der Abtastfrequenz zur Analog-Digital-Wandlung nach der Herbeiführung des Synchronisationshaltezustands durch die Verwendung der Information durchgeführt wird, ob das gleichphasige Signal oder Quadratursignal sich nach der Analog-Digital-Wandlung zu der einen Abtastperiode danach in Phase befindet oder über eine entgegengesetzten Phase zu der einen Abtastperiode danach verfügt.
  6. Synchronisationsapparat nach Anspruch 4, worin die Reduzierung der Abtastfrequenz zur Analog-Digital-Wandlung nach der Herbeiführung des Synchronisationshaltezustands durch die Verwendung der Information durchgeführt wird, ob das gleichphasige Signal und Quadratursignal nach der Analog-Digital-Wandlung und diese eine Abtastperiode danach miteinander in Phase sind oder über entgegengesetzte Phasen verfügen.
  7. Synchronisationsapparat nach Anspruch 5 und 6, worin die Reduzierung der Abtastfrequenz zur Analog-Digital-Wandlung nach der Herbeiführung des Synchronisationshaltezustands durch die Verwendung des integrierten Wertes der Information durchgeführt wird, ob das gleichphasige Signal und/oder Quadratursignal sich nach der Analog-Digital-Wandlung mit denen eine Abtastperiode danach in Phase befinden oder über eine entgegengesetzte Phase zu denen eine Abtastperiode danach verfügen.
  8. Synchronisationsapparat nach einem der Ansprüche 4 bis 7, worin Gleichstromversatzbeseitigung für das gleichphasige Signal und Quadratursignal nach der Analog-Digital-Wandlung durchgeführt wird.
  9. Synchronisationsapparat nach einem der Ansprüche 4 bis 8, worin die demodulierten Daten integriert werden, so dass Rahmensynchronisation zusammen mit den demodulierten Daten erlangt wird.
  10. Synchronisationsapparat nach Anspruch 9, worin die integrierten Werte der aktuellen demodulierten Daten und diese an beiden an die Gegenwartszeit angrenzenden Punkten addiert werden und Rahmensynchronisation durch Verwendung der Summe der integrierten Werte erlangt wird.
  11. Synchronisationsapparat nach Anspruch 9, worin die Addition der integrierten aktuellen und beider angrenzenden demodulierten Daten nach ihrer Gewichtung durchgeführt wird.
  12. Synchronisationsapparat, der Mittel (2902, 2903) zum Integrieren des gleichphasigen Signals oder Quadratursignals nach Analog-Digital-Wandlung und Mittel (2904, 2905, 1613) zum Erlangen der Synchronisation durch Vergleichen der absoluten Werte der integrierten Werte der Daten, die zu verschiedenen Abtasttaktraten abgetastet wurden, beinhaltet.
  13. Synchronisationsapparat, der Mittel (3002, 3003, 2902, 2903) zum Integrieren sowohl des gleichphasigen Signals als auch des Quadratursignals nach Analog-Digital-Wandlung und Mittel (3006, 3007) zur Addierung der integrierten Werte des gleichphasigen Signals und Quadratursignals und Mittel (1613) zum Erlangen der Synchronisation durch Vergleichen der absoluten Werte der addierten Werte der Daten, die zu verschiedenen Abtasttaktraten abgetastet wurden, beinhaltet.
  14. Synchronisationsapparat, der Mittel (3101) zur Berechnung des absoluten Wertes des gleichphasigen Signals oder Quadratursignals nach Analog-Digital-Wandlung und Mittel (3103) zum Vergleichen der absoluten Werte der zu verschiedenen Abtasttaktraten abgetasteten Daten, Mittel (3104) zur Berechnung der integrierten Werte der verglichenen Werte und Mittel (2003) zum Erlangen von Synchronisation durch Verwendung des integrierten Wertes beinhaltet.
  15. Synchronisationsapparat, der Mittel (3201, 3203, 3202) zur Berechnung der Summe der absoluten Werte des gleichphasigen Signals und Quadratursignal nach Analog-Digital-Wandlung, Mittel (3103) zum Vergleichen der absoluten Werte der zu verschiedenen Abtasttaktraten abgetasteten Daten, Mittel (3104) zur Berechnung des integrierten Wertes der verglichenen Werte und Mittel (2003) zum Erlangen von Synchronisation durch Verwendung der integrierten Werte beinhaltet.
  16. Synchronisationsapparat nach einem der Ansprüche 1, 4, 6, 8 bis 11, 13 und 15, worin der Absolutwert-Rechner und Addierer zur Berechnung der Summe der absoluten Werte des gleichphasigen Signals und Quadratursignals nach Analog-Digital-Wandlung auf gleicher Abtastfrequenz betrieben wird wie die Signalübertragungszeit.
  17. Synchronisationsapparat, der Mittel (3401) zur Addierung des gleichphasigen Signals und Quadratursignals nach der Analog-Digital-Wandlung und Mittel (3101, 3102, 3103, 3104, 2003) zum Erlangen der Synchronisation durch Verwendung des absoluten Wertes nach der Addition beinhaltet.
  18. Synchronisationsapparat nach Anspruch 17, worin die Polarität des gleichphasigen Signals und Quadratursignals nach der Analog-Digital-Wandlung invertiert wird und dann das gleichphasige Signal und Quadratursignal addiert werden, wenn die Polaritäten des gleichphasigen Signals und Quadratursignals nach der Analog-Digital-Wandlung verschieden sind.
  19. Synchronisationsapparat nach Anspruch 17, worin die Information, ob das gleichphasige Signal und Quadratursignal nach der Analog-Digital-Wandlung über die gleichen Polarität oder über verschiedene Polaritäten verfügen, integriert wird, und die Polarität des gleichphasigen Signals oder Quadratursignals nach der Analog-Digital-Wandlung invertiert wird, wenn die Polaritäten der integrierten Werte verschieden ist.
  20. Synchronisationsapparat, der über einen Hüllengenerator (3701) zum Generieren eines einhüllenden Signals durch Verwendung von absoluten Werten des gleichphasigen Signals und Quadratursignals nach Analog-Digital-Wandlung und von Synchronisationsmitteln zum Erlangen von Synchronisation durch die Verwendung des einhüllenden Signals verfügt.
  21. Synchronisationsapparat nach Anspruch 20, worin der Hüllengenerator das einhüllende Signal durch Addierung eines der Signale der größeren Amplitude der Signale, die die absoluten Werten der gleichphasigen Signale und Quadratursignale anzeigen, und eines mit 0.375 multiplizierten Signals der kleineren Amplitude generiert.
  22. Synchronisationsapparat nach Anspruch 21, worin der Hüllengenerator die absoluten Werte des gleichphasigen Signals und Quadratursignals durch Verwendung eines Signals, das aus dem Integrieren der Unterschiede zwischen den absoluten Werten der gleichphasigen Signale und Quadratursignale resultiert, vergleicht.
  23. Synchronisationsapparat nach einem der Ansprüche 20 bis 22, worin der Hüllengenerator bei der gleichen Abtastrate wie die Signalübertragungsgeschwindigkeit betrieben wird.
  24. Synchronisationsapparat nach Anspruch 23, der weiter Absolutwert-Rechner (4601–4604) zur Berechnung von absoluten Werten des gleichphasigen Signals und Quadratursignals umfasst, und die Absolutwert-Rechner und die Hüllengeneratoren beide bei der gleichen Abtastrate wie die Signalübertragungsgeschwindigkeit betrieben werden.
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