JP2853491B2 - Ｄｑｐｓｋ遅延検波回路 - Google Patents
Ｄｑｐｓｋ遅延検波回路Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
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- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2332—Demodulator circuits; Receiver circuits using non-coherent demodulation using a non-coherent carrier
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- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ＤＱＰＳＫ（Differ
ential Quadrilateral Phase Shift Keying）遅延検波
回路に関し、安定に再生クロックを得ることが出来ると
共に再生クロックのジッタを最小限に抑えられるＤＱＰ
ＳＫ遅延検波回路に関する。
ential Quadrilateral Phase Shift Keying）遅延検波
回路に関し、安定に再生クロックを得ることが出来ると
共に再生クロックのジッタを最小限に抑えられるＤＱＰ
ＳＫ遅延検波回路に関する。
【０００２】
【従来の技術】図６は、「１９９０年電子情報通信学会
秋期全国大会；Ｂ−３００ π／４シフトＱＰＳＫベ
ースバンド遅延検波器の構成と特性」にて報告されたＤ
ＱＰＳＫ遅延検波回路の構成を示すブロック図である。
このＤＱＰＳＫ遅延検波回路５１は、準同期検波部２
と，低域通過フィルタ部３と，Ａ／Ｄ変換部４と，デー
タ遅延部５５と，演算部５６と，判定部７と，クロック
生成部５８とから構成されている。データ遅延部５５
は、シフトレジスタＴを備えている。クロック生成部５
８は、クロック信号発生回路９と，ＢＴＲ（Bit Timing
Recovery）６０とを備えている。
秋期全国大会；Ｂ−３００ π／４シフトＱＰＳＫベ
ースバンド遅延検波器の構成と特性」にて報告されたＤ
ＱＰＳＫ遅延検波回路の構成を示すブロック図である。
このＤＱＰＳＫ遅延検波回路５１は、準同期検波部２
と，低域通過フィルタ部３と，Ａ／Ｄ変換部４と，デー
タ遅延部５５と，演算部５６と，判定部７と，クロック
生成部５８とから構成されている。データ遅延部５５
は、シフトレジスタＴを備えている。クロック生成部５
８は、クロック信号発生回路９と，ＢＴＲ（Bit Timing
Recovery）６０とを備えている。
【０００３】Ａ／Ｄ変換部４，データ遅延部５５および
演算部５６には、クロック生成部５８のクロック信号発
生回路９からシンボルレート周波数ｆの３２倍の周波数
のクロック信号３２ｆが供給されている。また、判定部
７には、クロック生成部５８のＢＴＲ６０からシンボル
レート周波数ｆの２倍の周波数のクロック信号２ｆが供
給されている。
演算部５６には、クロック生成部５８のクロック信号発
生回路９からシンボルレート周波数ｆの３２倍の周波数
のクロック信号３２ｆが供給されている。また、判定部
７には、クロック生成部５８のＢＴＲ６０からシンボル
レート周波数ｆの２倍の周波数のクロック信号２ｆが供
給されている。
【０００４】このＤＱＰＳＫ遅延検波回路５１では、Ｄ
ＱＰＳＫ中間周波数信号を入力して準同期検波部２で同
期検波し、得られた同相検波出力Ｘと直交検波出力Ｙを
低域通過フィルタ部３に通し、Ａ／Ｄ変換部４でシンボ
ルレート周波数ｆの３２倍の周波数でサンプリングし、
量子化ビット６ビットでＡ／Ｄ変換する。次に、Ａ／Ｄ
変換部４の出力を、データ遅延部５５のシフトレジスタ
Ｔで、１シンボル分だけ遅延させる。そして、Ａ／Ｄ変
換部４の現在の出力と，データ遅延部５５で遅延させた
１シンボル前のＡ／Ｄ変換部４の出力とを演算部５６に
より演算し、符号ビットを含むＩ信号およびＱ信号を求
める。さらに、演算部５６から出力されるＱ信号の符号
ビットのタイミングを基にクロック生成部５８のＢＴＲ
６０でクロック信号２ｆを再生し、再生したクロック信
号２ｆにより１シンボルの３２個のサンプル点の内で最
もアイアパーチャの大きいポイントを判定部７で選択
し、パラレル／シリアル変換を行い、データを出力す
る。
ＱＰＳＫ中間周波数信号を入力して準同期検波部２で同
期検波し、得られた同相検波出力Ｘと直交検波出力Ｙを
低域通過フィルタ部３に通し、Ａ／Ｄ変換部４でシンボ
ルレート周波数ｆの３２倍の周波数でサンプリングし、
量子化ビット６ビットでＡ／Ｄ変換する。次に、Ａ／Ｄ
変換部４の出力を、データ遅延部５５のシフトレジスタ
Ｔで、１シンボル分だけ遅延させる。そして、Ａ／Ｄ変
換部４の現在の出力と，データ遅延部５５で遅延させた
１シンボル前のＡ／Ｄ変換部４の出力とを演算部５６に
より演算し、符号ビットを含むＩ信号およびＱ信号を求
める。さらに、演算部５６から出力されるＱ信号の符号
ビットのタイミングを基にクロック生成部５８のＢＴＲ
６０でクロック信号２ｆを再生し、再生したクロック信
号２ｆにより１シンボルの３２個のサンプル点の内で最
もアイアパーチャの大きいポイントを判定部７で選択
し、パラレル／シリアル変換を行い、データを出力す
る。
【０００５】図７は、上記ＢＴＲ６０の回路例である。
ゼロクロス検出回路６１は、Ｑ信号の符号ビットの反転
によりゼロクロスポイントを検出すると、“１”を出力
する。ＤＰＬＬ６２は、前記ゼロクロス検出回路６１か
らの“１”の入力に同期してクロック信号２ｆを出力す
る。なお、Ｑ信号の代りにＩ信号を用いてもよい。
ゼロクロス検出回路６１は、Ｑ信号の符号ビットの反転
によりゼロクロスポイントを検出すると、“１”を出力
する。ＤＰＬＬ６２は、前記ゼロクロス検出回路６１か
らの“１”の入力に同期してクロック信号２ｆを出力す
る。なお、Ｑ信号の代りにＩ信号を用いてもよい。
【０００６】
【発明が解決しようとする課題】上記従来のＤＱＰＳＫ
遅延検波回路５１では、ＢＴＲ６０は、Ｑ信号の符号ビ
ットの反転のタイミングを基にクロック信号２ｆを再生
している。しかし、図３の収束点Ａ〜Ｈの移動のし方に
よっては、Ｑ信号の符号ビットの変化がなくなるために
ゼロクロス検出回路６１でゼロクロスポイントを検出で
きなくなり、ＤＰＬＬ６２が同期引き込み不能となっ
て、クロック信号２ｆを再生できなくなる問題がある。
また、図８，図９に、シンボルレート周波数ｆの３２倍
の周波数でサンプリングした場合のＱ信号（破線）およ
びＩ信号（点線）を示す。図８では、Ｉ、Ｑ信号は時間
０から９の間でゼロクロスが不規則であり、Ｉ信号は時
間８から１６の間でゼロクロスせず、また、Ｑ信号は時
間１５から２０の間でゼロクロスしない。また、図９で
は、Ｉ、Ｑ信号は時間０から１１の間でゼロクロスが不
規則である。何れの例でも、シンボルレート周期１／ｆ
の約４０％ものゼロクロスポイントのバラツキがあり、
このためクロック信号２ｆのジッタが大きくなって、デ
ータ復調の信頼性が低くなる問題点がある。
遅延検波回路５１では、ＢＴＲ６０は、Ｑ信号の符号ビ
ットの反転のタイミングを基にクロック信号２ｆを再生
している。しかし、図３の収束点Ａ〜Ｈの移動のし方に
よっては、Ｑ信号の符号ビットの変化がなくなるために
ゼロクロス検出回路６１でゼロクロスポイントを検出で
きなくなり、ＤＰＬＬ６２が同期引き込み不能となっ
て、クロック信号２ｆを再生できなくなる問題がある。
また、図８，図９に、シンボルレート周波数ｆの３２倍
の周波数でサンプリングした場合のＱ信号（破線）およ
びＩ信号（点線）を示す。図８では、Ｉ、Ｑ信号は時間
０から９の間でゼロクロスが不規則であり、Ｉ信号は時
間８から１６の間でゼロクロスせず、また、Ｑ信号は時
間１５から２０の間でゼロクロスしない。また、図９で
は、Ｉ、Ｑ信号は時間０から１１の間でゼロクロスが不
規則である。何れの例でも、シンボルレート周期１／ｆ
の約４０％ものゼロクロスポイントのバラツキがあり、
このためクロック信号２ｆのジッタが大きくなって、デ
ータ復調の信頼性が低くなる問題点がある。
【０００７】そこで、この発明の目的は、安定に再生ク
ロックを得ることが出来ると共に再生クロックのジッタ
を最小限に抑えることの出来るＤＱＰＳＫ遅延検波回路
を提供することにある。
ロックを得ることが出来ると共に再生クロックのジッタ
を最小限に抑えることの出来るＤＱＰＳＫ遅延検波回路
を提供することにある。
【０００８】
【課題を解決するための手段】この発明のＤＱＰＳＫ遅
延検波回路は、ＤＱＰＳＫ中間周波数信号を入力し同期
検波し同相検波信号と直交検波信号の２つの復調信号を
得る準同期検波部と、前記２つの復調信号からベースバ
ンド信号を取り出す低域通過フィルタ部と、前記ベース
バンド信号をシンボルレート周波数より十分高い周波数
のサンプリング信号によりサンプリングし所定の量子化
ビット数によりＡ／Ｄ変換するＡ／Ｄ変換部と、前記Ａ
／Ｄ変換部の出力を１シンボル遅延させるデータ遅延部
と、前記Ａ／Ｄ変換部の現在の出力と上記データ遅延回
路で遅延させた１シンボル分前のＡ／Ｄ変換部の出力と
からＩ信号とＱ信号を生成する演算部と、前記Ｉ信号ま
たはＱ信号のゼロクロスタイミングおよび前記Ｉ信号お
よび前記Ｑ信号の絶対値の差のゼロクロスタイミングに
基づいて前記ベースバンド信号に同期し且つシンボルレ
ート周波数の２倍の周波数のクロック信号を生成するク
ロック生成部と、前記ベースバンド信号に同期し且つ前
記クロック信号により作動しパラレル／シリアル変換し
て復調データを出力する判定部とを備えたことを構成上
の特徴とするものである。
延検波回路は、ＤＱＰＳＫ中間周波数信号を入力し同期
検波し同相検波信号と直交検波信号の２つの復調信号を
得る準同期検波部と、前記２つの復調信号からベースバ
ンド信号を取り出す低域通過フィルタ部と、前記ベース
バンド信号をシンボルレート周波数より十分高い周波数
のサンプリング信号によりサンプリングし所定の量子化
ビット数によりＡ／Ｄ変換するＡ／Ｄ変換部と、前記Ａ
／Ｄ変換部の出力を１シンボル遅延させるデータ遅延部
と、前記Ａ／Ｄ変換部の現在の出力と上記データ遅延回
路で遅延させた１シンボル分前のＡ／Ｄ変換部の出力と
からＩ信号とＱ信号を生成する演算部と、前記Ｉ信号ま
たはＱ信号のゼロクロスタイミングおよび前記Ｉ信号お
よび前記Ｑ信号の絶対値の差のゼロクロスタイミングに
基づいて前記ベースバンド信号に同期し且つシンボルレ
ート周波数の２倍の周波数のクロック信号を生成するク
ロック生成部と、前記ベースバンド信号に同期し且つ前
記クロック信号により作動しパラレル／シリアル変換し
て復調データを出力する判定部とを備えたことを構成上
の特徴とするものである。
【０００９】
【作用】この発明のＤＱＰＳＫ遅延検波回路では、準同
期検波部と低域通過フィルタ部とにより入力信号からベ
ースバンド信号を得て、それをＡ／Ｄ変換部でＡ／Ｄ変
換する。そして、そのＡ／Ｄ変換部の現在の出力と，遅
延部で遅延させた１シンボル前の前記Ａ／Ｄ変換回路の
出力とを、演算部で演算し、Ｉ信号およびＱ信号を得
る。さらに、前記判定部で前記Ｉ信号およびＱ信号から
復調データを出力する。ここで、判定部に供給するクロ
ック信号は、Ｉ信号およびＱ信号の絶対値の差のゼロク
ロスタイミングに基づいて生成される。このＩ信号およ
びＱ信号の絶対値の差のゼロクロスタイミングは、Ｉ信
号またはＱ信号のゼロクロスタイミングが検出されない
ようなデータのパターンでも検出される。また、このＩ
信号およびＱ信号の絶対値の差のゼロクロスタイミング
は、Ｉ信号またはＱ信号のゼロクロスタイミングよりも
バラツキが少なく、より正確にベースバンド周期に合致
している。従って、ジッタの少ないクロック信号が確実
に作り出されるようになる。従って、データ復調の信頼
性を向上することが出来るようになる。
期検波部と低域通過フィルタ部とにより入力信号からベ
ースバンド信号を得て、それをＡ／Ｄ変換部でＡ／Ｄ変
換する。そして、そのＡ／Ｄ変換部の現在の出力と，遅
延部で遅延させた１シンボル前の前記Ａ／Ｄ変換回路の
出力とを、演算部で演算し、Ｉ信号およびＱ信号を得
る。さらに、前記判定部で前記Ｉ信号およびＱ信号から
復調データを出力する。ここで、判定部に供給するクロ
ック信号は、Ｉ信号およびＱ信号の絶対値の差のゼロク
ロスタイミングに基づいて生成される。このＩ信号およ
びＱ信号の絶対値の差のゼロクロスタイミングは、Ｉ信
号またはＱ信号のゼロクロスタイミングが検出されない
ようなデータのパターンでも検出される。また、このＩ
信号およびＱ信号の絶対値の差のゼロクロスタイミング
は、Ｉ信号またはＱ信号のゼロクロスタイミングよりも
バラツキが少なく、より正確にベースバンド周期に合致
している。従って、ジッタの少ないクロック信号が確実
に作り出されるようになる。従って、データ復調の信頼
性を向上することが出来るようになる。
【００１０】
【実施例】以下、図に示す実施例によりこの発明をさら
に詳細に説明する。なお、これによりこの発明が限定さ
れるものではない。
に詳細に説明する。なお、これによりこの発明が限定さ
れるものではない。
【００１１】図１は、この発明の一実施例のＤＱＰＳＫ
遅延検波回路の構成を示すブロック図である。このＤＱ
ＰＳＫ遅延検波回路１は、準同期検波部２と，低域通過
フィルタ部３と，Ａ／Ｄ変換部４と，データ遅延部５
と，演算部６と，判定部７と，クロック生成部８とから
構成されている。データ遅延部５は、シフトレジスタＴ
を備えている。クロック生成部８は、クロック信号発生
回路９と，ＢＴＲ１０とを備えている。
遅延検波回路の構成を示すブロック図である。このＤＱ
ＰＳＫ遅延検波回路１は、準同期検波部２と，低域通過
フィルタ部３と，Ａ／Ｄ変換部４と，データ遅延部５
と，演算部６と，判定部７と，クロック生成部８とから
構成されている。データ遅延部５は、シフトレジスタＴ
を備えている。クロック生成部８は、クロック信号発生
回路９と，ＢＴＲ１０とを備えている。
【００１２】Ａ／Ｄ変換部４，データ遅延部５および演
算部６には、クロック生成部８のクロック信号発生回路
９からシンボルレート周波数ｆの３２倍の周波数のクロ
ック信号３２ｆが供給されている。また、判定部７に
は、クロック生成部８のＢＴＲ１０からシンボルレート
周波数ｆの２倍の周波数のクロック信号２ｆが供給され
ている。
算部６には、クロック生成部８のクロック信号発生回路
９からシンボルレート周波数ｆの３２倍の周波数のクロ
ック信号３２ｆが供給されている。また、判定部７に
は、クロック生成部８のＢＴＲ１０からシンボルレート
周波数ｆの２倍の周波数のクロック信号２ｆが供給され
ている。
【００１３】このＤＱＰＳＫ遅延検波回路１では、ＤＱ
ＰＳＫ中間周波数信号を入力して準同期検波部２で同期
検波し、得られた同相検波出力Ｘと直交検波出力Ｙを低
域通過フィルタ部３に通し、Ａ／Ｄ変換部４でシンボル
レート周波数ｆの３２倍の周波数でサンプリングし、量
子化ビット６ビットでＡ／Ｄ変換する。次に、Ａ／Ｄ変
換部４の出力を、データ遅延部５のシフトレジスタＴで
１シンボル遅延させる。そして、Ａ／Ｄ変換部４の現在
の出力と，データ遅延部５で遅延させた１シンボル前の
Ａ／Ｄ変換部４の出力とを、演算部６により演算し、符
号ビットを含むＩ信号およびＱ信号を求める。さらに、
演算部６から出力されるＩ信号およびＱ信号の符号ビッ
トのタイミングを基にクロック生成部８のＢＴＲ１０で
クロック信号２ｆを再生し、再生したクロック信号２ｆ
により１シンボル間の３２個のサンプル点の内で最もア
イアパーチャの大きいポイントを判定部７で選択し、パ
ラレル／シリアル変換を行い、データを出力する。
ＰＳＫ中間周波数信号を入力して準同期検波部２で同期
検波し、得られた同相検波出力Ｘと直交検波出力Ｙを低
域通過フィルタ部３に通し、Ａ／Ｄ変換部４でシンボル
レート周波数ｆの３２倍の周波数でサンプリングし、量
子化ビット６ビットでＡ／Ｄ変換する。次に、Ａ／Ｄ変
換部４の出力を、データ遅延部５のシフトレジスタＴで
１シンボル遅延させる。そして、Ａ／Ｄ変換部４の現在
の出力と，データ遅延部５で遅延させた１シンボル前の
Ａ／Ｄ変換部４の出力とを、演算部６により演算し、符
号ビットを含むＩ信号およびＱ信号を求める。さらに、
演算部６から出力されるＩ信号およびＱ信号の符号ビッ
トのタイミングを基にクロック生成部８のＢＴＲ１０で
クロック信号２ｆを再生し、再生したクロック信号２ｆ
により１シンボル間の３２個のサンプル点の内で最もア
イアパーチャの大きいポイントを判定部７で選択し、パ
ラレル／シリアル変換を行い、データを出力する。
【００１４】図２は、上記ＢＴＲ１０の回路図である。
ゼロクロス検出回路６１は、Ｑ信号の符号ビットの反転
によりゼロクロスポイントを検出すると、“１”を出力
する。ウィンドウ設定回路６２は、前記ゼロクロス検出
回路６１から“１”が出力された後，シンボルレートの
半分の周期（１／２）ｆより少し短い時間から、少し長
い時間までの所定期間だけ“１”を出力する。
ゼロクロス検出回路６１は、Ｑ信号の符号ビットの反転
によりゼロクロスポイントを検出すると、“１”を出力
する。ウィンドウ設定回路６２は、前記ゼロクロス検出
回路６１から“１”が出力された後，シンボルレートの
半分の周期（１／２）ｆより少し短い時間から、少し長
い時間までの所定期間だけ“１”を出力する。
【００１５】絶対値回路１４は、Ｉ信号の絶対値を算出
し、出力する。また、絶対値回路１５は、Ｑ信号の絶対
値を算出し、出力する。減算器１６は、Ｉ信号の絶対値
からＱ信号の絶対値を減算し、その差であるＰ信号を出
力する。ゼロクロス検出回路１１は、Ｐ信号の符号ビッ
トの反転によりゼロクロスポイントを検出すると、ゼロ
クロスタイミング信号として“１”を出力する。
し、出力する。また、絶対値回路１５は、Ｑ信号の絶対
値を算出し、出力する。減算器１６は、Ｉ信号の絶対値
からＱ信号の絶対値を減算し、その差であるＰ信号を出
力する。ゼロクロス検出回路１１は、Ｐ信号の符号ビッ
トの反転によりゼロクロスポイントを検出すると、ゼロ
クロスタイミング信号として“１”を出力する。
【００１６】ＡＮＤ回路１３は、前記ウィンドウ設定回
路６２が“１”を出力している期間のみ前記ゼロクロス
タイミング信号を通過させる。
路６２が“１”を出力している期間のみ前記ゼロクロス
タイミング信号を通過させる。
【００１７】制御回路１９は、前記ゼロクロス検出回路
６１の出力を監視し、所定期間の間に“１”が検出され
たときは“１”を出力し、所定期間の間に“１”が検出
されなかったときは“０”を出力する。この制御回路１
９の出力は、ゲート回路１７にゲート制御信号として入
力されると共に、インバータ２０で反転された後、ゲー
ト回路１８にゲート制御信号として入力される。そこ
で、ゲート回路１７は、前記制御回路１９が“１”を出
力している期間のみ、前記ＡＮＤ回路１３から出力され
るゼロクロスタイミング信号を通過させる。一方、ゲー
ト回路１８は、前記制御回路１９が“０”を出力してい
る期間のみ、前記ゼロクロス検出回路１１から出力され
るゼロクロスタイミング信号を通過させる。
６１の出力を監視し、所定期間の間に“１”が検出され
たときは“１”を出力し、所定期間の間に“１”が検出
されなかったときは“０”を出力する。この制御回路１
９の出力は、ゲート回路１７にゲート制御信号として入
力されると共に、インバータ２０で反転された後、ゲー
ト回路１８にゲート制御信号として入力される。そこ
で、ゲート回路１７は、前記制御回路１９が“１”を出
力している期間のみ、前記ＡＮＤ回路１３から出力され
るゼロクロスタイミング信号を通過させる。一方、ゲー
ト回路１８は、前記制御回路１９が“０”を出力してい
る期間のみ、前記ゼロクロス検出回路１１から出力され
るゼロクロスタイミング信号を通過させる。
【００１８】ＯＲ回路２１は、前記ゲート回路１７から
のゼロクロスタイミング信号または前記ゲート回路１８
からのゼロクロスタイミング信号をＤＰＬＬ６４に入力
する。ＤＰＬＬ６４は、前記ＯＲ回路２１からのゼロク
ロスタイミング信号に同期して、クロック信号２ｆを出
力する。
のゼロクロスタイミング信号または前記ゲート回路１８
からのゼロクロスタイミング信号をＤＰＬＬ６４に入力
する。ＤＰＬＬ６４は、前記ＯＲ回路２１からのゼロク
ロスタイミング信号に同期して、クロック信号２ｆを出
力する。
【００１９】次に、動作について説明する。このＤＱＰ
ＳＫ遅延検波回路１では、入力信号を準同期検波部２で
同期検波し、得られた同相検波出力Ｘと直交検波出力Ｙ
を低域通過フィルタ部３に通し、ベースバンド信号を得
る。そして、そのベースバンド信号を、Ａ／Ｄ変換部４
で、シンボルレート周波数ｆの３２倍の周波数でサンプ
リングし、量子化ビット６ビットでＡ／Ｄ変換する。Ａ
／Ｄ変換されたディジタルデータＸｋ，Ｙｋは、データ
遅延部５に入力される。
ＳＫ遅延検波回路１では、入力信号を準同期検波部２で
同期検波し、得られた同相検波出力Ｘと直交検波出力Ｙ
を低域通過フィルタ部３に通し、ベースバンド信号を得
る。そして、そのベースバンド信号を、Ａ／Ｄ変換部４
で、シンボルレート周波数ｆの３２倍の周波数でサンプ
リングし、量子化ビット６ビットでＡ／Ｄ変換する。Ａ
／Ｄ変換されたディジタルデータＸｋ，Ｙｋは、データ
遅延部５に入力される。
【００２０】データ遅延部５に入力されたディジタルデ
ータＸｋ，Ｙｋは、そのまま演算部６へ出力されると共
に、シフトレジスタＴに入力される。シフトレジスタＴ
は、１シンボル遅延したディジタルデータＸｋ-1，Ｙｋ
-1を演算部６へ出力する。演算部６は、ディジタルデー
タＸｋ，Ｙｋと１シンボル分前のディジタルデータＸｋ
-1，Ｙｋ-1とにより次の演算を行い、Ｉ信号およびＱ信
号を出力する。 Ｉ＝Ｘk・Ｘk-1＋Ｙk・Ｙk-1 Ｑ＝Ｘk-1・Ｙk−Ｘk・Ｙk-1
ータＸｋ，Ｙｋは、そのまま演算部６へ出力されると共
に、シフトレジスタＴに入力される。シフトレジスタＴ
は、１シンボル遅延したディジタルデータＸｋ-1，Ｙｋ
-1を演算部６へ出力する。演算部６は、ディジタルデー
タＸｋ，Ｙｋと１シンボル分前のディジタルデータＸｋ
-1，Ｙｋ-1とにより次の演算を行い、Ｉ信号およびＱ信
号を出力する。 Ｉ＝Ｘk・Ｘk-1＋Ｙk・Ｙk-1 Ｑ＝Ｘk-1・Ｙk−Ｘk・Ｙk-1
【００２１】Ｉ信号およびＱ信号は、前記演算部６から
判定部７に入力されると共に，クロック生成部８のＢＴ
Ｒ１０に入力される。ＢＴＲ１０では、ゼロクロス検出
回路６１がＱ信号の符号ビットの反転によりＱ信号のゼ
ロクロスポイントを検出し、それによりウィンドウ設定
回路６２でウィンドウを設定する。一方、ゼロクロス検
出回路１１は、Ｉ信号とＱ信号の絶対値の差であるＰ信
号の符号ビットの反転によりＰ信号のゼロクロスポイン
トを検出し、ゼロクロスタイミング信号を出力する。図
３に示す理想状態を考えれば、Ｉ信号とＱ信号はコンス
タレーションの収束点Ａ〜Ｈで必ず１／√２または−１
／√２をとるので、Ｐ信号はシンボルレートの周期で必
ずゼロになる。但し、図４および図５に示すシミュレー
ションの結果によれば、Ｐ信号は、シンボルレートの周
期でゼロになる以外にもゼロになる時がある。そこで、
Ｑ信号のゼロクロスポイントに基づくウィンドウによ
り、Ｐ信号のゼロクロスを選択すれば、確実にシンボル
レートの周期でゼロになるタイミング信号が得られる。
すなわち、ＡＮＤ回路１３からは、確実にシンボルレー
トの周期でゼロになるタイミング信号が出力される。
判定部７に入力されると共に，クロック生成部８のＢＴ
Ｒ１０に入力される。ＢＴＲ１０では、ゼロクロス検出
回路６１がＱ信号の符号ビットの反転によりＱ信号のゼ
ロクロスポイントを検出し、それによりウィンドウ設定
回路６２でウィンドウを設定する。一方、ゼロクロス検
出回路１１は、Ｉ信号とＱ信号の絶対値の差であるＰ信
号の符号ビットの反転によりＰ信号のゼロクロスポイン
トを検出し、ゼロクロスタイミング信号を出力する。図
３に示す理想状態を考えれば、Ｉ信号とＱ信号はコンス
タレーションの収束点Ａ〜Ｈで必ず１／√２または−１
／√２をとるので、Ｐ信号はシンボルレートの周期で必
ずゼロになる。但し、図４および図５に示すシミュレー
ションの結果によれば、Ｐ信号は、シンボルレートの周
期でゼロになる以外にもゼロになる時がある。そこで、
Ｑ信号のゼロクロスポイントに基づくウィンドウによ
り、Ｐ信号のゼロクロスを選択すれば、確実にシンボル
レートの周期でゼロになるタイミング信号が得られる。
すなわち、ＡＮＤ回路１３からは、確実にシンボルレー
トの周期でゼロになるタイミング信号が出力される。
【００２２】ゼロクロス検出回路６１がＱ信号のゼロク
ロスポイントを検出しているとき、制御回路１９の出力
は“１”であり、前記ＡＮＤ回路１３からのタイミング
信号はゲート回路１７を通過する。そこで、ＯＲ回路２
１を介して、前記タイミング信号がＤＰＬＬ６４に入力
される。ＤＰＬＬ６４は、サンプリング信号３２ｆから
クロック信号２ｆを作り出して出力しているが、前記タ
イミング信号が入力されると、そのタイミングからクロ
ック信号２ｆの位相の遅れ／進みを判定し、タイミング
を調整する。この結果、クロック信号２ｆは、ベースバ
ンド信号に同期し且つシンボルレート周波数ｆの２倍の
周波数をもつクロック信号となる。しかも、このクロッ
ク信号２ｆは、従来よりジッタが少なくなる。
ロスポイントを検出しているとき、制御回路１９の出力
は“１”であり、前記ＡＮＤ回路１３からのタイミング
信号はゲート回路１７を通過する。そこで、ＯＲ回路２
１を介して、前記タイミング信号がＤＰＬＬ６４に入力
される。ＤＰＬＬ６４は、サンプリング信号３２ｆから
クロック信号２ｆを作り出して出力しているが、前記タ
イミング信号が入力されると、そのタイミングからクロ
ック信号２ｆの位相の遅れ／進みを判定し、タイミング
を調整する。この結果、クロック信号２ｆは、ベースバ
ンド信号に同期し且つシンボルレート周波数ｆの２倍の
周波数をもつクロック信号となる。しかも、このクロッ
ク信号２ｆは、従来よりジッタが少なくなる。
【００２３】さて、図３の収束点Ａ〜Ｈの移動のし方に
よっては、Ｑ信号の符号ビットの変化がなくなるため、
Ｑ信号のゼロクロスポイントを検出できなくなり、前記
タイミング信号がＡＮＤ回路１３から出力されなくな
る。すると、制御回路１９の出力が“０”になるため、
前記ゼロクロス検出回路１１からのゼロクロスタイミン
グ信号がゲート回路１８を通過する。そこで、ＯＲ回路
２１を介して、そのタイミング信号がＤＰＬＬ６４に入
力される。従って、ＤＰＬＬ６４は、Ｑ信号のゼロクロ
スが検出されなくなったときも、クロック信号２ｆを出
力しうることとなる。
よっては、Ｑ信号の符号ビットの変化がなくなるため、
Ｑ信号のゼロクロスポイントを検出できなくなり、前記
タイミング信号がＡＮＤ回路１３から出力されなくな
る。すると、制御回路１９の出力が“０”になるため、
前記ゼロクロス検出回路１１からのゼロクロスタイミン
グ信号がゲート回路１８を通過する。そこで、ＯＲ回路
２１を介して、そのタイミング信号がＤＰＬＬ６４に入
力される。従って、ＤＰＬＬ６４は、Ｑ信号のゼロクロ
スが検出されなくなったときも、クロック信号２ｆを出
力しうることとなる。
【００２４】図１に戻り、判定部７は、ベースバンド信
号に同期し且つシンボルレート周波数ｆの２倍の周波数
のクロック信号２ｆによりパラレル／シリアル変換を行
い、復調したデータを出力する。
号に同期し且つシンボルレート周波数ｆの２倍の周波数
のクロック信号２ｆによりパラレル／シリアル変換を行
い、復調したデータを出力する。
【００２５】
【発明の効果】この発明のＤＱＰＳＫ遅延検波回路によ
れば、ジッタの少ないクロック信号を確実に再生できる
ようになる。このため、データ復調の信頼性を向上する
ことが出来るようになる。
れば、ジッタの少ないクロック信号を確実に再生できる
ようになる。このため、データ復調の信頼性を向上する
ことが出来るようになる。
【図１】この発明の一実施例のＤＱＰＳＫ遅延検波回路
のブロック図である。
のブロック図である。
【図２】この発明にかかるＢＴＲの詳細ブロック図であ
る。
る。
【図３】理想状態におけるＩ信号とＱ信号のコンスタレ
ーションの収束点を示す説明図である。
ーションの収束点を示す説明図である。
【図４】Ｐ信号（＝｜Ｉ信号｜−｜Ｑ信号｜）のシミュ
レーション結果の説明図である。
レーション結果の説明図である。
【図５】Ｐ信号（＝｜Ｉ信号｜−｜Ｑ信号｜）のシミュ
レーション結果の説明図である。
レーション結果の説明図である。
【図６】従来のＤＱＰＳＫ遅延検波回路の一例のブロッ
ク図である。
ク図である。
【図７】従来のＢＴＲの一例の詳細ブロック図である。
【図８】Ｉ信号（破線）とＱ信号（点線）のシミュレー
ション結果の説明図である。
ション結果の説明図である。
【図９】Ｉ信号（破線）とＱ信号（点線）のシミュレー
ション結果の説明図である。
ション結果の説明図である。
１，５１ ＤＱＰＳＫ遅延検波回路 ２ 準同期検波部 ３ 低域通過フィルタ部 ４ Ａ／Ｄ変換部 ５ データ遅延部 ６ 演算部 ７ 判定部 ８，５８ クロック生成部 １０，６０ ＢＴＲ １１，６１ ゼロクロス検出回路 １３．６３ ＡＮＤ回路 １７，１８ ゲート回路 １４，１５ 絶対値回路 １６ 減算回路 １９ 制御回路 ２１ ＯＲ回路 ６２ ウィンドウ設定回路 ６４ ＤＰＬＬ
Claims (1)
- 【請求項１】 ＤＱＰＳＫ中間周波数信号を入力し同期
検波し同相検波信号と直交検波信号の２つの復調信号を
得る準同期検波部と、前記２つの復調信号からベースバ
ンド信号を取り出す低域通過フィルタ部と、前記ベース
バンド信号をシンボルレート周波数より十分高い周波数
のサンプリング信号によりサンプリングし所定の量子化
ビット数によりＡ／Ｄ変換するＡ／Ｄ変換部と、前記Ａ
／Ｄ変換部の出力を１シンボル分遅延させるデータ遅延
部と、前記Ａ／Ｄ変換部の現在の出力と上記データ遅延
回路で遅延させた１シンボル前のＡ／Ｄ変換部の出力と
からＩ信号とＱ信号を生成する演算部と、前記Ｉ信号ま
たはＱ信号のゼロクロスタイミングおよび前記Ｉ信号お
よび前記Ｑ信号の絶対値の差のゼロクロスタイミングに
基づいて前記ベースバンド信号に同期し且つシンボルレ
ート周波数の２倍の周波数のクロック信号を生成するク
ロック生成部と、前記ベースバンド信号に同期し且つ前
記クロック信号により作動しパラレル／シリアル変換し
て復調データを出力する判定部とを備えたことを特徴と
するＤＱＰＳＫ遅延検波回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325879A JP2853491B2 (ja) | 1992-12-07 | 1992-12-07 | Ｄｑｐｓｋ遅延検波回路 |
| US08/156,336 US5463664A (en) | 1992-12-07 | 1993-11-23 | DQPSK delay detection circuit that produces stable clock signal in response to both I and Q signals |
| CA002110017A CA2110017C (en) | 1992-12-07 | 1993-11-25 | Dqpsk delay detection circuit that produces stable clock signal in response to both i and q signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325879A JP2853491B2 (ja) | 1992-12-07 | 1992-12-07 | Ｄｑｐｓｋ遅延検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177927A JPH06177927A (ja) | 1994-06-24 |
| JP2853491B2 true JP2853491B2 (ja) | 1999-02-03 |
Family
ID=18181636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4325879A Expired - Fee Related JP2853491B2 (ja) | 1992-12-07 | 1992-12-07 | Ｄｑｐｓｋ遅延検波回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5463664A (ja) |
| JP (1) | JP2853491B2 (ja) |
| CA (1) | CA2110017C (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429986B1 (en) | 1995-09-07 | 2002-08-06 | International Business Machines Corporation | Data storage to enhance timing recovery in high density magnetic recording |
| US5802113A (en) * | 1995-10-25 | 1998-09-01 | Philips Electronics North America Corporation | Clock signal recovery system for communication systems using quadrature amplitude modulation |
| EP0800731A1 (en) * | 1995-10-25 | 1997-10-15 | Koninklijke Philips Electronics N.V. | Clock signal recovery system for communication systems using pulse amplitude modulation/quadrature amplitude modulation |
| JPH10215289A (ja) * | 1996-06-04 | 1998-08-11 | Matsushita Electric Ind Co Ltd | 同期装置 |
| US6011816A (en) * | 1996-09-18 | 2000-01-04 | Wireless Access | Direct demodulation method and apparatus |
| US6081822A (en) * | 1998-03-11 | 2000-06-27 | Agilent Technologies, Inc. | Approximating signal power and noise power in a system |
| US6493396B1 (en) * | 1999-01-11 | 2002-12-10 | Tellabs Operations, Inc | Phase shift key burst receiver having improved phase resolution and timing and data recovery |
| CN1312875C (zh) * | 2004-01-05 | 2007-04-25 | 中兴通讯股份有限公司 | 基于数字锁相环的phs系统位同步方法及实现装置 |
| US8605777B2 (en) * | 2010-06-01 | 2013-12-10 | Etron Technology, Inc. | Circuit for recognizing a beginning and a data rate of data and method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896336A (en) * | 1988-08-29 | 1990-01-23 | Rockwell International Corporation | Differential phase-shift keying demodulator |
| US4879728A (en) * | 1989-01-31 | 1989-11-07 | American Telephone And Telegraph Company, At&T Bell Laboratories | DPSK carrier acquisition and tracking arrangement |
-
1992
- 1992-12-07 JP JP4325879A patent/JP2853491B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-23 US US08/156,336 patent/US5463664A/en not_active Expired - Lifetime
- 1993-11-25 CA CA002110017A patent/CA2110017C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177927A (ja) | 1994-06-24 |
| CA2110017A1 (en) | 1994-06-08 |
| US5463664A (en) | 1995-10-31 |
| CA2110017C (en) | 1998-07-07 |
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