DE60032876T2

DE60032876T2 - Paralleles fir-filter sowie solches filter enthaltende demodulatoren zur verarbeitung eines digitalen signals

Info

Publication number: DE60032876T2
Application number: DE60032876T
Authority: DE
Inventors: Eisaku Minato-ku Sasaki
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-10-04
Filing date: 2000-10-04
Publication date: 2007-05-24
Anticipated expiration: 2020-10-05
Also published as: US6624691B1; EP1137231B1; EP1137231A4; CN1339216A; CN1227881C; DE60032876D1; WO2001026316A1; EP1137231A1

Description

Die vorliegende Erfindung betrifft ein paralleles FIR-Filter und einen dieses Filter verwendenden Demodulator zum Demodulieren eines quadraturmodulierten Eingangssignals und insbesondere einen Demodulator, der eine Technik zur Verarbeitung digitaler Signale verwendet.
Mit dem schnellen Fortschritt der LSI-Technologie wurde versucht, die Technologie der Verarbeitung digitaler Signale auf Demodulatoren auf dem Gebiet eines Hochgeschwindigkeits-Kommunikationssystems mit einer Modulationsgeschwindigkeit von beispielsweise 10 MHz anzuwenden. Der die Technologie zur Verarbeitung digitaler Signale anwendende Demodulator (nachstehend als ein Digitaldemodulator bezeichnet) weist eine Anzahl von Vorteilen gegenüber einem aus Analogschaltungen gebildeten Demodulator auf. Beispielsweise weist der Digitaldemodulator keine Variationen der Temperatur und der Feuchtigkeit im Laufe der Zeit auf und erreicht demgemäß eine stabile Funktionsweise. Der Digitaldemodulator kann auch in Form eines LSIs hergestellt werden. Weiterhin erfordert der Digitaldemodulator keine Einstellungen, wobei er jedoch das einfache Ändern seiner Spezifikationen ermöglicht.
Um durch die Verwendung der Technologie zur Verarbeitung digitaler Signale die Hauptfunktionen des Demodulators, einschließlich eines Roll-off-Filters, zu verwirklichen, muss die Abtastrate mit dem Abtasttheorem übereinstimmen. Nach dem Theorem muss die Abtastfrequenz mehr als das Zweifache der maximalen Frequenzkomponente eines Signals betragen. Das heißt, dass die Abtastrate 20 MHz oder mehr betragen muss, falls die Modulationsgeschwindigkeit 10 MHz ist. Ähnlich und falls die Modulationsgeschwindigkeit 20 MHz ist, muss die Abtastrate 40 MHz oder mehr betragen.
Um zu ermöglichen, dass die Digitaldemodulation mit der gleichen Geschwindigkeit wie diese Abtastrate ausgeführt wird, muss der Digitaldemodulator aus sehr schnellen Bauelementen aufgebaut werden und auch eine Pipeline-Verarbeitung ausführen.
Wenn die Abtastrate jedoch, einhergehend mit einer Erhöhung der Modulationsgeschwindigkeit, weiter erhöht wird, ist die Arbeitsgeschwindigkeit der Bauelemente möglicherweise nicht in der Lage, mit der erhöhten Abtastrate Schritt zu halten. Falls die Modulationsgeschwindigkeit beispielsweise 50 MHz übersteigt, ist das Verwirklichen solcher Bauelemente mit der gegenwärtigen Technologie sehr schwierig.
Weiterhin nimmt auch die Anzahl der Pipeline-Stufen zu, wenn die Abtastrate zunimmt. Dies bedeutet eine Erhöhung der "Verzögerung" bei der Pipeline-Verarbeitung. Eine erhöhte Verzögerung vergrößert unvermeidlich den Umfang der Schaltung und führt zur Beeinträchtigung der Rückkopplungs-Steuereigenschaften, insbesondere der Eigenschaften der Trägerwellen-Reproduktionsschleife.
In EP-A-0 684 718 und EP-A-0 580 924 sind Digitaldemodulatoren offenbart, welche den technologischen Hintergrund darstellen.
Eine Aufgabe der vorliegenden Erfindung besteht zum Lösen des vorstehend beschriebenen Problems darin, ein paralleles FIR-Filter und einen dieses verwendenden Digitaldemodulator bereitzustellen, der auf Hochgeschwindigkeits-Kommunikationssysteme angewendet werden kann. Diese Aufgabe wird durch die Merkmale der Ansprüche gelöst.
Die vorliegende Erfindung löst die vorstehend erwähnten Probleme durch Ausführen einer Seriell-Parallel-Wandlung (S/P-Wandlung) an einem A/D-gewandelten Signal, um die Demodulationsgeschwindigkeit gleich der Modulationsgeschwindigkeit zu machen. Zusätzlich richtet die vorliegende Erfindung verschiedene Komponenten, die die digitale Demodulationsverarbeitung ausführen, so ein, dass sie eine Parallelverarbeitung ausführen können.
Beispielsweise können das erste und das zweite parallele FIR-Filter des erfindungsgemäßen Demodulators in einem Fall, in dem die A/D-Wandlung beim Zweifachen der Modulationsgeschwindigkeit ausgeführt wird, beliebige der ersten bis dritten parallelen FIR-Filter nach Anspruch 1, 2 oder 3 aufweisen. Die ersten bis dritten parallelen FIR-Filter sind dafür geeignet, als ein paralleles Roll-off-Filter zu arbeiten, das, ansprechend auf ein Paar eines ungeradzahligen Datensignals und eines geradzahligen Datensignals, die durch S/P-Wandlung des seriellen Datensignals erhalten wurden, ein Paar eines gefilterten ungeradzahligen Datensignals und eines gefilterten geradzahligen Datensignals ausgibt.
Die Erfindung wird weiter mit Bezug auf die Zeichnung beschrieben. Es zeigen:
1 ein Blockdiagramm eines schematischen Aufbaus eines Demodulators gemäß einer ersten Ausführungsform der Erfindung,
2 ein Blockdiagramm eines Beispiels eines in 1 dargestellten parallelen FIR-Filters,
3 ein Blockdiagramm eines Beispiels eines in 1 dargestellten parallelen EPS,
4 ein Blockdiagramm eines Beispiels eines LPF in der in 1 dargestellten Trägerwellen-Reproduktionsschleife,
5 ein Blockdiagramm eines Beispiels eines in 1 dargestellten NCOs,
6 ein Blockdiagramm eines Beispiels eines in 1 dargestellten Taktphasendetektors,
7 ein Diagramm, das zum Erklären einer Phasendetektion in einem in 6 dargestellten Taktphasendetektor verwendet wird,
8 ein Blockdiagramm, in dem ein Demodulator zum Vergleich dargestellt ist, in dem die Demodulation beim Zweifachen der Modulationsgeschwindigkeit ausgeführt wird,
9 ein Diagramm, in dem ein Aufbau des in 8 dargestellten FIR-Filters dargestellt ist,
10 ein Diagramm, in dem ein Aufbau des in 8 dargestellten EPS dargestellt ist,
11 ein Diagramm, in dem ein Aufbau des in 8 dargestellten NCOs dargestellt ist,
12 ein Diagramm einer Beziehung zwischen Daten, die in einer Verzögerungsstufe (F/F) gespeichert sind, die im NCO aus den 5 und 11 enthalten ist,
13 ein Diagramm, in dem ein Aufbau des in 8 dargestellten Taktphasendetektors dargestellt ist,
14 ein Blockdiagramm eines anderen Beispiels des in 1 dargestellten parallelen FIR-Filters,
15 ein Blockdiagramm eines weiteren Beispiels des in 1 dargestellten parallelen FIR-Filters,
16 ein Blockdiagramm eines Beispiels des parallelen FIR-Filters in dem Fall, in dem die Abtastrate das Vierfache der Modulationsgeschwindigkeit ist,
17 ein Diagramm einer Variation des in 16 dargestellten parallelen FIR-Filters,
18 ein Blockdiagramm, in dem ein schematischer Aufbau eines Demodulators gemäß einer zweiten Ausführungsform der Erfindung dargestellt ist,
19 ein Diagramm eines Beispiels eines in 18 dargestellten Quadraturdetektors und
20 ein Blockdiagramm, in dem ein schematischer Aufbau eines Demodulators gemäß einer dritten Ausführungsform der Erfindung dargestellt ist.
Wie in 1 dargestellt ist, verwendet der Demodulator gemäß der ersten Ausführungsform der vorliegenden Erfindung ein halbsynchrones Detektionssystem.
Wenn ein quadraturmoduliertes IF-Signal empfangen wird, führt der erläuterte Demodulator zuerst in analoger Weise eine Quadraturdetektion aus. Das IF-Signal wird in zwei Signale zerlegt. Eines der zwei zerlegten Signale wird in einem Mischer 11 mit einem Lo-Signal multipliziert, das von einem Lokaloszillator 12 ausgegeben wird und eine Frequenz fc' aufweist, die im Wesentlichen gleich der Trägerfrequenz fc ist. Das multiplizierte Signal wird dann einem Tiefpassfilter 21 zugeführt. Das andere der zerlegten Signale wird in einem Mischer 10 mit einem Signal multipliziert, das durch Verschieben der Phase des vom Lokaloszillator 12 ausgegebenen Lo-Signals um π/2 erhalten wird. Das multiplizierte Signal wird dann zu einem Tiefpassfilter 20 übertragen. Die von den Tiefpassfiltern 20, 21 gefilterten Signale sind Basisband(BB)-Signale, die zueinander orthogonal sind. Diese Signalkanäle werden als P-Kanal bzw. als Q-Kanal bezeichnet. Sie werden auch als I-Komponente und Q-Komponente oder Realkomponente und Imaginärkomponente bezeichnet.
Die Frequenz fc' ist eine vorhergesagte Trägerfrequenz, und die Frequenz fc und die Frequenz fc' sind streng genommen nicht gleich. Daher enthält die Ausgabe der analogen Quadraturdetektion eine Phasendrehung, die der Differenz zwischen diesen Frequenzen entspricht.
Ansprechend auf die quadraturdetektierten Signale des P-Kanals und des Q-Kanals, führen A/D-Wandler 30, 31 die A/D-Wandlung aus, und sie geben serielle Signale aus, die jeweils aus mehreren Bits zusammengesetzt sind.
Zur Bildung des Roll-off-Filters durch die Verwendung digitaler Signalverarbeitungsschaltungen werden die Frequenzen der den A/D-Wandlern 30, 31 zugeführten Abtasttakte so festgelegt, dass sie mit dem Abtasttheorem übereinstimmen. Gemäß dieser Ausführungsform beträgt die Abtastrate das Zweifache der Modulationsgeschwindigkeit fs. Falls die Modulationsgeschwindigkeit fs, angesichts der durch die Spezifikation der Schaltung bestimmten Arbeitsgeschwindigkeit, verhältnismäßig niedrig ist, kann die Abtastrate 4fs oder 8fs betragen.
Ein S/P-Wandler 40 empfängt das vom A/D-Wandler 30 ausgegebene serielle P-Kanal-Signal und führt an dem Signal die S/P-Wandlung mit einem Datenverhältnis von 1:2 aus, um ein Paar von ungeradzahligen und geradzahligen P-Kanal-Datensignalen auszugeben. Beispielsweise werden aufeinander folgende serielle Datenbits D_n (n = 1, 2, 3, ...) in ungeradzahlige Datenbits D_2n-1 und geradzahlige Datenbits D_2n zerlegt. Diese ungeradzahligen Datensignale und geradzahligen Datensignale haben die gleichen Signalraten wie die Modulationsgeschwindigkeit fs. Ähnlich gibt ein S/P-Wandler 41 ein Paar ungeradzahliger und geradzahliger Q-Kanal-Datensignale aus.
Ein paralleles FIR-Filter 50 dient als ein Roll-off-Filter und filtert parallel die ungeradzahligen und geradzahligen P-Kanal-Datensignale, um die gefilterten ungeradzahligen und geradzahligen P-Kanal-Datensignale auszugeben. Ein paralleles FIR-Filter 51 führt in ähnlicher Weise den Filtervorgang an den ungeradzahligen und geradzahligen Q-Kanal-Datensignalen aus und gibt die gefilterten ungeradzahligen und geradzahligen Q-Kanal-Datensignale aus.
Mit Bezug auf 2 sei bemerkt, dass ein Beispiel des parallelen FIR-Filters 50 erste bis sechste Verzögerungsschaltungen 101–106, erste bis zehnte Multiplizierer 201–210 mit definierten ersten bis zehnten Multiplikationskoeffizienten C und erste bis sechste Addierer 301–306 aufweist. Die ersten bis sechsten Verzögerungsschaltungen 101–106 haben als Verzögerungszeit eine Zeit (T = 1/fs), die dem Kehrwert der Modulationsgeschwindigkeit fs gleicht.
Damit das parallele FIR-Filter 50 als das Roll-off-Filter arbeitet, sind die Multiplikationskoeffizienten gleich diskreten Impulsantwortwerten des Filters. Detailliert ausgedrückt, sind die Multiplikationskoeffizienten des ersten, des fünften, des sechsten und des zehnten Multiplizierers gleich (C – 2 = C + 2) und sind die Multiplikationskoeffizienten des zweiten, des vierten, des siebten und des neunten Multiplizierers gleich (C – 1 = C + 1). Die Multiplikationskoeffizienten des dritten und des achten Multiplizie rers sind gleich (CO). Gemäß dieser Ausführungsform hat das parallele FIR-Filter 51 die gleiche Konfiguration und Arbeitsweise wie das parallele FIR-Filter 50.
Weiterhin empfangen, detailliert ausgedrückt, die erste Verzögerungsschaltung 101 und die vierte Verzögerungsschaltung 104 das ungeradzahlige Datensignal D_2n-1 bzw. das geradzahlige Datensignal D_2n. Die zweite Verzögerungsschaltung 102 und die fünfte Verzögerungsschaltung 105 empfangen Ausgaben der ersten Verzögerungsschaltung 101 bzw. der vierten Verzögerungsschaltung 104. Die dritte Verzögerungsschaltung 103 und die sechste Verzögerungsschaltung 106 empfangen Ausgaben der zweiten Verzögerungsschaltung 102 bzw. der fünften Verzögerungsschaltung 105.
Der erste Multiplizierer 201 und der zweite Multiplizierer 202 empfangen eine Ausgabe von der ersten Verzögerungsschaltung 101. Der dritte Multiplizierer 203 und der vierte Multiplizierer 204 empfangen eine Ausgabe von der zweiten Verzögerungsschaltung 102. Der fünfte Multiplizierer 205 empfängt eine Ausgabe von der dritten Verzögerungsschaltung 103. Der sechste Multiplizierer 206 empfängt eine Ausgabe von der vierten Verzögerungsschaltung 104. Der siebte Multiplizierer 207 und der achte Multiplizierer 208 empfangen eine Ausgabe von der fünften Verzögerungsschaltung 105. Der neunte Multiplizierer 209 und der zehnte Multiplizierer 210 empfangen eine Ausgabe von der sechsten Verzögerungsschaltung 106.
Der erste Addierer 301 empfängt Ausgaben vom ersten, vom dritten und vom fünften Multiplizierer 201, 203, 205. Der zweite Addierer 302 empfängt Ausgaben vom zweiten Multiplizierer 202 und vom vierten Multiplizierer 204. Der dritte Addierer 303 empfängt Ausgaben vom sechsten, achten und zehnten Multiplizierer 206, 208, 210. Der vierte Addierer 304 empfängt eine Ausgabe vom siebten Multiplizierer 207 und vom neunten Multiplizierer 209. Der fünfte Addierer 305 empfängt Ausgaben vom ersten Addierer 301 und vom vierten Addierer 304 und erzeugt als eine Ausgabe ein gefiltertes ungeradzahliges Datensignal. Der sechste Addierer 306 empfängt Ausgaben vom zweiten Addierer 302 und vom dritten Addierer 303 und erzeugt als eine Ausgabe ein gefiltertes geradzahliges Datensignal.
Mit anderen Worten haben die Schaltungen, welche die ungeradzahligen Datensignale und die geradzahligen Datensignale verarbeiten, jeweils fünf Abgriffe 201–205, 206–210. Die fünf Abgriffe 201–205 sind in eine Gruppe erster, dritter und fünfter Abgriffe 201, 203, 205 und in eine Gruppe zweiter und vierter Abgriffe 202, 204 unterteilt. Jede Gruppe ist so eingerichtet, dass die Intervalle ihrer Abgriffe zwei sind. Ähnlich sind die Abgriffe 206–210 in eine Gruppe sechster, achter und zehnter Abgriffe 206, 208, 210 und in eine Gruppe siebter und neunter Abgriffe 207, 209 unterteilt. Die Abgriffsausgaben jeder Gruppe werden durch die entsprechenden Addierer 301, 302, 303, 304 summiert. Kombinationen der Abgriffsgruppen, die den ungeradzahligen Datensignalen entsprechen, und der Abgriffsgruppen, die den geradzahligen Datensignalen entsprechen, werden so ausgewählt, dass die jeweiligen Abgriffe nicht zur selben Kombination gehören, und die Summationsergebnisse werden in jeder ausgewählten Kombination weiter aufsummiert. Wenn daher der Addierer 305 berechnete Ergebnisse für D₁–D₅ ausgibt, gibt der Addierer 306 berechnete Ergebnisse für D₂–D₆ aus. Das heißt, dass das parallele FIR-Filter durch die Berechnung mit der Geschwindigkeit fs Ausgaben erzeugt, die fünf aufeinander folgenden eingegebenen Datenbits D_j, D_j+1, D_j+2, D_j+3, D_j+4 (j ist eine ganze Zahl) entsprechen.
Wiederum mit Bezug auf 1 sei bemerkt, dass ein paralleler EPS (Endlosphasenschieber – "Endless Phase Shifter") 60, ein Phasendetektor für die Trägerwelle 61, ein Schleifenfilter 62 und der NCO (numerisch gesteuerter Oszillator – "Numerical Controlled Oscillator") 63 eine Trägerwellen-Regenerationsschleife bilden. Unter ihnen erzeugen der Phasendetektor für die Trägerwelle 61, das Schleifenfilter 62 und der NCO 63 ein Fehlersignal, das einen Phasenfehler für die Trägerwelle darstellt.
Genauer gesagt, empfängt der parallele EPS 60 ein Paar gefilterter ungeradzahliger und geradzahliger P-Kanal-Datensignale und ein Paar gefilterter ungeradzahliger und geradzahliger Q-Kanal-Datensignale, führt die Phasenverschiebung unter Verwendung des Fehlersignals aus und gibt erste bis vierte phasenverschobene Signale aus. Das erste und das zweite phasenverschobene Signal entsprechen den gefilterten ungeradzahligen und geradzahligen P-Kanal-Datensignalen. Das dritte und das vierte phasenverschobene Signal entsprechen den gefilterten ungeradzahligen und geradzahligen Q-Kanal-Datensignalen. Der parallele EPS 60 entfernt auf diese Weise bei der Verarbeitungsgeschwindigkeit, die der Modulationsgeschwindigkeit fs gleicht, die bei der analogen Quadraturdetektion verbleibende Phasenverschiebung (Phasendrehung).
Mit Bezug auf 3 sei bemerkt, dass der parallele EPS 60 zwei komplexe Multiplizierer für das ungeradzahlige Datensignal (D_2n-1) und für das geradzahlige Datensignal (D_2n) aufweist. Die zwei komplexen Multiplizierer entsprechen dem ungeradzahligen Datensignal (D_2n-1) bzw. dem geradzahligen Datensignal (D_2n).
Der komplexe Multiplizierer, der das ungeradzahlige Datensignal (D_2n-1) verarbeitet, weist Multiplizierer 211–214, einen Subtrahierer 311 und einen Addierer 312 auf und entfernt die Phasenverschiebung unter Verwendung eines ersten vom NCO 63 eingegebenen digitalen Trägerwellensignals CARR1 als ein Fehlersignal, das dem ungeradzahligen Datensignal (D_2n-1) gleicht.
Genauer gesagt, multipliziert der Multiplizierer 211 das ungeradzahlige P-Kanal-Datensignal mit einer Cosinuskomponente des ersten digitalen Trägerwellensignals CARR1. Der Multiplizierer 213 multipliziert das ungeradzahlige Q-Kanal-Datensignal mit einer Sinuskomponente des ersten digitalen Trägerwellensignals CARR1. Der Subtrahierer 311 subtrahiert die Ausgabe des Multiplizierers 213 von der Ausgabe des Multiplizierers 211 und gibt ein ungeradzahliges P-Kanal-Datensignal aus, in dem die Phasendrehung entfernt ist. Ähnlich multipliziert der Multiplizierer 214 das ungeradzahlige Q-Kanal-Datensignal mit einer Cosinuskomponente des ersten digitalen Trägerwellensignals CARR1. Der Multiplizierer 212 multipliziert das ungeradzahlige P-Kanal-Datensignal mit einer Sinuskomponente des ersten digitalen Trägerwellensignals CARR1. Der Addierer 312 addiert die Ausgabe des Multiplizierers 214 und die Ausgabe des Multiplizierers 212 und gibt das ungeradzahlige Q-Kanal-Datensignal aus, in dem die Phasendrehung entfernt ist.
Der komplexe Multiplizierer, der das geradzahlige Datensignal (D_2n) verarbeitet, weist Multiplizierer 215–218, einen Subtrahierer 313 und einen Addierer 314 auf und entfernt die Phasenverschiebung unter Verwendung eines vom NCO 63 eingegebenen zweiten digitalen Trägerwellensignals CARR2 als ein Fehlersignal, das dem geradzahligen Datensignal (D_2n) entspricht. Seine Arbeitsweise ähnelt derjenigen, die bei der Verarbeitung des ungeradzahligen Datensignals ausgeführt wird.
Auf diese Weise gibt der parallele EPS 60 einen Satz ungeradzahliger P-Kanal- und Q-Kanal-Datensignale und einen Satz geradzahliger P-Kanal- und Q-Kanal-Datensignale aus. Von diesen zwei Sätzen paralleler Ausgaben sind Signale, die zu einer Zeit auftreten, die der Öffnung des Augenmusters entspricht, die demodulierten P-Kanal- und Q-Kanal-Signale.
Wiederum mit Bezug auf 1 sei bemerkt, dass der Trägerphasendetektor 63 die demodulierten P-Kanal- und Q-Kanal-Signale überwacht, um Phasenverschiebungen von einem Bezugspunkt zu den demodulierten Signalen zu erfassen. Die Arbeitsgeschwindigkeit des Trägerphasendetektors 63 gleicht der Modulationsgeschwindigkeit fs.
Die vom Trägerphasendetektor 63 erfasste Phasenverschiebung wird durch das Schleifenfilter 62 dem NCO 63 zugeführt.
Mit Bezug auf 4 sei bemerkt, dass das dargestellte Schleifenfilter 62 von einem Typ einer vollständigen Integration zweiten Grades ist und zwei Multiplizierer 221, 222, zwei Addierer 321, 322 und eine Verzögerungsstufe 111 aufweist. Die Multiplizierer 221, 222 multiplizieren die Ausgabe des Phasendetektors 63 mit Parametern α bzw. β, welche die Eigenschaften der Schleife bestimmen. Die Ausgabe des Multiplizierers 211 wird weiterhin durch den Addierer 321 und die Verzögerungsstufe 111 kumulativ addiert. Das heißt, dass der Addierer 321 und die Verzögerungsstufe 111 einen Integrator bilden. Der Addierer 322 addiert die Ausgabe der Verzögerungsstufe 111 und die Ausgabe des Multiplizierers 222 und erzeugt dadurch eine Ausgabe des Schleifenfilters 62. Gemäß dieser Ausführungsform ist die Verarbeitungsgeschwindigkeit dieses Schleifenfilters gleich der Modulationsgeschwindigkeit fs.
Mit Bezug auf 5 sei bemerkt, dass der NCO 63 Addierer 323, 324, Verzögerungsstufen 112, 113 und ROMs 401, 402 aufweist und so eingerichtet ist, dass er für eine Parallelverarbeitung geeignet ist. Die Addierer 323, 324 und die Verzögerungsstufen 112, 113 bilden zwei kumulative Addierer, so dass eine Ausgabe von einem der kumulativen Addierer einen Einfluss auf die Ausgabe des anderen hat. Wenngleich die Ausgabe des Schleifenfilters 62 der Frequenz entspricht, wird die Ausgabe des Schleifenfilters 62 durch die kumulativen Addierer integriert und in eine der Phase entsprechende Größe gewandelt. Die ROMs 120, 121 speichern Sätze der Phase und Daten des digitalen Trägerwellensignals CARR1, CARR2, die vorab so berechnet wurden, dass sie den Phasen entsprechen, und genauer gesagt die Sinus-/Cosinuskomponentendaten, die den Phasen entsprechen, wobei die Phase und die Daten miteinander verbunden sind. Tatsächlich haben die ROMs 120, 121 die gleichen Inhalte. Wenn die Phasen von den Verzögerungsstufen 112, 113 gegeben sind, verwenden die ROMs 120, 121 die Phasen als Adressen und geben die entsprechenden digitalen Trägerwellensignale CARR1, CARR2 aus. Die digitalen Trägersignale CARR1, CARR2 werden dem NCO 63 zugeführt, wie zuvor beschrieben wurde.
Wiederum mit Bezug auf 1 sei bemerkt, dass ein Taktphasendetektor 70, ein Schleifenfilter 71, ein D/A-Wandler 72, ein VCO 73, A/D-Wandler 30, 31, S/P-Wandler 40, 41, parallele FIR-Filter 50, 51 und ein paralleler EPS 60 eine Taktsynchronisationsschleife bilden.
Mit Bezug auf 6 sei bemerkt, dass der Taktphasendetektor 70 Verzögerungsstufen 121–124, Exklusiv-ODER-Gatter 501–504, ein ODER-Gatter 505 und ein F/F 510 aufweist.
Unter diesen dienen die Verzögerungsstufe 121 und das Exklusiv-ODER-Gatter 501 in erster Linie dazu, eine Bedingung für das Erhalten der P-Kanal-Taktphase zu erkennen. Die Verzögerungsstufe 123 und das Exklusiv-ODER-Gatter 503 dienen in erster Linie dazu, eine Bedingung für das Erhalten der Q-Kanal-Taktphase zu erkennen. Für den P-Kanal und den Q-Kanal besteht die Bedingung für das Erhalten der Taktphase darin, dass in drei aufeinander folgenden Datensignalen das erste Datensignal und das dritte Datensignal entgegengesetzte Polaritäten aufweisen. Das heißt, dass, wenn drei aufeinander folgende Datensignale D1, D2 und D3 sind, die MSBs von D1 und D3 voneinander verschieden sein müssen. Der dargestellte Taktphasendetektor 70 führt die Beurteilung der Bedingung anhand der MSBs der ungeradzahligen Datensignale (D_2n-1) aus.
Die Verzögerungsstufe 122 und das Exklusiv-ODER-Gatter 502 dienen in erster Linie dazu, die P-Kanal-Taktphaseninformationen zusammen mit der Verzögerungsstufe 121 zu erfassen. Ähnlich dienen die Verzögerungsstufe 124 und das Exklusiv-ODER-Gatter 504 in erster Linie dazu, die Q-Kanal-Taktphaseninformationen zusammen mit der Verzögerungsstufe 123 zu erfassen. Genauer gesagt, stellt der Taktphasendetektor 70 für den P-Kanal oder den Q-Kanal fest, dass die Phase voreilend ist, falls D2 und D1 die gleichen Polaritäten aufweisen, und dass die Phase nacheilend ist, falls D2 und D1 verschiedene Polaritäten aufweisen, und er erzeugt dann als Phaseninformation das Entscheidungsergebnis.
Insbesondere erzeugt das ODER-Gatter 505 im Taktphasendetektor 70 gemäß dieser Ausführungsform eine ODER-Verknüpfung der Ausgaben der Exklusiv-ODER-Gatter 501 und 503 als Information, die angibt, ob die vorstehend beschriebene Bedingung erfüllt ist. Demgemäß ist die Ausgabe des ODER-Gatters 505 "1 (gültig)", wenn die vorstehend beschriebene Bedingung entweder für den P-Kanal oder den Q-Kanal oder für beide erfüllt ist.
7 zeigt die Beziehung zwischen den drei aufeinander folgenden Datensignalen D1–D3 und dem Augenmuster. Die im A/D-Wandler 30 (31) abgetasteten Datensignale D1–D3 erscheinen in jeder Abtastperiode Ts/2 (= 1/2 fs). Wenn das Signal dann durch den S/P-Wandler 40 (41) seriell-parallelgewandelt wird, werden D1 und D2 parallel, und das Intervall zwischen D1 und D3 bleibt gleichzeitig bei Ts. Falls die Polaritäten von D1 und D3 entgegengesetzt sind, gibt es irgendwo dazwischen einen Nulldurchgang. Die Taktsteuerung wird mit den wie vorstehend beschrieben erfassten Phaseninformationen ausgeführt, was dazu führt, dass die D2 zugeordnete Taktphase dem Nulldurchgang entspricht.
Nur dann, wenn die Ausgabe des Taktphasendetektors 70 "gültig" angibt, führt das Schleifenfilter 71 die Filteroperation ansprechend auf die vom F/F 510 ausgegebenen Phaseninformationen aus. Weil das Schleifenfilter 71 selbst ähnlich dem Schleifenfilter 62 in der Trägerwellen-Regenerationsschleife arbeitet, weist es eine in 4 dargestellte Schaltungskonfiguration auf. Es ist jedoch zu verstehen, dass, weil das Schleifenfilter 71 und das Schleifenfilter 62 unterschiedliche Schleifeneigenschaften aufweisen, ihre Koeffizienten α und β nicht notwendigerweise gleich sind.
Der VCO 73 empfängt die Ausgabe des Schleifenfilters 71 durch den D/A-Wandler 72 und erzeugt einen Abtasttakt, um ihn den A/D-Wandlern 30, 31 zuzuführen. Wie anhand dieser Anordnung ersichtlich ist, ist der dargestellte VCO 73 eine Analogschaltung. Der Grund hierfür ist der folgende: Um die Taktsynchronisation mit der digitalen Signalverarbeitung auszuführen, ist es erforderlich, einen Takt zu verwenden, der eine viel höhere Frequenz aufweist als die Modulationsgeschwindigkeit fs. Daher ist es in einem Fall, in dem die Modulationsgeschwindigkeit fs beispielsweise 10 MHz übersteigt, schwierig, den VCO zu digitalisieren. Falls die Modulationsgeschwindigkeit fs eine niedrige Frequenz ist, kann der digitale VCO an Stelle des D/A-Wandlers 72 und des VCOs 73 verwendet werden.
Auf diese Weise erfasst der Taktphasendetektor 70 die Phasenbeziehung zwischen dem analogen Basisbandsignal und dem Abtasttakt, und die Oszillationsfrequenz des VCOs 73 wird entsprechend dem Detektionsergebnis gesteuert, so dass die Taktphase stets für die Abtastung optimal ist. Eine solche Taktphasensteuerung ist im japanischen Patent 2848420 offenbart.
Wie vorstehend beschrieben wurde, führt der Demodulator gemäß der ersten Ausführungsform die A/D-Wandlung, gefolgt von der S/P-Wandlung, aus, und kann daher die Demodulationsverarbeitung bei einer Geschwindigkeit, die der Modulationsgeschwindigkeit fs gleicht, und nicht bei der Abtastrate 2fs ausführen.
Aus Gründen der Klarheit wird der Demodulator aus 8 als ein Vergleichsbeispiel erklärt. Der Demodulator des Vergleichsbeispiels führt die S/P-Wandlung nicht nach der A/D-Wandlung aus. Daher arbeiten die FIR-Filter 52, 53 und der EPS 65 bei der Abtastrate 2fs.
Detailliert ausgedrückt, weist das FIR-Filter 52 Verzögerungsstufen 601–605, Multiplizierer 701–705 und einen Addierer 801 auf, wie in 9 dargestellt ist. Die Verzögerungszeiten in den Verzögerungsstufen 601–605 sind kein Kehrwert der Modulationsgeschwindigkeit fs, sondern gleich einem Kehrwert der Abtastrate 2fs. Das heißt, dass dass FIR-Filter 52 bei der zweifachen Geschwindigkeit des parallelen FIR-Filters 50 aus 2 arbeitet.
Wie in 10 dargestellt ist, besteht der EPS 65 aus einem einzigen komplexen Multiplizierer, der die Multiplizierer 711–714 aufweist, einem Subtrahierer 811 und einem Addierer 812. Die Datenrate des Ein-/Ausgangssignals dieses komplexen Multiplizierers ist zwei Mal so groß wie die Modulationsgeschwindigkeit. Das heißt, dass der EPS 65 bei der zweifachen Geschwindigkeit des parallelen EPS 60 aus 3 arbeitet.
Daher muss der NCO 68, um das Trägerwellensignal CARR dem EPS 65 bei einer Datenrate von 2fs zuzuführen, bei einem Takt von 2fs arbeiten, wie in 11 dargestellt ist. Der NCO 68 weist genau gesagt einen Addierer 813, eine Verzögerungsstufe 611 und einen ROM 410 auf. Der Addierer 813 addiert kumulativ die Ausgabe der Verzögerungsstufe 611, und der Addierer 813 und die Verzögerungsstufe 611 bilden demgemäß einen Integrator. Die im ROM 410 gespeicherten Informationen gleichen den in den ROMs 401, 402, die in 5 dargestellt sind, gespeicherten Informationen.
In 12 ist die Beziehung zwischen den von der Verzögerungsstufe 611 aus 11 gehaltenen Daten und den von den Verzögerungsstufen 112, 113 aus 5 gehaltenen Daten dargestellt. Wie in 12 ersichtlich ist, werden die von der Verzögerungsstufe 611 aus 11 gehaltenen ungeradzahligen Daten von der Verzögerungsstufe 112 aus 5 gehalten, während die von der Verzögerungsstufe 611 aus 11 gehaltenen geradzahligen Daten von der Verzögerungsstufe 113 aus 5 gehalten werden.
Wiederum mit Bezug auf 8 sei bemerkt, dass Aussonderschaltungen 66, 67 hinter dem EPS 65 bereitgestellt sind. Die Ausgaben des EPS 65 werden für jeden einzelnen Abtastwert von den Aussonderschaltungen 66, 67 ausgesondert und in demodulierte Signale geändert.
In 13 ist der Aufbau eines Taktphasendetektors 74 dargestellt. Der Taktphasendetektor 74 hat im Wesentlichen die gleiche Funktion wie der Taktphasendetektor 70. Es ist jedoch zu verstehen, dass, weil der Eingang in den Taktpha sendetektor 74 die doppelte Datenrate des Eingangs in den Taktphasendetektor 70 aufweist, der Taktphasendetektor 74 abwechselnd die dem ungeradzahligen Datensignal entsprechende Verzögerung und die dem geradzahligen Datensignal entsprechende Verzögerung durch Verwenden der Ausgabe der positiven Phasensequenz und der Ausgabe der negativen Phasensequenz einer Halbteilerschaltung 130 verwendet. Dadurch verringert der Taktphasendetektor 74 die Datenrate auf die Modulationsgeschwindigkeit und führt dann die Beurteilung der Bedingung und die Erfassung der Phaseninformationen aus.
Demgemäß hat der in 8 dargestellte Demodulator Bestandteile, die mit dem Zweifachen der Modulationsgeschwindigkeit in der Gesamtheit des Roll-off-Filters, der Trägerwellen-Regenerationsschleife und der Taktsynchronisationsschleife betrieben werden müssen, der Demodulator aus 1 kann jedoch alle Bestandteile mit einer Geschwindigkeit betreiben, die der Modulationsgeschwindigkeit gleicht. Daher ist der Demodulator aus 1 besser für schnelle Kommunikationssysteme als der Demodulator aus 8 geeignet.
Nun werden andere Beispiele der parallelen FIR-Filter 50, 51 mit Bezug auf die 14 bis 17 erklärt.
Das in 14 dargestellte parallele FIR-Filter ist eine Variation des parallelen FIR-Filters aus 2. Damit das parallele FIR-Filter 50 als ein Roll-off-Filter arbeiten kann, erfüllen die Koeffizienten seiner Multiplizierer die folgende Bedingung: C + n = C – n. In dem in 14 dargestellten parallelen FIR-Filter werden die Eingaben der Multiplizierer, die die gleichen Multiplikationskoeffizienten wie in den in 2 dargestellten Multiplizierern aufweisen, vorab summiert, und es wird dadurch die Anzahl der Multiplizierer verringert. Dadurch sind im Fall der Bildung eines parallelen FIR-Filters mit der gleichen Funktion wie ein serielles FIR-Filter mit 2n + 1 Abgriffen 4n + 2 Abgriffe erforderlich, um das parallele FIR-Filter in der gleichen Weise wie das parallele FIR-Filter aus 2 zu verwirkli chen. Um das parallele FIR-Filter in der gleichen Weise wie das in 14 dargestellte parallele FIR-Filter zu verwirklichen, sind jedoch nur 2N + 2 Abgriffe erforderlich.
Genauer ausgedrückt, umfasst das parallele FIR-Filter aus 14 erste bis sechste Verzögerungsschaltungen 101–106, erste bis sechste Multiplizierer 231–236 und erste bis achte Addierer 331–338. Die ersten bis sechsten Verzögerungsschaltungen 101–106 gleichen den in 2 dargestellten, und ihre Verzögerungszeiten sind T = 1/fs. Die Koeffizienten des ersten Multiplizierers 231 und des vierten Multiplizierers 234 gleichen einander, und die Koeffizienten des zweiten Multiplizierers 232 und des fünften Multiplizierers 235 gleichen einander. Weiterhin gleichen die Koeffizienten des dritten Multiplizierers 233 und des sechsten Multiplizierers 236 einander.
Die erste Verzögerungsschaltung 101 und die vierte Verzögerungsschaltung 104 empfangen das ungeradzahlige Datensignal (D_2n-1) bzw. das geradzahlige Datensignal (D_2n). Die zweite Verzögerungsschaltung 102 und die fünfte Verzögerungsschaltung 105 empfangen die Ausgaben der ersten Verzögerungsschaltung 101 bzw. der vierten Verzögerungsschaltung 104. Die dritte Verzögerungsschaltung 103 und die sechste Verzögerungsschaltung 106 empfangen die Ausgaben der zweiten Verzögerungsschaltung 102 bzw. der fünften Verzögerungsschaltung 105.
Der erste Addierer 331 empfängt die Ausgaben der ersten Verzögerungsschaltung 101 und der dritten Verzögerungsschaltung 103. Der zweite Addierer 332 empfängt die Ausgaben der ersten Verzögerungsschaltung 101 und der zweiten Verzögerungsschaltung 102. Der dritte Addierer 333 empfängt die Ausgaben der vierten Verzögerungsschaltung 104 und der sechsten Verzögerungsschaltung 106. Der vierte Addierer 334 empfängt die Ausgaben der fünften Verzögerungsschaltung 105 und der sechsten Verzögerungsschaltung 106.
Der erste Multiplizierer 231 empfängt die Ausgabe des ersten Addierers 331. Der zweite Multiplizierer 232 empfängt die Ausgabe des zweiten Addierers 332. Der dritte Multiplizierer 233 empfängt die Ausgabe der zweiten Verzögerungsschaltung 102. Der vierte Multiplizierer 234 empfängt die Ausgabe des dritten Addierers 333. Der fünfte Multiplizierer 235 empfängt die Ausgabe des vierten Addierers 334. Der sechste Multiplizierer 236 empfängt die Ausgabe der fünften Verzögerungsschaltung 105.
Der fünfte Addierer 335 empfängt die Ausgaben des ersten Multiplizierers 231 und des dritten Multiplizierers 233. Der sechste Addierer 336 empfängt die Ausgaben des vierten Multiplizierers 234 und des sechsten Multiplizierers 236. Der siebte Addierer 337 empfängt die Ausgaben des fünften Addierers 335 und des fünften Multiplizierers 235 und erzeugt als eine Ausgabe ein gefiltertes ungeradzahliges Datensignal. Der achte Addierer 338 empfängt die Ausgaben des sechsten Addierers 336 und des zweiten Multiplizierers 232 und erzeugt als eine Ausgabe ein gefiltertes geradzahliges Datensignal.
Während die in den 2 und 14 dargestellten parallelen FIR-Filter eine ungerade Anzahl von Abgriffen aufweisen, weist das in 15 dargestellte parallele FIR-Filter eine gerade Anzahl von Abgriffen auf. Insbesondere erzeugt das parallele FIR-Filter aus 15 durch die Operation bei der Geschwindigkeit fs Ausgaben, die vier aufeinander folgenden Eingangsdatenbits D_j, D_j+1, D_j+2, D_j+3, (j ist eine ganze Zahl) entsprechen.
Genau gesagt, weist das in 15 dargestellte parallele FIR-Filter erste bis sechste Verzögerungsschaltungen 101–106, erste bis achte Multiplizierer 241–248 und erste bis sechste Addierer 341–346 auf. Die ersten bis sechsten Verzögerungsschaltungen 101–106 gleichen den in 2 dargestellten, und ihre Verzögerungszeiten sind T = 1/fs. Die Koeffizienten des ersten, vierten, fünften und achten Multiplizierers 241, 244, 245, 248 gleichen einander, und die Koeffizienten des zweiten, dritten, sechsten und siebten Multiplizierers 242, 243, 246, 247 gleichen einander.
Die erste Verzögerungsschaltung 101 und die vierte Verzögerungsschaltung 104 empfangen das ungeradzahlige Datensignal (D_2n-1) bzw. das geradzahlige Datensignal (D_2n). Die zweite Verzögerungsschaltung 102 und die fünfte Verzögerungsschaltung 105 empfangen die Ausgaben der ersten Verzögerungsschaltung 101 bzw. der vierten Verzögerungsschaltung 104. Die dritte Verzögerungsschaltung 103 und die sechste Verzögerungsschaltung 106 empfangen die Ausgaben der zweiten Verzögerungsschaltung 102 bzw. der fünften Verzögerungsschaltung 105.
Der erste Multiplizierer 241 empfängt die Ausgabe der ersten Verzögerungsschaltung 101. Der zweite Multiplizierer 242 und der dritte Multiplizierer 243 empfangen die Ausgabe der zweiten Verzögerungsschaltung 102. Der vierte Multiplizierer 244 empfängt die Ausgabe der dritten Verzögerungsschaltung 103. Der fünfte Multiplizierer 245 und der sechste Multiplizierer 246 empfangen die Ausgabe der fünften Verzögerungsschaltung 105. Der siebte Multiplizierer 247 und der achte Multiplizierer 248 empfangen die Ausgabe der sechsten Verzögerungsschaltung 106.
Der erste Addierer 341 empfängt die Ausgaben des ersten Multiplizierers 241 und des dritten Multiplizierers 243. Der zweite Addierer 342 empfängt die Ausgaben des zweiten Multiplizierers 242 und des vierten Multiplizierers 244. Der dritte Addierer 343 empfängt die Ausgaben des fünften Multiplizierers 245 und des siebten Multiplizierers 247. Der vierte Addierer 344 empfängt die Ausgaben des sechsten Multiplizierers 246 und des achten Multiplizierers 248.
Der fünfte Addierer 345 empfängt die Ausgaben des zweiten Addierers 342 und des dritten Addierers 343 und erzeugt als eine Ausgabe ein gefiltertes ungeradzahliges Datensignal. Der sechste Addierer 346 empfängt die Ausgaben des ersten Addierers 341 und des vierten Addierers 344 und erzeugt als eine Ausgabe ein gefiltertes geradzahliges Datensignal.
Die in den 2, 14 und 15 dargestellten parallelen FIR-Filter führen eine zweifach parallele Verarbeitung aus und können beispielsweise in dem Fall verwendet werden, in dem die Abtastrate zwei Mal so groß ist wie die Modulationsgeschwindigkeit. Andererseits führt das in 16 dargestellte parallele FIR-Filter eine vierfach parallele Verarbeitung aus und kann beispielsweise in dem Fall verwendet werden, in dem die Abtastrate vier Mal so groß ist wie die Modulationsgeschwindigkeit.
Unter der Bedingung, dass die Abtastrate vier Mal so groß ist wie die Modulationsgeschwindigkeit, wandelt der S/P-Wandler ein serielles Signal in einen Satz von vier parallelen Signalen D_4n-3, D_4n-2, D_4n-1, D_4n mit einem Datenverhältnis von 1:4 um.
Das in 16 dargestellte parallele FIR-Filter hat 11 Abgriffe für jedes von vier parallelen Signalen D_4n-3, D_4n-2, D_4n-1, D_4n Jeder der 11 Abgriffe ist in vier Gruppen unterteilt, wobei jede Gruppe so eingerichtet ist, dass das Abgriffsintervall vier ist. Die Ausgaben von insgesamt 16 Gruppen werden durch einen der vier an der Endstufe bereitgestellten Addierer addiert. Zu dieser Zeit wird eine der Abgriffsgruppen aus jeder Stufe ausgewählt, und die ausgewählten Gruppen werden kombiniert, so dass die jeweiligen Abgriffskoeffizienten nicht zur selben kombinierten Gruppe gehören. Bei dieser Anordnung geben die vier Addierer an der Endstufe gleichzeitig die beispielsweise in Bezug auf D₁–D₁₁, D₂–D₁₂, D₃–D₁₃ und D₄–D₁₄ berechneten Ergebnisse aus. Demgemäß erzeugt das in 16 dargestellte parallele FIR-Filter durch den Betrieb bei der Geschwindigkeit fs Ausgaben, die den elf aufeinander folgenden eingegebenen Datenbits entsprechen.
Das in 16 dargestellte parallele FIR-Filter weist vier Ausgangssignale auf. In dem EPS, der an der letztgenannten Stufe des parallelen FIR-Filters bereitgestellt ist, brauchen nur zwei dieser vier Signale eingegeben zu werden, um die Taktphaseninformationen an einer Ausgangsstufe des EPS zu erhalten. Falls beispielsweise in 16 nur D_4n-3 und D_4n-1 oder nur D_4n-2 und D_4n in den EPS eingegeben werden, kann der EPS dieselbe Konfiguration verwenden wie vorstehend beschrieben wurde. In diesem Fall können die Kombinationen von D_4n-2 und D_4n und von D_4n-3 und D_4n-1, die nicht ausgewählt wurden, verworfen werden.
Mit Bezug auf 17 sei bemerkt, dass ein dargestelltes paralleles FIR-Filter eine Variation des in 16 dargestellten parallelen FIR-Filters unter der Bedingung ist, dass die Ausgaben D_4n-3 und D_4n-1 nicht ausgewählt, sondern verworfen werden. Das in 17 dargestellte parallele FIR-Filter hat eine Konfiguration, bei der die Multiplizierer, Addierer und Verzögerungsschaltungen, die nur den Ausgaben von D_4n-3 und D_4n-1 des parallelen FIR-Filters aus 16 zugeordnet sind, fortgelassen sind. Für dieses parallele FIR-Filter ist es möglich, ein in 14 dargestelltes vereinfachtes Verfahren zu verwenden.
Nun wird ein Demodulator gemäß einer zweiten Ausführungsform der vorliegenden Erfindung mit Bezug auf die 18 und 19 beschrieben. In dem in 18 dargestellten Demodulator hat das von einem Lokaloszillator 13 ausgegebene Signal eine Frequenz fc' – fs. Das Signal wird in einem Mischer 10 mit dem IF-Signal der Trägerwellenfrequenz fc multipliziert. Das IF-Signal der Trägerwellenfrequenz fc wird einer Frequenzwandlung unterzogen und zu einem IF-Signal mit der Modulationsgeschwindigkeit fs als eine Pseudo-Trägerwellenfrequenz geändert. Das vom Lokaloszillator 13 ausgegebene Signal kann eine Frequenz fc' + fs aufweisen. In diesem Fall muss die Richtung der Phasendrehung in der letztgenannten Verarbeitung korrigiert werden.
Das IF-Signal mit einer Pseudo-Trägerwellenfrequenz fs durchläuft ein Tiefpassfilter 20 und wird durch einen A/D-Wandler 30 abgetastet. Wie in 18 dargestellt ist, ist die Abtastrate des A/D-Wandlers 30 4fs. Die auf diese Weise abgetastete Datensequenz wird einem Quadraturdetektor 80 zugeführt.
Der Quadraturdetektor 80 verarbeitet die Datensequenz, um vier parallele Basisbandsignale Pch_Odd, Pch_Even, Qch_Odd, Qch_Even auszugeben, die jeweils eine Datenrate fs aufweisen.
Genau gesagt, können P-Kanal- und Q-Kanal-BB-Signale mit 2fs anhand der Sinus- und Cosinusbeziehungen erhalten werden, wenn das IF-Signal mit einer Frequenz fs entsprechend einem Takt 4fs abgetastet wird. Das heißt, dass eine Quadraturdetektion ausgeführt werden kann. In einem Zyklus der Trägerwelle werden die Sinuskomponente und die Cosinuskomponente der Trägerwelle jeweils zwei Mal "0". Zu diesen Zeitpunkten gibt die andere Komponente "1" oder "–1" an. Das heißt, dass, wenn die Abtastung zu einer Zeit ausgeführt wird, zu der entweder die Sinuskomponente oder die Cosinuskomponente der Trägerwelle "0" wird, ihre Ausgaben P, Q, P (BAR), Q (BAR), P, Q, ..., werden, wobei (BAR) angibt, dass das Signal ein invertiertes Signal ist.
Mit Bezug auf 19 sei bemerkt, dass der Quadraturdetektor 80 auf der Grundlage des vorstehend erwähnten Prinzips eine digitale Signalverarbeitung ausführt. Der dargestellte Quadraturdetektor 80 hat auch eine S/P-Wandlungsfunktion. Der Quadraturdetektor 80 wandelt durch die Verwendung von Verzögerungsschaltungen 901–904 eine serielle Datensequenz, die eine Datenrate 4fs aufweist und die vom A/D-Wandler 30 ausgegeben wird, in einen Satz von vier parallelen Datensequenzen. Falls wir annehmen, dass die Ausgaben der Verzögerungsschaltungen 904, 902 P-Kanal-Signale sind, sind die Ausgaben der Verzögerungsschaltungen 903, 901 Q-Kanal-Signale. Die P-Kanal- und die Q-Kanal-Signale werden in Verzögerungsschaltungen 905, 906 eingegeben, die bei der Geschwindigkeit fs arbeiten, und sie werden der Ratenwandlung unterzogen. Zusätzlich wird eine der Ausgaben der Verzögerungsschaltung 905 durch einen Invertierer 907 invertiert. Ähnlich wird eine der Ausgaben der Verzögerungsschaltung 906 durch einen Invertierer 908 invertiert. Auf diese Weise gibt der Quadraturdetektor 80 zwei parallele P-Kanal-Signale und zwei parallele Q-Kanal-Signale aus.
Die Signalverarbeitung an einer Stufe, die dem Quadraturdetektor 80 folgt, wird ähnlich wie die Signalverarbeitung gemäß der vorstehend erwähnten ersten Ausführungsform ausgeführt. Daher kann der Demodulator gemäß der zweiten Ausführungsform als ein Roll-off-Filter ein paralleles FIR-Filter verwenden, das in jeder der 2, 14, 15, 16 und 17 dargestellt ist.
Wie vorstehend beschrieben wurde, führt der Demodulator gemäß der zweiten Ausführungsform, anders als der Demodulator gemäß der ersten Ausführungsform, die Quadraturdetektion durch die digitale Signalverarbeitung aus. Zusätzlich wird die Verarbeitung an der späteren Stufe, die das Roll-off-Filter aufweist, bei einer Geschwindigkeit ausgeführt, die der Modulationsgeschwindigkeit gleicht, während die Abtastfrequenz vier Mal so groß ist wie die Modulationsgeschwindigkeit, um die Quadraturdetektion bei der digitalen Signalverarbeitung auszuführen.
Als nächstes wird ein Demodulator gemäß einer dritten Ausführungsform dieser Erfindung mit Bezug auf 20 erklärt. Während die Demodulatoren gemäß der ersten und der zweiten Ausführungsform, die zuvor erwähnt wurden, von einem halbsynchronen Detektionstyp sind, ist der in 20 dargestellte Demodulator nicht von dem halbsynchronen Detektionstyp.
Der in 20 dargestellte Demodulator ist von einem synchronen Detektionstyp, bei dem das Augenmuster bei der Eingabe der A/D-Wandler 30, 31 offen ist. Daher ist in dem in 20 dargestellten Demodulator kein EPS bereitgestellt. In diesem Beispiel führen die Roll-off-Filter 50, 51 und der Taktphasendetektor 70 auch die digitale Signalverarbeitung aus.
Es sei bemerkt, dass ein Schleifenfilter 92 in der in 20 dargestellten Trägerwellen-Regenerationsschleife aus einer Analogschaltung besteht. Es ist jedoch möglich, den Trägerphasendetektor 91 und das Schleifenfilter 92 zu digitalisieren und einen D/A-Wandler bereitzustellen, der dem Schleifenfilter 92 folgt. Andere Bestandteile und ihre Arbeitsweisen ähneln jenen gemäß der ersten Ausführungsform. Beispielsweise kann der Demodulator gemäß der dritten Ausführungsform demgemäß ein paralleles FIR-Filter, das in jeder der 2, 14, 15, 16 und 17 dargestellt ist, als das Roll-off-Filter verwenden.
Wenngleich die Erfindung in Bezug auf bevorzugte Ausführungsformen eingehend dargestellt und beschrieben wurde, werden Fachleute verstehen, dass Änderungen an der Form und den Einzelheiten vorgenommen werden können, ohne vom Schutzumfang der Erfindung abzuweichen. Wenngleich die Ausgabe des EPS beispielsweise gemäß der ersten und der zweiten Ausführungsform für die Taktsynchronisation verwendet wird, kann die Taktsynchronisation durch die Verwendung der Ausgabe des Roll-off-Filters ausgeführt werden. In diesem Fall ist es nicht erforderlich, die Konfiguration des Schleifenfilters 71, des D/A-Wandlers 72 usw. zu ändern, außer dass insgesamt vier Ausgangs-MSBs von zwei Roll-off-Filtern in den Taktphasendetektor 70 eingegeben werden.
Wie vorstehend beschrieben wurde, ist bei dieser Erfindung die digitale Verarbeitungsgeschwindigkeit in dem Demodulator gleich der Modulationsgeschwindigkeit fs. Daher kann der Demodulator gemäß der vorliegenden Erfindung auf Hochgeschwindigkeits-Kommunikationssysteme angewendet werden. Zusätzlich kann die verringerte digitale Verarbeitungsgeschwindigkeit in dem Demodulator zu einer Verringerung der Anzahl der Stufen bei der Pipeline-Verarbeitung führen, wodurch wiederum die Schaltungsgröße und die Steuerschleifenverzögerung innerhalb des Demodulators verringert werden.

Claims

Paralleles FIR-Filter, das dafür eingerichtet ist, als ein paralleles Roll-off-Filter zu arbeiten, welches, ansprechend auf ein Paar eines ungeradzahligen Datensignals und eines geradzahligen Datensignals, die durch Seriell-Parallel-Wandeln eines seriellen Datensignals erhalten werden, ein Paar aus einem gefilterten ungeradzahligen Datensignal und einem gefilterten geradzahligen Datensignal ausgibt, wobei das parallele FIR-Filter aufweist: erste bis sechste Verzögerungsschaltungen (101–106), erste bis zehnte Multiplizierer (201–210), für die jeweilige erste bis zehnte Multiplikationskoeffizienten (C) definiert sind, und erste bis sechste Addierer (301–306), wobei: die ersten bis sechsten Verzögerungsschaltungen jeweils vorbestimmte Zeiten als ihre Verzögerungszeiten aufweisen, der erste, fünfte, sechste und zehnte Multiplikationskoeffizient gleich sind, der zweite, vierte, siebte und neunte Multiplikationskoeffizient gleich sind, der dritte und der achte Multiplikationskoeffizient gleich sind, die erste und die vierte Verzögerungsschaltung das ungeradzahlige Datensignal bzw. das geradzahlige Datensignal empfangen, die zweite und die fünfte Verzögerungsschaltung Ausgaben der ersten bzw. der vierten Verzögerungsschaltung empfangen, die dritte und die sechste Verzögerungsschaltung Ausgaben der zweiten bzw. der fünften Verzögerungsschaltung empfangen, der erste und der zweite Multiplizierer eine Ausgabe der ersten Verzögerungsschaltung empfangen, der dritte und der vierte Multiplizierer eine Ausgabe der zweiten Verzögerungsschaltung empfangen, der fünfte Multiplizierer eine Ausgabe der dritten Verzögerungsschaltung empfängt, der sechste Multiplizierer eine Ausgabe der vierten Verzögerungsschaltung empfängt, der siebte und der achte Multiplizierer eine Ausgabe der fünften Verzögerungsschaltung empfangen, der neunte und der zehnte Multiplizierer eine Ausgabe der sechsten Verzögerungsschaltung empfangen, der erste Addierer Ausgaben des ersten, des dritten und des fünften Multiplizierers empfängt, der zweite Addierer Ausgaben des zweiten und des vierten Multiplizierers empfängt, der dritte Addierer Ausgaben des sechsten, achten und zehnten Multiplizierers empfängt, der vierte Addierer Ausgaben des siebten und des neunten Multiplizierers empfängt, der fünfte Addierer Ausgaben des ersten und des vierten Addierers empfängt und als eine Ausgabe des fünften Addierers das gefilterte ungeradzahlige Datensignal erzeugt und der sechste Addierer Ausgaben des zweiten und des dritten Addierers empfängt und als eine Ausgabe des sechsten Addierers das gefilterte geradzahlige Datensignal erzeugt (2).
Paralleles FIR-Filter, das dafür eingerichtet ist, als ein paralleles Roll-off-Filter zu arbeiten, welches, ansprechend auf ein Paar eines ungeradzahligen Datensignals und eines geradzahligen Datensignals, die durch Seriell-Parallel-Wandeln eines seriellen Datensignals erhalten werden, ein Paar aus einem gefilterten ungeradzahligen Datensignal und einem gefilterten geradzahligen Datensignal ausgibt, wobei das parallele FIR-Filter aufweist: erste bis sechste Verzögerungsschaltungen (101–106), erste bis sechste Multiplizierer (231–236), für die jeweilige erste bis sechste Multiplikationskoeffizienten definiert sind, und erste bis achte Addierer (331–338), wobei: die ersten bis sechsten Verzögerungsschaltungen jeweils vorbestimmte Zeiten als ihre Verzögerungszeiten aufweisen, der erste und der vierte Multiplikationskoeffizient gleich sind, der zweite und der fünfte Multiplikationskoeffizient gleich sind, der dritte und der sechste Multiplikationskoeffizient gleich sind, die erste und die vierte Verzögerungsschaltung das ungeradzahlige Datensignal bzw. das geradzahlige Datensignal empfangen, die zweite und die fünfte Verzögerungsschaltung Ausgaben der ersten bzw. der vierten Verzögerungsschaltung empfangen, die dritte und die sechste Verzögerungsschaltung Ausgaben der zweiten bzw. der fünften Verzögerungsschaltung empfangen, der erste Addierer Ausgaben der ersten und der dritten Verzögerungsschaltung empfängt, der zweite Addierer Ausgaben der ersten und der zweiten Verzögerungsschaltung empfängt, der dritte Addierer Ausgaben der vierten und der sechsten Verzögerungsschaltung empfängt, der vierte Addierer Ausgaben der fünften und der sechsten Verzögerungsschaltung empfängt, der erste Multiplizierer eine Ausgabe des ersten Addierers empfängt, der zweite Multiplizierer eine Ausgabe des zweiten Addierers empfängt, der dritte Multiplizierer eine Ausgabe der zweiten Verzögerungsschaltung empfängt, der vierte Multiplizierer eine Ausgabe des dritten Addierers empfängt, der fünfte Multiplizierer eine Ausgabe des vierten Addierers empfängt, der sechste Multiplizierer eine Ausgabe der fünften Verzögerungsschaltung empfängt, der fünfte Addierer Ausgaben des ersten und des dritten Multiplizierers empfängt, der sechste Addierer Ausgaben des vierten und des sechsten Multiplizierers empfängt, der siebte Addierer Ausgaben des fünften Addierers und des fünften Multiplizierers empfängt und als eine Ausgabe des siebten Addierers das gefilterte ungeradzahlige Datensignal erzeugt und der achte Addierer Ausgaben des sechsten Addierers und des zweiten Multiplizierers empfängt und als eine Ausgabe des achten Addierers das gefilterte geradzahlige Datensignal erzeugt (14).
Paralleles FIR-Filter, das dafür eingerichtet ist, als ein paralleles Roll-off-Filter zu arbeiten, welches, ansprechend auf ein Paar eines ungeradzahligen Datensignals und eines geradzahligen Datensignals, die durch Seriell-Parallel-Wandeln eines seriellen Datensignals erhalten werden, ein Paar aus einem gefilterten ungeradzahligen Datensignal und einem gefilterten geradzahligen Datensignal ausgibt, wobei das parallele FIR-Filter aufweist: erste bis sechste Verzögerungsschaltungen (101–106), erste bis achte Multiplizierer (241–248), für die jeweilige erste bis achte Multiplikationskoeffizienten definiert sind, und erste bis sechste Addierer (341–346), wobei: die ersten bis sechsten Verzögerungsschaltungen jeweils vorbestimmte Zeiten als ihre Verzögerungszeiten aufweisen, der erste, vierte, fünfte und achte Multiplikationskoeffizient gleich sind, der zweite, dritte, sechste und siebte Multiplikationskoeffizient gleich sind, die erste und die vierte Verzögerungsschaltung das ungeradzahlige Datensignal bzw. das geradzahlige Datensignal empfangen, die zweite und die fünfte Verzögerungsschaltung Ausgaben der ersten bzw. der vierten Verzögerungsschaltung empfangen, die dritte und die sechste Verzögerungsschaltung Ausgaben der zweiten bzw. der fünften Verzögerungsschaltung empfangen, der erste Multiplizierer eine Ausgabe der ersten Verzögerungsschaltung empfängt, der zweite und der dritte Multiplizierer eine Ausgabe der zweiten Verzögerungsschaltung empfangen, der vierte Multiplizierer eine Ausgabe der dritten Verzögerungsschaltung empfängt, der fünfte und der sechste Multiplizierer eine Ausgabe der fünften Verzögerungsschaltung empfangen, der siebte und der achte Multiplizierer eine Ausgabe der sechsten Verzögerungsschaltung empfangen, der erste Addierer Ausgaben des ersten und des dritten Multiplizierers empfängt, der zweite Addierer Ausgaben des zweiten und des vierten Multiplizierers empfängt, der dritte Addierer Ausgaben des fünften und des siebten Multiplizierers empfängt, der vierte Addierer Ausgaben des sechsten und des achten Multiplizierers empfängt, der fünfte Addierer Ausgaben des zweiten und des dritten Addierers empfängt und als eine Ausgabe des fünften Addierers das gefilterte ungeradzahlige Datensignal erzeugt und der sechste Addierer Ausgaben des ersten und des vierten Addierers empfängt und als eine Ausgabe des sechsten Addierers das gefilterte geradzahlige Datensignal erzeugt (15).
Demodulator, welcher aufweist: einen analogen Quadraturdetektor (10 bis 12), der auf ein quadraturmoduliertes IF-Signal anspricht, um eine analoge Quadraturdetektion unter Verwendung einer vorhergesagten Trägerfrequenz, die im Wesentlichen einer aktuellen Trägerfrequenz gleicht, auszuführen und ein erstes und ein zweites quadraturdetektiertes Signal, die orthogonal zueinander sind, auszugeben, einen ersten und einen zweiten A/D-Wandler (30, 31), die auf das erste und das zweite quadraturdetektierte Signal ansprechen, um eine A/D-Wandlung bei einer Rate auszuführen, die das Zweifache oder Mehrfache einer Modulationsgeschwindigkeit ist, und um ein erstes und ein zweites serielles Signal auszugeben, einen ersten und einen zweiten Seriell-Parallel-Wandler (40, 41) zum Wandeln des ersten und des zweiten seriellen Signals in einen ersten bzw. einen zweiten Satz paralleler Signale, wobei jeder von dem ersten und dem zweiten Satz paralleler Signale mehrere Signale aufweist, deren Datenrate gleich der Modulationsgeschwindigkeit ist, ein erstes paralleles FIR-Filter (50) nach Anspruch 1, 2 oder 3, welches als ein Roll-off-Filter arbeitet, das den ersten Satz paralleler Signale bei der Modulationsgeschwindigkeit parallel filtert, um ein erstes Paar zweier gefilterter Signale auszugeben, und ein zweites paralleles FIR-Filter (51) nach Anspruch 1, 2 oder 3, welches als ein Roll-off-Filter arbeitet, das den zweiten Satz paralleler Signale bei der Modulationsgeschwindigkeit parallel filtert, um ein zweites Paar zweier gefilterter Signale auszugeben.
Demodulator nach Anspruch 4, welcher weiter aufweist: einen parallelen Phasenschieber (60), der auf das erste und das zweite Paar gefilterter Signale anspricht, um bei der Modulationsgeschwindigkeit eine Operation zum Entfernen einer bei der Verarbeitung des analogen Quadraturdetektors verbleibenden Phasenverschiebung unter Verwendung eines einen Phasenfehler für eine Trägerwelle darstellenden Fehlersignals auszuführen, wobei der parallele Phasenschieber ein erstes und ein zweites demoduliertes Signal ausgibt, und einen Fehlersignalgenerator zum Überwachen des ersten und des zweiten demodulierten Signals und zum Erzeugen des Fehlersignals.
Demodulator, welcher aufweist: einen Analogdetektor (10), der auf ein quadraturmoduliertes erstes IF-Signal anspricht, um eine Wellendetektion unter Verwendung einer vorbestimmten Frequenz auszuführen, deren Differenz von einer vorhergesagten Trägerfrequenz eine Modulationsgeschwindigkeit ist, wobei die vorhergesagte Trägerfrequenz im Wesentlichen gleich einer aktuellen Trägerfrequenz ist, wobei der Analogdetektor ein zweites IF-Signal mit der Modulationsgeschwindigkeit als eine Pseudo-Trägerfrequenz ausgibt, einen A/D-Wandler (30), der auf das zweite IF-Signal anspricht, um eine A/D-Wandlung beim Vierfachen der Modulationsgeschwindigkeit auszuführen und ein serielles Signal auszugeben, einen Quadraturdetektor (80), der auf das serielle Signal anspricht, um eine Quadraturdetektion auszuführen und einen ersten und einen zweiten Satz paralleler Signale auszugeben, wobei jeder von dem ersten und dem zweiten Satz paralleler Signale mehrere Signale aufweist, deren Datenrate gleich der Modulationsgeschwindigkeit ist, ein erstes paralleles FIR-Filter (50) nach Anspruch 1, 2 oder 3, welches als ein Roll-off-Filter arbeitet, das den ersten Satz paralleler Signale bei der Modulationsgeschwindigkeit parallel filtert, um ein erstes Paar zweier gefilterter Signale auszugeben, und ein zweites paralleles FIR-Filter (51) nach Anspruch 1, 2 oder 3, welches als ein Roll-off-Filter arbeitet, das den zweiten Satz paralleler Signale bei der Modulationsgeschwindigkeit parallel filtert, um ein zweites Paar zweier gefilterter Signale auszugeben.
Demodulator nach Anspruch 6, welcher weiter aufweist: einen parallelen Phasenschieber (60), der auf das erste und das zweite Paar gefilterter Signale anspricht, um bei der Modulationsgeschwindigkeit eine Operation zum Entfernen einer bei der Verarbeitung des Analogdetektors verbleibenden Pha senverschiebung unter Verwendung eines einen Phasenfehler für eine Trägerwelle darstellenden Fehlersignals auszuführen, wobei der parallele Schieber ein erstes und ein zweites demoduliertes Signal ausgibt, und einen Fehlersignalgenerator zum Überwachen des ersten und des zweiten demodulierten Signals und zum Erzeugen des Fehlersignals.
Demodulator nach Anspruch 4, 5, 6 oder 7, wobei das erste und das zweite parallele FIR-Filter Paare gefilterter Signale ausgeben, deren Datenrate gleich der Modulationsgeschwindigkeit ist.
Demodulator nach Anspruch 7 oder 8, wobei der Fehlersignalgenerator aufweist: einen Trägerphasendetektor (61), der auf das erste und das zweite demodulierte Signal anspricht, um Phasenverschiebungen von Bezugspunkten zum ersten und zum zweiten demodulierten Signal zu erfassen, ein Schleifenfilter (62), das mit dem Trägerphasendetektor gekoppelt ist, und einen NCO (63), der mit dem Schleifenfilter gekoppelt ist, um ein erstes und ein zweites Fehlersignal zu erzeugen, die dem ersten und dem zweiten Paar gefilterter Signale entsprechen, wobei der parallele Phasenschieber (60) unter Verwendung des ersten und des zweiten Fehlersignals das erste und das zweite demodulierte Signal synchron mit der Trägerwelle ausgibt.
Demodulator nach einem der Ansprüche 5 bis 9, wobei: der parallele Phasenschieber (60) einen Satz erster bis vierter phasenverschobener Signale ausgibt, das erste und das zweite phasenverschobene Signal entsprechend dem ersten Paar gefilterter Signale erzeugt werden, das dritte und das vierte phasenverschobene Signal entsprechend dem zweiten Paar gefilterter Signale erzeugt werden, und das erste und das zweite demodulierte Signal das erste bzw. das dritte phasenverschobene Signal sind.
Demodulator nach Anspruch 10, sofern er direkt oder indirekt von Anspruch 4 abhängt, weiter aufweisend: einen Taktphasendetektor (70) zum Erfassen einer Taktphase unter Bezugnahme auf ein MSB von jedem der ersten bis vierten phasenverschobenen Signale, ein Schleifenfilter (71), das mit dem Taktphasendetektor gekoppelt ist, einen D/A-Wandler (72) zum Ausführen einer D/A-Wandlung an einer Ausgabe des Schleifenfilters und einen VCO (73) zum Zuführen eines entsprechend einer Ausgabe des D/A-Wandlers gesteuerten Abtasttakts zu den A/D-Wandlern (30, 31).
Demodulator nach Anspruch 10, sofern er direkt oder indirekt von Anspruch 4 abhängt, weiter aufweisend: einen Taktphasendetektor (70) zum Erfassen einer Taktphase unter Bezugnahme auf ein MSB von jedem von vier Signalen, welche das erste und das zweite Paar gefilterter Signale aufweisen, ein Schleifenfilter (71), das mit dem Taktphasendetektor gekoppelt ist, einen D/A-Wandler (72) zum Ausführen einer D/A-Wandlung an einer Ausgabe des Schleifenfilters und einen VCO (73) zum Zuführen eines entsprechend einer Ausgabe des D/A-Wandlers gesteuerten Abtasttakts zu den A/D-Wandlern (30, 31).
Demodulator nach einem der Ansprüche 4 und 5 bis 12, sofern er direkt oder indirekt von Anspruch 4 abhängt, wobei: die A/D-Wandler die A/D-Wandlung beim Zweifachen der Modulationsgeschwindigkeit ausführen, jeder von dem ersten und dem zweiten Satz paralleler Signale ein Paar aus einem ungeradzahligen Datensignal und einem geradzahligen Datensignal aufweist, ansprechend auf das Paar aus dem ungeradzahligen Datensignal und dem geradzahligen Datensignal, das erste parallele FIR-Filter das erste Paar gefilterter Signale ausgibt, welches ein Paar aus einem gefilterten ungeradzahligen Datensignal und einem gefilterten geradzahligen Datensignal aufweist, und ansprechend auf das Paar aus dem ungeradzahligen Datensignal und dem geradzahligen Datensignal, das zweite parallele FIR-Filter das zweite Paar gefilterter Signale ausgibt, welches ein Paar aus einem gefilterten ungeradzahligen Datensignal und einem gefilterten geradzahligen Datensignal aufweist.
Demodulator nach Anspruch 10, sofern er direkt oder indirekt von Anspruch 6 abhängt, weiter aufweisend: einen Taktphasendetektor (70) zum Erfassen einer Taktphase unter Bezugnahme auf ein MSB von jedem der ersten bis vierten phasenverschobenen Signale, ein Schleifenfilter (71), das mit dem Taktphasendetektor (70) gekoppelt ist, einen D/A-Wandler (72) zum Ausführen einer D/A-Wandlung an einer Ausgabe des Schleifenfilters und einen VCO (75) zum Zuführen eines entsprechend einer Ausgabe des D/A-Wandlers gesteuerten Abtasttakts zu dem A/D-Wandler (30).
Demodulator nach Anspruch 10, sofern er direkt oder indirekt von Anspruch 6 abhängt, weiter aufweisend: einen Taktphasendetektor (70) zum Erfassen einer Taktphase unter Bezugnahme auf ein MSB von jedem von vier Signa len, welche das erste und das zweite Paar gefilterter Signale aufweisen, ein Schleifenfilter (71), das mit dem Taktphasendetektor gekoppelt ist, einen D/A-Wandler (72) zum Ausführen einer D/A-Wandlung an einer Ausgabe des Schleifenfilters und einen VCO (75) zum Zuführen eines entsprechend einer Ausgabe des D/A-Wandlers gesteuerten Abtasttakts zu dem A/D-Wandler (30).
Demodulator nach einem der Ansprüche 6 und 7 bis 10, sofern er direkt oder indirekt von Anspruch 6 abhängt, wobei: der A/D-Wandler (30) die A/D-Wandlung beim Vierfachen der Modulationsgeschwindigkeit ausführt, jeder von dem ersten und dem zweiten Satz paralleler Signale ein Paar aus einem ungeradzahligen Datensignal und einem geradzahligen Datensignal aufweist, ansprechend auf das Paar aus dem ungeradzahligen Datensignal und dem geradzahligen Datensignal, das erste parallele FIR-Filter das erste Paar gefilterter Signale ausgibt, welches ein Paar aus einem gefilterten ungeradzahligen Datensignal und einem gefilterten geradzahligen Datensignal aufweist, und ansprechend auf das Paar aus dem ungeradzahligen Datensignal und dem geradzahligen Datensignal, das zweite parallele FIR-Filter das zweite Paar gefilterter Signale ausgibt, welches ein Paar aus einem gefilterten ungeradzahligen Datensignal und einem gefilterten geradzahligen Datensignal aufweist.
Demodulator nach Anspruch 13 oder 16, wobei: jedes von dem ersten und dem zweiten parallelen FIR-Filter aufweist: ein paralleles FIR-Filter nach Anspruch 1, 2 oder 3, wobei die ersten bis sechsten Verzögerungsschaltungen jeweils als eine Verzögerungszeit eine durch den Kehrwert der Modulationsgeschwindigkeit dargestellte Zeit aufweisen.