JPH11331300A - 復調装置 - Google Patents
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- JPH11331300A JPH11331300A JP10137254A JP13725498A JPH11331300A JP H11331300 A JPH11331300 A JP H11331300A JP 10137254 A JP10137254 A JP 10137254A JP 13725498 A JP13725498 A JP 13725498A JP H11331300 A JPH11331300 A JP H11331300A
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- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/38—Demodulator circuits; Receiver circuits
- H04L27/3809—Amplitude regulation arrangements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/007—Demodulation of angle-, frequency- or phase- modulated oscillations by converting the oscillations into two quadrature related signals
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- H04L27/38—Demodulator circuits; Receiver circuits
- H04L27/3845—Demodulator circuits; Receiver circuits using non - coherent demodulation, i.e. not using a phase synchronous carrier
- H04L27/3854—Demodulator circuits; Receiver circuits using non - coherent demodulation, i.e. not using a phase synchronous carrier using a non - coherent carrier, including systems with baseband correction for phase or frequency offset
Abstract
(57)【要約】
【課題】 定常時のＢＥＲ特性を改善しつつ、ＡＧＣの
時定数を短くでき、入力信号のレベル変動に対する追随
速度を改善することができる復調装置を提供する。 【解決手段】 ２q 値ＱＡＭ方式の復調装置は、変調波
を入力し、出力信号の平均電力を一定に保つように動作
するＡＧＣアンプ１０、ＡＧＣアンプ１０の出力信号を
Ａ／Ｄ変換するＡ／Ｄ変換器６１、６２、Ａ／Ｄ変換器
６１、６２の出力信号に含まれる符号間干渉成分を除去
する等化器７０、等化器７０の出力信号の収束点が（ｑ
／２）ビットの２進数で表現できる振幅になるように動
作するＡＧＣ回路８１、８２、及びＡＧＣ回路８１、８
２の出力信号を入力し、ＡＧＣ回路８１、８２の制御信
号を生成する制御回路９０を備える。
時定数を短くでき、入力信号のレベル変動に対する追随
速度を改善することができる復調装置を提供する。 【解決手段】 ２q 値ＱＡＭ方式の復調装置は、変調波
を入力し、出力信号の平均電力を一定に保つように動作
するＡＧＣアンプ１０、ＡＧＣアンプ１０の出力信号を
Ａ／Ｄ変換するＡ／Ｄ変換器６１、６２、Ａ／Ｄ変換器
６１、６２の出力信号に含まれる符号間干渉成分を除去
する等化器７０、等化器７０の出力信号の収束点が（ｑ
／２）ビットの２進数で表現できる振幅になるように動
作するＡＧＣ回路８１、８２、及びＡＧＣ回路８１、８
２の出力信号を入力し、ＡＧＣ回路８１、８２の制御信
号を生成する制御回路９０を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、復調装置に関し、
特に、ＩＦ入力信号の平均電力をアナログＡＧＣ（自動
利得制御）回路で一定に保ち、等化器の後方に置かれた
ディジタルＡＧＣ回路でＢＥＲ特性が最良となる正規の
信号点配置になるようにＩＦ入力信号のＡＧＣアンプで
の誤差分を吸収する復調装置に関する。
特に、ＩＦ入力信号の平均電力をアナログＡＧＣ（自動
利得制御）回路で一定に保ち、等化器の後方に置かれた
ディジタルＡＧＣ回路でＢＥＲ特性が最良となる正規の
信号点配置になるようにＩＦ入力信号のＡＧＣアンプで
の誤差分を吸収する復調装置に関する。
【０００２】
【従来の技術】特開昭６３−１１９３３１号公報に示さ
れている従来の同期検波の復調装置においては、フェー
ジングによる波形ひずみによりＡ／Ｄ変換器の入力信号
の振幅がひずみのないときに比べて大きくなり、入力信
号がＡ／Ｄ変換器の識別可能範囲（ダイナミックレン
ジ）を超える場合に備えて、入力信号にＤＲＥ（Decisi
onRange Expansion）値を乗ずることにより入力信号の
振幅をダイナミックレンジに対し小さくしておき、等化
器の後で出力信号にＤＲＥ値の逆数を乗ずることにより
本来の振幅に戻すという構成がとられていた。
れている従来の同期検波の復調装置においては、フェー
ジングによる波形ひずみによりＡ／Ｄ変換器の入力信号
の振幅がひずみのないときに比べて大きくなり、入力信
号がＡ／Ｄ変換器の識別可能範囲（ダイナミックレン
ジ）を超える場合に備えて、入力信号にＤＲＥ（Decisi
onRange Expansion）値を乗ずることにより入力信号の
振幅をダイナミックレンジに対し小さくしておき、等化
器の後で出力信号にＤＲＥ値の逆数を乗ずることにより
本来の振幅に戻すという構成がとられていた。
【０００３】図５は、従来の復調装置における１６ＱＡ
Ｍ（直交振幅変調）信号点位置でのＡ／Ｄ変換器の入力
信号の大きさと、ＤＲＥ値の関係を示す。ここで、振幅
の収束点Ｘ１〜Ｘ４を有した入力信号Ｘのアイパターン
と、振幅の収束点Ｙ１〜Ｙ４を有した入力信号Ｙのアイ
パターンが示されており、入力信号ＸはＡ／Ｄ変換器の
ダイナミックレンジの３／８の振幅を有し、入力信号Ｙ
は、Ａ／Ｄ変換器のダイナミックレンジの３／４の振幅
を有する。この従来の同期検波の復調装置においては、
例えぱ等化器のあとで、等化器の出力信号の振幅を２倍
にした結果が、正規のレベルになるようにＡ／Ｄ変換器
の前に置かれたＡＧＣアンプに制御をかければ、図５に
示すようにＡ／Ｄ変換器の定常時の入力信号の振幅がＡ
／Ｄ変換器のダイナミックレンジの１／２になる。フェ
ージングが起こった場合、Ａ／Ｄ変換器入力では干渉成
分が加わっているが、等化器の出力ではその干渉成分が
除去されているため、その振幅を２倍にしたものが正規
の振幅になるように制御をかけると、Ａ／Ｄ変換器の入
力信号の振幅は、定常時よりも大きくなる。つまり、従
来の復調装置においては、Ａ／Ｄ変換器の入力信号にお
ける所望波の電力が一定になるように制御がかかるた
め、干渉波成分があり、Ｄ／Ｕ（Desire to Undesire P
ower Ratio）が小さくなった場合には、Ｄを一定にする
ためにＤ＋Ｕの電力は増大する。等化器の後の倍率（Ｄ
ＲＥ値の逆数）は、深いフェージングが起こった場合で
も、Ａ／Ｄ変換器入力信号の振幅がそのダイナミックレ
ンジを超えないように決定され、一般的には４／３〜２
程度の値が選ばれる。復調装置の出力における信号点位
置は、ディジタル値のしきい値に対して１６ＱＡＭ信号
点位置の関係になっている。Ａ／Ｄ変換器の入力信号に
おけるアナログ入力信号の最適サンプリング位相での信
号点位置が、Ａ／Ｄ変換器の出力信号に対して入力信号
と同じ１６ＱＡＭ信号点位置の関係になっているとき、
ＤＲＥ＝１とする。
Ｍ（直交振幅変調）信号点位置でのＡ／Ｄ変換器の入力
信号の大きさと、ＤＲＥ値の関係を示す。ここで、振幅
の収束点Ｘ１〜Ｘ４を有した入力信号Ｘのアイパターン
と、振幅の収束点Ｙ１〜Ｙ４を有した入力信号Ｙのアイ
パターンが示されており、入力信号ＸはＡ／Ｄ変換器の
ダイナミックレンジの３／８の振幅を有し、入力信号Ｙ
は、Ａ／Ｄ変換器のダイナミックレンジの３／４の振幅
を有する。この従来の同期検波の復調装置においては、
例えぱ等化器のあとで、等化器の出力信号の振幅を２倍
にした結果が、正規のレベルになるようにＡ／Ｄ変換器
の前に置かれたＡＧＣアンプに制御をかければ、図５に
示すようにＡ／Ｄ変換器の定常時の入力信号の振幅がＡ
／Ｄ変換器のダイナミックレンジの１／２になる。フェ
ージングが起こった場合、Ａ／Ｄ変換器入力では干渉成
分が加わっているが、等化器の出力ではその干渉成分が
除去されているため、その振幅を２倍にしたものが正規
の振幅になるように制御をかけると、Ａ／Ｄ変換器の入
力信号の振幅は、定常時よりも大きくなる。つまり、従
来の復調装置においては、Ａ／Ｄ変換器の入力信号にお
ける所望波の電力が一定になるように制御がかかるた
め、干渉波成分があり、Ｄ／Ｕ（Desire to Undesire P
ower Ratio）が小さくなった場合には、Ｄを一定にする
ためにＤ＋Ｕの電力は増大する。等化器の後の倍率（Ｄ
ＲＥ値の逆数）は、深いフェージングが起こった場合で
も、Ａ／Ｄ変換器入力信号の振幅がそのダイナミックレ
ンジを超えないように決定され、一般的には４／３〜２
程度の値が選ばれる。復調装置の出力における信号点位
置は、ディジタル値のしきい値に対して１６ＱＡＭ信号
点位置の関係になっている。Ａ／Ｄ変換器の入力信号に
おけるアナログ入力信号の最適サンプリング位相での信
号点位置が、Ａ／Ｄ変換器の出力信号に対して入力信号
と同じ１６ＱＡＭ信号点位置の関係になっているとき、
ＤＲＥ＝１とする。
【０００４】このような構成では、波形ひずみがあると
きに備え、定常時のＡ／Ｄ変換器における量子化精度を
低下させることになり、特に２５６ＱＡＭなどの多値変
調方式においてＢＥＲ特性の劣化を招いていた。
きに備え、定常時のＡ／Ｄ変換器における量子化精度を
低下させることになり、特に２５６ＱＡＭなどの多値変
調方式においてＢＥＲ特性の劣化を招いていた。
【０００５】この間題点に対し、本発明の出願人は、Ａ
／Ｄ変換器の入力信号の最大振幅を一定に保つようにＡ
ＧＣ（自動利得制御）をかけ、信号の振幅の補正を等化
器の後に置かれたディジタルＡＧＣ回路で行なう構成を
提案した（特開平０７−１７０３０６号）。
／Ｄ変換器の入力信号の最大振幅を一定に保つようにＡ
ＧＣ（自動利得制御）をかけ、信号の振幅の補正を等化
器の後に置かれたディジタルＡＧＣ回路で行なう構成を
提案した（特開平０７−１７０３０６号）。
【０００６】図６は、本発明の出願人により特開平０７
−１７０３０６号に示された従来の復調装置を示す。こ
の復調装置は、ＩＦ帯に設けられたＡＧＣアンプ（アナ
ログＡＧＣ回路）１０と、Ｉチャネルのミキサ２１と、
Ｑチャネルのミキサ２２と、局部発振器４１と、９０°
位相器４２と、ローパスフィルタ（ＬＰＦ）３１、３２
と、ＤＣアンプ５１、５２と、Ａ／Ｄ変換器６１、６２
と、等化器（ＥＱＬ）７０と、乗算器１０１、１０２
と、制御回路９０とを備えており、乗算器１０１、１０
２は等化器７０の出力に補正値ｋを乗ずる構成を有して
いる。
−１７０３０６号に示された従来の復調装置を示す。こ
の復調装置は、ＩＦ帯に設けられたＡＧＣアンプ（アナ
ログＡＧＣ回路）１０と、Ｉチャネルのミキサ２１と、
Ｑチャネルのミキサ２２と、局部発振器４１と、９０°
位相器４２と、ローパスフィルタ（ＬＰＦ）３１、３２
と、ＤＣアンプ５１、５２と、Ａ／Ｄ変換器６１、６２
と、等化器（ＥＱＬ）７０と、乗算器１０１、１０２
と、制御回路９０とを備えており、乗算器１０１、１０
２は等化器７０の出力に補正値ｋを乗ずる構成を有して
いる。
【０００７】この復調装置においては、制御回路９０
が、ＡＧＣアンプ１０の利得を制御することによりＤＣ
アンプ５１、５２から出力されるＢＢ（Base Band ）信
号の最大振幅（Ｄ＋Ｕ）を一定にしてＡ／Ｄ変換器６
１、６２のダイナミックレンジをいっぱいに使うように
している。ＡＧＣアンプ１０の利得制御の補償は、乗算
器１０１、１０２によって補正値ｋを乗ずることによっ
て行われる。
が、ＡＧＣアンプ１０の利得を制御することによりＤＣ
アンプ５１、５２から出力されるＢＢ（Base Band ）信
号の最大振幅（Ｄ＋Ｕ）を一定にしてＡ／Ｄ変換器６
１、６２のダイナミックレンジをいっぱいに使うように
している。ＡＧＣアンプ１０の利得制御の補償は、乗算
器１０１、１０２によって補正値ｋを乗ずることによっ
て行われる。
【０００８】
【発明が解決しようとする課題】しかしながら、図６に
示したような従来の復調装置によれば、Ａ／Ｄ変換器の
入力信号の最大振幅を一定に保つには、最大振幅値の発
生確率の低い多値変調方式の場合にＡＧＣの時定数を非
常に大きくする必要があり、伝送路での振幅の変動に対
する追随速度に問題があった。
示したような従来の復調装置によれば、Ａ／Ｄ変換器の
入力信号の最大振幅を一定に保つには、最大振幅値の発
生確率の低い多値変調方式の場合にＡＧＣの時定数を非
常に大きくする必要があり、伝送路での振幅の変動に対
する追随速度に問題があった。
【０００９】従って、本発明の目的は、定常時のビット
誤り率（ＢＥＲ）特性を改善しつつ、ＡＧＣの時定数を
短くでき、入力信号のレベル変動に対する追随速度を改
善することができる復調装置を提供することである。
誤り率（ＢＥＲ）特性を改善しつつ、ＡＧＣの時定数を
短くでき、入力信号のレベル変動に対する追随速度を改
善することができる復調装置を提供することである。
【００１０】
【課題を解決するための手段】本発明は、以上に述べた
目的を実現するため、Ｉ及びＱチャネルを有する２q(
ｑ≧２の整数）値直交振幅変調（ＱＡＭ）方式の復調装
置において、変調波を入力信号とし、出力信号の平均電
力を一定に保つように動作するアナログＡＧＣ（自動利
得制御）回路と、アナログＡＧＣ回路によって平均電力
を一定にされ、変調波を復調して得られたＢＢアナログ
信号をアナログ／ディジタル（Ａ／Ｄ）変換するＡ／Ｄ
変換器と、Ａ／Ｄ変換器の出力信号を入力し、該出力信
号に含まれる符号間干渉成分を除去する等化器と、等化
器の出力信号を入力し、等化器の出力信号の収束点が
（ｑ／２）ビットの２進数で表現できる振幅になるよう
に動作するＩ及びＱチャネルのディジタルＡＧＣ回路
と、Ｉ及びＱチャネルのディジタルＡＧＣ回路の出力信
号を入力し、Ｉ及びＱチャネルのディジタルＡＧＣ回路
の制御信号を生成する制御回路と、を備えることを特徴
とする復調装置を提供する。
目的を実現するため、Ｉ及びＱチャネルを有する２q(
ｑ≧２の整数）値直交振幅変調（ＱＡＭ）方式の復調装
置において、変調波を入力信号とし、出力信号の平均電
力を一定に保つように動作するアナログＡＧＣ（自動利
得制御）回路と、アナログＡＧＣ回路によって平均電力
を一定にされ、変調波を復調して得られたＢＢアナログ
信号をアナログ／ディジタル（Ａ／Ｄ）変換するＡ／Ｄ
変換器と、Ａ／Ｄ変換器の出力信号を入力し、該出力信
号に含まれる符号間干渉成分を除去する等化器と、等化
器の出力信号を入力し、等化器の出力信号の収束点が
（ｑ／２）ビットの２進数で表現できる振幅になるよう
に動作するＩ及びＱチャネルのディジタルＡＧＣ回路
と、Ｉ及びＱチャネルのディジタルＡＧＣ回路の出力信
号を入力し、Ｉ及びＱチャネルのディジタルＡＧＣ回路
の制御信号を生成する制御回路と、を備えることを特徴
とする復調装置を提供する。
【００１１】
【発明の実施の形態】以下本発明の復調装置を詳細に説
明する。
明する。
【００１２】図１は、本発明の復調装置を示す。この復
調装置は、ＩＦ帯に設けられたＡＧＣアンプ（アナログ
ＡＧＣ回路）１０と、Ｉチャネルのミキサ２１と、Ｑチ
ャネルのミキサ２２と、局部発振器４１と、９０°位相
器４２と、ローパスフィルタ（ＬＰＦ）３１、３２と、
ＤＣアンプ５１、５２と、Ａ／Ｄ変換器６１、６２と、
等化器（ＥＱＬ）７０と、ディジタルＡＧＣ回路（以
下、単に「ＡＧＣ回路」ともいう）８１、８２と、制御
回路９０とを備えている。ここで、局部発振器４１は、
制御回路９０によって発振周波数を制御される電圧制御
発振器（ＶＣＯ：Voltage Controlled Oscillator ）、
または電圧制御水晶発振器（ＶＣＸＯ：Voltage Contro
lled X'tal 0scillator ）などである。
調装置は、ＩＦ帯に設けられたＡＧＣアンプ（アナログ
ＡＧＣ回路）１０と、Ｉチャネルのミキサ２１と、Ｑチ
ャネルのミキサ２２と、局部発振器４１と、９０°位相
器４２と、ローパスフィルタ（ＬＰＦ）３１、３２と、
ＤＣアンプ５１、５２と、Ａ／Ｄ変換器６１、６２と、
等化器（ＥＱＬ）７０と、ディジタルＡＧＣ回路（以
下、単に「ＡＧＣ回路」ともいう）８１、８２と、制御
回路９０とを備えている。ここで、局部発振器４１は、
制御回路９０によって発振周波数を制御される電圧制御
発振器（ＶＣＯ：Voltage Controlled Oscillator ）、
または電圧制御水晶発振器（ＶＣＸＯ：Voltage Contro
lled X'tal 0scillator ）などである。
【００１３】以上のような復調装置において、復調装置
の入力信号である２q 値ＱＡＭ変調波１は、ＩＦ帯に置
かれたＡＧＣアンプ１０に入力される。ＡＧＣアンプ１
０は、その出力信号の平均電力が外部から設定された一
定値となるように、そのゲインが自動制御される。ＡＧ
Ｃアンプ１Ｏの出カは、Ｉ、Ｑそれぞれのチャネルのミ
キサ２１、２２に入力される。
の入力信号である２q 値ＱＡＭ変調波１は、ＩＦ帯に置
かれたＡＧＣアンプ１０に入力される。ＡＧＣアンプ１
０は、その出力信号の平均電力が外部から設定された一
定値となるように、そのゲインが自動制御される。ＡＧ
Ｃアンプ１Ｏの出カは、Ｉ、Ｑそれぞれのチャネルのミ
キサ２１、２２に入力される。
【００１４】ミキサ２１、２２では、局部発振器４１の
出力から得られる互いに直交する正弦波と入力信号との
乗算が行われ、その結果、Ｉ、Ｑそれぞれのチャネルの
信号が出力される。この出力信号には、目的とするＢＢ
信号のほかにＩＦ帯の信号が含まれているため、ＬＰＦ
３１、３２により所望のＢＢ信号のみを取り出す。この
ＢＢ信号を識別可能なレべルまで増幅するＤＣアンプ５
１、５２を通したのち、Ａ／Ｄ変換器６１、６２で複数
列のディジタル信号に変換する。
出力から得られる互いに直交する正弦波と入力信号との
乗算が行われ、その結果、Ｉ、Ｑそれぞれのチャネルの
信号が出力される。この出力信号には、目的とするＢＢ
信号のほかにＩＦ帯の信号が含まれているため、ＬＰＦ
３１、３２により所望のＢＢ信号のみを取り出す。この
ＢＢ信号を識別可能なレべルまで増幅するＤＣアンプ５
１、５２を通したのち、Ａ／Ｄ変換器６１、６２で複数
列のディジタル信号に変換する。
【００１５】Ａ／Ｄ変換器６１、６２の出力信号は、伝
送路での周波数特性のずれに起因する波形歪みを取り除
くために、等化器７０に入力される。ここで、等化器７
０としては、線形等化器や判定帰還形等化器などのＢＢ
ディジタルで動作するものが用いられる。等化器７０で
干渉成分が取り除かれた信号４、５は、Ｉ、Ｑそれぞれ
のチャネルのＡＧＣ回路８１、８２に入力される。ＡＧ
Ｃ回路８１、８２は、制御回路９０からのＡＧＣ制御信
号を積分することにより得られる係数と、入力信号との
乗算を行う。
送路での周波数特性のずれに起因する波形歪みを取り除
くために、等化器７０に入力される。ここで、等化器７
０としては、線形等化器や判定帰還形等化器などのＢＢ
ディジタルで動作するものが用いられる。等化器７０で
干渉成分が取り除かれた信号４、５は、Ｉ、Ｑそれぞれ
のチャネルのＡＧＣ回路８１、８２に入力される。ＡＧ
Ｃ回路８１、８２は、制御回路９０からのＡＧＣ制御信
号を積分することにより得られる係数と、入力信号との
乗算を行う。
【００１６】制御回路９０は、Ｉ、Ｑそれぞれのチャネ
ルのアイパターンであるＡＧＣ回路８１、８２の出力
と、規定値とのレベル差を検出し、その情報をＡＧＣ回
路８１、８２に出力する。制御回路９０は、局部発振器
４１の発振周波数制御信号や、等化器７０の制御信号も
出力する。ＡＧＣ回路８１、８２の出力のうち、上位ｑ
／２ずつが、復調結果の出力として取り出される。ここ
で、例えば、１６ＱＡＭでは、ｑ＝４であるから、Ｉ、
Ｑそれぞれ２つの出力信号がある。
ルのアイパターンであるＡＧＣ回路８１、８２の出力
と、規定値とのレベル差を検出し、その情報をＡＧＣ回
路８１、８２に出力する。制御回路９０は、局部発振器
４１の発振周波数制御信号や、等化器７０の制御信号も
出力する。ＡＧＣ回路８１、８２の出力のうち、上位ｑ
／２ずつが、復調結果の出力として取り出される。ここ
で、例えば、１６ＱＡＭでは、ｑ＝４であるから、Ｉ、
Ｑそれぞれ２つの出力信号がある。
【００１７】ここで、ＡＧＣ回路８１、８２は、制御回
路９０からの制御信号を積分してＡＧＣの利得になる値
を出力する積分器（図示せず）と、入力信号と積分器の
出力値の乗算を行なう乗算器（図示せず）から構成され
る。積分器の出力値が１より大きければ、ＡＧＣ回路８
１、８２として正の利得を持ち、１より小さい正の値で
あれば、負の利得を持つことになる。
路９０からの制御信号を積分してＡＧＣの利得になる値
を出力する積分器（図示せず）と、入力信号と積分器の
出力値の乗算を行なう乗算器（図示せず）から構成され
る。積分器の出力値が１より大きければ、ＡＧＣ回路８
１、８２として正の利得を持ち、１より小さい正の値で
あれば、負の利得を持つことになる。
【００１８】以下、本発明の復調装置の動作を詳述す
る。Ａ／Ｄ変換器６１、６２は、その入力信号のアナロ
グＢＢ信号２、３をサンプリングＣＬＫの周期で複数ビ
ットのディジタル信号に変換する。このときＡ／Ｄ変換
器６１、６２の識別範囲を超えた信号は、その出力ディ
ジタル信号の最大値もしくは最小値にクリップされる。
この結果、アナログ信号の持つ情報が失われてしまうこ
とになるため、復調特性の劣化となる。従って、サンプ
リングタイミングでのＡ／Ｄ変換器６１、６２の入力信
号２、３は、Ａ／Ｄ変換器６１、６２の識別範囲を超え
ないようにしなければならない。
る。Ａ／Ｄ変換器６１、６２は、その入力信号のアナロ
グＢＢ信号２、３をサンプリングＣＬＫの周期で複数ビ
ットのディジタル信号に変換する。このときＡ／Ｄ変換
器６１、６２の識別範囲を超えた信号は、その出力ディ
ジタル信号の最大値もしくは最小値にクリップされる。
この結果、アナログ信号の持つ情報が失われてしまうこ
とになるため、復調特性の劣化となる。従って、サンプ
リングタイミングでのＡ／Ｄ変換器６１、６２の入力信
号２、３は、Ａ／Ｄ変換器６１、６２の識別範囲を超え
ないようにしなければならない。
【００１９】特に、ディジタル信号処理によって、クロ
ック再生、ロールオフフィルタリングなどの復調信号処
理を行なう場合は、標本化定理に基づいて変調速度の２
倍以上のクロックでＡ／Ｄ変換を行なうため、波形の帯
域制限により振幅の大きくなっているトランジェット部
分もアナログ波形の情報を失うことなく変換する必要が
ある。
ック再生、ロールオフフィルタリングなどの復調信号処
理を行なう場合は、標本化定理に基づいて変調速度の２
倍以上のクロックでＡ／Ｄ変換を行なうため、波形の帯
域制限により振幅の大きくなっているトランジェット部
分もアナログ波形の情報を失うことなく変換する必要が
ある。
【００２０】ＡＧＣアンプ１０は、その中に検波回路を
持ち、その出力信号の平均電力があらかじめ定められた
値に保たれるように動作する。
持ち、その出力信号の平均電力があらかじめ定められた
値に保たれるように動作する。
【００２１】ＡＧＣアンプ１０の出力信号は、ミキサ２
１、２２で正弦波の局部発振信号と乗算され、ＬＰＦ３
１、３２を通ることによりＢＢ信号が取り出される。さ
らに、固定利得のＤＣアンプ５１、５２を通りＡ／Ｄ変
換器６１、６２に入力される。従って、ミキサ２１、２
２からＤＣアンプ５１、５２までの利得が一定であれ
ば、Ａ／Ｄ変換器６１、６２の入力信号の平均電力はＡ
ＧＣアンプ１０の働きにより一定に保たれる。
１、２２で正弦波の局部発振信号と乗算され、ＬＰＦ３
１、３２を通ることによりＢＢ信号が取り出される。さ
らに、固定利得のＤＣアンプ５１、５２を通りＡ／Ｄ変
換器６１、６２に入力される。従って、ミキサ２１、２
２からＤＣアンプ５１、５２までの利得が一定であれ
ば、Ａ／Ｄ変換器６１、６２の入力信号の平均電力はＡ
ＧＣアンプ１０の働きにより一定に保たれる。
【００２２】伝送路でフェージングが発生した場合、変
調波の平均電力と瞬時最大電力との比であるピークファ
クタが変動する。従って、本発明のように平均電力で変
調波のレベルを制御している場合、Ａ／Ｄ変換器入力に
おける最大振幅は伝送路の状況によって変動してしま
う。ここで、その変動幅は、フェージングの深さ、周波
数などの条件によって一定ではないが、おおむね２ｄＢ
以内に収まることが、シミュレーションにより確認され
ている。
調波の平均電力と瞬時最大電力との比であるピークファ
クタが変動する。従って、本発明のように平均電力で変
調波のレベルを制御している場合、Ａ／Ｄ変換器入力に
おける最大振幅は伝送路の状況によって変動してしま
う。ここで、その変動幅は、フェージングの深さ、周波
数などの条件によって一定ではないが、おおむね２ｄＢ
以内に収まることが、シミュレーションにより確認され
ている。
【００２３】図２は、シミュレーションによるピークフ
ァクタの変動幅を示す。図２に示すように、ＡＧＣアン
プ１０によって、その平均電力をＡ／Ｄ変換器６１、６
２の入力可能最大振幅（ダイナミックレンジ）に対し、
電力で２ｄＢ程度小さくなるように保った場合、Ａ／Ｄ
変換器６１、６２の入力信号の最大振幅は、フェージン
グが起こった場合でも、Ａ／Ｄ変換器６１、６２のダイ
ナミックレンジを超えることはない。
ァクタの変動幅を示す。図２に示すように、ＡＧＣアン
プ１０によって、その平均電力をＡ／Ｄ変換器６１、６
２の入力可能最大振幅（ダイナミックレンジ）に対し、
電力で２ｄＢ程度小さくなるように保った場合、Ａ／Ｄ
変換器６１、６２の入力信号の最大振幅は、フェージン
グが起こった場合でも、Ａ／Ｄ変換器６１、６２のダイ
ナミックレンジを超えることはない。
【００２４】図３は、ＡＧＣ回路８１、８２の制御信号
と各チャネルの出力信号のしきい値（ディジタル値）を
示す。制御回路９０は、各チャネルの出力信号が、図３
に示すしきい値の位置に合うようにＡＧＣ回路８１、８
２に制御信号を出力する。ディジタル信号のＭＳＢであ
るＤ１と３ＳＢ（誤差ビット）であるＤ３のＥＸ−ＮＯ
Ｒをとった信号を制御信号とすると、信号点の振幅が既
定値より小さいとき、制御信号は「０」レベルとなり、
既定値より大きいときは「１」レベルとなる。これに合
わせて、制御信号が「０」レベルのとき利得を大きく
し、「１」レベルのとき利得を小さくするようにＡＧＣ
回路８１、８２を構成すれば、ＡＧＣ回路８１、８２の
出力信号６、７の振幅は、既定値と一致するように制御
される。
と各チャネルの出力信号のしきい値（ディジタル値）を
示す。制御回路９０は、各チャネルの出力信号が、図３
に示すしきい値の位置に合うようにＡＧＣ回路８１、８
２に制御信号を出力する。ディジタル信号のＭＳＢであ
るＤ１と３ＳＢ（誤差ビット）であるＤ３のＥＸ−ＮＯ
Ｒをとった信号を制御信号とすると、信号点の振幅が既
定値より小さいとき、制御信号は「０」レベルとなり、
既定値より大きいときは「１」レベルとなる。これに合
わせて、制御信号が「０」レベルのとき利得を大きく
し、「１」レベルのとき利得を小さくするようにＡＧＣ
回路８１、８２を構成すれば、ＡＧＣ回路８１、８２の
出力信号６、７の振幅は、既定値と一致するように制御
される。
【００２５】以上、本発明の復調装置によれば、フェー
ジングのない定常時のＡ／Ｄ変換器の入カレベルを大き
くできるため、定常時のビット誤り率（ＢＥＲ）特性を
改善することができるようになった。また、平均電力を
一定に保つためのＡＧＣアンプの時定数は、変調多値数
により大きく変わることがないため、Ａ／Ｄ変換器の入
力信号の最大振幅を一定に保つような構成に比べ、ＡＧ
Ｃアンプの時定数を短くできる。その結果、復調装置の
入力信号のレベル変動に対する追随速度を改善すること
ができるようになった。
ジングのない定常時のＡ／Ｄ変換器の入カレベルを大き
くできるため、定常時のビット誤り率（ＢＥＲ）特性を
改善することができるようになった。また、平均電力を
一定に保つためのＡＧＣアンプの時定数は、変調多値数
により大きく変わることがないため、Ａ／Ｄ変換器の入
力信号の最大振幅を一定に保つような構成に比べ、ＡＧ
Ｃアンプの時定数を短くできる。その結果、復調装置の
入力信号のレベル変動に対する追随速度を改善すること
ができるようになった。
【００２６】以上、本発明の復調装置の一形態を示した
が、Ａ／Ｄ変換器５１、５２の入力信号の平均電力を一
定に保ち、その時点でのＢＥＲ最良振幅との誤差分を等
化器７０の後に設置されたＡＧＣ回路８１、８２で吸収
すればよいので、平均電力を一定に保つＡＧＣアンプ１
０をＩ、Ｑそれぞれの伝送路上に設けてもよい。また、
ＢＢディジタル信号において搬送波同期を確立する準同
期検波方式の復調装置についても本発明を適用できる。
が、Ａ／Ｄ変換器５１、５２の入力信号の平均電力を一
定に保ち、その時点でのＢＥＲ最良振幅との誤差分を等
化器７０の後に設置されたＡＧＣ回路８１、８２で吸収
すればよいので、平均電力を一定に保つＡＧＣアンプ１
０をＩ、Ｑそれぞれの伝送路上に設けてもよい。また、
ＢＢディジタル信号において搬送波同期を確立する準同
期検波方式の復調装置についても本発明を適用できる。
【００２７】図４は、本発明の準同期検波方式の復調装
置を示す。この復調装置は、ＩＦ帯に設けられたＡＧＣ
アンプ１０と、Ｉチャネルのミキサ２１と、Ｑチャネル
のミキサ２２と、局部発振器４１Ａと、９０°位相器４
２と、ＬＰＦ３１、３２と、ＤＣアンプ５１、５２と、
Ａ／Ｄ変換器６１、６２と、無限移相器（ＥＰＳ）１１
０と、等化器（ＥＱＬ）７０と、ＡＧＣ回路８１、８２
と、制御回路９０とを備えている。
置を示す。この復調装置は、ＩＦ帯に設けられたＡＧＣ
アンプ１０と、Ｉチャネルのミキサ２１と、Ｑチャネル
のミキサ２２と、局部発振器４１Ａと、９０°位相器４
２と、ＬＰＦ３１、３２と、ＤＣアンプ５１、５２と、
Ａ／Ｄ変換器６１、６２と、無限移相器（ＥＰＳ）１１
０と、等化器（ＥＱＬ）７０と、ＡＧＣ回路８１、８２
と、制御回路９０とを備えている。
【００２８】ここで、図４に示した復調装置と、図１に
示した復調装置の相違点について説明する。図１の復調
装置の局部発振器４１は、制御回路９０によって発振周
波数を制御される電圧制御発振器（ＶＣＯ：Voltage Co
ntrolled Oscillator ）、または電圧制御水晶発振器
（ＶＣＸＯ：Voltage Controlled X'tal 0scillator ）
であるのに対し、図４で示した復調装置の局部発振器４
１Ａは、復調装置への入力信号の変調波の搬送波周波数
に近いけれど同期はしていない周波数で発振する局部発
振器４１Ａであり、制御回路９０などの他の回路から制
御されていない。
示した復調装置の相違点について説明する。図１の復調
装置の局部発振器４１は、制御回路９０によって発振周
波数を制御される電圧制御発振器（ＶＣＯ：Voltage Co
ntrolled Oscillator ）、または電圧制御水晶発振器
（ＶＣＸＯ：Voltage Controlled X'tal 0scillator ）
であるのに対し、図４で示した復調装置の局部発振器４
１Ａは、復調装置への入力信号の変調波の搬送波周波数
に近いけれど同期はしていない周波数で発振する局部発
振器４１Ａであり、制御回路９０などの他の回路から制
御されていない。
【００２９】従って、Ａ／Ｄ変換器６１、６２の入力信
号には搬送波の位相回転が残っており、変調波の搬送波
周波数と局部発振器４１との差分の周波数で回転してい
る。その残差周波数は、無限移相器（ＥＰＳ）１１０に
より除去される。ＥＰＳ１１Ｏは、制御回路９０からの
位相情報により、入力信号に対し残差周波数と同じ周波
数で逆方向の回転を与える。この結果、ＥＰＳ１１０の
出力では、搬送波位相同期が確立する。その他の回路の
動作は、図１の復調装置と同一である。
号には搬送波の位相回転が残っており、変調波の搬送波
周波数と局部発振器４１との差分の周波数で回転してい
る。その残差周波数は、無限移相器（ＥＰＳ）１１０に
より除去される。ＥＰＳ１１Ｏは、制御回路９０からの
位相情報により、入力信号に対し残差周波数と同じ周波
数で逆方向の回転を与える。この結果、ＥＰＳ１１０の
出力では、搬送波位相同期が確立する。その他の回路の
動作は、図１の復調装置と同一である。
【００３０】
【発明の効果】以上述べた通り、本発明の復調装置によ
れば、フェージングのない定常時のＡ／Ｄ変換器の入カ
信号のレベルを大きくできるため、定常時のビット誤り
率（ＢＥＲ）特性を改善することができるようになっ
た。また、平均電力を一定に保つためのＡＧＣアンプの
時定数は、変調多値数により大きく変わることがないた
め、Ａ／Ｄ変換器の入力信号の最大振幅を一定に保つよ
うな構成に比べ、ＡＧＣアンプの時定数を短くできる。
その結果、復調装置の入力信号のレベル変動に対する追
随速度を改善することができるようになった。
れば、フェージングのない定常時のＡ／Ｄ変換器の入カ
信号のレベルを大きくできるため、定常時のビット誤り
率（ＢＥＲ）特性を改善することができるようになっ
た。また、平均電力を一定に保つためのＡＧＣアンプの
時定数は、変調多値数により大きく変わることがないた
め、Ａ／Ｄ変換器の入力信号の最大振幅を一定に保つよ
うな構成に比べ、ＡＧＣアンプの時定数を短くできる。
その結果、復調装置の入力信号のレベル変動に対する追
随速度を改善することができるようになった。
【図１】本発明による復調装置の実施の一形態を示す概
略図である。
略図である。
【図２】シミュレーションによるピークファクタの変動
幅を示す図である。
幅を示す図である。
【図３】ＡＧＣ回路の制御信号と各チャネルの出力信号
のしきい値（ディジタル値）を示す図である。
のしきい値（ディジタル値）を示す図である。
【図４】本発明の準同期検波方式の復調装置の実施の一
形態を示す概略図である。
形態を示す概略図である。
【図５】従来の復調装置における１６ＱＡＭ（直交振幅
変調）信号点位置でのＡ／Ｄ変換器の入力信号の大きさ
と、ＤＲＥの関係を示す図である。
変調）信号点位置でのＡ／Ｄ変換器の入力信号の大きさ
と、ＤＲＥの関係を示す図である。
【図６】従来の復調装置の実施の一形態を示す概略図で
ある。
ある。
１ ２q 値ＱＡＭ変調波 ２、３ アナログＢＢ信号 ４、５、６、７ 信号 １０ ＡＧＣアンプ ２１ Ｉチャネルのミキサ ２２ Ｑチャネルのミキサ ３１、３２ ＬＰＦ ４１、４１Ａ 局部発振器 ４２ ９０°位相器 ５１、５２ ＤＣアンプ ６１、６２ Ａ／Ｄ変換器 ７０ 等化器（ＥＱＬ） ８１、８２ ＡＧＣ回路 ９０ 制御回路 １１０ 無限移相器（ＥＰＳ）
Claims (8)
- 【請求項１】Ｉ及びＱチャネルを有する２q ( ｑ≧２の
整数）値直交振幅変調（ＱＡＭ）方式の復調装置におい
て、 変調波を入力信号とし、出力信号の平均電力を一定に保
つように動作するアナログＡＧＣ（自動利得制御）回路
と、 前記アナログＡＧＣ回路によって平均電力を一定にさ
れ、前記変調波を復調して得られたＢＢ（Base Band ）
アナログ信号をアナログ／ディジタル（Ａ／Ｄ）変換す
るＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号を入力し、該出力信号に含
まれる符号間干渉成分を除去する等化器と、 前記等化器の出力信号を入力し、前記等化器の出力信号
の収束点が（ｑ／２）ビットの２進数で表現できる振幅
になるように動作する前記Ｉ及びＱチャネルのディジタ
ルＡＧＣ回路と、 前記Ｉ及びＱチャネルの前記ディジタルＡＧＣ回路の出
力信号を入力し、前記Ｉ及びＱチヤネルのディジタルＡ
ＧＣ回路の制御信号を生成する制御回路と、を備えるこ
とを特徴とする復調装置。 - 【請求項２】前記アナログＡＧＣ回路は、前記ＢＢアナ
ログ信号を出力するミキサ及びローパスフィルタの前段
に設けられている構成の請求項１記載の復調装置。 - 【請求項３】前記アナログＡＧＣ回路は、前記ＢＢアナ
ログ信号を出力するミキサ及びローパスフィルタの後段
に設けられている構成の請求項１記載の復調装置。 - 【請求項４】前記ミキサは、前記変調波の搬送波に同期
した局部発振信号を入力する構成の請求項２あるいは３
記載の復調装置。 - 【請求項５】前記ミキサは、前記変調波の搬送波に近似
した周波数を有し、かつ、前記搬送波に非同期の局部発
振信号を入力する構成の請求項２あるいは３記載の復調
装置。 - 【請求項６】前記ディジタルＡＧＣ回路は、前記制御信
号を積分してＡＧＣの利得値を出力する積分器と、前記
等化器の出力信号と前記利得値を乗算する乗算器を含む
請求項１記載の復調装置。 - 【請求項７】前記制御回路は、前記Ａ／Ｄ変換回路のデ
ィジタル信号のＭＳＢと誤差ビットに応じた信号を前記
制御信号として出力する構成の請求項６記載の復調装
置。 - 【請求項８】前記制御回路は、前記Ａ／Ｄ変換回路のデ
ィジタル信号が既定値より大きいとき、前記制御信号に
よって前記利得値を減少させ、既定値より小なるとき、
前記制御信号によって前記利得値を増加させる構成の請
求項６記載の復調装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10137254A JPH11331300A (ja) | 1998-05-19 | 1998-05-19 | 復調装置 |
| US09/312,986 US6121828A (en) | 1998-05-19 | 1999-05-17 | Demodulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10137254A JPH11331300A (ja) | 1998-05-19 | 1998-05-19 | 復調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11331300A true JPH11331300A (ja) | 1999-11-30 |
Family
ID=15194372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10137254A Pending JPH11331300A (ja) | 1998-05-19 | 1998-05-19 | 復調装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6121828A (ja) |
| JP (1) | JPH11331300A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1164788A2 (en) | 2000-06-13 | 2001-12-19 | Matsushita Electric Industrial Co., Ltd. | Digital broadcast receiving apparatus |
| EP1158667A3 (en) * | 2000-05-15 | 2005-07-13 | Matsushita Electric Industrial Co., Ltd. | Digital demodulation apparatus |
| KR100652566B1 (ko) * | 2000-02-12 | 2006-12-01 | 엘지전자 주식회사 | 자동 이득 제어 장치 |
| US7924962B2 (en) | 2004-08-30 | 2011-04-12 | Nec Corporation | Clock regeneration circuit technical field |
Families Citing this family (16)
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|---|---|---|---|---|
| GB2348345B (en) * | 1999-01-25 | 2004-04-14 | Nec Corp | Demodulator and demodulation method for demodulating quadrature modulation signals |
| CN1227881C (zh) * | 1999-10-04 | 2005-11-16 | 日本电气株式会社 | 处理数字信号的解调器和并行fir滤波器 |
| JP3386114B2 (ja) * | 1999-11-05 | 2003-03-17 | 日本電気株式会社 | 復調装置及び方法 |
| US6516036B1 (en) * | 1999-12-15 | 2003-02-04 | Sarnoff Corporation | Method and apparatus for decimating an oversampled signal |
| JP3594297B2 (ja) * | 2000-11-08 | 2004-11-24 | 株式会社日立国際電気 | データ再生方式およびデータ再生器 |
| US7076225B2 (en) * | 2001-02-16 | 2006-07-11 | Qualcomm Incorporated | Variable gain selection in direct conversion receiver |
| US7236757B2 (en) * | 2001-07-11 | 2007-06-26 | Vativ Technologies, Inc. | High-speed multi-channel communications transceiver with inter-channel interference filter |
| US20030112896A1 (en) * | 2001-07-11 | 2003-06-19 | Raghavan Sreen A. | Multi-channel communications transceiver |
| US7295623B2 (en) * | 2001-07-11 | 2007-11-13 | Vativ Technologies, Inc. | High-speed communications transceiver |
| US6836647B2 (en) * | 2002-04-10 | 2004-12-28 | Nokia Corporation | Device and method for CDMA-signal power estimation |
| DE60239349D1 (de) * | 2002-12-18 | 2011-04-14 | Texas Instruments Inc | Nachrichtenübertragungsempfänger mit automatischer Verstärkungsregelung |
| US7388904B2 (en) * | 2003-06-03 | 2008-06-17 | Vativ Technologies, Inc. | Near-end, far-end and echo cancellers in a multi-channel transceiver system |
| US8406358B1 (en) | 2008-02-14 | 2013-03-26 | Marvell International Ltd. | Radio-frequency apparatus with programmable performance and associated methods |
| US8391349B1 (en) * | 2009-11-12 | 2013-03-05 | Applied Micro Circuits Corporation | Equalizer with automatic gain control (AGC) |
| US20120170691A1 (en) | 2010-12-31 | 2012-07-05 | Stmicroelectronics (Canada), Inc. | Interference cancellation and improved signal-to-noise ratio circuits, systems, and methods |
| JP7004503B2 (ja) * | 2017-01-27 | 2022-01-21 | ラピスセミコンダクタ株式会社 | 自動利得制御回路（ａｇｃ）、逆拡散回路及び受信データの再生方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4669090A (en) * | 1985-07-05 | 1987-05-26 | Paradyne Corporation | Half-duplex modem without turnaround delay |
| JP2861778B2 (ja) * | 1993-12-15 | 1999-02-24 | 日本電気株式会社 | 復調装置 |
| JPH084245A (ja) * | 1994-06-24 | 1996-01-09 | Toyota Tsusho Kk | 羽目板の固定構造 |
| US5841814A (en) * | 1995-10-17 | 1998-11-24 | Paradyne Corporation | Sampling system for radio frequency receiver |
| US6026127A (en) * | 1995-12-28 | 2000-02-15 | National Semiconductor Corporation | Autozero technique for a phase locked loop system |
-
1998
- 1998-05-19 JP JP10137254A patent/JPH11331300A/ja active Pending
-
1999
- 1999-05-17 US US09/312,986 patent/US6121828A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7054395B2 (en) | 2000-05-15 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Automatic gain control for digital demodulation apparatus |
| EP1164788A2 (en) | 2000-06-13 | 2001-12-19 | Matsushita Electric Industrial Co., Ltd. | Digital broadcast receiving apparatus |
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| US7924962B2 (en) | 2004-08-30 | 2011-04-12 | Nec Corporation | Clock regeneration circuit technical field |
Also Published As
| Publication number | Publication date |
|---|---|
| US6121828A (en) | 2000-09-19 |
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