WO2001026316A1

WO2001026316A1 - Demodulateur utilise pour traiter un signal numerique

Info

Publication number: WO2001026316A1
Application number: PCT/JP2000/006925
Authority: WO
Inventors: Eisaku Sasaki
Original assignee: Nec Corporation
Priority date: 1999-10-04
Filing date: 2000-10-04
Publication date: 2001-04-12
Also published as: US6624691B1; CN1227881C; EP1137231A1; EP1137231B1; DE60032876D1; CN1339216A; EP1137231A4; DE60032876T2

Description

明細書ディジタル信号処理を行う復調器技術分野

本発明は、直交変調された入力信号を復調するための復調器に関する。特に、本発明は、ディジタル信号処理技術の適用された復調器に関する。

背景技術

L S I技術の急速な進歩に伴い、変調速度が例えば 1 0 MH zであるような高速な通信システムの分野において、ディジタル信号処理技術を復調器に適用しようという試みがなされている。ディジタル信号処理技術の適用された復調器（以下、ディジタル復調器という。）は、アナログ回路で構成された復調器と比較して、種々のメリットを有する。例えば、ディジタル復調器においては、温度 ·湿度による変化や経時変化がなく、安定した品質が実現できる。また、ディジタル復調器は、 L S I化することができる。加えて、ディジタル復調器は、調節不要である一方、仕様の変更が容易である。

ロールオフフィルタを含めた復調器の主たる機能をディジタル信号処理技術にて実現するためには、サンプリングレートがサンプリング定理に従う必要がある。その定理において、サンプリング周波数は、信号の最高周波数成分の 2倍以上でなければならない。つまり、変調速度が 1 0 MH zであればサンプリングレートは 2 O MH z以上でなければならず、同様に、変調速度が 2 O MH zであればサンプリングレートは 4 O MH z以上でなければならない。

そのようなサンプリングレートと同速度でディジタル復調処理を行わせるためには、ディジタル復調器は、非常に高速なデバイスで構成されなければならず、また、パイプライン処理を行うことを要求される。

しかしながら、変調速度が高速化することに伴ってサンプリングレー卜が更に高くなると、デバイスの動作速度がサンプリングレートに追いつけない事態が生じるおそれがある。たとえば、変調速度が 5 O M I l zを超えるようになったとすると、現在の技術では、そのようなデバイスを実現することは非常に困難である。また、サンプリングレー卜が高くなるにつれてパイブラィン処理の段数も増加する。これは、パイプライン処理における "遅延" の増加を意味する。このように遅延が増加すると、回路規模は増大せざるを得なくなり、また、フィードバック制御特性、特に搬送波再生ループ特性、の劣化を招くこととなる。

そこで、本発明は、上記した問題を解決すべく、より高速な通信システムにも適用できるディジタル復調器を提供することを目的とする。発明の開示

本発明は、 A/ D変換された信号をシリアルパラレル変換（以下、 S Z P変換）して復調処理速度を変調速度とすることにより、上記の問題を解決することとした。加えて、本発明は、ディジタル復調処理を行う各部についても、並列処理が行えるように構成することとした。具体的には、本発明は、以下に示す復調器等を提供する。

本発明の一の側面によれば、復調器は、

直交変調された I F信号を受けて、実際の搬送波周波数と実質的に同一の周波数を有する予測された搬送波周波数を用いてアナ口グ的に直交検波を行い、互いに直交する第 1及び第 2の直交検波された信号を出力するアナ口グ直交検波器と、前記第 1及び第 2の直交検波された信号を受けて、夫々、変調速度の 2倍若しくはそれ以上の速度で A/ D変換を行い第 1及び第 2のシリアル信号を出力する第 1及び第 2の AZD変換器と、

前記第 1及び第 2のシリアル信号を、夫々、パラレルな信号の第 1及び第 2の組に変換する第 1及び第 2のシリアルパラレル変換器であって、前記パラレルな信号の第 1及び第 2の組は夫々前記変調速度と同じデータレートを有する複数の信号からなる、第 1及び第 2のシリアルパラレル変換器と、

前記パラレルな信号の第 1の組を前記変調速度で並列にフィルタリングして、 2つのフィルタリングされた信号の第 1の対を出力するためのロールォフフィルクとして動作する第 1の並列 F I Iiフ丫ルタと

レルな信号の第 2の組を前変調速度で ijにフ < ルクリングして、 2つのフィルタリングされた信号の第 2の対を出力するためのロールォフフィル夕として動作する第 2の並列 F I Rフィルタと

を備える。

本発明の他の一の側面によれば、復調器は、

直交変調された第 1の I F信号を受けて、実際の搬送波周波数と実質的に同一の周波数を有する予測された搬送波周波数との差が変調速度である所定の周波数を用いて検波を行い、変調速度を擬似的な搬送波周波数とする第 2の I F信号を出力するアナログ検波器と、

前記第 2の I F信号を受けて、夫々、変調速度の 4倍の速度で AZ D変換を行ぃシリアル信号を出力する A/D変換器と、

前記シリアル信号を受けて、直交検波を行い、パラレルな信号の第 1及び第 2 の組を出力する直交検波器であって、前記パラレルな信号の第 1及び第 2の組は夫々前記変調速度と同じデータレートを有する複数の信号からなる直交検波器と、前記パラレルな信号の第 1の組を前記変調速度で並列にフィルタリングして、 2つのフィルタリングされた信号の第 1の対を出力するためのロールォフフィルタとして動作する第 1の並列 F I Rフィルタと

前記パラレルな信号の第 2の組を前記変調速度で並列にフィルタリングして、 2つのフィルタリングされた信号の第 2の対を出力するためのロールォフフィルタとして動作する第 2の並列 F I Rフィルタと

を備える。

前述の第 1及び第 2の並列 F I Rフィルタは、例えば、 A/ D変換が変調速度の 2倍の速度で行われた場合において、次の第 1乃至第 3のいずれかの並列 F I Rフィルタを備えていても良い。ここに例示された第 1乃至第 3の並列 F I Rフィルタは、いずれも、シリアルデータ信号をシリアルパラレル変換して得られる奇数データ信号及び偶数データ信号の対を受けて、フィルタリングされた奇数デ —タ信号及びフィルタリングされた偶数データ信号の対を出力する並列口一ルォフフィルタとして動作するに適する並列 F I Rフィルタである。

本発明の一の側面によれば、第 1の並列 F I Rフィルタは、

第 1乃至第 6の遅延器と、夫々に第 1 乃至第 1 0の乗算係数の定義された第 1 乃至第 1 0の乗算器と、第 1乃至第 6の加算器とを備えており、そこにおいて、前記第 1乃至第 6の遅延器は、夫々、所定の時間を遅延時間として有するものであり、

前記第 1、第 5、第 6及び第 1 0の乗算係数は、互いに等しく、

前記第 2、第 4、第 7及び第 9の乗算係数は、互いに等しく、

前記第 3及び第 8の乗算係数は、互いに等しく、

前記第 1及び第 4の遅延器は、夫々、前記奇数データ信号及び偶数データ信号を受けるものであり、

前記第 2及び第 5の遅延器は、夫々、前記第 1及び第 4の遅延器の出力を受けるものであり、

前記第 3及び第 6の遅延器は、夫々、前記第 2及び第 5の遅延器の出力を受けるものであり、

前記第 1及び第 2の乗算器は、前記第 1の遅延器の出力を受けるものであり、前記第 3及び第 4の乗算器は、前記第 2の遅延器の出力を受けるものであり、前記第 5の乗算器は、前記第 3の遅延器の出力を受けるものであり、

前記第 6の乗算器は、前記第 4の遅延器の出力を受けるものであり、

前記第 7及び第 8の乗算器は、前記第 5の遅延器の出力を受けるものであり、前記第 9及び第 1 0の乗算器は、前記第 6の遅延器の出力を受けるものであり、前記第 1の加算器は、前記第 1、第 3及び第 5の乗算器の出力を受けるものであり、

前記第 2の加算器は、前記第 2及び第 4の乗算器の出力を受けるものであり、前記第 3の加算器は、前記第 6、第 8及び第 1 0の乗算器の出力を受けるものであり、

前記第 4の加算器は、前記第 7及び第 9の乗算器の出力を受けるものであり、前記第 5の加算器は、前記第 1及び第 4の加算器の出力を受け、当該第 5の加算器の出力として、前記フィルタリングされた奇数データ信号を出力するものであり、

前記第 6の加算器は、前記第 2及び第 3の加算器の出力を受け、当該第 6の加算器の出力として、前 ¾！フィルタリングされた偶数データ ίΛ を出力するものである。本発明の他の一の側面によれば、第 2の並列 F I Rフィルタは、

前記第 1及び第 2の並列 F I Rフィルタの各々は、第 1乃至第 6の遅延器と、夫々に第 1乃至第 6の乗算係数の定義された第 1乃至第 6の乗算器と、第 1乃至第 8の加算器とを備えており、そこにおいて、

前記第 1乃至第 6の遅延器は、夫々、所定の時間を遅延時間として有するものであり、

前記第 1及び第 4の乗算係数は、互いに等しく、

前記第 2及び第 5の乗算係数は、互いに等しく、

前記第 3及び第 6の乗算係数は、互いに等しく、

前記第 1の加算器は、前記第 1及び第 3の遅延器の出力を受けるものであり、前記第 2の加算器は、前記第 1及び第 2の遅延器の出力を受けるものであり、前記第 3の加算器は、前記第 4及び第 6の遅延器の出力を受けるものであり、前記第 4の加算器は、前記第 5及び第 6の遅延器の出力を受けるものであり、前記第 1の乗算器は、前記第 1の加算器の出力を受けるものであり、前記第 2の乗算器は、前記第 2の加算器の出力を受けるものであり、前記第 3の乗算器は、前記第 2の遅延器の出力を受けるものであり、前記第 4の乗算器は、前記第 3の加算器の出力を受けるものであり、前記第 5の乗算器は、前記第 4の加算器の出力を受けるものであり、前記第 6の乗算器は、前記第 5の遅延器の出力を受けるものであり、前記第 5の加算器は、前記第 1及び第 3の乗算器の出力を受けるものであり、 I'jiJ記第 6の加算器は、 tW¾!第' 1 &び第 6の ¾茛 ^の出を受けるものであり、前記第 7の加算器は、前記第 5の加算器と前記第 5の乗算器の出力を受け、当該第 7の加算器の出力として、前記フィルタリングされた奇数データ信号を出力するものであり、

前記第 8の加算器は、前記第 6の加算器と前記第 2の乗算器の出力を受け、当該第 8の加算器の出力として、前記フィルタリングされた偶数データ信号を出力するものである。本発明の他の一の側面によれば、第 3の並列 F I Rフィル夕は、

前記第 1及び第 2の並列 F I Rフィルタの各々は、第 1乃至第 6の遅延器と、夫々に第 1乃至第 8の乗算係数の定義された第 1乃至第 8の乗算器と、第 1乃至第 6の加算器とを備えており、そこにおいて、

前記第 1、第 4、第 5及び第 8の乗算係数は、互いに等しく、

前記第 2、第 3、第 6及び第 7の乗算係数は、互いに等しく、

前記第 1の乗算器は、前記第 1の遅延器の出力を受けるものであり、前記第 2及び第 3の乗算器は、前記第 2の遅延器の出力を受けるものであり、前記第 4の乗算器は、前記第 3の遅延器の出力を受けるものであり、前記第 5及び 6の乗算器は、前記第 5の遅延器の出力を受けるものであり、前記第 7及び第 8の乗算器は、前記第 6の遅延器の出力を受けるものであり、前記第 1の加算器は、前記第 1及び第 3の乗算器の出力を受けるものであり、前記第 2の加算器は、前記第 2及び第 4の乗算器の出力を受けるものであり、前記第 3の加算器は、記 ¾ 5 ¾び笫 7の. 算器の出をけるものであり、前記第 4の加算器は、前記第 6及び第 8の乗算器の出力を受けるものであり、前記第 5の加算器は、前記第 2及び第 3の加算器の出力を受け、当該第 5の加算器の出力として、前記フィルタリングされた奇数データ信号を出力するものであり、

前記第 6の加算器は、前記第 1及び第 4の加算器の出力を受け、当該第 6の加算器の出力として、前記フィルタリングされた偶数データ信号を出力するものである。図面の簡単な説明

図 1は、本発明の第 1の実施例による復調器の概略的な構成を示すブロック図であり、

図 2は、図 1に示される並列 F I Rフィル夕の一例を示すプロック図であり、図 3は、図 1に示される並列 E P Sの一例を示すプロック図であり、図 4は、図 1に示される搬送波再生ループ中の L P Fの一例を示すブロック図であり、

図 5は、図 1に示される N C Oの一例を示すプロック図であり、

図 6は、図 1に示されるクロック位相検出器の一例を示すブロック図であり、図 7は、図 6に示されるクロック位相検出器における位相検出を説明するために用いられる図であり、

図 8は、復調器の比較例を示すブロック図であり、そこにおいては、変調速度の 2倍の速度で復調処理が行われている、

図 9は、図 8に示される F I Rフィルタの構成を示す図であり、

図 1 0は、図 8に示される E P Sの構成を示す図であり、

図 1 1は、図 8に示される N C〇の構成を示す図であり、

図 1 2は、図 5及び図 1 1に示される N C Oに含まれるディレイ（F / F ) に格納されたデータの関係を示す図であり、

図 1 3は、図 8に示されるクロック位相検出器の構成を示す図であり、図 1 4は、図 1に示される並列 F I Rフィルタの他の- -の例を示すプロック図であり、図 1 5は、図 1に示される並列 F I Rフィル夕の他の一の例を示すプロック図であり、

図 1 6は、サンプリングレー卜が変調速度の 4倍である場合における並列 F I

Rフィルタの例を示すブロック図であり、

図 1 7は、図 1 6に示される並列 F I Rフィルタの変形例を示す図であり、図 1 8は、本発明の第 2の実施例による復調器の概略的な構成を示すブロック図であり、

図 1 9は、図 1 8に示される直交検波器の一例を示す図であり、

図 2 0は、本発明の第 3の実施例による復調器の概略的な構成を示すプロック図である。発明を実施するための最良の形態

図 1に示されるように、本発明の第 1の実施例による復調器は、準同期検波方式のものである。

図示された復調器は、直交変調された I F信号を受けて、まず、アナログ的に直交検波を行う。 I F信号は、 2つに分岐される。 2つの分岐された信号の一方は、ミキサ 1 1において、局部発振器 1 2から出力された搬送波周波数 f cとほぼ同じ周波数 f c ' を有する L 0信号と乗算され、ローパスフィルタ 2 1に通される。分岐された信号の他方は、ミキサ 1 0において、局部発振器 1 2から出力された L o信号を ττ Ζ 2だけ位相シフトして得られる信号と乗算され、口一パスフィルタ 2 0に通される。口一パスフィルタ 2 0及び 2 1 においてフィルタリングされた信号は、互いに直交するベースバンド（Β Β ) 信号となる。これらの信号チャネルは、夫々、 P c h及び Q c hと呼ばれる。それら信号は、夫々、 I成分及び Q成分、又は、実成分及び虚成分と呼ばれることもある。

ここで、周波数 f c ' は、予測された搬送波周波数であり、厳密には周波数 f cと周波数 f c ' は一致していない。従って、アナログ的な直交検波の出力には、それらの周波数の差分に相当する位相の回転が含まれている。

AZ D変換器 3 0、 3 1 は、夫々、 Pチャネル及び Qチャネルの直交検波された信号を受けて、 A . Z D変換し、それぞれ複数ビノトを 'するンリアル ί, ΐ を出力する。

ロールォフフィルタをディジタル信号処理回路により構成するために、 AZD 変換器 30、 31に供給されるサンプリングクロックの周波数は、標本化定理に従うようにして定められる。本実施例において、サンプリングレートは、変調速度 f sの 2倍である。変調速度 f sが回路の仕様から定まる動作速度を考慮して相対的に低い場合、サンプリングレートは、 4 f s又は 8 f sであっても良い。

SZP変換器 40は、 A/D変換器 30から出力される Pチャネルのシリアル信号を受けて、 1対 2のデータ比で SZP変換を行い、 Pチャネルの奇数データ信号及び偶数データ信号の対を出力する。例えば、連続したシリアルデータビッ D_n (n= l、 2、 3、 · · ·）は、奇数データビット D^—!及び偶数データビット D2 nに分けられる。これら奇数データ信号及び偶数データ信号は、夫々、変調速度 f sと同じ信号レートを有する。同様に、 SZP変換器 41は、 Qチヤネルの奇数デ一タ信号及び偶数デー夕信号の対を出力する。

並列 F I Rフィル夕 50は、ロールオフフィルタとして動作し、 Pチャネルの奇数データ信号及び偶数データ信号を並列的にフィルタリングし、 Pチャネルのフィルタリングされた奇数データ信号及び偶数データ信号を出力する。並列 F I Rフィルタ 51も同様にして、 Qチャネルの奇数データ信号及び偶数データ信号に対して、フィルタリング処理を行い、 Qチャネルのフィルタリングされた奇数データ信号及び偶数データ信号を出力する。

図 2を参照すると、並列 F I Rフィルタ 50の一例は、第 1乃至第 6の遅延器 101〜106と、夫々に第 1乃至第 10の乗算係数 Cの定義された第 1乃至第 10の乗算器 201〜21 0と、第 1乃至第 6の加算器 301〜306とを備えている。第 1乃至第 6の遅延器 101〜 106は、変調速度 f sの逆数に等しい時間（T= lZf s) を遅延時間として有するものである。

並列 F I Rフィルタ 50がロールオフフィルタとして動作するために、乗算係数は、フィルタの離散的なインパルス応答値となる。詳しくは、第 1、第 5、第 6及び第 1 0の乗算器における乗算係数は、互いに等しく（C一 2=C + 2)、第 2、第 4、第 7及び第 9の乗算器における乗算係数は、互いに等しい（C— 1 = C+ l )。また、第 3/ び第 8の¾算器における . 係敉は、 ^いにしい , c ί) 0)。なお、本実施例において、並列 F I Rフィルタ 51は、並列 F I Rフィルタ 50と、同一の構成を有し且つ同じように動作する。

更に詳細に、第 1及び第 4の遅延器 101、 104は、夫々、奇数データ信号 D^ 及び偶数データ信号 D_2nを受ける。第 2及び第 5の遅延器 102、 105 は、夫々、第 1及び第 4の遅延器 101、 104の出力を受ける。第 3及び第 6 の遅延器 103、 106は、夫々、第 2及び第 5の遅延器 102、 105の出力を受ける。

第 1及び第 2の乗算器 201、 202は、第 1の遅延器 101の出力を受ける。第 3及び第 4の乗算器 203、 204は、第 2の遅延器 102の出力を受ける。第 5の乗算器 205は、第 3の遅延器 103の出力を受ける。第 6の乗算器 20 6は、第 4の遅延器 104の出力を受ける。第 7及び第 8の乗算器 207, 20 8は、第 5の遅延器 105の出力を受ける。第 9及び第 10の乗算器 209、 2 10は、第 6の遅延器 106の出力を受ける。

第 1の加算器 301は、第 1、第 3及び第 5の乗算器 201、 203、 205 の出力を受ける。第 2の加算器 302は、第 2及び第 4の乗算器 202、 204 の出力を受ける。第 3の加算器 303は、第 6、第 8及び第 1◦の乗算器 206、 208、 210の出力を受ける。第 4の加算器 304は、第 7及び第 9の乗算器 207、 209の出力を受ける。第 5の加算器 305は、第 1及び第 4の加算器 301、 304の出力を受け、該第 5の加算器 305の出力として、フィルタリングされた奇数データ信号を出力する。第 6の加算器 306は、第 2及び第 3の加算器 302、 303の出力を受け、該第 6の加算器 306の出力として、フィル夕リングされた偶数データ信号を出力する。

換言すると、奇数データ信号及び偶数データ信号を処理する回路は夫々 5つのタップ 201〜 205、 206〜210を持つ。 5つのタップ 201〜 205は、第 1、第 3及び第 5のタップ 20 1、 203、 205の組と、第 2及び第 4の夕ップ 202、 204の組とに分けられている。各組は、タップ間隔が 2となるようにして構成されている。タップ 206〜2 1 0も同様にして、第 6、第 8及び第 1 0のタソプ 206、 208、 2 1 0の組と、第 7及び第 9のタップ 207、 209の組とに、けられている.: 各々の糸 II.のク ·'プ出力は、対応する Π 0 1、 302、 304、 304にて加算される。タップが重ならないようにして、奇数データ信号に対応するタップの組と偶数データ信号に対応するタップの組との組み合わせが選択され、それらの加算結果は加算される。その結果、加算器 3 05から 0,〜0₅に対する演算結果が出力されているときに、加算器 306から D₂〜D₆に対する演算結果が出力される。つまり、並列 F I Rフィルタは、速度 f sの演算によって、 5つの連続した入力データビット D D_{i + 1}、 D_{] +2}、 D _]+3、 D_]+4 (jは整数）に対応した出力を生成する。

再び図 1を参照して、並列 E P S (En d l e s s Ph a s e Sh i f t e r ) 60、搬送波用の位相検出器 6 1、ループフィルタ 62、 NC 0 (Nume r i c a l C o n t r o l l e d O s c i l l a t o r) 63は、搬送波再生ループを構成する。このうち、搬送波用の位相検出器 6 1、ループフィルタ 6

2、 NC063は、搬送波に関する位相誤差を示す誤差信号を生成する。

詳しくは、並列 EPS 60は、 Pチャネルのフィルタリングされた奇数データ信号及び偶数データ信号の対と、 Qチャネルのフィルタリングされた奇数データ信号及び偶数データ信号の対とを受けて、誤差信号を用いて移相を行い、第 1乃至第 4の移相された信号を出力する。第 1及び第 2の移相された信号は、 Pチヤネルのフィルタリングされた奇数データ信号及び偶数データ信号に対応するものであり、第 3及び第 4の移相された信号は、 Qチャネルのフィルタリングされた奇数データ信号及び偶数データ信号に対応するものである。このようにして、並列 EP S 60は、変調速度 f sと等しい処理速度で、アナログ的な直交検波において残っていた位相のずれ（回転）を除去する。

図 3を参照すると、並列 EPS 60は、奇数データ信号（D_2n— 用及び偶数データ信号（D_2n) 用の 2つの複素乗算器を備えている。 2つの複素乗算器は、夫々、奇数データ信号（D_2n 及び偶数データ信号（D_2n) に対応している。奇数データ信号（D_2n— を処理する複素乗算器は、乗算器 2 1 1〜2 14と、減算器 3 1 1、及び加算機 3 1 2を有し、 NC063から奇数データ信号（D_2n

,) に対応する誤差信号として入力された第 1のデジタル搬送波信号 C ARR 1を用いて、位相のずれを除去する。

,Ιΐ:しくは、 ίϋ算器 2 1 1は、羊ャネ 'レの ¾チーク ίΓ; .に寸して^ 1のディジタル搬送波信号 CARR 1のコサイン成分を乗算し、乗算器 2 1 3は、 Qチヤネルの奇数データ信号に対して第 1のディジタル搬送波信号 C ARR 1のサイン成分を乗算する。減算器 3 1 1は、乗算器 2 1 1の出力から乗算器 2 1 3の出力を減算し、位相回転の除去された Pチャネルの奇数データ信号を出力する。同様に、乗算器 2 1 4は、 Qチャネルの奇数データ信号に対して第 1のディジタル搬送波信号 C ARR 1のコサイン成分を乗算し、乗算器 2 1 2は、 Pチャネルの奇数データ信号に対して第 1のディジタル搬送波信号 CARR 1のサイン成分を乗算する。加算器 3 12は、乗算器 214の出力と乗算器 2 1 2の出力とを加算し、位相回転の除去された Qチャネルの奇数データ信号を出力する。

偶数データ信号（D_2n) を処理する複素乗算器は、乗算器 2 1 5〜2 18と、減算器 31 3、及び加算機 3 1 4を有し、 NCO 63から偶数データ信号（D₂ _n) に対応する誤差信号として入力された第 2のディジタル搬送波信号 CARR2 を用いて、位相のずれを除去する。その動作は、奇数データ信号の処理の場合と同様である。

このようにして、並列 EPS 60は、 Pチャネル及び Qチャネルの奇数データ信号の組と、 Pチャネル及び Qチャネルの偶数データ信号の組とを出力する。これら 2つの並列な出力組のうち、アイパターンの開口部に対応するタイミングの信号が Pチャネル及び Qチャネルの復調された信号となる。

再び図 1を参照して、搬送波位相検出器 63は、 Pチャネル及び Qチャネルの復調された信号をモニタして、それら復調された信号の基準点からの位相のずれを検出する。この搬送波位相検出器 63の動作速度は、変調速度 f sと等しい。搬送波位相検出器 63により検出された位相のずれは、ル一プフィルタ 62を通り、 NCO 63に伝達される。

図 4を参照すると、図示されたループフィルタ 62は、 2次の完全積分型であり、 2つの乗算器 22 1、 222、 2つの加算器 32 1、 322、及びディレイ 1 1 1 とを備えている。乗算器 22 1及び 222は、夫々、位相検出器 63の出力と、ループ特性を決めるパラメータであるひ、 iSとの乗算を行う。乗算器 2 1 1の出力は、更に、加算器 32 1及びディレイ 1 1 1 により累積加算される。すなわち、り Π算器 32 1及びディレイ 1 1 1は積分器を構成する Π算 322は、ディレイ 1 1 1の出力と乗算器 222の出力とを加算して、ル一プフィルタ 62 の出力を生成する。本実施例において、このループフィルタにおける処理速度は、変調速度 f sに等しい。

図 5を参照すると、 NC063は、加算器 323、 324、ディレイ 1 1 2、 1 1 3及び ROM401、 402を備え、並列処理に適するように構成されている。加算器 323, 324及びディレイ 1 1 2、 1 1 3は、一方の出力が他方の出力に影響を与えるような 2つの累積加算器を形成している。ループフィルタ 6 2の出力は周波数に対応したものであるけれど、この累積加算器により、ループフィルタ 62の出力は積分され、位相に対応した量に変換される。 ROM 120、 1 2 1は、位相と、それに対応するようにして予め計算されたディジタル搬送波信号 C ARR 1、 CAR R 2のデータ、詳しくはサイン ' コサイン成分のデータとを関連付けて格納している。実際には、 ROM 1 20、 1 21は、互いに同じ内容を有する。このような ROM1 20、 1 2 1に対してディレイ 1 1 2、 1 1 3から位相が与えられると、 R〇M1 20、 12 1は、その与えられた位相をァドレスとして、対応するディジタル搬送波信号 C ARR 1、 CARR2を出力する。このディジタル搬送波信号 C ARR 1、 CARR2は、前述のように、 NC 063に供給される。

再び図 1を参照すると、クロック位相検出器 70、ループフィルタ 7 1、 D/ A変換器 72、 VC〇73、 A/D変換器 30、 31、 SZP変換器 40、 41、並列 F I Rフィルタ 50、 5 1及び並列 EP S 60は、クロック同期ループを構成する。

図 6を参照すると、ク口ック位相検出器 70は、ディレイ 1 2 1〜 1 24、 E X— ORゲート 50 1〜 504、〇Rゲート 505及び F/F 5 1 0を備えている。

このうち、ディレイ 1 2 1及び EX— ORゲート 5◦ 1は、主として、 Pチヤネルのクロック位相を得るための条件を検出する役割を果たす。一方、ディレイ 1 23及び E X— 0 Rゲート 503は、主として、 Qチャネルのクロック位相を得るための条件を検出する役割を果たす。チヤネル及び Qチャネルのいずれに i しても、クロック位相を^るための条件は、迚統する 3つのデータ^ のうち、一番目のデータ信号と三番目のデータ信号の極性が逆であることである。すなわち、連続する 3つのデータ信号を D 1、 D 2、 D3とすると、 D 1 と D 3の MS Bが互いに異なれば良い。図示されたクロック位相検出器 7◦においては、奇数データ信号（D 2 n— 1 ) の MS Bを参照して、条件の判定を行っている。

ディレイ 1 22及び EX— ORゲート 502は、ディレイ 1 2 1 と共に、主として、 Pチャネルのクロック位相情報を検出する役割を果たす。同様に、ディレィ 1 24及び EX— ORゲート 504は、ディレイ 1 23と共に、主として、 Q チャネルのクロック位相情報を検出する役割を果たす。具体的には、 Pチャネル及び Qチャネルのいずれに関しても、クロック位相検出器 70は、 02と131とが同じ極性であれば位相が進んでいると判定し、 D 2と D 1とが異なる極性であれば位相が送れているものと判定し、その判定結果を位相情報として生成する。特に、本実施例におけるクロック位相検出器 70においては、 ORゲート 50 5が EX— ORゲート 50 1及び 503の出力の ORを、前述の条件を満たしているか否かを示す情報として、出力している。これにより、 Pチャネル若しくは Qチャネルのいずれか一方、又はその双方に関して、前述の条件が満たされているとき、 ORゲート 505の出力は "1 (有効)" を示す。

図 7に、 3つの連続するデータ信号 D 1〜D 3とアイパターンとの関係が示されている。 AZD変換器 30 (3 1 ) においてサンプリングされた D 1〜D 3は、サンプリング周期 T sZ2 1 /2 f s) 毎に現れる。その後、 SZP変換器 40 (4 1 ) によりシリアルパラレル変換されると、 D 1 と D 2とはパラレルになる一方、 D 1と D 3との間隔は T sのままである。 D 1 と D 3との極性が逆であれば、その間のどこかにゼロクロス点がある。上述したようにして検出された位相情報を用いてクロック制御を行うと、 D 2に対応するク口ック位相がゼロクロス点となるように調整される。

ループフィルタ 7 1は、クロック位相検出器 70の出力が「有効」を示しているときにのみ、 FZF 5 1 0から出力される位相情報に応じて、フィルタ動作を行う。ル一ブフィル夕 7 1 自体は、搬送波再生ループ中のループフィル夕 62と同様にして機能するため、図 4にされる回路構成をおする。ただし、ルーブフィル夕 7 1 と 'レーブフイルク 62ヒはル一ブ特件 .が ¾なるため、それらの係数 a、 |3は必ずしも同じではない。

VC〇 73は、 D/A変換器 72を通してループフィルタ 71の出力を受けて、サンプリングクロックを生成し、 AZD変換器 30、 31に供給する。配置から明らかなように、図示された VC〇 73は、アナログ回路である。これは次のような理由による。クロック同期をディジタル信号処理にて行うためには、変調速度 f sよりはるかに高い周波数のクロックを用いる必要がある。このため、変調速度 f sが例えば 10 MHzを超える場合、 VCOをディジタル化することが困難となる。なお、変調速度 f sが低周波数であれば、 D/A変換器 72及び VC 073に代えて、ディジタル VCOを用いても良い。

このようにして、位相検出器 70がアナログベースバンド信号とサンプリングクロックの位相関係を検出し、その検出結果に従って、 VC073の発振周波数が制御されることにより、クロック位相は、常に、サンプリングに最適な位相となる。かかるクロック位相制御は、例えば、日本国特許第 2848420号に開示されており、その内容は参照されることにより本明細書の一部をなす。

以上説明したように、第 1の実施例による復調器は、 AZD変換後に S/P変換を行うことで、復調処理をサンプリングレート 2 f sではなく変調速度 f sに等しい速度で行うことができる。

明確にするために、図 8に示される復調器を比較例として説明する。比較例の復調器は、 AZD変換後において、 SZP変換を行っていない。そのため、 F I Rフィルタ 52、 53や EPS 65などは、サンプリングレート 2 f sで動作している。

詳しくは、 F I Rフィルタ 52は、図 9に示されるように、ディレイ 601〜 605と、乗算器 701〜705と、加算器 801とを備える。ディレイ 601 〜605における遅延時間は、変調速度 f sの逆数ではなく、サンプリングレート 2 f sの逆数に等しい。すなわち、 F I Rフィルタ 52は、図 2に示される並列 F I Rフィルタ 5◦の 2倍の速度で動作する。

また、 E P S 65は、図 1 0に示されるように、乗算器 71 1〜 7 14、減算器 8 1 1及び加算器 81 2を冇する ^一の複素乗算からなる。この複素乗算器の人出力信号のデータレートは変,調迚^の 2 てある。すなわち、 EPS65は、図 3に示される並列 E P S 6 0の 2倍の速度で動作する。

それゆえ、 N C 0 6 8は、 E P S 6 5に対して 2 f sのデータレートで搬送波信号 C A R Rを供給するために、図 1 1に示されるように、 2 f sのクロックで動作する必要がある。詳しくは、 N C 0 6 8は、加算器 8 1 3、ディレイ 6 1 1、及び R O M 4 1 0を有する。加算器 8 1 3は、ディレイ 6 1 1の出力を累積加算し、これにより加算器 8 1 3とディレイ 6 1 1は積分器を形成する。 R O M 4 1 0に格納される情報は、図 5に示される R O M 4 0 1、 4 0 2に格納される情報と同一である。

図 1 2を参照すると、図 1 1におけるディレイ 6 1 1に保持されるデータと、図 5に示されるディレイ 1 1 2、 1 1 3に保持されるデータとの関係が示されている。図 1 2から理解されるように、図 1 1におけるディレイ 6 1 1の保持する奇数番目のデータは、図 5におけるディレイ 1 1 2が保持しており、図 1 1におけるディレイ 6 1 1の保持する偶数番目のデータは、図 5におけるディレイ 1 1 3が保持している。

再び図 8を参照すると、 E P S 6 5の後段には間引き回路 6 6、 6 7が設けられている。 E P S 6 5の出力は、間引き回路 6 6、 6 7により一サンプルごとに間引かれ、復調された信号となる。

図 1 3を参照すると、クロック位相検出器 7 4の構成が示されている。クロック位相検出器 7 4は、基本的に、クロック位相検出器 7 0と同機能を有する。ただし、クロック位相検出器 7 4に対する入力は、クロック位相検出器 7 0に対する入力と比較して 2倍のデータレー卜を有するため、クロック位相検出器 7 4は、二分周回路 5 3 0の正相出力と逆相出力とで、奇数番目のデータ信号に対応するディレイと、偶数番目のデータ信号に対応するディレイとを交互に動作させて、データレー卜を変調速度まで落とし、条件判定と位相情報の検出を行っている。このように、図 8に示される復調器は、ロールオフフィルタ、搬送波再生ループ、クロック同期ループのいずれにおいても、変調速度の 2倍の速度で動作させなければならない構成要素を有するか、図 1 に示される復調器は、全ての構成要 #を変調速度と等し、速度で動作させることができる。従って、図 8にされる ί 周器より 1 に示される調の.な、「,¾な通ンス厶に適している,：

1 (；ここで、並列 F I Rフィルタ 50、 51の他の例について、図 14乃至図 1 7 を用いて説明する。

図 14に示される並列 F I Rフィルタは、図 2に示される並列 F I Rフィルタの変形である。ロールオフフィルタとして動作するために、並列 F I Rフィルタ 50においては、乗算器の係数が次の条件を満たしていた： C + n = C— n 図 14に示される並列 F I Rフィルタにおいては、図 2に示される乗算器のうち、同じ値の乗算係数を有する乗算器の入力を前もつて加算することにより、乗算器の個数を削減している。この結果、例えば、 2 n+ 1個のタップを有する直列 F I Rフィルタと同じ機能を有する並列 F I Rフィルタを構成する場合、図 2に示される並列 F I Rフィルタと同様にして実現しょうとすると、 4 n + 2個のタツプが必要とされるが、図 1 4に示される並列 F I Rフィルタと同様にして実現しようとすると、 2 n + 2個のタップを備えていれば良い。

具体的には、図 14に図示された並列 F I Rフィルタは、第 1乃至第 6の遅延器 1 01〜 1 06と、第 1乃至第 6の乗算器 23 1〜236と、第 1乃至第 8の加算器 331〜338とを備えている。第 1乃至第 6の遅延器 1 0 1〜 1 06は、図 2に示されるものと同じものであり、その遅延時間は、 T= l/f sである。また、第 1及び第 4の乗算器 23 1、 234の係数は、互いに等しく、第 2及び第 5の乗算器 232、 235の係数は、互いに等しい。更に、第 3及び第 6の乗算器 233、 236の係数は、互いに等しい。

第 1及び第 4の遅延器 1 0 1、 104は、夫々、奇数データ信号（D_2n— 及び偶数データ信号（D_2n) を受ける。第 2及び第 5の遅延器 1 02、 1 05は、夫々、第 1及び第 4の遅延器 1 0 1、 1 04の出力を受ける。第 3及び第 6の遅延器 1 03、 1 06は、夫々、第 2及び第 5の遅延器 1 02、 1 05の出力を受ける。

第 1の加算器 33 1は、第 1及び第 3の遅延器 1 0 1、 1 03の出力を受ける。第 2の加算器 332は、第 1及び第 2の遅延器 1 0 1、 1 02の出力を受ける。第 3の加算器 333は、第 4及び第 6の遅延器 1 04、 1 06の出力を受ける。第.4の加算器 334は、第 5及び第 6の遅延器 1 05、 1 06の出力を受ける.：

¾ 1の乗算器 23 1 は、 ¾ 1 のり 3 1 の出を' ける ¾2の ¾??; 2 32は、第 2の加算器 332の出力を受ける。第 3の乗算器 233は、第 2の遅延器 102の出力を受ける。第 4の乗算器 234は、第 3の加算器 333の出力を受ける。第 5の乗算器 235は、第 4の加算器 334の出力を受ける。第 6の乗算器 236は、第 5の遅延器 105の出力を受ける。

第 5の加算器 335は、第 1及び第 3の乗算器 231、 233の出力を受ける。第 6の加算器 336は、第 4及び第 6の乗算器 234、 236の出力を受ける。第 7の加算器 337は、第 5の加算器 335と第 5の乗算器 235の出力を受け、該第 7の加算器 337の出力として、フィルタリングされた奇数データ信号を出力する。第 8の加算器 338は、第 6の加算器 336と第 2の乗算器 232 の出力を受け、該第 8の加算器 338の出力として、フィルタリングされた偶数データ信号を出力する。

図 2及び図 14に示される並列 F I Rフィルタは、タップの個数が奇数のタイプであったが、図 15に示される並列 F I Rフィルタは、タップの個数が偶数のタィプである。特に、図 1 5に示される並列 F I Rフィルタは、速度 f sの演算によって、 4つの連続した入力データビット D 、 D _{J + 1}, D_i+2、 D _J+3 (jは整数）に対応した出力を生成する。

詳しくは、図 15に示された並列 F I Rフィルタは、第 1乃至第 6の遅延器 1 01〜 106と、第 1乃至第 8の乗算器 241〜248と、第 1乃至第 6の加算器 341〜346とを備えている。第 1乃至第 6の遅延器 101〜 106は、図 2に示されるものと同じものであり、その遅延時間は、 T= l/f sである。また、第 1、第 4、第 5及び第 8の乗算器 241、 244、 245、 248の係数は、互いに等しく、第 2、第 3、第 6及び第 7の乗算器 242、 243、 246、 247の係数は、互いに等しい。

第 1及び第 4の遅延器 101、 104は、夫々、奇数データ信号（D_2n ）及び偶数データ信号（D_2n) を受ける。第 2及び第 5の遅延器 1 02、 1 05は、夫々、第 1及び第 4の遅延器 1 0 1、 i 04の出力を受ける。第 3及び第 6の遅延器 1 03、 1 06は、夫々、第 2及び第 5の遅延^ 1 02、 1 05の出力を受ける。

第 1の乗 ΙΪ器 24 1は、 1 1 0 1の出を' ける 2及び ; 3の

1S 乗算器 242、 243は、第 2の遅延器 102の出力を受ける。第 4の乗算器 1 04は、第 3の遅延器 103の出力を受ける。第 5及び 6の乗算器 105、 10 6は、第 5の遅延器 105の出力を受ける。第 7及び第 8の乗算器 107、 10 8は、第 6の遅延器 106の出力を受ける。

第 1の加算器 341は、第 1及び第 3の乗算器 241、 243の出力を受ける。第 2の加算器 342は、第 2及び第 4の乗算器 242、 244の出力を受ける。第 3の加算器 343は、第 5及び第 7の乗算器 245、 247の出力を受ける。第 4の加算器 344は、第 6及び第 8の乗算器 246、 248の出力を受ける。第 5の加算器 345は、第 2及び第 3の加算器 342、 343の出力を受け、該第 5の加算器 345の出力として、フィル夕リングされた奇数データ信号を出力する。第 6の加算器 346は、第 1及び第 4の加算器 341、 344の出力を受け、該第 6の加算器 346の出力として、フィルタリングされた偶数データ信号を出力する。

図 2、図 14、図 15に示された並列 F I Rフィルタは、二並列処理を行うものであり、例えばサンプリングレー卜が変調速度の 2倍である場合に採用することができるものである。これに対して、図 16に示された並列 F I Rフィルタは、四並列処理を行うものであり、例えばサンプリングレー卜が変調速度の 4倍である場合に採用することができるものである。

サンプリングレートが変調速度の 4倍である場合、 SZP変換器は、 1 ： 4のデータ比で 1つのシリアル信号を 4つのパラレルな信号 D_4n— ₃、 D_4n— ₂、 D_4n_ い D_4nの組に変換する。

図 16に示される並列 F I Rフィルタは、 4つのパラレルな信号 D_4n— ₃、 D_4n — ₂、 D_4n—い D_4nに対して、夫々、 1 1個のタップを有している。 1 1個の夕ップは、夫々、 4つの組に分けられている。各組は、タップ間隔が 4となるようにして構成されている。計 16組のタップ出力は、最終段に設けられている 4つの加算器のいずれかにて加算される。その際、各組を構成するタップの係数が重ならないようにして、各段からクップの組が一組ずつ選択されて組み合わせられている。このような構成とするこヒにより、最終段の.1つの加算器からは、同時に、例えば、 D^D! D 1) 」、： [)；〜 D _{; ;}に対する ·

1；) が出力される。このように、図 1 6に示される並列 F I Rフィルタは、速度 f s の演算によって、 1 1つの連続した入力データビットに対応した出力を生成する。図 16に示される並列 F I Rフィルタの出力は、 4本ある。並列 F I Rフィルタの後段に設けられる EP Sには、この 4本の信号のうちの 2本の信号を入力すれば、その出力段でクロック位相情報を得ることができる。例えば、図 16において、 D_4n— ₃及び

のみ又は D_4n_₂及び D_4nのみを E P Sに入力することとすれば、 EPSは、上述した構成のままで良い。この場合において、選択されなかった D_4n_₂及び D_4n又は D_4n_₃及びの組み合わせは、例えば、破棄される。

図 1 7を参照すると、図示された並列 F I Rフィルタは、 D_4n_₃及びの出力が選択されずに破棄される条件の下、図 16に示される並列 F I Rフィルタを変形した変形例である。図 17に示された並列 F I Rフィルタは、図 16に示される並列 F I Rフィルタにおいて、 D_4n_₃及びの出力にのみ関連する乗算器、加算器及び遅延器が省略された構成を有する。この並列 F I Rフィル夕に対し、図 14に示されるような簡略化手法を適用することもできる。

以下、図 18及び図 1 9を用いて、本発明の第 2の実施例による復調器について説明する。図 18に示される復調装置において、局部発振器 13から出力される信号の周波数は、 f c' — f sである。この信号は、搬送波周波数 f cの I F 信号とミキサ 10で乗算される。これにより、搬送波周波数 f cの I F信号は、周波数変換され、擬似的な搬送波周波数として変調速度 f sを有する I F信号となる。ここで局部発振器 13から出力される信号の周波数を f c' + f sとしても良い。この場合、後の処理において位相の回転方向を補正する必要がある。このような擬似的な搬送周波数 f sの〖 F信号は、ローパスフィルタ 20を通過した後、 AZD変換器 30においてサンプリングされる。図 18に示されるように、 AZD変換器 30におけるサンプリングレートは、 4 f sである。このようにしてサンプリングされたデータシーケンスは、直交検波器 80に入力される。直交検波器 80は、このデータシーケンスを処理して、それぞれデータレートが f sである P c h_0dd、 P c h_Everi、 Qc h_0d,!、 Q c h _Evenの 4個の並列なベースバンド ifl"号を出力する.— 詳しくは、周波数が f sである I F信号を 4 f sのクロックでサンプリングすると、 s i n、 c o sの関係から Pチャネルと Qチャネルの 2 f sの BB信号を得ることができる。即ち、直交検波を行うことができる。ここで、搬送波の 1周期内において、搬送波のサイン成分及びコサイン成分は、それぞれ 2回ずつ "0" となる。そのとき他方は "1" もしくは "_ 1" を示す。すなわち、搬送波のサイン成分又はコサイン成分のいずれかが "0" となるタイミングでサンプリングすると、その出力は、 P、 Q、 P (BAR), Q (BAR), P、 Q、 · · · となる。ここで、（BAR) は、その信号が反転信号であることを示す。

図 19を参照すると、直交検波器 80は、上述した原理に基づいてディジタル信号処理を行う。図示された直交検波器 80は、 S/P変換機能をも有する。その直交検波器 80は、 AZD変換器 30から出力された 4 f sのデータレートを有するシリアルデータシーケンスを、遅延器 901〜 904により、 4つのパラレルなデータシーケンスの組に変換する。このうち遅延器 904、 902の出力が Pチャネルの信号であると仮定すると、遅延器 903、 901の出力が Qチヤネルの信号となる。この Pチャネル及び Qチャネルの信号は、それぞれ、速度 sで動作する遅延器 905、 906に入力され、速度変換される。更に、遅延器 905の出力の一方は、反転器 907において反転される。同様に、遅延器 90 6の出力の一方は、反転器 908において反転される。このようにして、直交検波器 80は、互いに並列な 2つの Pチャネル信号及び 2つの Qチャネル信号を出力する。

直交検波器 80の後段における信号処理は、前述の第 1の実施例における信号処理と同様にして行われる。従って、第 2の実施例による復調器は、例えば、口ールオフフィルタとして、図 2、図 14、図 15、図 1 6及び図 1 7のいずれかに示される並列 F I Rフィルタを採用することができる。

以上説明したように、第 2の実施例による復調器においては、第 1の実施例による復調器と異なり、直交検波をディジタル信号処理で行っている。加えて、ディジタル信号処理の直交検波のために、サンプリング周波数は変調速度の 4倍となっているが、ロールオフマイルマを含めた後段の処理は、変調速度と Mじ速度次に、図 2 0を用いて、本発明の第 3の実施例による復調器について説明する。前述の第 1及び第 2の実施例による復調器は準同期検波型のものであるが、図 2 0に示される復調器は準同期検波型のものではな、。

図 2 0に示される復調器は、 A Z D変換器 3 0、 3 1の入力においてアイパ夕ーンが開いている同期検波型のものである。従って、図 2 0に示される復調器において E P Sは設けられていない。この例においても、ロールオフフィルタ 5 0、 5 1、クロック位相検出器 7 0はディジタル信号処理を行っている。

ここで、図 2 0に示される搬送波再生ループ中のループフィルタ 9 2は、アナログ回路で構成されていることに注意されたい。しかしながら、搬送波位相検出器 9 1及びループフィルタ 9 2をディジタル化し、ループフィルタ 9 2の後段に D /A変換器を設けることとしても良い。他の構成要素及びその動作については、前述の第 1の実施例と同様である。従って、第 3の実施例による復調器は、例えば、ロールオフフィルタとして、図 2、図 1 4、図 1 5、図 1 6及び図 1 7のいずれかに示される並列 F I Rフィルタを採用することができる。

本発明は、その好ましい実施例により具体的に示され且つ説明されてきたが、本発明の範囲及び概念の範囲内において種々変形可能なことは当業者により理解されるところである。たとえば、上述した第 1及び第 2の実施例においては、 E P Sの出力を用いてクロック同期を行っていたが、ロールォフフィルタの出力を用いてクロック同期を行うこととしても良い。この場合、クロック位相検出器 7 0に対して 2つのロールオフフィルタの計 4つの出力の M S Bをクロック位相検出器 7 0に入力することを除き、ループフィルタ 7 1、 0 /^/ 変換器7 2などの構成を変える必要はない。産業上の利用可能性

以上説明したように、本発明によれば、復調器内におけるディジタル処理速度は、変調速度 f sに等しくなる。従って、本発明による復調器は、高速な通信システ厶にも適用することができる。加えて、復調器内におけるディジタル ¾理速度の低下に従い、パイプライン ¾ ！における段敉も減らす二とができ、その結 ¾、復調器においては、 ΐ'-Ί路 'え：； !iij御ルーマ内の a延が低される

Claims

請求の範囲

1 . 直交変調された I F信号を受けて、実際の搬送波周波数と実質的に同一の周波数を有する予測された搬送波周波数を用いてアナログ的に直交検波を行い、互いに直交する第 1及び第 2の直交検波された信号を出力するアナ口グ直交検波器と、

前記第 1及び第 2の直交検波された信号を受けて、夫々、変調速度の 2倍若しくはそれ以上の速度で A/D変換を行い第 1及び第 2のシリアル信号を出力する第 1及び第 2の A/D変換器と、

前記パラレルな信号の第 1の組を前記変調速度で並列にフィルタリングして、 2つのフィルタリングされた信号の第 1の対を出力するためのロールォフフィルタとして動作する第 1の並列 F I Rフィルタと .

前記パラレルな信号の第 2の組を前記変調速度で並列にフィルタリングして、 2つのフィルタリングされた信号の第 2の対を出力するための口一ルォフフィルタとして動作する第 2の並列 F I Rフィルタと

を備える復調器。

2. 前記第 1及び第 2の並列 F I Rフィルタは、前記フィルタリングされた信号の第 1及び第 2の対の各々から選択された特定の一のフィルタリングされた信号を第 1及び第 2の復調された信号として出力するものである、

特許請求の範囲第 1項に記載の復調器。

3. 前記フィルタリングされた信号の第 1及び第 2の対を受けて、搬送波に関する位相誤差を示す誤差信号を用いて、前記アナログ直交検波器の処理において残っていた位相のずれを除 iする理を前記変調速度で行い、第 1 及び第 2の復調された ίΤ号を出力する 'Ί クり移 tfl と、前記第 1及び第 2の復調された信号をモニタして、前記誤差信号を生成する誤差信号生成器と、

を更に備える特許請求の範囲第 1項に記載の復調器。

4. 前記誤差信号生成器は、

前記第 1及び第 2の復調された信号を受けて、該第 1及び第 2の復調された信号の基準点からの位相のずれを検出する搬送波位相検出器と、

該搬送波位相検出器に接続されたループフィルタと、

該ループフィルタに接続され前記フィルタリングされた信号の第 1及び第 2の対に夫々対応する第 1及び第 2の誤差信号を生成する N C Oと

を備えており、前記並列移相器は、前記第 1及び第 2の誤差信号を用いて、搬送波に同期した前記第 1及び第 2の復調された信号を出力する

特許請求の範囲第 3項に記載の復調器。

5. 前記並列移相器は、第 1乃至第 4の移相された信号の組を出力するものであり、

前記第 1及び第 2の移相された信号は、前記フィルタリングされた信号の第 1 の対に対応して生成されたものであり、

前記第 3及び第 4の移相された信号は、前記フィルタリングされた信号の第 2 の対に対応して生成されたものであり、

前記第 1及び第 2の復調された信号は、夫々、該第 1及び第 3の移相された信号である

特許請求の範囲第 3項に記載の復調器。

6. 前記第 1乃至第 4の移相された信号の夫々の M S Bを参照してクロック位相を検出するクロック位相検出器と、該ク口ック位相検出器に接続されたループフィルタと、該ループフィルタの出力を D /A変換する DZA変換器と、該 D ZA変換器の出力に従って制御されたサンプリングクロックを前記 AZ D変換器に供給する V C〇とを更に備える特許請求の範囲第 5項に記載の復調器。

7 . 前記フィルタリングされた信号の第 1 及び第 2の対を構成する 4つの信 ^の夫々の M S Bを参照してクロック位相を検出するクロック位相検出 ' と、該ク□ック feffl検出器に接されたルーフ ^:フィ .'レクと、 ,¾ルーブフィ 'レクの出ん'を DZA変換する D/A変換器と、該 DZA変換器の出力に従って制御されたサンプリングクロックを前記 AZD変換器に供給する V C 0とを更に備える特許請求の範囲第 5項に記載の復調器。

8. 前記 AZ D変換器は、前記変調速度の 2倍で前記 A/ D変換を行うものであり、

前記第 1及び第 2のパラレルな信号の組の各々は、奇数データ信号及び偶数データ信号の対からなり、

前記第 1の並列 F I Rフィルタは、前記奇数データ信号及び偶数データ信号の対を受けて、フィルタリングされた奇数データ信号及びフィルタリングされた偶数データ信号の対からなる前記第 1のフィルタリング信号の対を出力するものであり、

前記第 2の並列 F I Rフィルタは、前記奇数データ信号及び偶数データ信号の対を受けて、フィルタリングされた奇数データ信号及びフィルタリングされた偶数データ信号の対からなる前記第 2のフィルタリング信号の対を出力するものである、

特許請求の範囲第 1項に記載の復調器。

9. 前記第 1及び第 2の並列 F I Rフィルタの各々は、第 1乃至第 6の遅延器と、夫々に第 1乃至第 1 0の乗算係数の定義された第 1乃至第 1 0の乗算器と、第 1乃至第 6の加算器とを備えており、

前記第 1乃至第 6の遅延器は、夫々、前記変調速度の逆数で表される時間を遅延時間として有するものであり、

前記第 1、第 5、第 6及び第 1 ◦の乗算係数は、互いに等しく、

前記第 3及び第 8の乗算係数は、互いに等しく、

前記第 3及び第 6のは、、記 ¾ 2 ½び 5の ^の出を 'δ :寸るものであり、

前記第 Ί及び第 8の乗算器は、前記第 5の遅延器の出力を受けるものであり、前記第 9及び第 1 0の乗算器は、前記第 6の遅延器の出力を受けるものであり、前記第 1の加算器は、前記第 1、第 3及び第 5の乗算器の出力を受けるものであり、

前記第 6の加算器は、前記第 2及び第 3の加算器の出力を受け、当該第 6の加算器の出力として、前記フィルタリングされた偶数データ信号を出力するものである、

特許請求の範囲第 8項に記載の復調器。

1 0. 前記第 1及び第 2の並列 F I Rフィルタの各々は、第 1乃至第 6の遅延器と、夫々に第 1乃至第 6の乗算係数の定義された第 1乃至第 6の乗算器と、第 1乃至第 8の加算器とを備えており、

前記第 1及び第 4の乗算係数は、互いに等しく、

前記第 2及び第 5の乗算係数は、 5：いに等しく、

前記第 3及び第 6の乗ず系敉は、 //；1、にしく、

liil記第 1 ^び第 4 の ¾ ¾L は、 . 、 liij ^ ¾ ーク ί, · ゾび i ¾千ーク ίΓ「 '

2G を受けるものであり、

前記第 1の加算器は、前記第 1及び第 3の遅延器の出力を受けるものであり、前記第 2の加算器は、前記第 1及び第 2の遅延器の出力を受けるものであり、前記第 3の加算器は、前記第 4及び第 6の遅延器の出力を受けるものであり、前記第 4の加算器は、前記第 5及び第 6の遅延器の出力を受けるものであり、前記第 1の乗算器は、前記第 1の加算器の出力を受けるものであり、前記第 2の乗算器は、前記第 2の加算器の出力を受けるものであり、前記第 3の乗算器は、前記第 2の遅延器の出力を受けるものであり、前記第 4の乗算器は、前記第 3の加算器の出力を受けるものであり、前記第 5の乗算器は、前記第 4の加算器の出力を受けるものであり、前記第 6の乗算器は、前記第 5の遅延器の出力を受けるものであり、前記第 5の加算器は、前記第 1及び第 3の乗算器の出力を受けるものであり、前記第 6の加算器は、前記第 4及び第 6の乗算器の出力を受けるものであり、前記第 7の加算器は、前記第 5の加算器と前記第 5の乗算器の出力を受け、当該第 7の加算器の出力として、前記フィルタリングされた奇数データ信号を出力するものであり、

前記第 8の加算器は、前記第 6の加算器と前記第 2の乗算器の出力を受け、当該第 8の加算器の出力として、前記フィルタリングされた偶数データ信号を出力するものである、

特許請求の範囲第 8項に記載の復調器。

1 1 . 前記第 1及び第 2の並列 F I Rフィルタの各々は、第 1乃至第 6の遅延器と、夫々に第 1乃至第 8の乗算係数の定義された第 1乃至第 8の乗算器と、第 1乃至第 6の加算器とを備えており、

前記第 1乃至第 6の遅延器は、お、 ιϊϋ記変調速度の逆数でされる時問を遅延時間として仃するものであり、前記第 1、第 4、第 5及び第 8の乗算係数は、互いに等しく、

前記第 1の乗算器は、前記第 1の遅延器の出力を受けるものであり、

前記第 2及び第 3の乗算器は、前記第 2の遅延器の出力を受けるものであり、前記第 4の乗算器は、前記第 3の遅延器の出力を受けるものであり、

前記第 5及び 6の乗算器は、前記第 5の遅延器の出力を受けるものであり、前記第 7及び第 8の乗算器は、前記第 6の遅延器の出力を受けるものであり、前記第 1の加算器は、前記第 1及び第 3の乗算器の出力を受けるものであり、前記第 2の加算器は、前記第 2及び第 4の乗算器の出力を受けるものであり、前記第 3の加算器は、前記第 5及び第 7の乗算器の出力を受けるものであり、前記第 4の加算器は、前記第 6及び第 8の乗算器の出力を受けるものであり、前記第 5の加算器は、前記第 2及び第 3の加算器の出力を受け、当該第 5の加算器の出力として、前記フィルタリングされた奇数データ信号を出力するものであり、

前記第 6の加算器は、前記第 1及び第 4の加算器の出力を受け、当該第 6の加算器の出力として、前記フィルタリングされた偶数データ信号を出力するものである、

特許請求の範囲第 8項に記載の復調器。

1 2. 直交変調された第 1の I F信号を受けて、実際の搬送波周波数と実質的に同一の周波数を有する予測された搬送波周波数との差が変調速度である所定の周波数を用いて検波を行い、変調速度を擬似的な搬送波周波数とする第 2の I F信号を出力するアナ口グ検波器と、

記第 2の ί ί-' ί,ΐ を' δけて、 . 、 ¾調速度のの迚^で \ . をぃシリアル信号を出力する AZD変換器と、

前記パラレルな信号の第 2の組を前記変調速度で並列にフィルタリングして、 2つのつィルタリングされた信号の第 2の対を出力するためのロールォフフィルタとして動作する第 2の並列 F I Rフィルタと

を備える復調器。

1 3 . 前記第 1及び第 2の並列 F I Rフィルタは、前記フィルタリングされた信号の第 1及び第 2の対の各々から選択された特定の一のフィルタリングされた信号を第 1及び第 2の復調された信号として出力するものである、

特許請求の範囲第 1 2項に記載の復調器。

1 4 . 前記フィルタリングされた信号の第 1及び第 2の対を受けて、搬送波に関する位相誤差を示す誤差信号を用いて、前記アナログ検波器の処理において残っていた位相のずれを除去する処理を前記変調速度で行い、第 1及び第 2の復調された信号を出力する並列移相器と、

前記第 1及び第 2の復調された信号をモニタして、前記誤差信号を生成する誤差信号生成器と、

を更に備える特許請求の範囲第 1 2項に記載の復調器。

1 5 . 前記誤差信号生成器は、

該搬送波位相検出器に接続されたループフィルタと、

該ループフィルタに接続され前記フィルタリングされた信 °の第 1 及び第 2の対に夫々対応する第 1及び第 2の誤差信を生成する X C〇と

を備えており、前記並列柊 W器は、 1 及び 2の, i をいて、搬送

2ί) 波に同期した前記第 1及び第 2の復調された信号を出力する

特許請求の範囲第 1 4項に記載の復調器。

1 6. 前記並列移相器は、第 1乃至第 4の移相された信号の組を出力するものであり、

特許請求の範囲第 1 4項に記載の復調器。

1 7. 前記第 1乃至第 4の移相された信号の夫々の M S Bを参照してクロック位相を検出するクロック位相検出器と、該ク口ック位相検出器に接続されたループフィルタと、該ループフィルタの出力を D/A変換する D/A変換器と、該 DZA変換器の出力に従って制御されたサンプリングク口ックを前記 AZD変換器に供給する V C Oとを更に備える特許請求の範囲第 1 6項に記載の復調器。

1 8. 前記フィルタリングされた信号の第 1及び第 2の対を構成する 4つの信号の夫々の M S Bを参照してクロック位相を検出するク□ック位相検出器と、該ク□ック位相検出器に接続されたループフィルタと、該ループフィルタの出力を D/A変換する DZA変換器と、該 DZ A変換器の出力に従って制御されたサンプリングクロックを前記 AZ D変換器に供給する V C〇とを更に備える特許請求の範囲第 1 6項に記載の復調器。

1 9. 前記 AZD変換器は、前記変調速度の 2倍で前記 AZ D変換を行うものであり、

前記第 1及び第 2のパラレルな信号の組の各々は、奇数データ信号及び偶数デ —タ信号の対からなり、

前記第 1の並列 F I Rフィルタは、前記奇数データ信号及び偶数データ信号の対を受けて、フィルタリングされた奇数データ信及びフィルタリングされた偶敉データ信の対からなる 1 のフィルクリング ί, ^:, ' の ^を出 'すろのて-

：!() あり、

特許請求の範囲第 1 2項に記載の復調器。

2 0. 前記第 1及び第 2の並列 F I Rフィルタの各々は、第 1乃至第 6の遅延器と、夫々に第 1乃至第 1 0の乗算係数の定義された第 1乃至第 1 0の乗算器と、第 1乃至第 6の加算器とを備えており、

前記第 3及び第 8の乗算係数は、互いに等しく、

前記第 2のり Π算器は、 |)'リ',; ： 2 び 1の · : のをけろものであり、前記第 3の加算器は、前記第 6、第 8及び第 1 0の乗算器の出力を受けるものであり、

特許請求の範囲第 1 9項に記載の復調器。

2 1 . 前記第 1及び第 2の並列 F I Rフィルタの各々は、第 1乃至第 6の遅延器と、夫々に第 1乃至第 6の乗算係数の定義された第 1乃至第 6の乗算器と、第 1乃至第 8の加算器とを備えており、

前記第 1及び第 4の乗算係数は、互いに等しく、

前記第 2及び第 5の乗算係数は、互いに等しく、

前記第 3及び第 6の乗算係数は、互いに等しく、

前記第 1の加算器は、前記第 1及び第 3の遅延器の出力を受けるものであり、前記第 2の加算器は、前記第 1及び第 2の遅延器の出力を受けるものであり、前記第 3の加算器は、前記第.1及び第 6の遅延器の出力を受けるものであり、前記第 4の加算器は、 ιίΰ記 5 び第 6の遅延器の出力を受けるものであり、 liii記第 1の ¾算は、 i,;.し《 1 のり π !ί; の出を' けるものであり、

：前記第 2の乗算器は、前記第 2の加算器の出力を受けるものであり、前記第 3の乗算器は、前記第 2の遅延器の出力を受けるものであり、前記第 4の乗算器は、前記第 3の加算器の出力を受けるものであり、前記第 5の乗算器は、前記第 4の加算器の出力を受けるものであり、前記第 6の乗算器は、前記第 5の遅延器の出力を受けるものであり、前記第 5の加算器は、前記第 1及び第 3の乗算器の出力を受けるものであり、前記第 6の加算器は、前記第 4及び第 6の乗算器の出力を受けるものであり、前記第 7の加算器は、前記第 5の加算器と前記第 5の乗算器の出力を受け、当該第 7の加算器の出力として、前記フィルタリングされた奇数データ信号を出力するものであり、

特許請求の範囲第 1 9項に記載の復調器。

2 2. 前記第 1及び第 2の並列 F I Rフィルタの各々は、第 1乃至第 6の遅延器と、夫々に第 1乃至第 8の乗算係数の定義された第 1乃至第 8の乗算器と、第 1乃至第 6の加算器とを備えており、

前記第 1の乗算器は、前記第 1の遅延器の出力を ' 'けるものであり、

ι)ίί, ¾ 2 ½び第 3の ¾は、 iiリ ϊί : ΙΪ 2の； 'ίί の出を' けるものであり、前記第 4の乗算器は、前記第 3の遅延器の出力を受けるものであり、

特許請求の範囲第 1 9項に記載の復調器。

2 3. シリアルデータ信号をシリアルパラレル変換して得られる奇数データ信号及び偶数データ信号の対を受けて、フィルタリングされた奇数データ信号及びフィルタリングされた偶数データ信号の対を出力する並列ロールォフフィルタとして動作するに適する並列 F I Rフィルタであって、

第 1乃至第 6の遅延器と、夫々に第 1乃至第 1 0の乗算係数の定義された第 1 乃至第 1 0の乗算器と、第 1乃至第 6の加算器とを備えており、

前記第 3及び第 8の乗算係数は、互いに等しく、

前記第 2及び第 5の遅延は、力々、前記第 1 び¾ 4の遅延の出. 前記第 3及び第 6の遅延器は、夫々、前記第 2及び第 5の遅延器の出力を受けるものであり、

前記第 6の加算器は、前記第 2及び第 3の加算器の出力を受け、当該第 6の加算器の出力として、前記フィルタリングされた偶数データ信号を出力するものである

並列 F I Rフィルタ。

2 4. シリアルデータ信号をシリアルパラレル変換して得られる奇数データ信号及び偶数データ信号の対を受けて、フィルタリングされた奇数データ信号及びフィルタリングされた偶数データ信号の対を出力する並列ロールォフフィルタとして動作するに適する並列 F I Rフィルタであって、

第 1乃至第 6の遅延器と、夫々に第 1乃至第 6の乗算係数の定義された第 1乃至第 6の乗算器と、第 1乃至第 8の加算とを備えており、

前記第 1乃至第 6の遅 ¾器は、、定の時を¾延時としてするものであり、前記第 1及び第 4の乗算係数は、互いに等しく、

前記第 2及び第 5の乗算係数は、互いに等しく、

前記第 3及び第 6の乗算係数は、互いに等しく、

前記第 8の加算器は、前記第 6の加算器と前記第 2の乗算器の出力を受け、当該第 8の加算器の出力として、前記フィルタリングされた偶数データ信号を出力するものである

並列 I I Rフィルタ。

2 5 . ンリアルデーク ' をンリアルハラレ 'し変換してられる ^ 一ク

：!(；信号及び偶数データ信号の対を受けて、フィルタリングされた奇数データ信号及びフィルタリングされた偶数データ信号の対を出力する並列ロールオフフィル夕として動作するに適する並列 F I Rフィルタであって、

第 1乃至第 6の遅延器と.、夫々に第 1乃至第 8の乗算係数の定義された第 1乃至第 8の乗算器と、第 1乃至第 6の加算器とを備えており、

前記第 1の乗算器は、前記第 1の遅延器の出力を受けるものであり、前記第 2及び第 3の乗算器は、前記第 2の遅延器の出力を受けるものであり、前記第 4の乗算器は、前記第 3の遅延器の出力を受けるものであり、前記第 5及び 6の乗算器は、前記第 5の遅延器の出力を受けるものであり、前記第 7及び第 8の乗算器は、前記第 6の遅延器の出力を受けるものであり、前記第 1の加算器は、前記第 1及び第 3の乗算器の出力を受けるものであり、前記第 2の加算器は、前記第 2及び第 4の乗算器の出力を受けるものであり、前記第 3の加算器は、前記第 5及び第 7の乗算器の出力を受けるものであり、前記第 4の加算器は、前記第 6及び第 8の乗算器の出力を受けるものであり、前記第 5の加算器は、前記第 2及び第 3の加算器の出力を受け、当該第 5の加算器の出力として、前記フィルタリングされた奇数データ信号を出力するものであり、

前記第 6の加算器は、 i d第 1 及び第 4の 1算の出力を受け、 ¾該第 6の加器の出力として、 ί読マイルクリンクされた偶¾チーク ί,ϊ を出するものである

並列 F I Rフィルタ。