JPS6284611A - ２次元有限長インパルス応答フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、２次元有限長インパルス応答フィルタに関
する。

〔従来の技術及び発明が解決しようとする問題点〕２次
元有限長インパルス応答（以下、２次元ＦＩＲと略称す
る）フィルタを使用して一連のディジタルワードから成
る、すなわち２次元像を表わす入力データ信号の２次元
濾波を行うことは周知である。例えば信号はテレビジジ
ンまたはビデオ像でもよい。当業者には周知の如く、そ
して以下に十分に説明されるように、２次元ＦＩＲフィ
ルタは入力信号の連続したワードの連続した組で、前の
組から１ワードだけオフセットされた連続の組を処理し
て連続したワードの濾波出力信号を発生するように働く
。処理には加算器と乗算器を使用し、各乗算器は成るワ
ードに重み係数を乗算するように働く。乗算器及び加算
器で行われる動作は時間を要する。低データレートの入
力信号に対して乗算器及び加算器の動作時間は微々たる
ものである。従って、この場合ＦＩＲフィルタは単一の
乗算器と、単一の加算器と、入力信号の一組の連続した
ワードの処理中複数の乗算及び加算動作の各々を単一の
乗算器及び単一の加算器により連続的に行わせる手段と
から成る。高速のデータレートでは、乗算器及び加算器
の動作時間は重要となるが、これは不可能である。入力
信号データレートが増大するので、各コンビエータステ
ップに対して単一の乗算器及び単一の加算器を用いるこ
とが必要となる。しかし、入力信号データレートが更に
増大すると、信号が余り速すぎてフィルタの最も低速の
回路で処理できなくなるので、結局フィルタが動作し損
なうことが起こる。（通常、しかし常時ではないが、最
も低速の回路は乗算器である）。換言すれば、従来の２
次元ＦＩＲフィルタはその最も低速で動作をする回路で
決定される最大動作速度を有し、最大動作速度より早い
データレート信号を処理できない。

従って、この発明の目的は改善された２次元ＦＩＲフィ
ルタを提供するにある。

この発明の他の目的はその速度すなわちデータレートが
余り早すぎて従来の２次元ＦＩＲフィルタでは処理出来
ない入力信号を処理することができる２次元ＦＩＲフィ
ルタを提供するにある。

この発明の更に他の目的はその速度すなわちデータレー
トが余り早すぎて従来の２次元ＦＩＲフィルタでは処理
出来ない入力信号を処理することができ、しかもその最
大データ処理レートが従来の２次元ＦＩＲフィルタで使
用される回路のものより大きくないもので済む回路で構
成できる２次元ＦＩＲフィルタを提供するにある。

〔問題点を解決するための手段及び作用〕この発明に係
る２次元ＦＩＲフィルタは連続したディジタルワードか
ら成る入力データ信号をｐ個（例えば２個）の低速のデ
ータ信号にデマルチプレクスするデマルチプレクサを有
し、ｐ個の低速のデータ信号は各々入力データ信号のデ
ータレートの　１／ｐ（例えば１／２）に等しい低速の
データレートを有し且つ入力データ信号の全てｐ番目の
ワード（例えば全て代替語）から成る。この発明に係る
２次元ＦＩＲフィルタは更に低速のデータ信号の全てを
受けるように夫々接続されたｐ個（例えば２（１ｍ）の
ＦＩＲフィルタ部を有する。

ｐ個のフィルタ部の全ては低速のデータレートで同時に
働いて入力データ信号の連続したワードの組を周期的に
処理することにより水平濾波を行い、連続するワードの
組は各フィルタ部で任意の成る時間に処理され、水平方
向に１ワードだけ相互に対してオフセットされている。

マルチプレクサはフィルタ部の出力信号を受けるように
接続され、入力データ信号のデータレートに等しいデー
タレートを有する濾波出力信号を形成する。入力信号が
ｐ個（例えば２１固）の低レート信号にデマルチプレク
スされ、入力信号のｐ　ｆｉｌの連続するワードの組が
低データレートで同時に処理されることにより、この発
明によるフィルタの最大動作速度は従来の（非マルチプ
レクス化）２次元ＦＩＲフィルタに対してｐ　（例えば
２）の関数だけ増大する。

以下に詳述するこの発明の好適な実施例によれば、ｐ個
のフィルタ部は実質的に同一の構成であり且つ各回路基
板またはカードの如き各回路アセンブリイから成る。好
ましくはデマルチプレクサ及び／またはマルチプレクサ
はｐ個の同じ部分の形で構成され、斯る各部分はｐ個の
フィルタ部の各々と物理的に関連付けされ、フィルタ部
及びデマルチプレクサ及び／またはマルチプレクサの関
連した同じ部分は基板またはカードの如き各回路アセン
ブリイから成る。この方法では、少くともフィルタ部及
び好ましくは全２次元ＦＴＲフィルタの各部分は実質的
に同一の構成であり、それによりフィルタは実質的に“
ビルディングブロック”で組立てることができ、これは
設計及び／または製造をかなり簡略化することができる
。

この発明の上述した目的、その他の目的、特徴及び利点
は以下に添付図を参照して詳述する実施例の説明から明
らかになろう。

〔実施例〕

当業者には周知の如く、ＦＩＲフィルタは各々ｎビット
から成る一連の存続したすなわち隣接するワードを有す
る入力信号を濾波することができるフィルタである。（
例えば、各ワードはアナログ信号のディジタルサンプル
値であってもよい）。

フィルタは連続する隣接ワードの組を処理して入力信号
の濾波した形である出力信号の連続したワードを形成で
きるように入力データ信号を実質的に分岐（ｔａｐ）す
る複数の遅延要素から成る。特に、当業者に周知の方法
では、各組を作る分岐された遅延ワードは各重み係数と
交差乗算され次に共に加算されて信号の周波数スペクト
ラムを変形するように入力データ信号の周波数スペクト
ラムで（重み係数で表わされるような）フィルタの所望
の周波数応答のフーリエ変換を巡回する数学的動作に等
価な動作を行う。

ＦＩＲフィルタはある点で無限長インパルス応答（ＩＩ
Ｒ）フィルタと同じであり、基本的な差異はインパルス
に対するＦＴＰフィルタの応答が常に有限であると云う
ことである。

ＦＩＲフィルタの一例を第５図に概略的に示す。

一連の（例えば）８ビツトワードすなわち１バイトワー
ドから成る入力データ信号が入力端子（１０）に供給さ
れる。各ワードのビットは並列に到来するものと考える
ことができ、各ワードは第５図の回路間で並列に伝送さ
れるので、第５図（及び後続の図面）に示す種々のライ
ンは適当なビット容量をもった実質的にバスまたはハイ
ウェイであることがわかる。例えば各ワードは周波数ｆ
ｓでサンプルされたアナログ信号のディジタル化された
サンプル値であってよい。信号が３個のタンデム接続さ
れた遅延要素（１２）に供給され、各遅延要素（１２）
は信号に１／ｆｓすなわち隣接ワード間の間隔に等しい
遅延ｚ−４を与える。遅延要素（１２）は各８ビツトの
ランチからなり、これ等クロックパルス源（図示せず）
から周波数ｆｓでクロックすなわち同期信号を供給され
、クロックパルス源はまた第５図のその他の回路要素に
接続されてその動作を同期化する。従って、遅延要素（
１２）は入力信号から各連続したワードを分岐し、各ワ
ードの入力信号に対して、−組の連続したすなわち隣接
するワードの入力信号が各乗算器（１４）の第１の入力
側に供給される。（実際には、各組のワードの数は一般
に４よりかなり大きい。しかし分岐の大きさすなわち数
を４に制限すれば第５図の表示は簡単になる。分岐の数
（従って各組の入力ワードの数）は更に遅延要素（１２
）　、更に乗算器（１４）等を加えることにより無限に
増大できる）。

乗算器（１４）において、各組の夫々の各ワードは各乗
算器（１４）の第２の入力側に供給される複数の重み係
数ａ（、−２３の各々１つと（８ビツト形成で）乗算さ
れ、そしてこれ等はフィルタに所望の応答を得るために
計算される。フィルタ応答が変化しなければ重み係数は
不変である。フィルタ応答を変化したければ重み係数の
値を対応して変化する手段を設ければよい。

入力データ信号から分岐した一組のワー１を乗算器（１
４）で重み係数と乗算した後、それ等を加算して入力信
号の濾波Ｌ７た形の１ワードの出力データ信号を形成す
ることが必要である。これは第５図に示すように、加算
器（１６）　、　　（１８）及び（２０）により達成さ
れる。加算器（１６）及び（１８）は各々対の乗算器（
１４）の出力を加算し、加算器（２０）は加算器（１６
）及び（１８）の出力を加算する。

種々のラッチＬが第５図の回路に示すように組込まれる
。これ等のラッチしはそれ等の各入力信号をＺ−１に等
しい量だけ遅延するように配列してよく　（遅延要素（
１２）と同じく）、そしてこれ等のランチしは種々のコ
ンピュータステップ（７）正り。

い同期化を保護するため、すなわち、各乗算器（１４）
に到来するワードの全てが連続処理中に適当な遅延を受
けるようにするためにのみ設けられている。低いデータ
レート（以下参照）ではそれ等は必要はないかもしれな
い。

第５図のフィルタは、入力信号の４つの隣接ワ−ドの連
続する組（各組は１ワードだけオフセットされている）
を同時に処理して出力信号のワードを形成する。換言す
れば、入力信号が連続ワードＸｏ、Ｘｌｌ　　Ｘ２．Ｘ
：ＩＩ　　Ｘ４１　　ＸＳ等から成るとすれば、フィル
タは先ずワードＸＯ”’Ｘ３の組を処理して１出力ワー
ド（すなわち出力信号の１ワード）を発生し、次にワー
ドｘ１〜ｘ４の組を処理して次の出力ワードを発生する
如くである。

従って加算器（２０）の出力側に接続されたラッチＬの
出力側には入力信号の濾波した形である出力信号を構成
する一連の出力ワードが発生される。

勿論、出力信号は入力信号に対して遅延されている。ま
た、各乗算器（１４）は８ピントのワードを８ビツトの
重み係数と乗算して１６ビツトの出力ワードを生じるよ
うに働くので、加算器（２０）の出力側に接続されたラ
ッチＬの出力側に現われるワードは１６ビツトの形式で
ある。出力信号を１６ビントの形成で受は入れてもよい
。しかし、出力信号が８ビツトの形式でることを所望す
なわち、出力端子（２４）に供給する前に加算器（２０
）からの出力信号を丸め手段（２２）に供給して、ここ
で出力信号を８ビツトの形式に丸めるすなわち変換して
もよい。

上述の如く、ランチしは同期化を保護するためのみに乗
算器（１４）及び加算器（１６）　、　　（１８）及び
（２０）の夫々の１つと関連しており、少くとも乗算器
（１４）及び加算器（１６）　、　　（１８）及び（２
０）と同じ方法ではフィルタによって行われる濾波動作
に任意の直接部分を取らない。従って、第５図は、ラッ
チＬがそれ等の各関連した乗算器及び加算器に図に示す
ように組込まれるならば、もっと容易に理解できる。第
６図はそれらの各関連した乗算器及び加算器に図に示す
如（組込まれたラッチＬを有する第５図の変形例であり
、ラッチＬがそれ等の各関連する乗算器及び加算器と図
に示すように組込まれている。また、ラッチが存在する
ので、フィルタの動作に不可欠でないならば、丸め手段
（２２）は第６図には示されない。

第５図及び第６図に示すＦＩＲフィルタは、いわゆる“
直接型”フィルタである。しかし、第５図及び第６図の
フィルタで行われるのと丁度同じ濾波動作は第７図に示
すいわゆる“置換型”のフィルタによって行うことがで
きる。第７図の場合、入力データ信号の同じワードが乗
算器（１４）の全てに同時に供給され、各出力ワードが
一組の連続した入力ワードの処理から生じるようにさせ
るために必要な遅延または分岐効果は、重み係数との乗
算及び加算器（１６）　、　　（１８）及び（２０）に
よって行われる加算動作を介在して達成される。それに
もかかわらず、当業者には周知の如く、そして数学的に
立証できるように、その結果は第５図及び第６図に示す
直接型のフィルタと同じである。

上述の如く、ＦＩＲフィルタは、入力信号（直接型）の
−組の相対的に遅延したワードまたは入力信号（置換型
）の単一ワードを複数の重み係数と乗算してその結果得
られた積を加算して連続した出力ワードの出力信号を得
るように周期的に働く。勿論出力ワードは入力ワードが
到来するのと同じレートすなわち速度で作られなければ
ならない。入力ワードが到来するレートが乗算及び加算
を行うのに使用する回路の動作速度に対して遅いならば
、単一の乗算器及び／または加算器を用いて重み係数と
の乗算及びその結果の加算の必要なステップを行うこと
により、ハードウェア的にかなりの節約が達成できる。

（換言すれば、第５図〜第７図の場合、各乗算器（１４
）により行われる動作は各重み係数を順番に乗算する単
一の乗算器により行われ、及び／または各加算器（１６
）　。

（１８）及び（２０）により行われる動作は加算動作を
行う単一の加算器により行われ、それにより順番に行わ
れる）。高速ではこれは不可能である。

入力データ速度が回路の最大動作速度に達するので、第
５図〜第７図に示すように、各コンピュータステップに
対して単一の乗算器及び単一の加算器を使用し、そして
ランチを用いて中間の乗算積や加算器を記憶して乗算及
び加算を円滑にさせる必要がある。第５図〜第７図のフ
ィルタ回路の最大動作速度、従ってそれ等が処理できる
最大信号速度は最低速度の回路の最大動作速度により制
限され、この最低速度の回路は通常（しかし必ずしもそ
うでない）乗算器（１４）である。

添付図面の第８図及び第９図は、夫々第６図及び第７図
のフィルタに基づいて変形されたフィルタを示し、これ
等は最低速度の回路（例えば乗算器）の最大動作速度よ
り早い速度で動作できる。

これは入力データ信号をｐ個の個別の低速信号（例示し
た例ではｐ＝２）にデマルチプレクス（ｄｅｍｕｌｔｉ
ｐｌｅｘｉｎｇ）することにより達成され、各低速信号
は入力信号のデータレートの１／ｐに等しいデータレー
トを有し、入力信号の全てｐ番目のワードから成ってい
る。低レートデータ信号は実質的に互いに同じ個別のｐ
個のフィルタ部に供給される。各フィルタ部は、第５図
〜第７図を参照して説明したように、入力信号の連続す
なわち隣接ワードの組を周期的に処理することにより、
濾波を行うように働く。フィルタ部は互いに同時に隣接
入力ワードの各組を処理する。各フィルタ部により任意
のある時間に処理された隣接ワードの組は相互に対して
１ワードだけオフセットされる。従って任意のある時間
に、２以上のオフセットされた入力ワードの組（例えば
ｘＯ〜ｘ３及びＸ工〜Ｘ４）は各フィルタ部で並列に処
理される。

この処理は入力データレートの１／ｐに等しい速度で起
き、これはフィルタの回路の最大動作速度（従ってオー
バオールのフィルタの最大動作速度）は第５図〜第７図
のフィルタに対比してｐに等しい関数だけ効果的に増大
され、だから処理のため使用する時間も関数ｐだけ増大
される。低レートで並列処理後フィルタの出力信号は共
にマルチプレクスされ、入力データ信号のデータレート
に等しいデータレートの濾波出力信号を形成する。

次に第８図及び第９図のＦＩＲフィルタを詳細に説明す
る。

先ず第８図を考えると、入力端子（１０）に供給された
入力データ信号（ワードレート＝ｆｓ）はデマルチプレ
クサ（３０）に供給され、このデマルチプレクサ（３０
）は入力データ信号を夫々ｆｓ／２に等しい低速ワード
レートを持つ２の低速データ信号に分割する。低速デー
タ信号の各々は入力データ信号の代替語（ａｌｔｅｎａ
ｔｅ　ｗｏｒｄ　）から成る。

各低速データ信号は共に一対のフィルタ部（３２）　。

（３４）の各々に供給され、フィルタ部（３２）　。

（３４）の各々は第６図に示すフィルタの直接型と同じ
であり、従って、入力ワードの全てがフィルタ部の各々
に供給される。遅延要素（１２）、乗算器（１４）　、
加算器（１６）　、　　（１８）及び（２０）及びラン
チしに供給されるクロック信号の周波数はｆｓ／２に等
しく、その結果これ等の要素は第５図〜第７図の場合に
おけるデータレートの１７２のデータレートで動作する
。従って、遅延要素（１２）の各々の遅延時間はｚ−２
として表わされ、ここでＺ−２＝　２　（Ｚ、−’）で
ある。換言すれば、遅延要素（１２）の各々の遅延時間
は入力信号のワード間隔の２倍に等しい。

各フィルタ部（３２）　、　　（３４）からの各出力信
号（これは濾波出力信号の代替語を表わす）はマルチプ
レクサ（３６）で共にマルチプレクスされて、出力端子
（２４）に（入力信号データレートで）濾波出力信号を
得る。

フィルタ（３２）　、　　（３４）はスイッチとして記
号で示した項目（３６）が２つのフィルタ部の各異なる
位置にある以外は、実質的に同一である。フィルタ部（
３２）では、スイッチ（３６）は上述の遅延要素（１２
”）がバイパスされる。従って無効であるような位置に
あるのに対し、フィルタ部（３４）では、スイッチ（３
６）は上述の遅延要素（１２”）が無効であるような位
置にある。（以下に説明するように、スイッチ（３６）
の異なる位置は、２つのフィルタ部間で適当な遅延関係
を保護するために必要である。）スイッチ（３６）の設
定を変える必要性を節約し、フィルタ部（３２）　、　
　（３４）が同一であることは、フィルタが実質的に同
一のビルディングブロックすなわちアセンブリを使用し
て構成できると云う重要な利益をもたらし、これは設計
及び製造の両方に関して有益である。従って、例えば２
つのフィルタ部（３２）　、　　（３４）は同−或いは
殆ど同一の回路基板またはカードで構成できる。

ハードウェア語では、項目（３６）は実質的にスイッチ
であってよい。また、２つの所望の代替回路構成（回路
の内外の遅延要素（１２”））のいずれかを達成するた
めにプリント回路基板の配線、パターンを容易に調整さ
せる手段を設けてよい。この場合、フィルタ部（３２）
を形成するのに意図した回路基板内に遅延要素（１２”
）を含むことも不可能かもしれない。たとえスイッチ（
３６）が実用的形式で実行されたとしても、フィルタ（
３２）　、　　（３４）は実質的に同一であるという利
点は保護される。

次に第８図の回路動作を説明する。特定の時点で、デマ
ルチプレクサ（３０）の出力で利用できる入力信号のワ
ードが夫々Ｘｎ及びＸｎ−１であったとする。（上述の
如く、デマルチプレクサ（３０）の低レート出力信号の
各々は入力信号の代替語であるので、ワードｘｎ及びＸ
ｎ−１は入力信号の隣接すなわち連続ワードである）。

ワードＸｎ及びＸ、ｎ−１がフィルタ部（３２）及び（
３４）の両方に供給される。遅延要素（１２）は２ワー
ドに等しい遅延を（入力データレートで）課するので、
フィルタ部（３２）の４つの乗算器（１４）に問題の時
間に印加される４つのワードは第８図の左から右に読ん
で％　Ｘｎ−１、Ｘｎ　、Ｘ−３，Ｘ−２であるＯこと
が容易にわかる重み係数が対応した順にすなわちａ工。

ａ６．ａ３．ａ２の順で乗算器（１４）に供給され、そ
の結果フィルタ部（３２）の加算器（２０）は４つの隣
接する入力ワードＸｎ−３、Ｘｎ−２、Ｘ１１−１及び
Ｘｎの組に基づいた出力ワードを発生し、その組の個々
のワードは適当に重み付けされている。

同様に、フィルタ部（３４）の加算器（２０）で発生さ
れた出力ワードは４つの隣接する入力ワードｘｎ−→ｒ
　　ＸＱ−３ｙ　　Ｘ−２及びＸｎ−１の組に基づいて
おり、その組の１固々のワードは適当に重み付けされて
いる。

すなわち、加算器（２０）により同時に（低データレー
トで）生じた出力ワードは２組の４つの隣接する入力ワ
ードに基づいており、この２組は互いに１ワードだけオ
フセットされており、このオフセットは遅延要素（１２
’）によって生じるものであり、この遅延要素（１２”
）はフィルタ部（３４）にのみ存在する（すなわち有効
である）。従って、出力ワードがマルチプレクサ（３６
）でマルチプレクサされるとき、２倍の速度で動作する
単一のフィルタで発生された信号と同！、；濾波出力信
号が得ちれる。しかし、ｚ−１の最大処理時間（クロッ
ク周期）で直列に各出力ワードを処理するかわりに、第
５図〜第７図のフィルタの場合のように、第８図のフィ
ルタはＺ−２（＝２　（Ｚ−１））の最大処理時間（ク
ロック周期）で並列にすなわち同時に一対の出力ワード
を処理し、その結果処理に利用できる時間は２の関数だ
け増大する。

この場合、２つのフィルタ部（３２）、　（３４）が夫
々第７図に示す置換型のフィルタと同じである実質的に
同一のフィルタから成る以外は、第９図のフィルタは第
８図のものと同一の方法で動作する。再度、フィルタ部
（３４）は余分な遅延要素（１２勺を要する。第９図で
はこのような遅延要素（１２”）はフィルタ部（３２）
には設けられていない。

シカシ、第８図におけるように、フィルタ部（３２）及
び（３４）が共に遅延要素（１２′″）及びこれを除去
させるすなわちフィルタ部（３２）では無効とし、フィ
ルタ部（３４）では有効とするスイッチ等（図示せず）
を備えることは可能である。

デマルチプレクサ（３０）の出力側に得られる入力ワー
ドＸｎ及びＸｎ−１の同じ例に対して、もう一度フィル
タ部（３２）　、　　（３４）の加算器（２０）が隣接
する入力ワードの各組に基づいた出力ワードを発生し、
２組の１ワードだけオフセットされていることが第９図
の吟味から理解できる。

次に多分わかるように、第８図及び第９図の場合、入力
信号を２以上の低レート信号にデマルチプレクスし、且
つ対応してより多数のフィルタ部を使用することによっ
て、入力信号速度に対してフィルタのハードウェアの信
号処理速度を増大に減少させることができ、フィルタ部
は再度実質的に同一の構成が好ましい。

要するに、第８図及び第９図のフィルタの各々は、フィ
ルタのハードウェアの信号処理速度が入力信号の速度の
少くとも　１／２に減少される利点を有し、その結果、
ハードウェアの最低速度の回路（通常乗算器）により決
定されていた最大信号速度処理制限は大幅に緩和される
。更に、フィル夕のハードウェアは共通のビルディング
ブロック（フィルタ部）の繰返えしくｒｅｐｌｔｃａｔ
ｉｏｎ　）で構成できるので能率のよい方法で実現でき
、それによって設計及び製造が大幅に簡略化される。

各フィルタ部（３２）　、　　（３４）に対して１個の
デマルチプレクサ（３０）及びマルチプレクサ（３６）
を設けるかまたは各々同じ部分が各フィルタ部と関連す
るようにこれ等の回路構成を設計することは可能である
。この方法では、多分少し回路の費用が低減し、第８図
または第９図を参照して述べた全回路は、例えば回路基
板またはカードの形式をとるかもしれない２以上の実質
的に同一のビルディングブロックまたはアセンプレイで
構成できるという利点を生ずる。ある場合にはＦＩＲフ
ィルタにより処理される信号は、空間的方向に意味を持
っているかもしれない。例えば信号は、２次元像、−例
としてテレビジョンまたはビデオ像を表わすことができ
る。この場合、信号は像の第１の水平ラインに沿った連
続した像サンプルを表わす一連のワードから成り、斯る
一連のワードは第１の水平ラインから垂直に隔置された
連続した水平ラインに沿って像サンプルを表わす一連の
ワードが更に続くことになり、それにより全体として信
号は単一の像または複数の連続した像の１つ（例えばビ
デオ信号のフィールド）を表わす。

第１０図は視覚像の任意の部分を示す。像はビデオカメ
ラ等により走査されてアナログビデオ信号を生じ、アナ
ログビデオ信号は周期的にサンプルされて夫々が各連続
したサンプル値の１つを表わす連続したワードから成る
ディジタルビデオ信号を生じるものとする。第１０図に
おいて、クロスはサンプルが行われる点を表わす。従っ
て、ディジタル信号は第１０図の第１ラインのクロスに
対応した５つの連続したワード、更にライン当りのサン
プルの数（５より少ない）に対応したワード、第１０図
の第２ラインのクロスに対応した５つの連続したワード
等から成る如くである。従って、水平方向のクロス（サ
ンプル値）間隔は１サンプリング間隔すなわち周期（１
／ｆｓ）に等しく、これに対し、垂直方向のクロス（サ
ンプル値）の間隔はライン当りのサンプル値の数に等し
く、これは例えばサンプリング周期すなわち間隔（１／
ｆｓ）の８６４倍に等しいかもしれない。

それ等はかつて所定の組の連続したすなわち隣接したワ
ードのみ処理し、連続した組は１ワードだけオフセット
されていたので上述した限りのＦＩＲフィルタでは斯る
信号を水平次元ですなわち走査方向に沿って濾波するよ
うに働（のみである。従って、例えば簡単のため、フィ
ルタのみがかつて３つの隣接サンプル値を処理するもの
とすれば、先ず第１０図の（４０）で示す（例えば）３
つのサンプル値の組を処理し、次に（４２）で示す３つ
のサンプル値の組を処理し、次に（４４）で示す３つの
サンプル値の組を処理する如くである。

しかし、例えばディジタルビデオ効果を作る際に、２次
元フィルタが必要である場合がある。すなわち、信号は
水平次元（走査方向）と垂直方向（走査方向に直交する
方向）の両方で濾波されなければならない。

アレイフィルタとして周知の成るタイプの２次元ＦＩＲ
フィルタは、少くとも像の部分に対応した信号のワード
の連続した２次元アレイを処理し、連続したアレイは水
平（走査）方向で１ワードだけオフセットされている。

簡単のため、プレイが３×３アレイ　（実際には一般に
もっと大きいと考えられる）であるとすれば、アレイフ
ィルタは先ず第１０図に（４６）で示す（例えば）９個
のサンプル値の３×３アイレを処理し、次に（４８）で
示す３×３７レイを処理し、次に（５０）で示す３×３
７レイを処理する如（である。各連続したアイレの９（
ｖＡ（３ｘ３）の要素は信号から°ビックオフ”すなわ
ち分離され、上述の如くそれ等を重み係数とクロス乗算
し、それ等を加算することにより処理され、もっとも、
この場合、像の全ラインに等しい遅延をもつ遅延要素並
びにサンプリング同期に等しい遅延をもつ遅延要素を使
用することが必要である。

わかるように、重み係数は一般に両次元で意味を持たな
ければならないので、アレイタイプの２次元ＦＩＲフィ
ルタの設計は多少複雑である。本質的にフィルタが夫々
垂直及び水平次元に広がるライン（１次元アレイ）に沿
ってのみ濾波するように働き、それによって垂直及び水
平次元に対する重み係数が広く相互に無関係に設計でき
る点でいわゆる“可変分離型”２次元ＦＩＲを容易に設
定できる。

各次元の３つのサンプル値のみ処理する一例を次に第１
１図を参照して見ると、可変分離型２次元ＦＩＲフィル
タは次のように働く、水平濾波を行うために、第１０図
を参照して上述した１次元フィルタ機能と同じ方法でサ
ンプル値の連続した組（４０）　、　　（４２）及び（
４４）を処理する。各組（４０）（４２）及び（４４）
のサンプル値は水平（走査）方向に１サンプルずつ隔置
され、連続する組は同じ方向に１サンプルずつ隔置され
る。垂直濾波を行うために、フィルタは例えば第１１図
に、（５２）　。

（５４）及び（５６）で示すように、３つのサンプル値
の連続した組を処理し、各組のサンプル値は垂直方向に
１サンプルずつ隔置され、連続した組は水平方向に１サ
ンプルずつ隔置される。水平及び垂直濾波はかわるがわ
るおのおのの順位で行われる。夫々水平及び垂直次元で
広がる３つのサンプル値の２つのラインまたはりニアア
レイに対する重み係数は、２つの各次元で濾波を達成す
る場合と無関係に、夫々から独立して設計される。

第１１図を参照して述べた可変分離型２次元ＦＩＲフィ
ルタを実現した形式を第１２図に示す。入力端子（１０
）の入力信号は２サンプルまたは入力ワード周期（Ｚ　
−”　）遅延要素（１２）　、３個の乗算器（１４）　
　（重み係数ａＱ、ａ□及びａ２）及び加算器′ｇｌｔ
（５８）（これは例えば第５図〜第９図を参照、して上
述したような幾つかの加算器で構成してもよい）から成
る水平ＦＩＲフィルタにより先ず処理される。水平ＦＩ
Ｒフィルタは例えば第１１図の（４０）　、　　（４２
）及び（４４）の組の如きワードの組を順番に処理する
。次に水平に濾波された信号は２ライン（Ｚ″″′）遅
延要素（６０）、更に３個の乗算器（１４）　　（重み
係数ａ３．ａ４及びａｓ）及び加算手段（６２）　　（
これは例えば第５図〜第９図を参照して上述したような
幾つかの加算器で構成してもよい）から成る垂直ＦＩＲ
フィルタで処理される。垂直ＦＩＲフィルタは例えば第
１１図の（５２）（５４）及び（５６）の組の如きワー
ドの組を順番に処理する。従って、出力端子（２４）に
２次元的に濾波された出力信号が発生される。水平及び
垂直濾波に対してその順位で行われる必要はないことに
注意されたい。

１次元ＦＩＲフィルタに対して第８図及び第９図を参照
して上述したマルチプレクス作用及びハードウェアの繰
返えしをすることにより低速で高速入力信号を処理する
ことができる特徴を有する可変分離型２次元ＦＩＲフィ
ルタから成るこの発明の実施例を次に説明する。これは
本質的には第８図及び第９図のフィルタまたは同じフィ
ルタを変形し、フィルタ部（３２）及び（３４）　　（
これ等は水平フィルタとして働く）の各々と、水平フィ
ルタ部と協働して２次元フィルタ部を形成し、また低速
で動作する垂直ＦＩＲフィルタとを組合せることにより
成される。

上述の如く、第８図または第９図のデマルチブレタス化
水平ＦＩＲフィルタでは、入力信号は各、々が入力信号
の代替語から成る２つの低速信号に分離すなわちデマル
チプレクサされる。しかし、斯る各低速信号はフィルタ
部（３２）　、　　（３４）の各１つだけでは処理され
ない。若しそうであれば、出力ワードは（隣接すなわち
連続するより）他の入力ワードの組に基づいているので
、情報は失われるはずである。実際両低速信号は各フィ
ルタ部（３２）　、　　（３４）に供給され、各フィル
タ部は一組の隣接ワードを処理するが低速で行われる。

これは２ウエイデマルチプレクス化フイルタ構造に対し
て描かれ且つクロスが番号１．２で置換されている以外
は第１０図及び第１１図と間じ第４図を参照して明らか
に理解でき、ここで番号１はデマルチプレクサの低レー
ト出力信号の１つに現われる別なサンプル値すなわち入
力ワードを表わし、番号２はマルチプレクサの他方の出
力信号に現われる他の別なサンプル値すなわち入力ワー
ドを表わす。

デマルチプレクス化水平ＦＩＲフィルタにおいて、再び
簡単のため、３つの隣接ワードのみが各処理された組に
含まれたとすると、４つの連続する出力ワードは、例え
ば、（６４）　、　　（６６）　、　　（６８）及び（
７０）で第４図に示すサンプル値すなわち入力ワードの
４つの組に基づいている。４つの組は全て相互に対して
１サンプルだけ連続的にオフセットされる。各フィルタ
部（３２）　、　　（３４）で同時に処理された２つの
組（６４）　、　　（６６）　　（及び（６８）　。

（７０）等）はデマルチプレクサ（３０）の百出力信号
から分離された隣接サンプル値の組から成り、これ等は
相互から１サンプルだけオフセットされている。

２次元ＦＩＲデマルチプレクス化フィルタにおいて、（
水平ＦＩＲ濾波と対照的に）垂直ＦＩＲ濾波を行う課題
は、次に述べるように、少し複雑でないと云うことであ
る。勿論同時に処理すべき２組の入力ワードすなわちサ
ンプル値は相互に対して１サンプルすなわち入力ワード
だけ置換しなければならない。このような２組が第４図
に（７２）及び（７４）で示されている。図から理解で
きるように、組（７２）はデマルチプレクサ（３０）の
出力信号の１つに現われるワード（すなわち番号１で示
すワード）のみから成り、組（７４）はデマルチプレク
サ（３０）の他の出力信号に現われるワード（すなわち
番号２で示すワード）のみから成る。

従って、２次元ＦＩＲデマルチプレクサ化フィルタにお
いて、水平フィルタがデマルチプレクサ（３０）の出力
信号の全てに対してアクセスを有していることは本質的
であるとしても、同じことが垂直フィルタには通用て゛
きない。本質的ではないけれども、垂直フィルタをデマ
ルチプレクサ（３０）の出力信号の各１つのみを受ける
ように配置することは可能である。

第１図はこの発明を用いた第１の２次元ＦＩＲ可変分離
型デマルチプレクス化フィルタを示す。

第１図のフィルタは第８図及び第９図のものと同じ方法
で働くデマルチプレクサ（３０）及びマルチプレクサ（
３６）を有する。図に示すように、一対のフィルタ部（
８０）　、　　（８２）がデマルチプレクサ（３０）及
びマルチプレクサ（３６）の間に接続される。フィルタ
部（８０）　、　　（８２）の各々は各水平ＦＩＲフィ
ルタ（３２）　、　　（３４）を含み、これ等のフィル
タ（３２）　、　　（３４）は第８図及び第９図を参照
して説明したものと同じである。水平ＦＩＲフィルタ（
３２）　、　　（３４）は第８図及び第９図と同様にデ
マルチプレクサ（３０）に接続され、同じ方法で周期的
に働いて低レート（ｆｓ／２）で２組の入力ワードの水
平濾波を同時に行う。なお２組は水平に（走査方向に）
１要素すなわちサンプルだけ隔置された像要素すなわち
サンプル値から成る。

フィルタ部（８０）　、　　（８２）の各々は夫々垂直
ＦＩＲフィルタ（８４）　、　　（８６）を有する。各
垂直ＦＩＲフィルタ（８４）　、　　（８６）は関連し
た水平ＦＩＲフィルタ（３２）　、　　（３４）の水平
に濾波された出力信号を受けるように接続されている。

垂直ＦＩＲフィルタ（８４）　、　　（８６）は同一の
構成である。各垂直ＦＩＲフィルタ（８４）　、　　（
８６）は複数のライン（Ｚ　”’）遅延要素またはライ
ン記憶部（８８）を備え、遅延要素（８８）の数は、垂
直濾波動作の任意のある時間に処理される入力信号の分
岐の数（すなわち垂直方向に隔置された入力ワードの数
）により決定される。垂直ＦＩＲフィルタ（８４）　、
　　（８６）は入力信号に含まれるデータの１／２だけ
受けるので、各フィルタの遅延要素（ライン記憶部）（
８８）は受信するデータの　１／２だけ記憶部を要する
。分岐された信号は乗算器（９０）で重み係数（図示せ
ず）と乗算され、共に加算器（９２）で加算される。第
５図を参照して上述した理由で、垂直ＦＩＲフィルタ（
８４）　、　　（８６）にはラッチＬが設けられる。垂
直ＦＩＲフィルタ（８Ｂ）　、　　（８６）の種々の回
路は、水平ＦＩＲフィルタ（３２）　、　　（３４）の
ものと同じく、クロックパルス源（図示せず）により低
レート（ｆｓ／２）でクロックされる。従って、垂直Ｆ
ＩＲフィルタ（８４）　、　　（８６）は低レート（ｆ
　ｓ　／　２　）で周期的に働き、像の１ラインの間隔
で垂直に隔置された２組の像要素すなわちサンプル値を
同時に　（並列に）処理することにより、垂直ＦＩＲ濾
波を行う。ここで上述の２組は水平（走査）方向に１要
素すなわちサンプルだけオフセットされている。

上述の如く水平ＦＩＲフィルタ（３２）　、　　（３４
）の出力信号は入力信号の１ワードだけオフセットされ
、これ等の信号が垂直ＦＩＲフィルタ（８４）　。

（８６）に対する入力信号として働くので、垂直ＦＩＲ
フィルタに対する入力信号が１入力ワードだけオフセッ
トされる要件は満足する。

上述の説明から明らかなように、垂直ＦＩＲフィルタ（
８４）　、　　（８６）は直接（置換でない）型である
。しかし、代わりに置換型の垂直ＦＩＲフィルタを使用
することは可能である。

加算器（９２）の出力信号（すなわちフィルタ部（８０
）及び（８２）の出力信号）は、第８図及び第９図の加
算器（２）の出力信号と同じであり、それ等は水平濾波
だけよりむしろ垂直及び水平濾波の両方を受けるように
働く。

加算器（９２）の出力信号はマルチプレクサ（３６）で
共にマルチプレクサされて元（入力）のデータレートで
出力信号を生じ、この信号は第８図及び第９図のマルチ
プレクサ（３６）で生じたものと同じであり、それは水
平濾波だけよりむしろ垂直及び水平濾波の両方を受ける
ように働く。

第８図及び第９図のフィルタ同様、第１図のフィルタ（
及び第２図及び第３図を参照して以下に説明するフィル
タ）は、１入力ワードだけオフセットした少くとも２９
個の入力ワードを低レートでデマルチプレクスし且つ同
時処理することにより２つの出力ワードを並列に発生し
、フィルタの回路が入力信号のせいぜい１／２の速度で
動作し、もって高速信号を比較的低速度の回路で処理で
きると云う利点を有する。換言すれば、ハードウェアの
最低速度の回路（通常乗算器）により決定される最大信
号速度制限が大幅に緩和される。第１図に示す２ウエイ
マルチプレクス化構成では、勿論信号処理速度と入力信
号の速度の割合は１：２である。第１図の場合（また第
２図及び第３図の場合）、入力信号を３以上像レート信
号にデマルチプレクスし且つ対応してより多数のフィル
タ部（出来れば実質的に同一構成のもの）を設けること
によってより大きい割合（１：３またはそれ以上）を得
ることができる。

第１図のフィルタ（及び第２図及び第３図を参照して以
下に述べるフィルタ）は、フィルタ部（８０）　、　　
（８２）が実質的に同一の構成であり、もってフィルタ
を実質的に同一のビルディングブロックまたはアセンブ
リイで構成でき、これは設計及び製造の両方に関して有
益であると云う利点を有する。例えばフィルタ部（８０
）　、　　（８２）は実質的に同一の回路基板またはカ
ードで構成してもよい。

更に各フィルタ部（８０）　、　　（８２）に対して１
　（ＩＩのデマルチプレクサ（３０）及びマルチプレク
サ（３６）を設けるかまたは各々の同じ部分が各フィル
タ部（８０）　、　　（８２）と関連するようにこれ等
の回路を設計することは可能である。この方法では、多
分少し回路の費用が低減し、第１図を参照して述べた回
路（及び第２図及び第３図を参照して以下に述べる回路
）の全ては、例えば回路基板またはカードの形式をとる
かもしれない２以上の実質的に同一のビルディングブロ
ックまたはアセンブリイで構成できると云う点を生ずる
。

上述の如く、第１２図の非デマルチプレクス化２次元可
変分離型ＦＩＲフィルタでは、水平及び垂直濾波の分離
した動作をいずれかの順位で行うことができる。同じこ
とを第１図のデマルチプレクス化２次元可変分離型フィ
ルタに適用できる。従って、第１図のフィルタの回路を
再配列して第２図に示すようなフィルタを形成でき、こ
こで各フィルタ部（８０）　、　　（８２）において水
平濾波の前に垂直濾波が行われる。第２図の場合、第４
図を参照して上述した理由から、（図に示すように）垂
直ＦＩＲフィルタ（８４）　、　　（８６）の各々にデ
マルチプレクサ（３０）の低レートの出力信号の各々１
つを供給することが可能である。（すなわち、デマルチ
プレクサ（３０）の２つの出力信号の各々１つのみが直
接フィルタ部（８０）　、　　（８２）の各々に供給さ
れる）。しかし、上述の如く、水平ＦＩＲフィルタ（３
２）　、　　（３４）の各々は入力信号のワードすなわ
ちサンプル値の全てに対してアクセスを有しなければな
らない、すなわちそれはデマルチプレクサ（３０）の出
力信号の両方にアクセスを有しなければならない。この
ために、第２図では、デマルチプレクスされた出力信号
が各垂直ＦＩＲフィルタ（８４）　、　　（８６）で垂
直に濾波された後に、それ等が水平ＦＩＲフィルタ（３
２）　、　　（３４）の両方に供給される。従って、図
示の如く、垂直ＦＩＲフィルタ（８４）　、　　（８６
）の各々出力側は水平ＦＩＲフィルタ（３２）　、　　
（３４）の両方に接続され、それによって各フィルタ部
（８０）　、　　（８２）は他方のフィルタ部の垂直Ｆ
ＩＲフィルタを介してデマルチプレクサ（３０）の出力
信号の地方を間接的に供給される。垂直ＦｉＲフィルタ
（８４）　、　　（８８）の各々の出力側を水平ＦＩＲ
フィルタ（３２）　、　　（３４）の両方に接続すると
、それはフィルタのフィルタ部（８０）　、　　（８２
）を構成する回路アセンブリイと密結合するデータバス
を設ける必要があるので、ハードウェア実現の観点から
少し不利益を呈する。

従って、第２図の構成は第１図の構成と同じ特徴を有す
るが、すなわち処理速度を低減し、フィルタ部（８０）
　、　　（８２）を実質的に同一の回路アセンブリイで
実現できることが可能であるが、第２図の構成より第１
図の構成が好ましい。

第１図及び第２図を参照して述べた２次元ＦＩＲデマル
チプレクス化フィルタは可変分離型である。

しかし、この発明はまたアレイタイプの２次元ＦＩＲフ
ィルタにも適用可能である。この発明を用いたデマルチ
プレクス化２次元ＦＩＲアレイフィルタの簡単な形式を
第３図に示す。第１０図を参照して上述した例に関連し
て第３図のフィルタは３×３７レイを濾波するように設
計され、すなわちそれは第１０図に（４６）　、　　（
４８）及び（５０）で示す組のように連続した３×３組
のサンプル値を処理し、各組は前の組に対し水平方向に
１ワードだけオフセットされている。

第３図のフィルタは第１図及び第２図（及び第８図及び
第９図）のものと同じ方法で働くデマルチプレクサ（３
０）及びマルチプレクサ（３６）を有する。また再び第
１図及び第２艮のものと同様、第３図のフィルタはデマ
ルチプレクサ（３ｏ）及びマルチプレクサ（３６）間に
接続された一対のフィルタ部（８０）　、　　（８２）
を有する。フィルタ部（８ｏ）は３ｆ固のフィルり（３
２Ａ）　、　　（３２Ｂ）　、　　（３２Ｃ）２個のラ
イン（Ｚ−”）遅延要素（９４）及び加算手段（９６）
から成り、これ等は第３図に示すように相互接続されて
いる。フィルタ部（８２）は３個のフィルタ（３４Ａ　
）　、　　（３４Ｂ　’）　　、　　（３４Ｃ）、２（
ｌＮのライン（Ｚ”’）遅延要素（９８）及び加算手段
（１００）から成り、これ等は第３図に示すように、相
互接続されている。第３図の理解を容易にするため、フ
ィルタ部（８０）　、　　（８２）の回路は比較的混ぜ
合わした方法で示されている。従って、過度の複雑さを
避けるために、フィルタ部（８０）　、　　（８２）の
境界は第３図では一部のみ示している。しかし、フィル
タ部（８０）　、　　（８２）は実質的に同一の構成で
あることが築１図から容易に理解できる。従って、前に
示したように、第３図のフィルタは実質的に同一のピル
ディングブロソクまたはアセンブリイで構成ができる。

第３図のフィルタ部（８０）のフィルタ（３２Ａ）。

（３２Ｂ　）　、　　（３２Ｃ）は第１図及び第２図（
及び第８図及び第９図）のフィルタの水平ＦＩＲフィル
タ（３２）と同じである。第３図のフィルタ部（８２）
のフィルタ　（３４八）　　、　　（３４Ｂ）　　、　
　（３４Ｃ）は第１図及び第２図（及び第８図及び第９
図）の水平ＦＩＲフィルタ　（３４）と同じである。

フィルタ（３２Ａ　）、　　（３４Ａ　）は第１図のフ
ィルタ（３２）　、　　（３４）と同じ方法で接続され
、同じ方法で周期的に働いて低し−）（ｆｓ／２）で２
組の入力ワードの水平濾波を同時に行う。２組は１要素
すなわちサンプルだけ水平に（走査方向に）離面された
像要素すなわちサンプル値の組から成る。特に、例とし
てあげられた３×３アイレに対して、２組は第１０図に
示す（例えば）２つの隣接アレイ組（４６）及び（４日
）の上列から成る。

ｚ−′＜７遅延要素（９４）　、　　（９８）の存在に
より、フィルタ（３２Ｂ）　、　　（３４Ｂ）及び（３
２Ｃ）　、　　（３４Ｃ）はアレイ組（４６）及び（４
８）の夫々中間列及び下列を構成するサンプル値の組で
同じ動作を行う。

フィルタ（３２Ａ　）　、　　（３２Ｂ　’Ｉ及び（３
２Ｃ）の各出力は加算手段（９６）で加算されてフィル
タ部（８０）の出力信号を形成し、フィルタ（３４Δ）
。

（３４Ｂ　）及び（３４Ｃ）（７）各出力は加算手段（
１００）で加算されてフィルタ部（１００）の出力信号
を形成する。従って、第１図及び第２におけるように、
２　（Ｚ−１）に等しい各連続したクロック周期中、フ
ィルタ部（８０）　、　　（８２）は入力端子（１０）
に印加される入力信号の２次元的に濾波された形の出力
信号の一対の隣接ワードを同時に発生し、その差異は、
第３図の場合、出力ワードが可変分離型濾波方法よりむ
しろアレイ型濾波方法で得られることである。フィルタ
部（８０）及び（８２）で発生された対を成す出力ワー
ドは、第１図及び第２図の場合と同様、マルチプレクサ
（３０）で共にマルチプレクサされ、元（入力）のデー
タレート（ｆｓ）で出力信号を生じる。

実際には３×３より大きな次元のプレイが一般に使用さ
れる。アレイ　（正方形である必要はない）は遅延要素
の数またはフィルタ（３２Ａ　）　、　　（３２Ｂ　）
。

（３２Ｃ）　、　　（３４Ａ）　、　　（３４Ｂ）　、
　　（３４Ｃ）の分岐を増大することにより水平方向に
拡大でき、フィルタ　（３２Ａ　）　　、　　（３２Ｂ
　）　　、　　（３２Ｃ）　　（３４Ａ　）。

（３４Ｂ）　、　　（３４Ｃ）の数及びライン遅延要素
（９４）　。

（９８）の数を増大することにより垂直方向に拡大でき
る。

また第１２図のフィルタは（第１図及び第２図のフィル
タ同様）入力信号を３以上の低レート信号にデマルチプ
レクスし且つ対応して多数のフィルタ部（出来れば実質
的に同一構成のもの）を設けることによって内部処理デ
ータ速度で２より大きな低減（すなわちｐが２より大き
い）が達成するようにマルチプレクサできる。

この発明の好適な実施例を添付図面を参照して詳細に述
べて来たけれども、この発明はこれ等の実施例に限定さ
れず、この発明の要旨を逸脱することなく種々の変更・
変形が成し得ることは当業者には理解できよう。

〔発明の効果〕

上述の如くこの発明によれば、データレートが余り早す
ぎて従来の２次元ＦＩＲフィルタでは処理出来ない入力
信号を処理することができ、しがち最大データ処理レー
トが従来の２次元ＦＴＲフィルタで使用される回路のも
のより太き（ないもので済む回路で構成でき、低廉化が
図れる。

【図面の簡単な説明】

第１図及び第２図は夫々この発明を用いた可変分離型２
次元ＦＩＲフィルタを示す図、第３図はこの発明を用い
た°アレイ型２次元フィルタを示す図、第４図は視覚像
を示し且つこの発明を用いた２次元ＦＩＲフィルタで像
が如何に処理されるかを表わしているディジタル信号の
ワード組を示す図、第５図は直接型のＦＩＲフィルタを
示す図、第６図は第５図に示したＦＩＲフィルタを簡略
化して示す図、第７図は置換型のＦＩＲフィルタを示す
図、第８図及び第９図は夫々直接型及び置換型のマルチ
プレクス化ＦＩＲフィルタを示す図、第１０図及び第１
１図は視覚像を示し且つ１次元及び２次元ＦＩＲフィル
タで像が如何に処理されるかを表わしているディジタル
信号のワードの組を示す図、第１２図は可変分離型２次
元ＦＩＲフィルタを示す図である。 （３０）はデマルチプレクサ、（８０）　、　　（８２
）はフィルタ部、（３６）はマルチプレクサである。 同　　松隈秀盛

Claims (1)

1. 【特許請求の範囲】 連続したディジタルワードから成る入力データ信号を該
   入力データ信号のデータレートの１／ｐに等しい低速の
   データレートを夫々有し且つ上記入力データ信号の全て
   ｐ番目のワードから夫々なるｐ個の低速のデータ信号に
   デマルチプレクスするデマルチプレクサと、 上記低速のデータ信号の全てを受けるように夫々接続さ
   れたｐ個のＦＩＲフィルタ部と、 該ｐ個のＦＩＲフィルタ部の出力信号を受けるように接
   続され、上記入力データ信号のデータレートに等しいデ
   ータレートを有する濾波出力データ信号を形成するマル
   チプレクサと を備え、上記ｐ個のＦＩＲフィルタ部の全ては上記低速
   のデータレートで同時に働いて上記入力データ信号の連
   続するワードの組を周期的に処理することにより水平濾
   波を行い、上記連続するワードの組は各フィルタ部で任
   意の或る時間に処理され、水平方向に１ワードだけ相互
   に対してオフセットされている２次元有限長インパルス
   応答フィルタ。