CN1012315B - 用于扩展视频数据的插值器 - Google Patents

用于扩展视频数据的插值器

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Abstract

一个用于扩展从图象存储器套录(down loaded)到一个奇数行行储存存储器(101)的视频数据和一个偶数行行储存存储器(102)后面串联有一个水平插值器(图4)的简化结构型的垂向插值器(图1)。该水平插值器计算从垂向插值器输入的视频数据在水平压缩时毗连象素之间的差值，用该差值被水平压缩比等分并在行跟踪时间间隔期间累加已等分差值以再现解压视频数据。

Description

本发明涉及用于扩展视频数据的插值器。
D.L.Sprague，N.J.Fedele和L.D.Ryan在1986年10月14日提交的申请号为918，275，题目为“用分离位映象结构表示亮度和色度变量的非专用图象存储器”的美国专利申请书中，叙述一个以数字形式从视频随机存取存储器（VRAM）中检索存储图象的系统。VRAM是一种双端口存储器，它包括一种具有一个随机存取读写端口的动态随机存取存储器。它还包括一种相对比较小、辅助的、具有一个串行输出端口的静态串行存储器。该辅助的存储器能够根据命令从较大的动态存储器中的任一存储器中的任一存储单元行中把它的存储单元并行装入。其后，该辅助存储器使它的存储单元由一个起地址发生器作用的计数器予以扫描，并在移位寄存器操作时被读出，以供给视频数据流。
在Sprague-Fedele-Ryan系统中，图象是用亮度和色度分量来描述的，它们各有其自己与VRAM的动态存储区段相关联的位映象结构。说明一个象素的亮度和色度的位组合，在如本说明书中所说的一个“位映象结构化的“（bit-map-organized）存储器里以显示器的一种共形映象形式被存储在一起。在半帧图象空间（image    field    space）里亮度分量的取样一般比色度分量更稠密。这是由于公认：有关色度的视觉敏 锐度要比亮度的敏锐度差，为保存图象的存储才这样做。
VRAM为“线性压缩”即，象素代码的光栅扫描被存储于该动态存储器的逐行中。动态存储器中的行不需要同最终显示时的扫描行成1∶1对应关系。被称为“象素展开程序”（pixel    unwrapper）的一种格式化程序读取从该VRAM串行输出端口提供的数据流，并把它变为逐次象素代码的扫描行。
在显示的行跟踪时间间隔期间，VRAM从它的输出端口供给数据，根据该数据所述象素展开程序产生实时描述亮度的象素代码流。在显示的被选行回扫时间间隔期间，VRAM从它的串行输出端口供给数据，由该数据象素展开程序产生二股以时间压缩（compressed    in    time）和时间先行（advanced    in    time）格式描述色度的象素代码流。
每股色度分量流被供应到一个相应的色度再取样装置上。每个再取样装置包括：一个相应的奇数行行储存存储器（odd    line    line    storage    memory）、一个相应的偶数行行储存存储器（even    line    line    storage    memory）和一个插值器。
每股压缩的色度数据流的逐次行建立在交替选择的基础上，以便写入其奇数行或其偶数行行储存存储器。这些行储存存储器起一个速率缓冲器（rate    bufeer）作用，把取样供给它们的插值器。该插值器产生取消压缩的色度分量的取样，并带延时使它们瞬时地与实时亮度取样一致。
该亮度取样与该两组色度取样从数字形式被转换成模拟形式并被线性地组合，以产生红、绿和兰色的模拟视频信号。这些模拟视频信号被放大和图象灰度校正，以便为显示装置（典型地为一个彩色显象管），提供驱动信号。
该Sprague    Fedele和Ryan插值器用一套n个基本插值器模块和一个多路转换器级联设备，对每一组被提供的色度取样在象素扫描方向和行前进方向两方面都更稠密地进行2n次再取样。每个基本插入器模块包括三个多路转换器、三个加法器，二个钟控单位延时锁存器和比特位置移位电路（bit-place    shift    circuitry）。
本发明的目的在于为扩展视频数据而提供这样一种插值器电路，它能更容易地为实现2∶1或4∶1的空间插值而编制程序，并能减少与空间插值有关联的硬件的数量。
图1为用于二次取样图象数据的垂向插值器的方框图，该插值器为本发明一种形式的实施例;
图2为图1所示垂向插值器在视频输入信号以2∶1被垂向二次取样时的操作表;
图3为图1所示垂向插值器在视频输入信号以4∶1被垂向二次取样时的操作表;
图4为用于二次取样图象数据的水平插值器的方框图，该插值器为本发明的一种形式的实施例;和
图5为有助于描述图4所示的水平插值器的时间图。
参见图1的垂向插值器，该视频输入信号以n∶1被垂向二次取样，并能够以p∶1被水平二次取样。该数字n可以是2或4，p是一个正整数。在每一帧二次取样视频的诸逐行都是依它们出现次序以第一开头，被连续地顺序编号。假定不用字段交错。
一个奇数行行储存存储器101在先于视频输出信号（该信号不被垂向二次取样）的第一扫描行的一个时间间隔中被装入二次取 样视频输入信号第一行。一个偶数行行储存存储器102在先于视频输出信号的第二扫描行的一个时间间隔里被装入二次取样视频输入信号的第二行。
在每个视频输出信号行跟踪时间间隔内，行存储器101和102以图1插值器的视频输出信号二次取样速率被非破坏性地串行地读出。该奇数行存储器101在各时间触发脉冲期间一次一行地，被周期性地再装入垂向二次取样视频输入信号的邻奇数行。再装入发生于图1所示装置的视频输出信号的每个第2n行，相应地，以在图1插值器视频输出信号的第（n-1）与第（n+1）行跟踪时间间隔之间的时间触发脉冲作为开始。
该偶数行存储器102在每个时间触发脉冲期间，一次一行地被周期性地装入垂向二次取样视频输入信号的偶数行逐次相应行中，再装入发生于图1所示插值器的视频输出信号的每个第2n行，相应地，以在图1插值器视频输出信号的第（2n-1）与（2n+1）行跟踪时间间隔之间的时间触发脉冲作为开始。当该垂向插值器被应用在Sprague    Fedele    Ryan系统中时，这些时间触发脉冲被置于一个行回扫时间中。
假定行存储器101和102由VRAM的串行端口被装入时，则它们的装入是以串行形式进行的。然而，在本发明的其他实施例中，行存储器101和102是并行装入而不是按时串行装入。并串行装入装置也是能够实现的。
一个多路转换器103与存储器101和102的输出耦合，为数据锁存器104和105从一个或另一个行存储器有效地选择串行读出。锁存器104供给一个加减器106的加数1被减数总 线。锁存器105有助于在加减器106的加数/被减数总线与其输出端之间做相位延迟补偿，〔当所述输出端附带起着相控逻辑（phasad    logic）的用处时〕。
一个多路转换器107也与存储器101和102的输出耦合，为一个数据锁存器108从一个或另一个行存储器中有效地选择串行读出，该锁存器108将数据供给加减器106的加数1减数总线。加/减器106受一个真控制信号（TRUE    control    sig-nal）支配起一个减法器的作用，将一个差分信号输出加到一个1∶2二分电路109。该二分差分信号由二分电路109施加到另一1∶2二分电路110以产生一个1∶4四分差分信号。二分电路109和110每个典型地由全比特位（all    bit    places）向邻近的最小有效比特位的简单移数组成。
如果到行存储器101和102的视频输入信号以2∶1被垂向二次取样，则一个多路转换器111接受控制信号的一个第一状态（例如，“真”）支配它从二分电路109把二分差分信号施加到一个数据锁存器112。如果到行存储器101和102的视频输入信号是以4∶1垂向二次取样的，则该多路转换器111控制控号在第一状态和第二状态之间变化，在第一状态时二分差分信号被施加到锁存器112，如果第一状态是“真”则在第二状态（假），四分差信号被施加到锁存器112。
锁存器112加到一个加/减器113的加数/减数总线，该加/减器113受一个“真”控制信号支配起一个减法器的作用。 加/减器113的加数/被减数总线从一个数据锁存器114接受供应，锁存器114从锁存器105接受延时调整的多路转换器103的输出信号。从加/减器113得到的差分输出信号就是一个视频输出信号，它是原始图象数据在水平二次取样和垂直向全取样情况下的一个仿形。这个仿形可能包含着由视频输入信号垂向二次取样所引起的错误，因此，它通过插值来产生。
图2用表格表示图1垂向插值器在视频输入信号以2∶1垂向二次取样时的运行情况。视频输出信号扫描行按它们在光栅扫描中的扫描次序被连续地编号。在二次取样装置中的扫描行被命名为L1，L2，L3，L4，L5，L6，L7及以下等等，用连续编号的下标指出它们在光栅扫描中的扫描次序。该行存储器101和102的存储信息如上所述。
当视频输出信号扫描行对应于2∶1二次取样装置中的扫描行时，多路转换器103和107两者都选择二次取样扫描行-如果在2∶1二次取样装置中的扫描行是奇数行，则从行存储器101中选取，或者，如果在2∶1二次取样装置中的扫描行是偶数行，则从行存储器102中选取。无论多路转换器111对锁存器112选的是减法器106的1/2还是1/4差分输出信号都是无意义的，因为该被减数和减数供给减法器106是彼此相等的话就使它的差分输出信号成为零值。
当视频输出信号扫描行处于在2∶1二次取样装置中两个扫描行之间的半途中时，多路转换器103和107从行存储器101和102各选取不同的一个输出以备分别应用于锁存器104和108上。在图2表格中指出多路转换器103选择与107的相 反，多路转换器107选择与103的相反，系指多路转换器103和107从行存储器101和102选择相对的一个这一事实。多路转换器111受它的控制信号支配选择至锁存器112的减法器106的1/2差分输出信号。
例如，在输出视频信号的第二扫描行中，如果多路转换器103和107选择2∶1二次取样装置扫描行L2和L3分别作为被减数和减数，则对于减法器106，它的差分输出信号L1-L2被二等分，为减法器113产生（L1-L2）/2减数信号。从它的L1被减数信号减去这一信号，减法器113供给作为差分输出信号的L1-〔（L1-L2）/2〕＝（L1/2）+L2/2就是说，2∶1二次取样装置扫描行L2和L3被均分以产生输出视频信号的第二扫描行。
图3用表格表示图1垂向插值器在视频输入信号以4∶1垂向二次取样时的操作。该行存储器101和102的存储信息与图1总体说明中描述的一样。
当视频输出信号扫描行与4∶1二次取样装置中的扫描行相对应时的操作情况，与当它在2∶1二次取样装置中与一扫描行相对应时一样。当视频输出信号扫描行处于在4∶1二次取样装置中两个扫描行之间半途时的操作情况，与它处于2∶1二次取样装置中两个扫描行之间半途时的操作情况一样。
由4∶1二次取样装置所得垂向插值的另外两个空间相位是很有意义的。多路转换器103和107各自选择与视频输出信号扫描行较近的和较远的二次取样扫描行以分别应用于锁存器104和108。多路转换器111受其控制信号支配选择减法器106的 1/4差分输出信号加到锁存器112。
在输出视频信号的第二扫描行中，例如，L1用3/4被加权而L2用1/4被加权。多路转换器103选择L1作为是较靠近该输出视频信号扫描行的2∶1二次取样装置扫描行，而多路转换器107选择L2作为是较远离该输出视频信号扫描行的2∶1二次取样装置扫描行。多路转换器111受其控制信号支配导致减法器106的差分输出信号（L1-L2）在二分电路109和110中被四等分。减法器113从L1减去（L1-L2）/4以产生一个差分输出信号L1-〔（L1-L2）/4〕＝（3L1/4）+（L2/4）。
另一方面，在输出视频信号的第四扫描行，L2用3/4被加权而L1用1/4被加权。多路转换器103选择L2作为较靠近2∶1二次取样装置扫描行，而多路转换器107选择L1作为较远离2∶1二次取样装置扫描行。减法器106的差分输出信号（L2-L1）在多路转换器111控制下在二分电路109和110中被四等分。减法器113从L2减去（L2-L1）/4以产生一个差分输出信号L2-〔（L2-L1）/4〕＝（L1/4）+（3L2/4）。
在图4的水平插值器中，视频输入信号以P∶1被水平二次取样，P可以是2或4，该视频输入信号可能是来自图1垂向插值器的加/减器113的差分输出信号。这个视频输入信号被加到一个二分电路121，该电路通常只是一个比特位置（bit    place）移位器。从二分电路121输出的半视频输入信号被加到另一个二分电路122以产生1/4视频输入信号。一个多路转换器123 选择或是1/2或是1/4视频输入信号加到一个数据锁存器124该锁存器在一个加/减器125的加数/被减数输入总线上，该加减器受一真信号支配起一个减法器的作用。
在视频输入信号取样的水平扫描行的起点，P值等于2时，多路转换器123选择1/2视频输入信号加到锁存器124。一个多路转换器126选择一个零输入信号加到一个数据锁存器127，该锁存器连接到加/减器125的加数/减数输入总线上，这样该差分输出信号是视频输入信号的初始取样S1的1/2。这个半值S1/2被加到一个数据锁存器128，该锁存器为受一“假”信号支配起加法器作用的加/减器129提供两个加数信号之一。一个多路转换器130选择这个半值S1/2加到一个数据锁存器131该锁存器为加法器129提供该两个加数信号中的另一个。加法器129的和输出就是该两半值之和数，即，该扫描行的第一视频输入信号取样的全值S1。
关于该扫描行的余项，不管P是2还是4，多路转换器130选择加法器129的和输出加到锁存器131。这为时钟控制在输出取样速率下的累加操作创造了条件。从减法器125得到的差分输出信号将指出从一个象素到下一个变化的大小，以增加加法器129的和输出。现在研究这些增量是如何被计算出来的，先考虑p等于2，然后考虑p等于4。
假若P等于2，多路转换器123在整个扫描行期间选择加到锁存器124的1/2视频输入信号。多路转换器126选择加到锁存器127的半值初始取样S1/2使之在减法器125里从时控输入锁存器124里的半值第二取样S2/2里被减去。减法器 125提供一个差分输出信号（S2/2）-（S1/2）使之在两个输出时钟周期内累加。该S1输出取样由加法器129在第一个输出时钟周期增大（S2/2）-（S1/2），以产生输出取样S1+〔（S2/2）-（S1/2）〕＝（S1/2）+（S2/2）。这个输出取样在第二个时钟周期内增加（S2/2）-（S1/2）以产生输出取样（S1/2）+（S2/2）+〔（S2/2）-（S1/2）〕＝S2。
然后多路转换器126选择零加到锁存器127，使减法器125的差分输出信号变为S2/2。于是，当多路转换器选择S2/2加到锁存器127时便开始产生增量（S3/2）-（S2/2）的周期。在紧接的两个输出时钟周期上〔（S3/2）-（S2/2）〕将被累加。这个产生〔（S（k+1）/2）-（Sk/2）〕增量在减法器125输出并在两个输出时钟周期中与它累加的通用过程持续贯穿于带有取逐次整数值K的扫描行中。
假若P等于4，多路转换器123在整个扫描行期间选择1/4视频输入信号加到锁存器124。用前段〔（S（k+1）/2）-（Sk/2）〕相似的方法计算增量〔（S（k+1）/4）-（Sk/4）〕。这一增量在四个逐次输出循环，（而不是两个）期间被累加，然后再计算下一个增量。
对该水平插值器的初始化有着各种方式，在P等于4时，应用第一取样的1/2和1/4组合形式。在第一个有效取样出现之前的延时和计时复杂性之间存在着种种协调。图4电路的一种操作方式，用于P等于4时，将参照图5予以描述。这一方式在整个水平行扫描期间，（包括初始化）应用不变的定时信号。
首先参见图5，信号CLK1和CLK2具有相等于输出象素速率的频率，也就是，输入象素速率的四倍。信号CLK2相对于信号CLK1是滞后的，在图例中为滞后90度。假定图4的减法器125和加法器129与信号CLK1同步操作。此外，锁存器127和131各自需俘获在象素时间间隔里从减法器125和加法器129产生的输出值。这些是由具有时钟信号的定时锁存器127和131所提供的，这些时钟信号相对于加法器和减法器的同步运行是滞后的。相位滞后的大小是该装置的速度和所期望的象素速率的一个函数。熟练于电路设计的本领域技术人员将根据所选择的装置的参数和系统设计定下的象素速率来确定这一延迟。
锁存器124、127、128和131被设想为“数据”或“D型”锁存器。这样一种锁存器有一个时钟输入，并受该输入（假设为正）作用下的跃迁（transition）所控制以便在该跃迁到来前立即在其数据输入端装入数据。信号CLK124、CLK127、CLK128和CLK131都是分别施加到锁存器124、127、128和131的时钟输入端上的时钟信号。该时钟信号被显示为具有狭窄的脉冲，但它们实际上可能是信号CLK1和CLK2的相应脉冲，在适当的时间被选通到有关的电路元件。
在图5中还显示了在每个时钟周期持续期间每个锁存器里的数据值以及由减法器127（也就是，数据127）和加法器129所提供的输出值。
输入象素值A、B、C是视频信号的一个压缩行的最初三个象素值，象素值A将标称为视频信号的解压行的第一象素值。在应用输入象素值A（在每一水平行间隔的开头）以前即将图4系统置零， 因此锁存器全部包含零值。此外，多路转换器123为将除法器122耦合到锁存器124而受支配以及多路转换器130为将加法器129的输出耦合到锁存器131而受支配。多路转换器123和130在这一操作方式下在整个各行间隔期间，都被保持在这种状态。
输入值A被施加以后，在信号CLK1的第一个正跃迁（T1）时刻，信号CLK124把值A/4装入锁存器124。锁存器127包含一个零（复位）值，于是减法器125在一个时钟周期以后（T2）于它的输出端提供该值A/4。信号CLK1每隔P-1个周期（T′ 1，T5，T9）CLK124就把一个新值装入锁存器124。
在CLK124装入锁存器124之后一个循环（T2），信号CLK127与信号CLK2同步，并在此后每隔P-1个周期（即每逢第P个周期），从多路转换器126把零值装入锁存器127。在信号CLK127的第一个脉冲之后，锁存器124和127分别包含值A/4和零。从而，在信号CLK1的下一个周期（T3）减法器125再次提供该值A/4。于是多路转换器126便改变状态，并在信号CLK2的下一个周期（T3），以及此后每隔P-1个周期（T7，T11，以此类推），信号CLK127把减法器125的输出装入锁存器127，该值在信号CLK2的三个周期内被保持。
在信号CLK127的第一个这样的脉冲之后（在图5中以图解说明的是CLK127的第二个脉冲）锁存器127包含该值A/4。由于锁存器124和127在信号CLK1的这个和下一 个连续的周期（T3，T4）期间各含有该值A/4，故减法器125在两个连续的时钟周期（T4，T5）期间将提供一个零值输出。
在周期T3期间出现信号CLK128的第一个脉冲，此后每隔P-1个周期出现其次的脉冲，每逢那时，锁存器128被装入减法器125的输出。装入锁存器128的值等于最新输入象素值减去在先输入象素值数量的1/P倍。信号CLK131在信号CLK2每一周期有一个脉冲，把由加法器129提供的在先输出值装入锁存器131。在周期T3，该值等于零，从而在周期T4加法器129的输出是A/4。在周期T4期间这一值被装入锁存器131，并被加到由锁存器128提供的值A/4上以在周期T5提供该值A/2等等。
在时间间隔Ti时，由加法器129提供的连续输出值，可以由图5图示中出现在间隔Ti-1时锁存器128和131的总和值来决定。第一个有效插入的输出值出现于周期T7期间，其后所有的连续输出值都是有效象素值。
图4水平插值器可以用一个四分（除以4）电路替代二分电路121而使之改进。在以4∶1水平二次取样再取样到全水平取样的水平插值和以8∶1水平二次取样再取样到全水平取样的水平插值之间将是允许选择的。对于本专业人员，并具备上述揭示的技术秘密，就能够容易地设计一种可提供从2∶1，4∶1或8∶1水平二次取样插值的水平插值器。在准备应用8∶1垂直二次取样的场合，最好应用行交错于更替的场上并应用图1插值器于它的4∶1方式。
然而，在期望顺序扫描和8∶1垂向二次取样合起来的场合， 可按如下提供。到图1的行存储器101和102的输入总线取自一个能够在VRAM输出和图1插值器输出之间选择的多路设备。在行回扫间隔（仅前于所产生的显示扫描行的行跟踪间隔）如果不需要从一垂向二次取样扫描行作垂向插值，该保持着在先垂向二次取样行的行存储器被装入该接续的垂向二次取样行。在下一个行回扫间隔，该两个行存储器里的存储信息用1/2被加权并被图1插值器追加。这个“和”便用来替代行存储器在所述在先行回扫间隔的读-然后-写的操作中装入的存储信息。除了装入行存储器101和102的是不同的存储信息之外，在位于各第四个显示扫描行行跟踪间隔的侧面，在行回扫间隔加入插值行，图1插值器是以其4∶1方式操作的。

Claims (6)

1、用于扩展出现于逐次顺序编号行的视频数据的插值装置，其中至少同时出现象素数据的一个偶数和一个奇数编号的逐次行，所述装置特征在于至少一个第一插值器有：
用于分别接收视频数据的偶数和奇数编号行的第一和第二输入端口；
一个第一多路转换器(103)有一个第一输入连接点与所述第二输入端口耦合，有一个第二输入连接点与所述第一输入端口耦合，并有一个输出连接点用于供应对第一多路转换器控制信号起反应在它的输入连接点之一接收的数据；
一个第二多路转换器(107)有第一和第二输入连接点分别与所述第二和第一输入端口耦合，并有一个输出连接点用于供应对第二多路转换器控制信号起反应在它的输入连接点之一所接收到的数据；
一个第一减法器(106)有被减数和减数输入连接点分别与所述第一和第二多路转换器的输出连接点相连接，并有一个差分输出连接点；
一个第二减法器(113)有一个被减数输入连接点与所述第二多路转换器的输出连接点耦合，有一个减数输入连接点，并有一个差分输出连接点从那里供应扩展的视频数据；以及
加权装置(109-111)，以便对某种规定模式的值进行加权，该装置在所述第一减法器的输出连接点和所述第二减法器的减数输入连接点之间耦合。
2、根据权利要求1所述的装置，其特征在于将一个第二插值器安排成与所述第一插值器级联，按P（一个整数）来提高视频数据的密度，所述第二插值器包括：
与所述第二减法器（113）的输出连接点耦合的另一些加权装置（121-123），以对视频数据至少加权1/P因子。
有相应的被减数、减数和差分输出连接点的一个第三减法器（125）;
一个第一锁存器（124）在所述另一些加权装置和所述第三减法器的被减数输入连接点之间耦合，所述锁存器存储数据在按P增大密度的视频数据的P个象素时间间隔内锁存于其内;
一个第三多路转换器（126）具有一个用于接收一个零值数据的第一输入连接点，具有一个第二输入连接点与所述第三减法器的差分输出连接点耦合，并具有一个输出连接点，所述第三多路转换器为交替地把零值信息和所述第三减法器的输出值耦合到它的输出连接点上而受控;
一个第二锁存器（127）在所述第三多路转换器（126）的输出连接点和所述第三减法器（125）的减数输入连接点之间耦合，以便有选择地锁存所述零值信息和由所述第三多路转换器提供的从所述第三减法器输出的输出值。
一个加法器（129）具有第一和第二输入连接点，并具有一个用于提供扩展了的视频数据的输出连接点;
一个第三锁存器（128）在所述第三减法器的输出连接点和所述加法器的第一输入连接点之间耦合，用于锁存由所述第三减法器提供的数据并在P个象素时间间隔期间存储所述数据;和
装置（130，131），在所述加法器的输出和第二输入连接点之间耦合用于组成一个反馈环路，该环路与所述加法器组合成一个累加器。
3、一个用于扩展以光栅一维形式表示所有第P个象素的视频数据插值器，P被设置为正整数，该插值器包括：
一个输入端口用于接收所述视频数据;
加权装置（121，122，123）它与所述输入端口耦合以便经由一个因子1/P对所述视频数据进行加权;
减法运算装置（125，126，127），它与所述加权装置耦合，以便产生加权后视频数据的逐次取样的差信号;
一个锁存器（128），它与所述减法运算装置耦合，用于锁存由该减法运算装置所提供的差分值，并为所述扩展后视频数据的P个象素时间间隔提供在其一个输出连接点上锁存的差分值;
累加器装置（129，130，131），它与所述用于产生逐次和值的锁存器耦合，所述和值对应于扩展后视频数据，所述和值是为所述扩展后视频数据的各象素间隔锁存器提供的差分值所增大。
4、根据权利要求3的装置，其特征在于，所述减法运算装置（125，126，127）包括：
一个减法器（125），它具有一个与所述加权装置耦合的被减数输入连接点，具有一个输出连接点和一个减数输入连接点;
一个多路转换器（126），它具有第一和第二输入连接点分别与所述减法器的输出连接点和一个零值信息源耦合，以便交替地提供所述零值信息和由所述减法器提供的差分值;
另一个锁存器（127），它在所述多路转换器的输出连接点和所述减法器的减数输入连接点之间耦合，所述锁存器有选择地决定着锁存所述零值信息和由所述减法器提供的所述差分值之一。
5、根据权利要求4的装置，其特征在于所述累加器装置（129，130，131）包括：
一个加法器（129），它具有一个与所述锁存器耦合的第一输入连接点，具有一个第二输入连接点和一个输出连接点;
另一个多路转换器（130），它具有第一和第二输入连接点分别与所述加法器的输出连接点和所述减法器耦合;和
又一个锁存器（131），在所述另一多路转换器的输出连接点和所述加法器的第二输入连接点之间耦合。
6、根据权利要求3的装置，其特征还在于，所述累加器装置包括：
一个加法器（129），具有一个与所述锁存器耦合的第一输入连接点，并具有一个第二输入和一个输出连接点。
一个多路转换器（130），它具有分别与所述减法运算装置和加法器的输出连接点耦合的第一和第二输入连接点，并具有一个输出连接点;
另一个锁存器（131）在所述多路转换器的输出连接点和所述加法器的第二输入连接点之间耦合，并决定着锁存所述扩展后视频数据的每个象素间隔的一个取样。
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