KR960003959B1

KR960003959B1 - 영상 표시신호의 기록 및 재생 시스템

Info

Publication number: KR960003959B1
Application number: KR1019880700668A
Authority: KR
Inventors: 레로이 스프래규 데이비드; 존 피델 니콜라; 데이비드 라이언 로렌스; 아담스 디스쳐트 로버트
Original assignee: 인텔 코포레이션; 에프. 토마스. 던랩 2세
Priority date: 1986-10-14
Filing date: 1987-10-07
Publication date: 1996-03-25
Also published as: WO1988002907A1; KR890700252A; EP0335868B1; DE3751999T2; JPH02500302A; EP0335868A1; DE3751999D1; US4736239A; CN87107711A; JP2855328B2; CA1314095C

Abstract

내용 없음.

Description

[발명의 명칭]

영상 표시신호의 기록 및 재생 시스템

[도면의 간단한 설명]

제 1 도는 크로마(chroma) 리샘플링 장치를 포함하고 본 발명을 구체화하는 텔레비젼 디스플레이 시스템의 개략적인 다이어그램.

제 2 도는 제 1 도 텔레비젼 디스플레이 시스템을 실행하는데 사용될 수도 있는 보간기에서 빌딩 블록으로서 사용된, 기본적인 보간기 블록의 개략적인 다이어그램.

제 3 도 및 4 도는 하나 이상의 제 2 도의 기본적인 보간기 블록을 이용하여 각기 구성되며, 제 1 도 텔레비젼 디스플레이 시스템에서 사용하는데 각기 적용가능한, 두 개의 보간기의 개략적인 다이어그램.

제 5 도는 제 1 도 텔레비젼 디스플레이 시스템에서 사용된 비디오 랜덤-억세스 메모리 구조의 개략적인 다이어그램.

제 6 도는 제 5 도 메모리 구조로 직렬 출력 포트 어드레싱을 발생하기 위한 개략적인 회로 다이어그램.

제 7 도는 제 1 도에서 도시된 것을 대체하도록 다른 크로마 리샘플링 장치의 개략적인 다이어그램.

제 8 도는 본 발명의 다른 실시예에서 VRAM의 판독된 휘도 정보의 비율-버퍼링을 제공하기 위하여, 제 1 도 또는 제 7 도 텔레비젼 디스플레이 시스템으로 제조될 수 있는 변형의 개략적인 다이어그램.

제 9 도 내지 16도는 VRAM 행이 어떻게 본 발명에 따른 영상 데이터와 함께 채워넣어지는 가를 도시하는 다이어그램.

제 17 내지 20 도는 제 1 도 텔레비젼 디스플레이 시스템의 다른 특별한 실시예에서 VRAM으로부터 크로마리샘플링 장치로 색도 데이터의 전송을 제어하는 회로의 개략적인 다이어그램.

[발명의 상세한 설명]

본 발명은 컴퓨터 장치에서 사용될 수도 있는 것으로서 텔레비젼 디스플레이 시스템의 영상 저장에 관한 것이다.

소형 컴퓨터는(예로, 전화선을 통한 영상 데이터를 전송 또는 콤팩트 디스크에 영상 데이터를 기록하기 위하여) 경제적인 포맷으로 인코드된 텔레비젼 디스플레이 자료를 디코드하는데 사용될 수도 있다. 이 소형 컴퓨터는 일반 용도의 메모리를 갖추고 있을 수 있는데, 그 부분은 수신된 영상 데이터의 디스플레이의 불규칙한 흐름과 영상 데이터의 규칙적인 흐름간의 완충작용을 제공하기 위해 영상 메모리로서 사용하기 유용하다. 일반 용도의 메모리내에 따른 데이터와 상호교환 가능하게 사용되기에 적합한 영상 데이터 구성을 제공하는 것이 바람직하며 영상 기억용의 사용된 메모리 부분을 요구하지는 않는다.

전화선 또는 콤팩트 디스크로부터 이용가능한 것으로서 그러한 제한된 대역폭의 매체를 통하여 전송하기 위해 텔레비젼 정보를 인코딩하는 것은 설계자로 하여금 강력한 비디오 압축방법에 의존하게 한다. 이러한 방법은 가능하면 프레임당 적고 새로운 영상정보를 많이 전송하는데 좌우되고 낡은 영상 정보를 그만큼 기억하는데 좌우되며, 새로운 영상 정보의 전송은 실시간에서 적어도 진체적으로는 이루어지지 않는다. 실시간에서 디스플레이를 기록하기 위하여는 비디오 정보의 적어도 두 프레임을 기억하는 용량을 갖는 프레임버퍼 기억 메모리를 갖는 것이 필수적이다. 그러한 메모리는 허시간시에 수신된 압축 영상 데이터의 흐름으로부터 기록될 수 있으며 실시간에서 영상 데이터의 규칙적인 흐름을 갖는 디스플레이 장치를 공급하기 위하여 그로부터 판독될 수 있다. 프레임 버퍼 기억 메모리는 압축된 비디오 데이터에 포함된 명령에 따라서 이전의 영상 데이터로부터 갱신된 영상을 구성하는데 편의성을 위해 지향된 비트-맵이다.

오늘날 실제적인 용어로 그러한 프레임 버퍼 기억 메모리는 다량의 메모리이다. 공간에서 휘도 정보보다더 희박한 샘플링 색도 정보는 기억될 정보의 양을 감소시킬 수 있다. 예로, 색도가 라인 트레이스의 방향 및 라인 어드밴스의 방향에서 휘도만큼 밀집하게 1/4 샘플되는 곳에서, 인코드될 색도 정보의 양을 열여섯배 감소시킨다. 만일 색도가 통상의 경우인 색도와 동일한 수의 비트 해상도를각기 가지고 있는 두 직교칼라-차 신호에 대하여 묘사된다면, 프레임 버퍼 기억 메모리에 기억될 색도 정보의 양은 휘도 정보의 두배의 양으로부터 감소되어, 인코드될 휘도 정보양의 1/8만이 인코드된다.

영상 메모리는 그 맵의 어드레스 가능한 기억위치가 디스플레이 스크린에서 화소 또는 "픽셀"에 대응하고 이 대응하는 픽셀이 밝거나 또는 어두운지를 묘사한 신호 비트를 기억하며, 수년동안 "장착된-비트-맵"으로서 묘사되었다. 최근에, 그 용어 "장착된-비트-맵"은 소정의 영상 메모리로 적용되었으며, 이 메모리에서 명도와 관련하여 변하는 픽셀은 신호 비트의 견지에서 표현되지는 않고, 다수의 비트의 견지에서 표현된다. 그러한 광도에 관련된 변수는 휘도 변수일 수도 있거나 또는 칼라 디스플레이를 설명하는데 사용된 칼라-차 변수일 수도 있다. 이 용어 "장착된-비트-맵"은 두 개의 다른 메모리 구성은 언급하도록 확장되었고, 그 각각은 픽셀 변수을 묘사하는 다수의 비트값을 기억한다. 종래 기술에서 공지된 가장 일반적 형태의 다수의 비트-변수 장착된-비트-맵 영상 메모리는 다수의 비트 평면을 사용하는 것으로서 생각될 수 있는데, 그 수는 신호 픽셀을 나타내는 다수의 비트-변수에서 비트의 총 수와 같다. 제 1픽셀 변수의 최상위 비트는 디스플레이에서 각 픽셀위치를 맵하는 각 어드레스를 갖는 기억위치에서 제 1비트 평면에 기억된다. 제 1픽셀 변수의 다음 최상위 비트는 제 1비트 평면에서 기억위치의 맵핑에 대응하는 방법으로 디스플레이의 각 픽셀위치를 맵하는 각각의 어드레스를 갖는 기억위치에서 제 2 비트 평면에 기억된다.

상기와 같이 제 1 픽셀 변수에서 다음의 상위 비트로 진행하고, 그때 최상위 비트에서부터 하위 비트까지 진행하는 각기 다른 픽셀 변수의 비트를 통하여 진행한다. 신호 어드레스에 응답하여, 이러한 형태의 메모리는 특정 픽셀을 묘사하는 모든 픽셀 변수의 각기 다수의 픽셀을 동시에 공급한다. 필수적으로, 디스플레이에서 개별 픽셀의 공간위치는 공간 맵핑에서 각 영상 메모리 어드레스와 일 대 일 대응한다. 이 공간 맵핑은 디스플레이 스크린의 트레이싱 및 영상 메모리 어드레스의 주사에 의해 서로 보유되며, 이 각각은 이러한 작용간의 일치하는 패턴에 따라 이루어진다. 이러한 작용간의 일치하는 패턴이 고수되는 한, 이들 작용이 행해진 순서 및 비율은 디스플레이 픽셀의 공간위치와 영상 메모리 어드레스 사이의 공간 맵핑에 영향을 미치지 않는다.

비트 평면이 함께 어드레스되지 않은 여러 제 1 형태의 영상 메모리가 존재하지만, 더 큰 비트 평면의 구성 요소로서 규정된 오프셋과 함께 어드레스된다. 각 픽셀 출력은 메모리로부터 병렬로 취해지지는 않지만, 비트 평면의 풀림을 통하여 직렬로 취해진다. 그러한 영상 메모리는 현재 이동화상과 함께 사용하기에는 너무 느리다.

종래 기술로 공지된 일반적인 형태의 다수-비트-변수 비트-맵-조직된 영상 메모리는 디스플레이 픽셀의 공간위치와 영상 메모리 픽셀간에 일 대 일 대응을 요하지는 않는다. 규정된 주기적 순서에서의 다수-비트 변수 픽셀값의 리스트가 있는데, 그 주기는 디스플레이에서 픽셀의 공간위치의 트레이싱의 순차로 배열된다. 이 리스트는 상대적인 중요성에 따른 규정된 순서로 배열된 각 값에서 비트에 따라 픽셀 변수값의 스트링으로 변환된다. 각 값의 스트링은 주어진 비트 길이의 워드로 나뉘어지는데, 그 워드는 영상 메모리에서 연속하여 어드레스된 위치에 각기 기억된다. 이 일반적인 제 2형태의 메모리는 픽셀 언랩핑(unwrapping) 성능을 갖는 포맷터로 판독되어야 한다. 포맷터는 워드를 값의 스트링으로 재구성하며 그때 그 값은 가변성 픽셀 변수의 연속적인 값으로 다시 분석된다. 각 픽셀의 변수는 포맷터에 의해 일시적으로 정렬되어 그 픽셀의 공간위치가 디스플레이 스크린의 주사에 도달할시에 유용하게 된다.

픽셀이 복수의 변수, 즉, 휘도 변수 및 두 색도 변수의 용어로 규정될 때, 이것은 각 픽셀에 대한 규정된 순서로 이들 변수를 그룹짓도록 하는데 그리고 복소수 픽셀-서술변수의 각 값의 부변수 성분으로서 각 그룹을 사용하는데 일반적인 실행이었다. 이 복소수 변수의 값은 상기 설명된 제 1 도는 제 2 형태의 영상 메모리로서 조직된 비트-맵 영상 메모리에 기억된다. 이 실행은 복소수 변수의 부변수 성분으로서 사용된 픽셀-서술 변수가 디스플레이 공간에서 그리고 동일한 샘플링 밀도로 대응점에서 샘플되는 한 합당하게 만족한다. 그러나, 영상 메모리를 보존하기 위하여 그리고 영상 처리를 더 빠르게 하기 위하여 달라지는 샘플링 밀도에서 픽셀 변수를 샘플가능하게 하는 것이 바람직하다. 이때, 복소수 픽셀-서술 변수를 사용하는 이 방법은 효과적이지 못하다.

1980년 6월 3일 "칼라 정보용 보조 메모리를 이용하는 칼라 디스플레이"라느 명칭으로 허여된 미합중국 특허 제 4,206,457 호에서 제이. 에이. 웨이스벡커와 피. 케이. 발쳐는 휘도 전용 메모리 및 색도 전용 메모리를 구비하는 영상 메모리를 기술하고 있는데, 그 맵 디스플레이 공간의 판독 어드레스는 밀집하게 샘플된 비트-맵 조직을 따르고, 그 맵 디스플레이 공간의 판독 어드레스는 분산적으로 샘플된 비트-맵 조직을 각기 따른다. "데이타 메모리" 및 "소형의 보조 메모리"로 언급되는 각각의 메모리는 휘도 전용 정보 및 색도 전용 정보 각각을 기억한다. 보조 메모리에 대한 판독 어드레스는 영상 메모리로부터 판독하는 동안 메모리를 병렬로 억세스하기 위한 구성에서 데이터 메모리에 대한 판독 어드레스의 상위 비트이다. 영상 메모리의 웨이스벡커와 발쳐 구성은 여러 가지의 제 1 일반 형태의 다수-비트-변수 비트-맵-조직 메모리이다.

웨이스 벡커 및 발쳐 메모리 구조는 조합된 영상 메모리의 특정부분을 색도용으로 제공하며 다른 특정부분을 색도용으로 제공한다. 비디오 영상 기억 시스템은 디지털 메모리내에 기억시키기 위하여 휘도 각각으로 서브 샘플된 색도가 휘도와 동일한 샘플링 밀도의 재-샘플된 색도를 생성하기 위해 공간적으로 보간되며, 유사한 샘플 비율의 휘도 및 색도신호는 성분-기본-색도 신호(즉, 적, 녹 및 청 신호)를 생성하기 위하여 선형적으로 조합된다. 주사 라인의 연장방향에서 선형 보간이 사용될 수 있을 뿐은 아니다. 이 방향 및 횡방향 양쪽에서 라인을 주사하기 이하여 선형 보간이 있는 쌍선형 보간이 또한 사용될 수 있다. 휘도보다 엉성한 색도를 샘플링함으로써 디스플레이된 영상의 즉각적으로 감퇴를 인식하지 못하고 성취될 수 있는 영상 메모리에 대한 기억요구를 감소시키는 것이 바람직하기 때문에, 특히 영상이 카메라에서 발생된 것이라면, 웨이스벡커와 발쳐에 의해 제안된 라인을 줄여서 영상 메모리를 구성하도록 설계자에게는 강한 자극이다. 그러나, 웨이스벡커와 발쳐의 영상 메모리 구성에 있어서, 영상 메모리 어드레스와 관련된 픽셀 서술비트의 수는 디스플레이내 공간위치가 그와 관련된 휘도값과 마찬가지로 색도 값을 갖는가에 의존하여 변한다. 이것은 메모리가 그 내부 스토리지의 사용안된 비트를 갖지 못하게 되면 양상 메모리에서 비트-맵-구성 영상 정보의 시프팅으로 간섭한다. 그러나, 이것은 휘도보다 더 공간이 분산된 샘플링 색도의 장점을 어느정도까지 바람직하지 못하게 무시한다. 영상 메모리에서 영상부분을 쉽게 시프트시키는 능력은 압축된 비디오 데이터에 응답하는 영상 데이터의 다이나믹 영상의 재구성에 있어서 중요하다.

본 발명자들은 휘도와 비교된 것으로서 색도를 서브 샘플하는 여러 가지 제 2일반적인 형태의 다수-비트-변수 비트-맵-조직 메모리의 복소수 픽셀-서술 변수를 사용하는 것이 흥미롭지 않다는 것을 알았다. 복소수 픽셀-서술 변수는 판독된 영상 메모리에서 휘도 전용 픽셀 기술 변수와 함께 혼합된다. 이것은 특히 메모리내에 영상부분의 시프링이 압축된 비디오 데이터를 디코딩할 때 발생할 때, 복소수 데이터-분석문제를 제시하게 된다.

요즈음 상업적으로 입수가능한 듀얼-포트 형태의 다이나믹 랜덤-억세스 메모리는 "비디오 랜덤-억세스 메모리" 또는 "VRAM"이라 불리운다. 정보가 메모리에 기록될 수 있거나 또는 그로부터 판독될 수 있는 랜덤-억세스 입력/출력에 부가하여 이 다이나믹 메모리는 데이터의 행이 비디오 주사 비율로 직렬로 판독될 수 있는 직렬-억세스 포트를 갖는다.

VRAM의 기본적인 다이나믹 랜덤-억세스 메모리의 행 버스는 랜덤-억세스 포트로부터 판독간격과 동일한 간격동안 VRAM의 소형의 보조 메모리로 데이터를 병렬로 전달하도록 배열된다. 판독하는 동안 계수기는 보조 메모리의 어드레스를 주사하기 위해 각 VRAM에 제공된다. 그리하여 보조 메모리는 시프트 레지스터로 작용할 수 있다. 보조 메모리의 병렬 로딩이후, 그 내용은 비교적 높은 클릭 비율에서 계수하는 계수기를 이용하여 VRAM 직렬 출력 포트를 통하여 직렬로 판독된다. 이 클릭 비율은 휘도-전용 화소가 컴퓨터 장치의 디스플레이 모니터에 전달되는 비율이 될 수 있다. 이러한 판독 속도는 보조 메모리 버스의 캐패시턴스가 이 보조 메모리의 작은 크기로 인해 비교적 낮기 때문에 가능 하다 이때 본 발명가는 종래 랜덤-억세스 메모리가 사용될 수 있을 지라도, 시-분할 멀티플렉스-축의 직렬 출력 포트를 통하여 판독되는 휘도-전용 정보 및 색도-전용 정보와 함께, 텔레비젼 영상을 기억할 수 있는 일반 목적의 메모리등의 VRAM을 사용하는 것이 바람직하다고 지적한다.

몇몇 형태에서 VRAM 데이터는 VRAM의 기본적인 다이나믹 랜덤-억세스 부분내로 병렬로 전달되도록, 직렬-억세스 포트를 통하여 보조 메모리내로 직렬로 판독될 수 있다. 이로 인하여 랜덤-억세스 포트를 통하여 정보를 기록함으로써 가능한 것보다 VRAM을 통한 기록이 더 빨라진다.

텔레비젼 전송 시스템은 아날로그 신호내 휘도 정보와 함께 아날로그 크로스-토킹내 색도 정보를 회피하기 위하여, 색도 정보의 라인이 시간 압축되고 휘도 정보의 라인 사이에서 시간-인터러브되는 곳에서 공지되어 있다. 색도의 시간 압축 및 시간변위는 디지털 영역에서 실행되어, 디지털-아날로그 변환에 의해 아날로그 영역으로 변형된다. 이들 시스템은 "멀티플랙스 아날로그 성분" 전송 시스템 또는 "MAC" 전송 시스템으로서 공지되었다. 휘도/색도 크로스토크는 휘도 샘플 및 색도 샘플이 서로 분리되는 곳에서 고려되는 디지털 텔레비젼 전송 시스템에서의 문제는 아니다.

디지트화된 휘도 정보의 라인과 함께 디지트화된 색도 정보의 라인을 시간 인터리브하는 것은 VRAM에서 휘도 및 색도 변수를 위한 개별적인 비트-맵 조직을 이용하게 하는 점에서, 그 직렬 억세스 포트를 통하여 VRAM을 판독하는데 유용하게 적용된다. 휘도 및 색도 변수에 대한 개별 비트-맵 조직의 사용은 휘도보다 덜 과밀하게 샘플될때 단일화된 비트-맵 조직에서 복소수 픽셀-서술 변수의 사용시에 조우된 문제를 회피하게 될 것이다. 개별 비트-맵 조직의 사용은 본 발명가들이 실현시킨, 색도 샘플에 대한 비율-버퍼링 메모리를 사용함으로써 수용될 수 있다.

이중 수평 주사 비율에서 점진 주사를 제공하기 위하여 종래의 교번-필드 라인-인터페이스된 텔레비젼 신호를 처리하는 텔레비젼 수신기에서, 비율-버퍼링 메모리는 휘도 및 색도용으로 확장된 정보를 수신하여 디스플레이하도록 사용된다. 이 비율-버퍼링 메모리는 라인 주사와 반대방향으로 공간적인 보간을 지지하도록 샘플 베드정보를 제공하기 위하여도 사용된다. 예를들어, W.N. 하트메이어는 1986년 4월 1일 허여된 미합중국 특허 제 4,580,163, 명칭 "병렬 조직된 메모리 및 단일 평균 회로를 갖는 점진 주사 비디오 프로세서"의 그러한 장치를 기술하고 있다. 세 라인 기억 메모리는 라인 주사와 역방향으로 공간적인 보간을 제공하기 위하여 기록에 한 사이클, 판독에 두 사이클로 작동된다. 본 발명가들은 그들이 관심을 갖는 형태의 텔레비젼 디스플레이 시스템에서 판독된 VRAM에 뒤이은 비율-버퍼링 및 공간 보간을 제공하기 위한 두 라인 기억 메모리만을 사용하는 더욱 단순한 구조를 개발하였다.

[발명의 요약]

영상 메모리로서 사용된 VRAM의 판독에서 협대역 비디오 정보(예로, 색도)의 라인 및 광대역 비디오 정보(예로, 휘도)의 라인의 시-분할-멀티플레이싱은 본 발명에 따른 구조를 갖는 영상 메모리 시스템에서 이루어진다. 이것은 광대역 비디오 정보 및 협대역 비디오 정보의 영상 메모리에서 개변적인 비트-맵을 조직하게 한다. 그리고 VRAM 직렬 출력 포트를 통과하는 광대역 비디오 정보 및 협대역 비디오 정보를 손쉽게 해주는 반면, VRAM 직렬 출력 데이터의 광대역 비디오 및 협대역 비디오 부분으로의 복잡한 분산을 회피하게 해준다.

광대역 비디오 정보는 디스플레이 라인 트레이스 간격동안, 본 발명의 양호한 실시예에서 비율-버퍼링할 필요없이도 비디오 주사 비율로 실시간에서 VRAM 영상 메모리로부터 판독된다. 그 대신에, 광대역 비디오 정보는 VRAM영상 메모리와 디스플레이 사이에서 비율-버퍼될 수도 있다. 협대역 비디오 정보는 디스플레이 라인 리트레이스 간격 동안 압축되고 대체된 시간때 판독된다. 비율-버퍼링 및 공간 보간은 디스플레이 장치에 필요한 구동신호를 발생하기 위해 결합된 광대역 비디오 정보와 비교되는 적당한 일시적 관계로 협대역 비디오 정보를 대체하도록 사용된다.

본 발명의 또다른 특징은 협대역 비디오 정보의 비율-버퍼링 및 공간적인 보간을 실행하기 위한 단순화된 구조이다. 본 발명에서, VRAM은 스크린에 나타난 비디오 데이터의 응답과 비교된 것으로서, 시간 확장 보다는 시간이 압축된 비율-버퍼링 메모리 협대역 비디오 데이터를 제공한다. 이것은 공간적으로 보간이 종래 공간적인 보간보다 더 경제적인 비율-버퍼링 메모리와 함께 지탱되게 해준다. 두 라인-기억 메모리는 샘플의 2×2 베드가 쌍선형 보간에서 사용될 때 라인 주사와 역방향으로 공간 보간을 제공하기에 충분하다. 필드 주사에서 협대역 비디오 데이터의 연속 주사 라인의 다른 하나는 디스플레이 라인 리트레이스 간격동안 또는 그러한 간격중의 선택된 간격동안 제 1 라인 기억 메모리내로 연속하여 기록된다. 그리고 그필드에서 협대역 비디오 데이터의 다른 자여 주사 라인은 제 2 라인 기억 메모리내로 연속하여 기록된다. 이들 두 라인 기억 메모리는 디스플레이 라인트레이스 간격동안 판독된다. 이러한 판독은 라인 주사의 방향으로 공간 보관을 완성하기 위하여 변경되고, 가중되며 선형 결합된다.

본 발명의 또 다른 특징은 광대역 비디오 정보 및 협대역 비디오 정보의 라인의 시-분할-멀티플랙싱을 수행하기 위하여, 광대역 비디오 정보 및 협대역 비디오 정보의 개별적인 비트-맵 구직을 이용하는 VRAM의 구성이다.

제 1 도는 콤팩트 디스크에 압축된 형태로 기억된 텔레비젼 영상을 실-시간 디스플레이로 변환시키는 텔레비젼 디스플레이 시스템을 도시한다. 콤팩트 디스크 플레이어(2)는 부호화된 형태의 텔레비젼 영상을 인출(drawing) 프로세서(3)로 공급한다(윈체스터 디스크와 같은 다른 데이터 소스가 콤팩트 디스크 플레이어(2) 대신에 사용될 수도 있다). 영상의 코팅은 영상 코딩의 리던던시를 줄이기 위하여 비디오 랜덤-억세스 메모리(VRAM)(4)의 영상 메모리 부분에 이미 재구성되고 기억된 최근의 영상으로부터 현재 영상과의 차이를 기술하도록 설계된다(더 상세히 설명될 VRAM(4)은 실제로 콤팩트 모놀리딕 VRAM의 뱅크식 배열이다). 제도 프로세서(3)는 VRAM(4)의 판독/기록 랜덤-억세스 포트로의 버스접속 및 VRAM(4) 제어회로로의 버스접속을 가지고 있는데, 이 제어 회로는 제도 프로세서(3)으로 하여금 VRAM(4)에 기억된 어느 그 자체의 영상으로 판독되게 하며 또한 제도 프로세서(3)로 하여금 현재 또는 갱선된 영상을 VRAM(4)의 영상 메모리 부분내로 기록하게 한다. 랜덤-억세스 입력/출력 포트에 부가이며, VRAM(4)은 데이터의 행이 비디오 비율로 직렬로 판독될 수 있는 직렬 출력 포트(6)를 갖는다. VRAM(4)의 영상 메모리 부분은 휘도 샘플 및 색도 샘플에 대하여 개별적으로 조직된-비트-맵이다. 영상 메모리의 비트-맵 조직에 있어서, 메모리의 기억위치는 그 영상 메모리의 판독된 것으로부터 구성된 디스플레이의 화소, 또는 "픽셀"의 서술을 적합하게 맵 구성한다. 우리는 휘도 및 색도 샘플이 영상 메모리의 각 기억위치에서 조합된 비트-맵 픽셀로 배열시킬 수 있다. 그러나, 때때로 휘도 샘플은 색도 샘플보다도 더 밀접하게 공간에 채워넣어진다. 또한, 때때로 휘도 샘플 및 색도 샘플의 공간에서 샘플링 밀도의 비율은 변화 받는다. 단일 비트-맵조직에서 선택된 휘도 샘플만을 색도 샘플과 함께 포함시키는 것은 그러한 시간에 메모리의 우선 이용으로 결과되는 경향이 있다. 특히 이것은 각 기억위치가 실제로 비트-맵에서 그 점을 이용가능하던지간에 색도 정보를 기억하는 능력을 갖기 때문이다.

본 발명가는 영상 메모리의 한 부분에서 휘도 샘플에 대한 공간에서 밀도있게 샘플된 비트-맵-조직을 이용하므로서 그리고 영상 메모리의 다른 부분에서 색도 샘플에 대한 공간에서 이산 분산 샘플된 비트-맵-조직을 이용함으로서 이러한 문제를 극복한다. 밀접한 공간 샘플링의 서브 샘플링을 샘플링하는 분산공간을 만드는 것이 편리하다. 공간 샘플링 밀도의 비율이 변하는 곳에서, 휘도 샘플과 색도 샘플간의 영상 메모리의 할당은 변한다.

디스플레이에서 라인 트레이스 간격동안 VRAM(4) 보조 메모리내로 병렬로 로드된 영상 디스플레이의 더 밀접하게 샘플된 비트-맵-조직된 부분으로부터 휘도 샘플의 라인은 VRAM(4)의 직렬 출력 포트(6)를 통하여 포맷터(7)로 직렬 판독된다. 포맷터(7)는 휘도 또는 색도와 관계하는 픽셀 데이터를 제공하기 위하여 "픽셀-언랩핑" 기능을 실행한다. 포맷터(7)의 작동방식은 더 상세히 설명될 것이다. 라인 트레이스 간격동안, 포맷터(7)는 (더 상세히 설명될 바와같이, VRAM(4)에서 "직선적으로 채워진" 것을 가정하면서)휘도 샘플을 재시하여, 휘도 샘플은 픽셀 주사 비율로 디지털 대 아날로그 변환기(8)로 공급된다. 변환기(8)는 이들 휘도 샘플에 응답하여 연속 아날로그 Y₁을 비디오 매트릭싱 회로(9)로 공급한다.

디스플레이에서 선택된 라인 리트레이스 간격동안, 영상 메모리의 덜 밀집하게 샘플된 비트-맵-조직된 부분으로부터 제 1 및 제 2 색도 변수 C₁및 C₂의 샘플의 라인은 직렬 억세스 출력 포트(6)를 통하여 VRAM(4)으로부터 포맷터(7)로 판독하기 위해 선택된다. 이렇게 하는 방식은 각기 선택된 라인 리트레이스 간격동안 C₂샘플의 라인에 뒤이은 C₁샘플의 라인을 판독하는 것이다. 이로 인하여 콤팩트 디스크 플레이어(3)로부터 코드화된 영상을 VRAM(4)내 비트-맵-조직 영상 데이터로 변환시키기 위해 요구된 제도 프로세서(3)을 단순화하는 C₁및 C₂에 대한 이산 비트-맵-조직을 허용한다. C₁및 C₂를 포함하는 계산이 이산적이면서 일렬로 실행될 수 있기 때문에 단순화가 이루어지는데, 상기 그러한 계산은 제도 프로세서(3) 및 VRAM(4) 사이의 더 단순한 인터페이싱으로 이루어진다. 디스플레이 처리동안 C₁및 C₂출력신호의 포맷터(7)로부터 변환기(8) 및 크로마 리샘플링 장치(10)로의 시-분할-멀티플레싱도 또한 단순화되는데, 이것은 라인 리트레이스 간격동안 멀티플렉싱 비율이 낮기 때문이다.

포맷터(7)은 C₁샘플 및 C₂샘플의 이산 비트 스트림을 색도 리샘플링 장치(10)로 공급할 때 연속적인 C₁및 C₂샘플을 이산할시에 픽셀-언랩핑 기능을 수행한다. 만일 VRAM 영상 메모리가 양호한 방식으로 판독되면, C₁샘플의 비트 스트림은 색도 리샘플링 장치(10)로 공급되며, 뒤이어 C₂샘플의 스트림이 이어진다. 색도 리샘플링 장치(10)는 디지트화된 휘도 Y와 같이 동일한 샘플 밀도로 디지트화된 C₁및 C₂변수를 리샘플한다. C₁샘플은 디지털-아날로그 변환기(11)로 공급되는데, 이 변환기는 비디오 매트릭싱 회로(9)에 응답하여 그 아날로그 C₁을 공급한다. C₂샘플은 디지털-아날로그 변환기(12)로 공급하는데, 이 변환기는 비디오 매트릭싱 회로(9)에 응답하여 그 아날로그 C₂를 공급한다. 색도 리샘플링 장치는 디지털-아날로그 변환기(11 및 12)로 공급된 C₁및 C₂샘플을 디지털-아날로그 변환기(8)로 공급된 샘플과 함께 적당한 정렬-실-시간내로 가져오는 시간지연을 제공한다. 이것은 적(R) 및 녹(G) 및 청(B) 구동신호를 발생하기 위하여 Y 및 C₁과 C₂신호를 비디오 매트릭싱 회로(9)에서 함께 매트릭스되게 한다. 이들 R, G 및 B 구동신호는 비디오 증폭기(13, 14 및 15) 각각에 의해 증폭된다. 그때 증폭된 구동신호는 키네스코프(16)로 공급되어 칼라 디스플레이를 발생한다.

제 1 도를 참조하면, 디스플레이 동기 발생기(18)는 키네스코프(16)의 변형회로(19)의 인가하기 위한 수평동기 및 수직동기 펄스를 발생한다. 디스플레이 동기 발생기(18)는 또한 신호를 VRAM 판독 제어 회로(17)로 공급하여 디스플레이 타이밍과 관계있는 것을 알린다. 예로, VRAM 판독 제어 회로(17)는 디스플레이 동기 발생기(18)로부터 공급된 수평동기 펄스를 계수하는 라인 계수기를 포함한다. 이 라인 카운터는 각 디스플레이의 프레임의 종결 이후 그리고 다음 프레임의 시작 이전에 디스플레이 동기 발생기(18)에 의해 공급된 프레임 사이에서 재료로 리세트된다. 디스플레이 동기 발생기(18)는 또한 픽셀 주사 비율의 몇배로 펄스를 제어 회로(7)로 공급한다. 회로(17)는 이들 펄스로부터 스케일하여 VRAM(4) 및 포맷터(7)로 인가되는 적절한 연속적인 출력 클럭 신호를 발생한다.

포맷터(7)는 "데이타로 하여금" VRAM(4)의 직렬 출력 포트(6)로부터 "전체폭(full width)"은 취하게한다. 그리하여 데이터가 포트(6)로부터 클럭된 클럭 비율은 최소로 유지될 수 있다. 예로, 만일 포트(6)가 32비트폭일 때, 라인 트레이스 간격동안, 포트(6)을 통해 판독된 각 32-비트 워드는 포맷터(7)에 의해 네 개의 연속적인 8비트 휘도 샘플로 배분되어, VRAM 출력은 1/4의 픽셀 주사 비율로 주사되게 한다. 포맷터(7)는 제어 회로(17)로부터의 명령에 응답하여 이 포맷팅 작업을 행한다. 제어회로(17)는 VRAM(4)내행을 선택하여 병렬로 VRAM(4) 시프트 레지스터로 전달되게 하며 그 이후 직렬-억세스 출력 포트(6)를 통하여 그 내용을 시프트 아웃시킨다. VRAM 판독 제어회로(17)는 정정 연속의 출력 클럭신호를 시프팅 절초를 위한 시프트 레지스터로 인가한다. 색도 샘플 C₁및 C₂가 모드 8비트 샘플이며 색도 샘플의 제 4 라인 마다에서 제 4 휘도 샘플마다 샘플된다고 가정해 보자. 선택된 라인 리트레이스 간격동안, 관례적으로 라인 트레이스 간격만큼 오랜 1/5 기간동안, C₁의 샘플의 수 및 C₂의 샘플의 수 각각은 라인 트레이스동안 휘도신호 Y의 샘플의 수의 1/4이다. 라인 리트레이스 간격동안 포트(6)를 통하여 판독된 30비트 워드는 색도 리샘플링 장치(10)로 인가하기 위한 네 개의 연속적인 8비트 C₁샘플 또는 네 개의 연속적인 8비트 C₂샘플로 배분된다. 주사 라인 한 라인당 C₁의 샘플수 및 주사 라인 한 라인당 C₂의 샘플수는 주사 라인 한 라인당 휘도의 샘플의 수의 1/4이고, 주사 라인 한 라인당 색도의 샘플의 총 수는 주사 라인 한 라인당 휘도 샘플의 반수이다. 주사 라인 한 라인당 색도의 샘플의 총 수는 휘도 샘플이 디스플레이되는 라인 트레이스 간격의 1/5이 라인 리트레이스 간격에서 VRAM(4) 직렬 출력 포트(6)로부터 전달되기 때문에, VRAM 판독 제어회로(17)는 적어도 2½ 배의 인수만큼 라인 리트레이스 동안 연속의 출력 클럭 비율을 증가시켜야 한다.

클럭 비율이 고비율 마스터 클릭 신호로부터 2배 만큼만 스케일된다면, 라인 리트레이스 간격동안 VRAM(4)으로부터 판독하도록 사용된 직렬 클럭 비율은 휘도에 대한 픽셀 주사 비율의 네배가 될 것이다. 이것은, 라인 리트레이스 간격의 잔여부분 동안 다른 데이터의 다운로드 하기 위한 출력 포트(6)를 자유롭게 하는 완전한 라인 리트레이스 간격보다 적은 색도 샘플을 얻기 위한 VRAM(4)을 억세스하는데 필요한 시간을 감소시킨다.

색도 리샘플링 장치(10)는 라인-기억 랜덤-억세스 메모리(101, 102, 103 및 104)를 포함한다. 이들 라인 기억 메모리등의 선택된 쌍은 선택된 라인 리트레이스 간격동안 포맷터(7)로부터 공급된 C₁샘플 및 C₂샘플에 응답하여 기록된다. 라인-기억 메모리(101 및 102)는 연속하여 선택된 C₁샘플의 라인에 의해 교대로 기록되며, 메모리(101 및 102)는 병렬로 C₁샘플의 인접 라인을 2-차원 공간 보간기(105)로 공급하기 위하여 라인 트레이스 간격동안 판독된다. 메모리(103 및 104)는 병렬로 C₂샘플의 인접 라인을 2-차원 공간 보간기(106)로 공급하기 위하여 라인 트레이스 간격동안 판독된다. 보간기(105 및 106)는 리샘플된 신호 C₁및 C₂를 디지털-아날로그 변환기(11 및 12)로 각기 공급한다. C₁및 C₂는 Y와 동일한 공간 샘플링 밀도로 각기 리샘플된다.

제 2 도는 쌍선형 보간기로서 제공되는 각각의 보간기(105 및 106)의 구성을 위한 기초로서 사용될 수 있는 새로운 기본 보간기 블록(20)을 도시한다. 블록(20)으로부터 출력 픽셀 주사율은 입력단자 입력과 입력에 대한 입력 픽셀 주사율에 2배이다. 재샘플된 영상 스페이스에서 인접한 주사선으로부터 픽셀 샘플의 각각의 스트림은 보간기 블록(20)의 단자 입력과 입력에 출력 주사선율로 반복하여 공급된다. 재샘플된 영상 공간에서 각각의 주사선은 2ⁿ: 1의 보간이 주사선에 횡단하는 방향으로 수행되는 곳에서, 2⁽ⁿ⁺¹⁾배나 또는 1보다 작은 배수로 반복되며, n은 적어도 1인 양의 정수이다. 주사선 2⁽ⁿ⁺¹⁾배를 반복하는 것은 라인 저장 RAM(101 내지 104)의 클럭킹을 단순화하는 것이다. 두가지 경우에서, 라인 저장 RAM(101 내지 104)은 하나의 연속적인 라인 재투사 간격보다 두 개의 연속적인 라인 재투사 간격동안에 적재될 수 있다.

멀티플렉서(21)는 라인 주사의 방향에서 조금 앞선 공간 보간법에 대하여 단자 IN과 IN'에 인가된 픽셀의 스트림중에서 하나를 선택하기 위해 제어 1신호에 응답한다. 이와같은 보간에서 제 1 단계로서 픽셀의 선택된 스트림은 하나의 픽셀 지연회로(22)에 인가된다. 선택된 스트림으로부터 픽셀은 회로(22)에 의한 하나의 픽셀이 지연된 바와같이 선택된 스트림으로부터 픽셀과 함께 가산기(23)에 합산된다. 또한 상기의 합산은 멀티플렉서(21)에 의해서 선택된 스트림에서 두 개의 연속적인 픽셀의 평균치를 공급하기 위해 비트위치 시프터(24)에서 2로 나누어진다. 멀티플렉서(25)는 교대로 보간기 블록(20)의 단자 출력으로 두 개의 연속적인 픽셀의 평균치와 회로(22)의 지연된 픽셀 출력을 선택한다. 이와 같은 선택은 픽셀 입력 비율에 두배인 픽셀 출력 비율에서 멀티플렉서(25)에 의해서 수행된다.

보간기 블록(20)의 단자 출력'는 단자 출력을 통하여 공급된 주사선 이전의 보간된 주사선을 나타내는 이와같은 픽셀 출력 비율에서 픽셀의 다른 스트림을 공급한다. 이와같은 보간된 주사선은 다음과 같이 생성된다. 보간기 블록(20)의 단자 입력과 입력'에 공급된 픽셀의 스트림은 가산기(26)에 합산되고, 하나의 픽셀 지연회로(27)에 인가된다. 회로(27)의 출력은 주사선 방향과 역방향에서만 보간된 주사선에 대해 픽셀을 공급하기 위한 하나의 비트위치 시프터(28)에 의해서 2로 나누어진다. 또한 주사선의 방향에서 보간된 보간 주사선에 대해 픽셀은 가산기(29)와, 가산기(26) 출력과 두 개의 비트위치 시프터(30)에서 4개의 가산기(29)로부터 파생되는 합을 나누고, 회로(27)에서 하나의 픽셀을 지연시키는 바와같은 가산기(26) 출력에 의해서 생성된다. 멀티플렉서(31)는 교대로 보간기 블록(20)의 단자 출력을 선택하며, 보간된 주사선에 대해 상기 픽셀은 주사선 방향에서 보간되지 않는다. 멀티플렉서(31)에 의한 이런 선택은 픽셀 입력 비율에 두배인 픽셀 출력 비율에서 행하여진다.

보간기 블록(20)는 4 : 1의 높은 주사율로 단자 출력과 출력' 샘플에 제공하기 위해 단자 입력과 입력'에 공급된 바와같은 입력 데이터를 재샘플시킨다. 그러나, 이런 샘플은 규칙적인 주사선 순서가 아니다.

제 3 도는 제 1 도의 보간기(105, 106)가 2 : 1의 공간 보간이 주사선과 역방향이고, 주사선 연장방향으로 바람직할 때, 멀티플렉서(32, 33)와 함께 두 개의 기본적인 보간기 블록(20-1, 20-2)을 사용하여 구성될 수 있음을 도시한 것이다. 멀티플렉서(32, 33)는 규칙적인 주사선 순서에 더 높은 주사율 C₁과 C₂샘플을 위치시키기 위해서 동작한다. 라인저장 RAM(101, 102, 103과 104)은 재기록되기 전에 각각4 (또는 3)배로 각각 판독된다. 보간기(105, 106)가 제 3 도에 구성 되었을 때, RAM(101, 103)은 도잇에 기록되며, RAM(102, 104)도 동시에 기록된다. 보간기(105, 106)가 제 3 도에 구성될 때, RAM(102, 104)의 기록과 RAM(101, 103)의 기록 사이에는 두 개의 주사선 오프셋이 있게 된다.

보간 제어회로 소자(34)는 두 개의 개본적인 보간기 블록(20-1, 20-2)에 입력 라인 진행비율로 제 1 신호를 공급한다. 또한 회로소자(34)는 입력 주사율(제 3 도에서, 보간기는 출력 픽셀 주사율과 같다)에 두배로 기본적인 보간기 블록(20-1, 20-2)을 제어 2신호에 공급한다. 또한 회로소자(34)는 멀티플렉서(32, 33)의 각각에 대해서 입력 라인 진행비율로 스위칭하는 제어 3 신호를 공급한다. 멀티플렉서(32, 33)는 교호적인 출력 라인의 하나의 세트동안 각각의 블록(20-1, 20-2)의 단자 출력'로부터 두 개의 보간된 신호를 선택함으로써, 디지털에서 아날로그의 변환기(11, 12)에 대해 입력 데이터를 제공한다. 교호적인 출력 라인의 조정세트동안, 멀티플렉서(32, 33)는 블록(20-1, 20-2)의 단자 출력으로부터 두 개의 보간된 주사선을 선택함으로써 변환기(11, 12)에 대해 입력 데이터를 제공한다. 멀티플렉서(32)는 재기록 주파수를 감소시키기 위하여 받아들인 라인 저장 RAM(101, 102)에 주사선 순서의 반전을 보상하는 올바른 연속적인 순서로 C₁의 출력 주사선에 배열된다. 이와같은 방법으로, 멀티플렉서(33)는 라인저장 RAM(103, 104)에 주사선 순서의 반전을 보상하는 올바른 연속적인 순서로 C₂의 출력 주사선에 배열된다. 단일의 기본적인 보간기 블록(20-1, 20-2)을 대체시키는 기본적인 보간기 블록의 다수 n의 직렬 접속은 주사선의 역방향과 주사선의 연장방향으로 2n : 1의 공간 보간을 공급시키기 위해서 사용될 수 있다.

제 4 도는 각각의 방향에서 4 : 1의 공간보간을 제공하기 위하여 보간기(105, 106)가 어떻게 구성될 수 있는가를 도시한 것이다. 기본적인 보간기 블록(20-1)은 보간기(105)의 이런 실시예에서 멀티플렉서(32)와 다른 기본적인 보간기 블록(20-3)에 의해서 직렬접속 뒤에 오게 된다. 기본적인 보간기 블록(20-2)은 보간기(106)의 이런 실시예에서 멀티플렉서(33)와 다른 기본적인 보간기 블록(20-4)에 의해서 직렬접속 뒤에 오게 된다. 라인저장 RAM(101, 102, 103, 104)은 보간기(105, 106)가 제 4 도에서 구성되는 바와 같이 재기록 전에 8(또는 7)배로 각각 판독된다. RAM(101, 103)은 동시에 기록되고, RAM(102, 104)도 동시에 기록된다. 보간기(105, 106)가 제 4 도에서 구성되는 바와같이 RAM(102,104)의 기록과 RAM(101, 103)의 기록 사이에는 4개의 주사선 오프셋이 존재한다.

보간 제어회로 소자(35)는 상기의 출력라인 진행률의 1/2로 두 개의 블록(20-1, 20-2)에 제어 1신호를 공급한다. 또한 보간 제어회로 소자(35)는 라인 저장 RAM(101내지 104)으로부터 두 개의 블록(20-1, 20-2)에 픽셀 주사율의 2배로 제어 2신호를 공급한다. 제 4 도에서 이런 비율은 출력 픽셀 주사율의 1/2과 같다. 보간 제어회로 소자(35)는 또한 멀티플렉서(32, 33)에 입력 라인 진행율로 스위칭시키는 제어 3' 신호를 공급한다. 제 3 도의 보간 회로 소자와 같이, 멀티플렉서(32, 33)은 라인저장 RAM(101 내지 104)에 라인 주사순서의 반전을 보상시킨다.

기본적인 보간기 블록(20-1, 20-2)은 직렬로 기본적인 보간기 블록(20-3, 20-4)앞에 위치하여 라인저장 RAM(101 내지 104)으로부터 받은 이와같은 많은 입력 주사선의 2배를 공급한다. 따라서, 보간 제어회로 소자(35)는 상기의 출력 라인 진행율의 1/2로 기본적인 보간기 블록(20-3, 20-4)의 제어 1 신호 접속에 제어 1' 신호를 공급한다. 즉 출력 라인 진행률의 1/2은 기본적인 보간기 블록(20-1, 20-2)의 출력 라인 진행률을 의미하는 것이다.

기본적인 보간기 블록(20-3, 20-4)은 라인저장 RAM(101내지 104)으로부터 픽셀 주사율의 2배로 기본적인 보간기 블록(20-1, 20-2)으로부터 픽셀을 받는다. 보간 제어회로 소자(35)는 상기의 픽셀 입력 비율의 2배로 기본적인 보간기 블록(20-3, 20-4)의 제어 1 신호 접속에 제어 2' 신호를 공급한다. 또한 보간 제어회로 소자(35)는 라인 저장 RAM(101내지 104)으로부터 픽셀 출력 비율의 4배가 된다.

제 5 도는 VRAM(4)의 뱅크와, 포맷터(7)의 출력 포트와 VRAM(4)을 직렬로 접속시켜 주는 32비트폭 데이터 버스(6)와, 픽셀-언래핑 기능을 수행하는 포맷터(7)의 구성을 도시한 것이다. VRAM(4)은 8개 성분의 VRAM의 뱅크(40)를 포함하고 있다. 제 5 도는 분리된 비트-맵 구성부에서 휘도정보와 색도 데이터가 어떠한 방법으로 저장될 수 있는가를 이해하도록 돕기 위해서 도시되어 있다.

본 발명의 바람직한 실시예에서, 비트-맵은 후속의 맵핑처리가 뒤이어 오는 것처럼 VRAM(4)에 저장된다. 몇몇 비트 픽셀 데이터의 각각은 이전에 설명된 순서 규칙에 따라 병렬의 비트 포맷에서 직렬의 비트 포맷으로 변환된다. 각각의 주사선에서 연속적인 픽셀 데이터는 계속해서 배열된다. 표시 주사선을 설명한 비트의 결과적인 배열은 표시 주사선 진행의 순서로 함께 배열되어 완전한 영상 필드의 설명은 결과적인 비트의 계속적 배열에 의해서 설명될 수 있다. 그 뒤 이와같은 비트의 배열은 "선형 패킹"이라는 처리 과정에서 VRAM(4)의 연속적인 행으로 배치된다. 선형 패킹은 VRAM(4)의 저장의 조밀도가 다수의 코드길이 약수로부터 뱅크(40)와 같은 VRAM(4) 뱅크의 행에서 비트숫자까지 선택된 픽셀 코드의 비트길이에도 불구하고 가능한 한 높게 되도록 해준다. 상업적으로 이용할 수 있는 성분 64K ×4 VRAM은 하나의 측면상에 4개의 평방동적 메모리 배열 2⁸비트를 보유하고 있으며, 또한 4비트폭 직렬 출력 포트에 버퍼 메모리와 같은 4개의 병렬-입력과 직렬 출력 레지스터를 제공하기 위해 동작할 수 있는 정적 메모리를 보유하고 있다. 그와같은 8개 성분의 VRAM 뱅크는 256의 4바이트 디지털 워드의 256행을 제공하며, 이런 규모는 이와같은 명세서의 나머지를 통하여 VRAM(4)에 대한 예를 이용하여 가정될 것이다.

VRAM(4)의 직렬 출력 포트에 버퍼 메모리로서 이용되는 성분 VRAM에서 정적 메모리의 로딩은 단락용 SRAC라 불리우는 직렬 판독 어드레스 코드에 의해서 제어된다. SRAC는 뱅크 어드레스를 보유하고 있는 인접한 비트위치의 제 1 그룹과, 행 어드레스를 보유하고 있는 인접한 비트 위치의 제 2 그룹과 열 어드레스를 보유하고 있는 인접한 비트위치의 제 3그룹으로 구성되는 3부분의 코드이다. SRAC의 열 어드레스와 행 어드레스는 VRAM(4)에서 저장위치 배치를 설명한 것이며, 표시 레지스터의 규모와 휘도 픽셀 코드용 비트-맵 구성부 또는 색도 픽셀 코드용 비트-맵 구성부와 직접 연결되어 있지는 않다. SRAC는 가장 중요한 위치에서 뱅크 어드레스를 코드화 시키도록 가정되며, 성분 VRAM의 더 많은 뱅크의 손쉬운 가산을 해주도록 해준다는 관점에서 가정되는 것이 바람직하다. 또한 SRAC는 8비트 위치의 중요한 그룹에서 열어드레스를 코드화하고, 8비트 위치의 다음의 중요한 그룹에서 행 어드레스를 코드화하는 것으로 가정된다. 뱅크 어드레스의 2^m값 각각은 VRAM(4)의 각 뱅크에만 할당되며, 할당된 m비트의 현재값에 VRAM(4)의 뱅크(40)에 대한 뱅크 어드레스 디코더(37)는 32비트폭 데이터 버스(6)를 판독하기 위해 VRAM(4)의 상태뱅크(40)의 값과 응답한다. 이런 배열은 버스(6)에 VRAM(4)의 뱅크(40)의 복합접속을 가능하게 해준다.

SRAC의 행 어드레스 부분은 VRAM(4)의 선택된 뱅크(40)의 직렬 억세스 출력부분에 적재되도록 행의 선택을 조절한다. 뱅크(40)[VRAM(4)의 다른 뱅크와 같이]는 4비트폭 직렬 억세스 포트를 각각 가지고 있는 8개의 성분 VRAM(41, 42, 43, 44, 45, 46, 47, 48)을 포함하고 있다. VRAM(4) 직렬 출력의 행에서 비트의 숫자는 열당 32비트의 배수인 256행, 즉 총 2¹³비트이다. 이와같은 것은 두 개의 전체 전원 비율에서 VRAM(4)의 행 당 비트의 숫자와 관련된 비트의 숫자에서 표시선의 휘도 또는 색도 성분 신호를 설명하는데 편리하다. 고선명도 휘도성분 신호의 표시선은 1024의 8비트 픽셀을 포함할 수 있으며, 비트의 숫자로(4)에서 행과 함께 1 : 1 비율로 위치하게 된다. 중간의 선명도 휘도성분 신호의 표시선은 비트의 숫자로 VRAM(4)에서 행과 함께 1 : 2의 비율로 위치하며, 512의 8비트 픽셀을 포함할 수 있다. 저선명도 휘도성분 신호의 표시선은 비트의 숫자로 VRAM(4)의 행과 함께 1 : 8의 비율로 위치하며, 256의 4비트 픽셀을 포함할 수 있다. 이와같은 휘도성분에 신호에 대응하는 표시선 진행방향과 표시선 주사방향에서 4 : 1로 서브 샘플된 4개의 색도 성분 표시선은 비트의 숫자로 1 : 16, 1 : 32와 1 : 28의 비율로 VRAM(4)의 행과 함께 위치할 수 있다.

SRAC의 열 어드레스 부분은 판독동안에 계수기 생성 어드레스에서 성분 VRAM(41 내지 48)배의 정적메모리에 대한 오프셋을 지정한다. 각각의 성분 VRAM에서 정적 메모리는 재료값 오프셋과 함께 그와같은 성분 VRAM에서 관련된 동적 메모리로부터 병렬로 기록된다. VRAM(4)의 선택된 뱅크(40)에서 성분 VRAM의 직렬 출력 포트를 통하여 정적 메모리의 직렬 판독은 SRAC의 열 어드레스 부분에 의하여 지정된 행 위치에서 시작된다. 정보의 다수 표시선은 VRAM(4) 행에 저장되고, SRAC의 열 어드레스 부분은 VRAM(4)으로부터 직렬 출력이 정보의 표시선중의 어느선에서 시작되도록 해준다.

표시선에서 비트의 숫자가 VRAM(4)에서 행당 비트의 숫자와 같거나 또는 초과할 때를 제외하고, 선택된 뱅크(40)의 성분 VRAM(41-48)에서 정적 메모리로 전송된 VRAM(4)의 행은 정적 메모리가 재기록되기 전에는 충분히 판독되지 않는다. 이와같은 동작의 기초가 되는 이유는 휘도 픽셀 코드가 동일한 직렬 출력 포트를 통하여 라인 트레이스 간격동안 VRAM(4)으로부터 판독되고, 색도 픽셀 코드는 라인 트레이스 간격동안 VRAM(4)으로부터 판독된다는 것이다. 두개의 비트 맵 구성부사이의 시분할 멀티플렉싱은 두개의 비트 맵 구성부중의 다른 비트 맵 구성부로부터 각각의 시간 데이터가 재기록된 정적 메모리가 판독되는 것을 필요로 한다.

VRAM(4)의 특별한 뱅크는 m비트를 가지고 있고, 2^m이 VRAM(4)에서 성분 VRAM의 뱅크 숫자인 SRAC의 뱅크 어드레스 부분에 대응하여 선택될 수 있다. VRAM(4)의 각각의 뱅크는 VRAM(4)의 뱅크(40)에 대한 뱅크 선택 디코더(37)와 유사한 SRAC의 뱅크 어드레스 부분을 디코딩하기 위한 각각의 뱅크 선택 디코더를 가지고 있다. VRAM(4)에서 모든 성분 VRAM은 각각의 TR/OE 핀(도시되어 있지 않음)을 가지고 있다. 이와같은 모든 TR/OE 핀은 데이터가 공급된 직렬 출력 포트로부터 정적 메모리로 VRAM(4) 뱅크중의 어떤 뱅크에서 데이터의 행의 전송 시간에서의 전송 신호로서 저논리 상태를 병렬로 수신한다. 또한 선택된 뱅크에 대한 TR/OE 핀은 랜덤 억세스 출력/입력 포트가 본 발명과 관계가 없는 동작의 관점에 도달할 때 출력 동작 신호로서 저논리 상태를 수신한다. 전송 신호는 행 어드레스 저장 신호가 포함된 각각의 성분 VRAM의 RAM 핀에 인가될때만 명령으로서 실행된다. 뱅크 어드레스 디코더(37)는 데이터 행이 성분 RAM(41-48)의 주변 정적 메모리 부분으로 전송될 때 성분 VRAM(41-48)의 선택된 뱅크(40)의 RAM 핀으로만 고전이에서 저전이로 인가된다.

행/열 어드레스 멀티플렉서(38)는 데이터의 행이 직렬 출력에 전송된 것을 표기하기 위하여 성분 VRAM(41-48)의 8개 어드레스 핀에 행 어드레스를 인가시켜 준다. 그 뒤 RAS는 높게되며, 열 어드레스 멀티플렉서(38)는 성분 VRAM(41-48)의 8개 어드레스 핀에 열 어드레스를 인가시킨다. 열 어드레스 스트로보는 VRAM(41-48)의 CAS핀에 인가되며, 이런 신호는 직렬 판독을 위한 적절한 오프셋과 함께 VRAM(41-48)의 내부 어드레스 계수기를 로드시킨다. 그 뒤 CAS는 높게 된다.

픽셀 출력 멀티플렉서(39)는 성분 VRAM의 SC 핀 또는 픽셀 클럭에 응용하기 위해서 휘도 직렬 출력 클럭과 색도 직렬 출력 클럭 신호 사이에서 선택된다. 뱅크 어드레스 디코더(37)는 VRAM(4)으로부터 직렬 출력동안 직렬 출력 인에이블 신호로서 성분 VRAM의 선택된 뱅크(40)의 SOE 핀에 저상태가 인가된다. 이와같은 것은 32비트폭 버스(6)에 멀티플렉스된 성분 VRAM(41-48)의 직렬 출력 포트를 유지시킨다. 휘도 직렬 출력 클럭과 색도 직렬 출력 클럭은 마스터 클럭 신호로부터 각각 프로그램 가능한 분할에 의해서 발생된다.

제 5 도에는 직렬 출력 포트 버스(6)로부터 픽셀로 연속적인 32비트 워드를 통과시키기 위한 포맷터(7)의 상세한 구조가 도시되어 있다. 32비트 워드 레지스터(50)는 32개의 연속적인 비트를 보유하고 있으며, 이런 비트의 가장 중요한 숫자 n은 휘도 또는 색도를 설명하는 코드이다. 편리를 위해서, n은 2, 16또는 그 이하의 정수 전원으로 제한된다. 프로그램 가능한 마스크 레지스터(51)는 최하위 비트 위치에서 (16-n) ZERD의 그룹과 16비트 위치에서의 최상위 비트에서 n ONE의 그룹을 유지하고 있다. 마스크 레지스터(51)의 내용과 레지스터(50)에 포함된 워드의 16개 최상위 비트는 휘도 또는 색도 데이터의 선택된 신호 픽셀을 공급하기 위한 AND 게이트의 뱅크(52)에서 AND 접속된 대응하는 비트 위치를 가지고 있다. 이런 데이터는 16비트 보다 짧으며, 덜 중요한 비트 위치는 ZERD에 의해서 채워진다. 고호적인 설계에서 이런 데이터는 8비트 또는 그 이하로 제한될 수 있으며, 마스크 레지스터(51)는 8비트 길이보다 짧고, 뱅크(5)는 단지 8개의 AND 게이트를 보유하고 있다.

VRAM(4)의 행에서 첫 번째 32비트 워드가 직렬 출력 포트 버스(6)를 통하여 포맷터(7)에 공급될 때, 멀티플렉서(53)는 상기의 워드를 32비트 워드 레지스터(50)를 수용할 수 있다. 픽셀 데이터를 한정하는 상기 워드의 n 최상위 비트는 VRAM(4)에 휘도 비트맵이 주사된 경우에서와 같이 제 1 도에 도시된 디지털에서 아날로그의 변환기(8)에 제공되거나 또는 VRAM(4)에 색도 비트맵이 주사된 경우에서와 같이 색도 재샘플링 장치(10)의 라인 저장 RAM(101-104)중 적절한 라인 저장 RAM에 제공된다.

다음의 (32-n)/n 픽셀 데이터가 디지털에서 아날로그의 변환기(8)나 또는 색도 재샘플링 장치(10)에 제공될 때, 멀티플렉서(53)는 연속적으로 32비트 멀티 비트 이동기(54)의 (32-n)/n의 연속적인 출력이 워드레지스터(50)을 수용할 수 있다. 이동기(54)는 픽셀 클럭 펄스에 의해서 시간이 기록된 바와같은 각각의 연속적인 픽셀과 함께 증가된 가중치로 n비트를 이동시킨다.

모듈로-0 제 1 픽셀 데이터가 디지털에서 아날로그의 변환기(8)나 또는 색도 재샘플링 장치(10)에 제공될 때, 멀티플렉서(53)는 이전의 워드를 이동시키는 대신에 레지스터(50)로 새로운 32비트 워드를 수용한다. 멀티플렉서(53)는 예를들면, 모듈로-0 픽셀 계수기의 하나의 출력을 디코딩시킴으로써 제어될 수 있다. 이런 계수기는 픽셀 클럭 비율로 계수하는 모듈로-32 계수기의 마지막 스테이지로 구성할 수 있다. 또한 2진 이동기와 결합된 계수기는 멀티 비트 이동기(54)를 보유하고 있다.

VRAM(4)과 포맷터(7) 사이의 인터페이스에 관한 이전의 설명과 본 기술에 능숙한 사람은 VRAM(4) 디지털 워드 구성부에서의 변형을 쉽게 구별할 수 있으며, 이런 변형을 수용하기 위해서 포맷터(7) 구조를 변경시킬 수 있다. VRAM(4)으로부터 판독된 각각의 32비트 워드와 함께, 포맷터(7) 구조는 다음과 같이 변경될 수 있다. 프로그램 가능한 마스크 레지스터(51)는 최하위 (최상위 보다도) 비트 위치에서 n ONE의 그룹을 유지하고 있다. (16-n)의 그룹은 마스크 레지스터(51)의 최상위 비트 위치에서 유지된다. 16개의 AND 게이트의 뱅크(52)는 변조된 마스크 내용과 함께 마스크 레지스터(51)로부터 입력을 수시할 뿐만 아니라, 워드 레지스터(50)의 16개 최하위(최상위 보다도) 비트 위치로부터 입력을 수신한다. 멀티 비트 이동기(54)는 픽셀 클럭 펄스에 의해서 시간이 기록된 바와같이 각각의 연속적인 픽셀과 함께 감소된 가중치(증가된 가중치 보다도)로 n비트를 이동시킨다. 쉽게 고안된 다른 변형은 표시부가 수평적으로 주사되는 바와같이 VRAM(4)에서 열 또는 워드 판독 어드레스를 증가 또는 감소시킬 수 있도록 변형될 수 있다.

제 6 도는 제 1 도에서 SRAC를 발생시키는 VRAM 판독 제어(17)부의 상세한 구성을 도시한 것이다. SRAC는 주사된 비트 맵 구성부에 대해 정확한 SRAC를 선택하는 멀티플렉서(59)의 출력으로부터 VRAM(4)에 공급된다. 이와같은 것은 특별한 비트 맵 구성부의 선형적으로 채워진 데이터에 따라 각각 주사되는 트랙을 유지하는데 용이하게 해준다. 두 개의 SRAC 발생기(60, 70)가 도시되어 있으며, 발생기(60)는 휘도픽셀 데이터의 연속적인 라인에서 SRAC를 발생시킨다. 두 개의 SRAC 발생기를 가지기 보다는 오히려 색도의 C₁과 C₂설명부에서 하나의 SRAC 발생기(70)를 수용하기 위해서, 이와같은 설명부는 라인 기초부에서 한 라인씩 서로 일정한 간격을 두고 있는 C₁과 C₂샘플이 VRAM(4)에 선형적으로 채워지게 된다.

SRAC 발생기(60)는 멀티플렉서(59)의 두 개의 입력중 하나를 SRAC에 공급시키기 위하여 SRAC 래치레지스터(61)를 보유하고 있다. SRAC 래치 래지스터(61)내용은 필드 리트레이스 블랭킹 펄스에 의해서 제어된 멀티플렉서(62)의 출력으로부터 갱신된다. 필드 리트레이스 동안, 상기 필드 리트레이스 블랭킹 펄스는 멀티플렉서(62)가 레지스터(61) 내용을 갱신시키기 위하여 시작 어드레스 레지스터(63)로부터 공급된 휘도 필드 주사 시작 어드레스를 선택하도록 해준다. 휘도 필드 주사 시작 어드레스는 다음의 필드의 상부 좌측 코너에서 휘도 픽셀의 VRAM(4)에 위치한 저장 위치를 확인한다. 이와같은 휘도 필드 주사 시작 어드레스는 저장 표시 지시부에 저장된 주컴퓨터 메모리내의 목록으로부터 이전에 설명된 순서로 선택된다. 또한 휘도 필드 주사 시작 어드레스의 목록은 인출 처리기(3)에 의해서 유지된다.

시간상 필드 트레이스 간격동안, 필드 리트레이스 블랭킹 펄스의 부재는 멀티플랙서(62)가 SRAC 래치 레지스터(61) 내용을 갱신시키기 위하여 가산기(64)의 출력합을 선택하도록 해준다. 가산기(64)는 프로그램 가능한 표시선 피치 래치 레지스터(65)와 SRAC 래치 레지스터(61)로부터 공급된 추가분을 가지고 있다. 래치 레지스터에 저장된 영상 라인 피치는 32로 분할된 영상 라인당 휘도 설명 비트의 숫자와, VRAM(4)에서 열 어드레스당 호혜적인 비트 숫자와, 영상 라인당 휘도 샘플의 숫자와, 휘도 샘플당 휘도 설명 비트의 숫자를 곱한 값이다. 소자(61-65)는 각각의 라인 리트레이스 간격동안 영상 라인 피치에 의해서 SRAC를 증가시키는 누산기로서 작동된다. 영상 라인 피치는 인출 처리기(3)에 의해서 래치 래지스터(65)로 적재된다. 영상 라인 피치는 콤팩트 디스크 플레이어(2) 또는 다른 비디오 소스에서 발생되며, VRAM(4)에서 비트맵 구성된 휘도 또는 색도 픽셀 데이터의 각각의 필드보다 선행하는 필드 헤더 데이터로 운반하는데 편리하다.

SRAC 발생기(70)는 멀티플렉서(59)의 두 개의 입력중 다른 입력에 SRAC를 공급하기 위한 SRAC 래치 레지스터(71)를 보유하고 있다. SRAC 래치 레지스터(71) 내용은 필드 리트레이스 블랭킹 펄스에 의해서 제어된 멀티플렉서(72)의 출력으로부터 갱신된다. 필드 리트레이스 블랭킹 펄스 동안에, 멀티플렉서(72)는 레지스터(71) 내용을 갱신시키기 위해서 시작 어드레스 레지스터(73)로부터 공급된 색도 필드주사 시작 어드레스를 선택한다. 색도 필드주사 시작 어드레스는 다음 필드의 상부 우측 코너에서 C₁픽셀의 VRAM(4)에 있는 저장 위치를 확인한다. 이런 색도 필드 주사 시작 어드레스는 저장 표시 지시를 위한 주 컴퓨터 메모리의 부분에서 휘도 펄드 주사 시작 어드레스와 함께 기입되며, 이런 색도 필드 주사 시작 어드레스의 기입은 인출 처리기(3)에 의해서 유지된다.

시간상 필드 트레이스 간격동안, 필드 리트레이스 블랭킹 펄스의 부재는 멀티플렉서(72)로 하여금 SRAC래치 멀티플렉서(71) 내용을 갱신시키기 위하여 가산기(74)의 출력합을 선택하도록 해준다. 가산기(74)는 SRAC 래치 레지스터(71)와 프로그램 가능한 표시 대역 피치 레지스터(75)로부터 공급된 추가분을 가지고 있다. 색도 표시 대역은 색도값의 재샘플링 사이에 있는 표시선의 숫자이다. 래치 레지스터(75)에 저장된 색도 표시 대역 피치는 색도 표시 대역당 색도 샘플의 숫자와, 색도 샘플당 색도 설명 비트의 숫자와, VRAM(4)내의 열 어드레스당 호혜적인 비트 숫자, 예를들면 32로 분할된 색도 표시 대역당 색도 설명 비트의 숫자를 곱한 값이다. 소자(71-75)는 색도 표시 대역간격을 조정함으로써 분리된 선택된 라인 리트레이스 간격동안에 색도 표시 대역 피치에 의해서 SRAC를 증가시키는 누산기로서 동작된다. 색도 표시 대역 피치는 인출처리기(3)에 의해서 래치 레지스터(75)로 적재되며, 영상 라인 피치를 유사한 방법으로 발생시킨다.

이제 제 1 도의 텔레비젼 표시 시스템에서 사용된 C₁과 C₂색도 신호를 고려해 보자. 이와같은 표시 시스템에서 C₁과 C₂는 가산 또는 감산 결합 처리를 사용한 휘도 신호(Y)와 선형적으로 결합될 수 있는 칼라-차이 신호일 수도 있다. Y와 두 개의 가산 1차 칼라인(R), 녹색(G)과 청색(B) 사이의 차이는 예를들면 C₁과 C₂를 포함할 수 있다. (R-Y)와 (B-Y) 칼라 신호는 종종 사용된다. 칼라 차이 신호는 Y와 다른 혼합칼라 사이의 차이에 의해서 형성될 수도 있다. NTSC 텔레비젼 방송 표준에서 사용된 바와 유사한 I 와 Q신호는 그와 같은 칼라 차이 신호의 예이다.

또한, C₁과 C₂는 [(R/Y)-1]과 [(B/Y)-1] 또는 I/Y와 Q/Y 같은 휘도 신호에 따라 표준화된 칼라 차이 신호일 수도 있다. 표준화는 선형적으로 Y와 결합되기 전에 Y의 의해서 곱하여진 C₁과 C₂신호로부터 제거된다.

제 7 도는 제 1 도의 텔레비젼 표시 시스템에서 색도 재샘플링 장치(10)를 교체 시킬 수 있는 다른 색도 재샘플링 장치(100)를 도시한 것이다. 색도 재샘플링 장치(100)는 각각 C₁과 C₂값을 저장하는 색도 맵 메모리(115, 116)에 대한 판독 어드레스 형태로 VRAM(4)에 색도 정보의 저장을 허용한다. 이와같은 판독 어드레스는 직접적으로 C₁과 C₂로 표현하기에 필요한 것보다 더짧은 비트 길이 색도 코드로 표현될 수 있다. 색도 맵 메모리(115, 116)와 단일의 짝수 라인 저장 메모리(112)만이 시간압축된 색도 정보용 비율 버퍼링 메모리로써 필요하다.

색도 맵 메모리(115)는 각각 래치(121)와 래치(122)에 연속적으로 공급된 우수 라인 C₁샘플과 기수 라인 C₁샘플의 스트림에 라임 저장 메모리(111, 112)의 연속적인 판독 어드레스 내용을 변환시키기 위하여 멀티플렉서(113, 117)에 의해서 멀티플렉스된다. 래치(121, 122)에 공급된 샘플의 스트림은 적절히 오프셋되지만, 래치(121, 122)에서 짝지워진 샘플은 병렬로 C₁보간기(105)로 적절히 받아들여진다.

유사한 방법으로, 색도 맵 메모리(116)는 래치(123)에 연속적으로 공급된 기수 라인 C₂샘플의 스트림에 라인 저장 메모리(111, 112)의 연속적인 판독 어드레스 내용을 변환시키기 위해 멀티플렉서(113, 118)에 의해서 멀티플렉스되며, 다른 한편으로 래치(124)에 연속적으로 공급된 우수라인 C₂샘플의 스트림에 라인 저장 메모리(111, 112)의 연속적인 판독 어드레스 내용을 변환시키기 위해서 멀티플렉서(113, 118)에 의해서 멀티플렉스된다. 래치(123, 124)에서 짝지워진 샘플은 적절하게 병렬로 C₂보간기(106)으로 받아 들여진다.

보간기(105, 106)로부터 C₁과 C₂샘플은 포맷터(7')로부터 직접 공급된 Y 샘플과 대응하여 순간적으로 정렬된다. C₁과 C₂샘플의 스트림은 디지털에서 아날로그의 변환기(11, 12)에 입력 신호로서 공급되며, Y 샘플의 스트림은 디지털에서 아날로그의 변환기(8)에 입력신호로서 공급된다. 신호처리의 나머지는 이전의 방법과 같이 수행된다.

제 8 도는 제 1 도 또는 제 7 도 텔레비젼 표시 시스템의 변조에서 디지털에서 아날로그의 변환기(8)와 픽셀 인래칭 포맷터(7) 사이에서 사용된 휘도 비율-버퍼 메모리(8)를 도시한 것이다. 비율-버퍼 메모리(80)는 표시선 간격의 각각의 시간적으로 인터리브된 셋트동안 기록되는 Y 우수 라인 저장 RAM(82)과 Y 기수라인 저장 RAM(8)을 보유하고 있다. 기록 라인 저장 RAM(81,82)의 비율은 표시부에서 픽셀 주사 비율과 다를 수 있다. 원래 기록 라인 저장 RAM의 비율은 라인 리트레이스 간격뿐만 아니라 라인 트레이스 간격의 부분을 보유하고, 라인 저장 RAM(101-104 또는 111-112)이 기록되는 동안의 간격을 연장시키기 위하여 더 높을 수도 있다. 각각의 표시선 트레이스 간격 동안에 Y 라인 저장 RAM(81,82)중 하나는 픽셀 주사율로 기록되고, 다른 하나는 픽셀 주사율로 판독된다. 멀티플렉서(83)는 디지털에서 아날로그의 변환기(8)에 입력 신호로서 이런 판독을 선택한다. 반면에 디지털에서 아날로그의 변환기(8)의 샘플과 홀드 동작은 비디오 매트릭스(9)에 공급된 아날로그 Y 신호에 공간 저역 통과 필터링을 제공하며, 만약 픽셀 주사율이 비교적 낮다면 이와같은 필터링을 등가시키는 것이 바람직하고, 그렇게 하기 위해서는 표시된 영상에서 과도의 휘도 "저지"로서 나타내는 에일리어싱을 압축시켜야 한다.

휘도 비율 버퍼를 취할 수 있는 다른 구성은 8비트 Y 샘플중 한 라인에 대한 저장 수용능력과 함께 더 높은 속도 RAM을 사용한다. Y 샘플은 라인 트레이스 간격의 이전 부분에서 병렬로 한번에 4개씩 VRAM(4)으로부터 이와같은 라인 저장 RAM으로 기록되며, 그 뒤 전체 라인 트레이스 간격을 통하여 한번에 한 개씩 직렬로 판독된다. 라인 트레이스 간격의 뒤쪽 부분에서, VRAM(4) 직렬 포트는 컴퓨터 시스템의 RAM(101-104 또는 111-112) 또는 다른 부분에 데이터를 전송시키는데 이용할 수 있다.

본 발명에 따른 관점에서 비디오 정보가 VRAM에 채워지는 방법이 이제 상세히 설명될 것이다. 이런 방법은 다루기 전에 VRAM은 색도가 휘도보다 영상 공간에서 덜 밀집되게 샘플될 때 본 발명에 따라 구성되며, VRAM이 휘도와 색도가 영상 공간에서 동일한 밀도로 샘플될 때 구성된다고 고려해보자. 동일한 밀도를 가진 샘플링 휘도와 색도는 제 8 도의 휘도 비율 버퍼 메모리(80)를 사용한 본 발명의 실시예에서 실시되는 것이 가능하다.

제 9 도는 Y에 대한 비트맵 구성을 분리시키는 방법을 도시한 것이며, C₁과 C₂픽셀 변수는 제 8 도의 휘도 비율 버퍼 메모리(80)를 보유하기 위해서 변조된 제 1 도의 텔레비젼 표시 시스템의 VRAM(4)에 나타날 수 있다. 비디오의 기수 프레임과 우수 프레임은 VRAM(4)에 저장되며, 다른 프레임이 키네스코프(16)에 표시된 영상의 발생을 돕기 위해 판독되는 동안 하나의 프레임은 갱신된다. 각 프레임의 휘도 성분의 제 1 라인부터 마지막 주사 라인이 VRAM(4)의 각각의 연속된 로우에 기억되는데, 상기 각각의 로우는 도면에서 좌측에서 우측으로 뻗은 개별 직사각형으로 표현되어 있다. 각 프레임의 C₁성분의 제 1라인부터 마지막 주사 라인도 비슷하게 기억된다. 각 프레임의 C₂성분의 전주사 라인도 그렇게 된다.

각 프레임에서 Y, C₁및 C₂의 제 3 라인부터 마지막 라인에서 두번째 라인을 포함하는 로우는 생략되었는데, 이것은 영상 메모리 외부 VRAM 로우와 같이 VRAM(4)내의 모든 로우를 도시하는데 대한 어려움 때문이다. 각각의 픽셀 변수 Y, C₁및 C₂에 대해, 변수들은 직렬 형태로 표현되며, VRAM(4) 로우에서의 연속 컬럼 위치를 차지하는 비트 스트림인 연속 비트를 발생하기 위해 디스플레이에 있어서의 라인 트레이스 동안 픽셀 주사 순으로 연쇄된다.

VRAM(4)으로부터의 판독에 있어서, 디스플레이의 각각의 연속 라인에 대한 Y, C₁및 C₂주사 라인은 순환적 연속으로 판독된다. 제 9 도에 도시된 VRAM 영상 메모리 패킹은 이것을 구현하기 위한 로우 어드레싱의 복합 패턴을 필요로 한다. 제 6 도의 두 색도 SRAC 발생기가 휘도 SRAC 발생기(60)에 부가하여 필요로 된다. 영상 라인 핏치 레지스터(65)와 대응하는 색도 밴드 핏치 레지스터는 단일 영상 라인 핏치값을 기억한다. 휘도 필드 주사 개시 레지스터(63)와 색도 필드 주사 개시 레지스터는 최소한 프레임당 영상라인의 수에 의해 오프셋되는 개시 어드레스를 기억한다.

제 9 도 내지 제 16 도와 함께 기수 및 우수 프레임을 기술하면, 이것은 VRAM에서의 그다음 프레임을 구성하는 동안 프레임을 디스플레이 하는 실행에 관한 것이라는 것을 주목하자.

각각의 프레임이 단일-셔터된 또는 복수-셔터되는 원리로 라인 비월 주사없이 프레임당 한 필드를 기초하여 주사되는지, 또는 각각의 프레임이 단일-셔터된 또는 복수-셔터되는 원리를 연속한 필드상에 라인 비월 주사로 프레임당 두 필드를 기초하여 주사되는지는 VRAM 패킹에 근본적으로 관계가 없다. 연속한 필드상의 라인 비월주사가 사용되었는지의 여부가 휘도 및 색도 SRAC 발생기 핏치 레지스터 내용에 반영되게 한다.

제 10 도는 VRAM(4)에 연속한 로우 어드레스를 사용하여 판독될 수 있도록 Y, C₁및 C₂의 분리된 비트-맵 조직의 라인이 VRAM(4)의 로우를 기록하는데 있어 서로 어떻게 삽입될 수 있는가를 도시한다. 이들 로우 어드레스는 제 9 도에 도시된 VRAM 패킹과 함께 기술된 것과 비슷한 발생기에 의해 발생된다. 그러나 핏치 레지스터는 3-영상 라인 핏치값을 기억하는데, 휘도 필드 주사 개시 레지스터(63)와 색도 필드주사 개시 어드레스 레지스터는 한 영상 라인에 의해 오프셋된 값을 기억한다. 제 10도의 VRAM 패킹과 다른 형태의 패킹사이의 프로그램 가능성이 구해지지 않는 곳에서, VRAM 로우 판독 어드레스는 카운터에 의해 단순하게 발생될 수도 있다. VRAM 어드레스 지점의 복잡성을 감소시키기 위한 이와같은 원리는 단일 색도 SRAC 분리기(70)의 즉시 사용을 허용하도록 색도가 영상 공간에서 휘도보다 덜 조밀하게 샘플될 때 변형된 형태에 적용될 수도 있다.

제 11 도는 영상 공간의 C₁및 C₂샘플이 제 1 도의 텔레비젼 디스플레이 시스템에서 픽셀 주사 및 라인-진행 방향 모두에서 휘도 샘플의 1/4만큼 조밀하게 되도록 제 9 도의 메모리 패킹 설계가 적합하게 될 때 Y, C₁및 C₂의 분리된 비트-맵 조직이 어떻게 나타나는지를 도시한다. C₁및 C₂보간기(105,106)은 제 4 도에 도시된 형태나 또는 그 등가형태를 취한다. 색도 값 C₁및 C₂의 각각에 대해 주사 라인의 정수 P+1이 있다. 따라서 휘도에 대한 주사 라인의 기수 번호의 복수(4P+1)가 있다. 예를들어, P는 63이 될 수도 있으며, 그래서 C₁및 C₂각각은 64 주사 라인을 가지며, Y는 253 주사 라인을 갖는다. 제 11 도는 P+1이 똑같이 4로 나누어질 수 있다고 가정한다. 상기 경우가 아니면, VRAM(4)내의 몇몇 로우는 C₁및 C₂데이터로 완전하게 패킹되지 않게된다. 제 11 도는 또한 Y, C₁및 C₂변수가 진폭 해상도(resdution)의 동일한 수의 비트를 갖는다고 가정하고 라인당 휘도의 샘플로 증배된 비트수가 VRAM내의 로우당 비트수와 같다고 가정한다. 이와같은 형태의 패킹에 있어서, 2개의 색도 SRAC 발생기가 휘도 SRAC 발생기(60)에 부가하여 필요하다.

제 12 도는 제 11 도에 사용된 VRAM 패킹이 제 10 도와 함께 이미 기술된 원리를 이용하여 어떻게 변형되는가를 도시한다. C₁및 C₂라인은 VRAM(4)의 로우에서 교대로 되는데 그래서 그것은 라인 리트레이스 동안 판독될 때 연속한 로우 및 컬럼 어드레스 값에 의해 주사될 수도 있다. 이것은 유익하게도 휘도 SRAC발생기(60)가 함께 색도 SRAC 발생기(70)의 즉시 사용을 허용한다. 색도 밴드 핏치 레지스터(75) 내용은 한쌍의 동시에 디스플레이된 C₁및 C₂주사 라인을 핏치 유니트로서 간주한다. 주사 라인당 휘도 샘플의 수와 휘도 샘플당 비트 수와의 곱이 VRAM(4)의 로우당 비트수의 1/2로 감소될 때 제 12 도의 VRAM 패킹이 어떻게 변화되는가를 나타낸다. 제 12 도와 제 13 도를 비교하면, 상기 곱이 VRAM(4)의 로우당 비트수의 보다 작은 2진 보수로 감소될 때 VRAM(4) 패킹이 어떻게 영향을 받는가 하는 것은 명백하다. 마지막 휘도 주사 라인 또는 색도 주사 라인의 패킹이 항상 완전하게 되지는 않는다는 것을 주목하자.

제 14 도에 도시된 바와 같이, 이와같은 패킹 비효율성은 복잡한 VRAM 로우 어드레싱 설계에 의존하지 않고 피해질 수 있다. 이와같이 하기 위해, 기수 프레임 휘도 및 우수 프레임 휘도 데이터가 VRAM(4)의 연속한 로우에 저장하기 위해 연쇄된다. 또한 기수 프레임 색도 및 우수 프레임 색도로 VRAM(4)의 연속한 로우에 저장하기 위해 연쇄되는데, 이것은 P+1이 4로 균등하게-나누어지지 않을 때의 패킹 효율에 도움을 주게된다. 이와 같은 패킹 설계는 또한 휘도에 의해 비어있는 VRAM 로우 좌측의 일부에서의 색도 데이터가 패킹의 개시를 용이하게 한다.

제 15 도는 주사 라인내의 색도 샘플의 수가 그 주사 라인내의 휘도 샘플의 수의 1/2이 될 때 VRAM(4)이 어떻게 패킹될 수도 있는가를 나타낸다. 이와같은 VRAM(4) 조직은 C₁및 C₂값 샘플 영상이 모든 방향으로 휘도 값의 1/4만큼 조밀하게 이격되는 제 1 도 텔레비젼 디스플레이 시스템의 변형으로 나타날 수 있다. 그러나, 제 13 도에 도시된 VRAM 패킹에 있어서, C₁및 C₂가주사 라인을 근거로 주사 라인상에 시분할 멀티플레스되는 것으로 가정된지만, 제 15 도에 도시된 VRAM(4) 패킹에 있어서는C₁및 C₂가 한 픽셀씩을 근거로 시분할 멀티플렉스되는 것으로 가정된다. 이것을 수용하기 위해, 우수 라인 스토어 RAM(102,104)이 병렬로 판독될 때 기수 라인 스토어 RAM(101,103)은 VRAM(4)으로부터의 교호 색도 샘플로 스태거된 위상으로 기록되며, 기수 라인 스토어 RAM(101,103)이 병렬로 판독될 때 우수 라인 스토어 RAM(102,104)은 VRAM(4)으로부터의 교호 색도 샘플된 스태거된 위상으로 기록된다. 즉 라인 스토어 RAM(101,103)은 샘플을 근거로 샘플에 멀티플렉스된 입력을 가지며 라인 스토어 RAM(102,104)도 그렇다. 휘도 SRAC 발생기(60)와 함께 오직 단일 색도 SRAC 발생기(70)만이 필요하다.

제 15 도의 VRAM(4) 패킹은 또한 주사 라인당 색도(메모리 맵 어드레스)값의 수가 주사 라인당 휘도 값의 수의 1/2일 때 제 7 도의 텔레비젼 디스플레이 시스템에 나타날 수도 있다. 각각의 색도 주사 라인은 연속한 색도 맵 메모리 어드레스를 묘사한 일련의 비트이다. 제 16 도는 주사 라인당 색도(메모리 맵 어드레스)값의 수가 주사 라인당 휘도 값의 수의 1/4일 때 제 7 도의 텔레비젼 디스플레이 시스템에 나타나게 되는 VRAM(4) 패킹을 도시한다. 제 15 도에서와 같이, 제 7 텔레비젼 디스플레이 시스템의 묘사를 고려하면 색도맵 어드레스당 비트수는 제 16 도에서 휘도를 묘사하는 픽셀당 비트수와 동일한 것으로 가정한다.

티. 알. 크레이버등은 "칼라 매트릭스 회로와 색도만을 데이터를 기억시키는 2개의 칼라 맵 메모리를 가진 디스플레이 처리기"란 제목으로 1986년 10월 14일에 출원되어 RCA 코포레이션으로 양도된 미합중국 특허원 제 918,565호에서, 휘도에 대한 각각의 정규화된 칼라 차 신호의 형태를 가진 C₁및 C₂픽셀 변수의 사용법을 기술하고 있다. 제 7 도의 텔레비젼 디스플레이 시스템과 함께 사용된 비디오 매트릭스가 상기 형태의 C₁및 C₂변수를 이용하는 종류로되어 있으면, 휘도/색도 트랙킹을 손상하지 않고 색도 맵 어드레스내의 비트수가 휘도값을 나타내는 비트수보다 작게 이루어질 수도 있다. 이것은 특히, "비디오 랜덤 억세스 메모리의 직렬 출력 포트로부터 그 칼라 맵 메모리를 갱신하는 디스플레이 처리기"란 제목으로 1986년 10월 14일에 출원되어 RCA 코포레이션으로 양도된 미합중국 특허원 제 918,552호에서 제이. 브이. 쉐릴등에 의해 상세하게 기술되어 있는 바와 같이, 색도 맵 메모리(115,116)의 내용이 각각의 색도맵 어드레스 값에 대한 정규화된 칼라 차 신호의 적합한 코딩에 있어 디스플레이 시퀸스 동안에 갱신될 수 있는 경우에 적합하다. 색도 맵 어드레스내의 비트수가 휘도를 나타내는 픽셀당 비트수보다 적은 경우 VRAM(4)의 로우당 주사 라인수는 증가되게 된다.

제 9 도 내지 제 16 도를 설명하는데 있어 기술된 원리를 알고 상기 기술에 숙련된 사람은 본 발명과 일치하는 다양한 VRAM 패킹 도표를 쉽게 설계할 수 있다.

지금까지 기술된 바와 같이 제 1 도의 텔레비젼 디스플레이 시스템에서, 디스플레이에서 선택된 각각의 라인 트레이스 간격동안에 C₂샘플의 라인에 의해 수반되는 C₁샘플의 라인은 VRAM(4)으로부터 판독되어 색도 리샘플링 장치(10)에 공급된다. 이것은 라인 트레이스 간격동안의 C₁및 C₂샘플에 대한 클럭킹 비율이 라인 트레이스 간격동안의 Y 샘플보다 높게되는 것을 필요로 하는데, 라인 트레이스 간격은 C₁및 C₂가 Y 샘플링에 대해 각각 4 : 1로 서브샘플되는 라인 트레이스 간격의 지속기간의 1/5이 된다고 가정한다. 이런 요구는 디스플레이의 해상도가 디스플레이 라인당 더많은 Y샘플로 증가될 때 VRAM(4)으로부터의 C₁및 C₂클럭킹 비율이 과대하게 높게되도록 한다. 초과되는 라인 리트레이스 간격동안에 VRAM(4)으로부터의 C₁및 C₂클럭킹 비율의 문제를 경감시키기 위한 제 1방법은 제 8 도와 함께 기술된 바와같이 휘도 비율-버퍼 메모리를 사용하는 것인데, 상기 문제를 경감시키기 위한 다른 방법은 휘도 비율-버퍼 메모리를 필요로 하지 않는다.

상기 문제를 경감시키기 위한 제 2 방법은 보간기(105,106)가 제 4 디스플레이 라인마다 오직 하나의 색도 샘플 라인만을 필요로한다는 장점을 갖는다. C₇샘플의 새로운 라인은 각각의 제 4 디스플레이 라인에 바로 선행하는 라인 리트레이스 간격에서 상기 라인 스토어 RAM(101,102)중 적당한 한 RAM으로 로드될 수 있으며, C₂샘플의 새로운 라인은 각각의 제 4 디스플레이 라인에 바로 후속하는 라인 리트레이스 간격에서 상기 라인 스토어 RAM(103,104)중 적당한 한 RAM으로 로드될 수 있다. 즉, C₁샘플의 한 라인 및 C₂샘플의 대응하는 라인은 단지 한 라인 리트레이스 간격동안이 아니라 두 라인 트레이스 간격에 걸쳐 VRAM(4)으로부터 판독된다. 이것은 라인 트레이스 간격동안에 VRAM(4)으로부터 C₁및 C₂샘플을 클릭킹하는 비율을 반감시킨다. VRAM(4)으로부터의 판독에 있어 C₁및 C₂클럭 비율을 감소시키는 상기 제 2 방법은 VRAM(4)내의 C₁및 C₂데이터의 스트리지의 변형을 필요로 하지 않는다.

VRAM(4)으로부터의 판독에 있어 C₁및 C₂클럭 비율을 감소시키는 제 3 방법은 전술한 바와같이, 공간적 정렬로 이루어지지 않는 C₁및 C₂서브 샘플에 의존한다. 대신에, C₁서브 샘플은 최소한 디스플레이 주사 라인에 직각인 방향으로, 바람직하게는 또한 디스플레이 주사 라인에 평행인 방향으로 C₂서브 샘플과 공간적으로 삽입된다. 서브 샘플링 설계의 이와같은 변형은 VRAM(4)에서 C₂서브 샘플보다 C₁서브 샘플의 더 많은 라인을 기억시키거나, 또는 VRAM(4)에서 C₁서브 샘플보다 C₂서브 샘플의 더많은 라인을 기억시킴으로써 최선으로 구현된다. C₁및 C₂가 디스플레이 주사 라인에 직각인 방향으로 4 : 1로 서브 샘플되는 경우, C₁서브 샘플은 제 4 라인 리트레이스 간격마다 VRAM(4)으로부터 다운로드될 수 있으며, C₂서브 샘플은 제 4 라인 트레이스 간격마다 VRAM(4)으로부터 다운 로드될 수 있으며, 양호하게는 다운로드된 라인 트레이스 간격 C₁서브 샘플과 다운로드된 라인 트레이스 간격 C₂서브 샘플 사이에서 두 디스플레이 주사 라인이 오프셋된다.

VRAM(4)으로부터의 전송동안에 C₁및 C₂클럭 비율을 감소시키는 제 4 방법은 전술한 바와같이, 양호한 구현으로 제 2 방법 및 제 3 방법을 결합한 것이다. C₁샘플의 라인은 각쌍의 연속한 라인 트레이스 간격동안에 VRAM(4)으로부터 전송되는데, 이것은 C₂샘플의 라인이 VRAM(4)로부터 전송되는 동안 다른쌍의 연속한 라인 트레이스 간격과 삽입된다.

제 17 도는 전술한 제 1 도의 텔레비젼 디스플레이 시스템에서, 색도 리샘플링 장치(10)로 VRAM(4)을 다운 로딩하기 위한 명령이 어떻게 발생되는가를 도시한다. 제 1 도의 VRAM 판독 제어 회로(17)는 디스플레이 라인 카운터(170)를 포함한다. 상기 카운터(170)는 디스플레이에서 512 활성 라인까지 허용하는 8비트 넓이 카운트 출력을 가진 것으로 도시되어 있다. 상기 카운트는 영상 메모리의 상이한 프레임을 선택하기 위한 오프셋에 의해 증가될 수도 있다. 카운터(170)는 그것이 진행하는 활성 디스플레이 라인 트레이스 간격과 동일하게 계수되는 라인 트레이스 펄스의 입상부를 카운트한다. 필드 리트레이스 간격동안에 카운터(170)는 0카운트로 두번 리셋트되는데, 한번은 필드 주사 바로앞의 라인 트레이스 펄스전의 전 라인 시간에 카운터(170)에 공급되는 예비 부하 라인 리트레이스 펄스전에 이루어지고 한번은 예비 부하 리트레이스 펄스 이후에 이루어진다. 디코더(171)는 출력 ONE을 공급하기 위해 카운터(170) 카운트 출력의 2개인 최하위 비트에서 01 조건을 디코드한다.

상기 클럭 ONE은 AND 게이트(172)에 제 1입력으로 공급되는데, 상기 게이트의 제 2 입력은 ONE-진행 라인 리트레이스 펄스이다. AND 게이트(172)로부터의 연속한 ONE 출력에 응답하여, VRAM(4)으로부터의 C₁서브 샘플의 연속한 라인을 다운로드하기 위한 명령이 명령 발생기(173)에 의해 발생되며, VRAM(4)으로부터의 C₂서브 샘플의 연속한 라인을 다운로드하기 위한 명령은 명령 발생기(174)에 의해 발생된다. 그래서, 예비부하 라인 리트레이스 펄스가 C₁및 C₂서브 샘플의 제 1라인을 VRAM(4)으로부터 색도 리샘플링 장치(10)로 로드시킨다. C₁및 C₂서브 샘플의 제 2라인은 그 다음 라인 리트레이스 펄스에 응답하여 제 1 디스플레이 라인 주사 바로전에 VRAM(4)으로부터 색도 리샘플링 장치(10)로 로드된다. 그 다음에, 각각의 (1+4P)번째 디스플레이 라인 바로전의 라인 리트레이스 간격동안에, 라인 리트레이스 펄스와 디코더(171) ONE의 일치는 AND 게이트(172)로 하여금 ONE을 명령 발생기(173)로 전달하도록 한다. 전달된 상기 ONE에 응답하여, 상기 발생기(173)는 C₁샘플의 후속 라인과 C₂샘플의 후속 라인의 로딩을 지시한다.

제 18 도는 VRAM(4)으로부터의 판독 동안에 C₁및 C₂클럭킹 비율을 감소시키는 제 2 방법을 구현하기 위해 제 17 도의 장치가 어떻게 변형될 수도 있는가를 나타낸다. 단지 하나가 아닌 두 예비부하 라인 리트레이스 펄스가 필드 리트레이스 간격동안에 카운터(170)의 제로 리셋트 사이에 공급된다. 제 17 도에서와 같이, 명령 발생기(173)는 (1+4P)번째 디스플레이 라인에 선행하는 라인 리트레이스 간격과 제 1예비부하 라인 리트레이스 간격동안에 VRAM(4)으로부터 색도 리샘플링 장치(10)에 C₁서브 샘플의 그다음 라인을 로딩하기 위한 명령을 발생한다. 다른 디코더(175)는 AND 게이트(176)에 제 1입력으로서 ONE을 공급하기 위해 카운터(170)의 카운트 출력에서 10조건을 디코드하는데, 상기 게이트의 다른 입력은 각각의 ONE-진행라인 리트레이스 펄스이다. 명령 발생기(174)는 (2+4P)번째 디스플레이 라인에 선행하는 라인 트레이스 간격과 제 2 예비부하 라인 리트레이스 간격동안에 VRAM(4)으로부터 색도 리샘플링 장치(10)에 C₂서브 샘플의 그 다음 라인을 로딩하기 위한 명령을 발생하도록 AND 게이트(176)로부터의 ONE 출력에 응답한다.

제 19 도는 VRAM(4)으로부터의 판독 동안에 C₁및 C₂클럭킹 비율을 감소시키는 제 3 방법을 구현하기 위해 제 18 도의 장치가 어떻게 변형될 수도 있는가를 나타낸다. 단지 하나 또는 두개가 아닌 3개의 예비부하라인 리트레이스 펄스가 필드 리트레이스 간격동안 카운터(170)의 제로 리셋트사이에 공급된다. 상기 디코더(175)는 카운터(170)로부터의 카운트 출력에서 11조건을 디코드하는 디코더(171)로 대치된다. 디코더는 AND 게이트(176)에 입력으로서 ONE을 공급하기 위해 상기 11조건에 응답한다.

제 20 도는 상기 제 4 방법에 따라 VRAM(4)을 다운로딩하기 위해 명령이 어떻게 발생되는가를 도시한다. 디코더(171) 응답 및 디코더(175) 응답은 OR 게이트(178)에 입력 신호로서 공급되며, OR 게이트(178) 응답은 AND 게이트(172)에 입력으로서 라인 리트레이스 펄스와 함께 공급된다. 명령 발생기(173)는 다른쌍의 연속한 라인 리트레이스 간격과 삽입된 여러쌍의 연속한 라인 리트레이스 간격동안에 VRAM(4)으로부터의 C₁샘플의 1/2라인의 다운로딩을 지시하기 위해 ONE으로 진행하는 AND 게이트(172) 출력 신호에 응답한다. 상기 다른 쌍의 라인 리트레이스 간격동안에, 명령 발생기(174)는 VRAM(4)으로부터의 C₂샘플의 1/2라인의 다운로딩을 지시한다. 상기 목적을 위해 디코더(177) 응답은 OR 게이트(180)에서 디코더(179)의 응답과 결합되며, OR 게이트(180)의 응답은 라인 리트레이스 펄스와 함께 A/VD게이트(176)에 입력으로서 공급된다. 디코더(179)는 OR 게이트(180)에 ONE을 공급하기 위해 제로가 되는 카운터(170) 출력의 두개의 최하위 비트를 검출한다. 4개의 라인 리트레이스 펄스는 그 제로 리셋트 다음에 활성 필드 주사의 재개시에 선행하여 카운터(170)에 공급된다.

어떤 사람은 지금까지 특별히 기술된 본 발명을 발명의 요약의 서문에 기술된 바와같이 보다 일반적으로 고려할 수도 있다. 본 발명의 다른 종류가 다른 미합중국 특허원에서 알. 에이. 디셔트, 디. 엘. 스프라그 및 엘. 디. 라이안등에 의해 기술되었다. "분리 주사된 칼라 성분 변수를 이용한 영상 기억"이란 제목으로 1987년 3월 2일 출원된 미합중국 특허원 제020,679호에서, 협대역 비디오 정보는 협대역 적, 녹, 청색 성분으로부터 선택된 두가지 성분으로 이루어지며, 광대역 비디오 정보는 잔여 협대역 성분과 휘도 디테일을 합한 것을 포함한다. "분리 주사된 휘도-디테일 및 협대역 칼라 성분 변수를 이용한 영상 기억"이란 제목으로 1981년 3월 2일 출원된 미합중국 특허원 제 020,940호에서, 광대역 비디오 정보는 휘도 디테일로 이루어지며 협대역 비디오 정보는 분리된 적, 녹, 청색 성분을 갖는다. 광대역 비디오 정보는 휘도 디테일로 이루어지는 이와같은 다른 종류의 변형의 가능하다. 한 변형에 있어서, 비디오 정보의 3가지 협대역 성분은 휘도 성분과 두가지 색도 성분이다. 다른 변형에 있어서, 비디오 정보의 3가지 협대역 성분은 휘도 성분과 두가지 색도 성분이다. 다른 변형에 있어서, 비디오 정보의 3가지 협대역 성분은 노란색, 시안색 및 자홍색 성분이다. 일반적으로 본 발명의 이들 종류는 일반적 본 발명의 다른 종류를 나타내며, 이후 첨부하는 일반적 청구범위도 대응하여 해석된다.

Claims

칼라 영상을 표시하는 전기 신호를 저장하고 재생하는 시스템이, 복수의 저장위치, 입력포트, 직렬 억세스 포트를 가지는 비디오 랜덤 억세스 메모리와, 복수의 칼라 영상 성분에 대한 분리된 비트 맵 조직에 따라 각 저장위치에 저장하도록 각 입력 포트를 통하여 상기 비디오 랜덤 억세스 메모리에 칼라 영상을 표시하는 전기 신호를 기입하는 수단과, 상기 비디오 랜덤 억세스 메모리에서 판독될 칼라 영상 성분의 각각에 관련된 데이터의 시분할 기본 라인상에서 주기적으로 선택하는 수단과, 각 칼라 영상 성분에 부분적으로 대응하여 일시적으로 배열하는 수단과, 샘플에 대응하여 부분적으로 정렬된 것에 응답하여 성분 칼라 신호를 발생하는 수단을 구비한 것을 특징으로 하는 칼라 영상 표시 신호의 기록 및 재생 시스템.
칼라 영상을 표시하는 전기 신호를 저장하고 재생하는 시스템이, 복수의 저장위치와, 입력포트 및 직렬 억세스 출력 포트를 가지는 비디오 랜덤 억세스 메모리와, 광역 비디오 정보 및 협역 비디오 정보에 대한 분리 비트 맵 조직에 따라 저장위치에 저장하도록 입력 포트를 경유하여 비디오 랜덤 억세스 메모리에 칼라 영상을 표시하는 전기 신호를 기입하는 수단과, 직렬 억세스 출력 포트를 경유하여 비디오 랜덤 억세스 메모리로부터 디스플레이 라인 소인간격당 한 라인의 광역 비디오 정보를 판독해 내도록 광역 비디오 정보를 저장하는 연속된 열의 저장위치를 선택하는 수단과, 선택된 디스플레이 라인 귀선간격동안, 그의 직렬 억세스 출력 포트를 경유하는 비디오 랜덤 억세스 메모리로부터 판독해 내도록 협역 비디오 정보를 저장하는 저장 위치의 연속적인 열을 선택하는 수단과, 상기 광역 비디오 정보와 동일 샘플링 농도를 가지고 상기 협역 비디오 정보를 리샘플링 하는 수단과, 동일 샘플링 농도의 협역 비디오 정보와 광역 비디오 정보의 샘플에 대응하여 임시로 정렬시키는 수단과,광역비디오 및 협력비디오 정보의 임시로 정렬된 대응 샘플에 응답하여, 성분 칼라 신호를 발생하는 수단을 구비한 것을 특징으로 하는 시스템.
제 2 항에 있어서, 상기 비디오 랜덤 억세스 메모리가 협역 비디오 정보에 대한 비교적 분산 샘플된 비트 맵 조직과 광역 비디오 정보에 대하여 비교적 밀도있게 샘플된 비트 맵 조직을 사용하는 것을 특징으로 하는 시스템.
제 3 항에 있어서, 상기 비트 맵 조직은 비디오 랜덤 억세스 메모리에 선형으로 팩된 것을 특징으로 하는 시스템.
제 4 항에 있어서, 광역 비디오 정보가 휘도 정보이며, 협역 비디오 정보는 색도 정보인 것을 특징으로 하는 시스템.
제 5 항에 있어서, 제 1색도 성분 정보와 제 2색도 정보로 상기 협역 비디오 정보가 이루어진 것을 특징으로 하는 시스템.
제 6 항에 있어서, 제 1색도 성분 정보의 분산 샘플된 비디오 랜덤 억세스 메모리에 저장된 칼라 영상에 제 2색도 정보의 샘플과 함께 부분적으로 정렬된 것을 특징으로 하는 시스템.
제 6 항에 있어서, 제 1색도 성분 정보의 분산 샘플된 디스플레이 라인에 평행한 방향으로, 비디오 랜덤 억세스 메모리에 저장된 칼라 영상에 제 2색도 정보의 샘플과 함께 부분적으로 비월되게 한 것을 특징으로 하는 시스템.
제 6 항에 있어서, 상기 제 1색도 성분 정보의 분산샘플은 디스플레이 라인과 수직방향으로 상기 비디오 랜덤 억세스 메모리에 저장된 칼라 영상에 제 2색도 정보의 샘플과 함께 부분적으로 비월된 것을 특징으로 하는 시스템.
칼라 영상을 표시하는 전기 신호를 기록 및 재생하는 시스템에 있어서, 복수의 저장위치와, 입력코트와, 직렬 억세스 출력 포트를 가지는 비디오 랜덤 억세스 멤메모리와, 색도 정보용으로 비교적 분산되어 샘플된 비트 맵 조직과 휘도정보용 비교적 밀도있게 샘플은 비트 맵 조직에 따라 각 저장위치에 저장하도록 입력 포트를 경유하여 상기 비디오 랜덤 억세스 메모리에 칼라 영상을 표시하는 전기 신호를 기록하는 수단과, 직렬 억세스 출력 포트를 경유하여 비디오 랜덤 억세스 메모리로부터 디스플레이의 각 소인간격동안 휘도 정보의 한 라인을 판독하게 내도록 상기 밀접 샘플된 비트 맵 조직에서 휘도 정보를 저장하는 저장 위치의 연속적 열을 선택하는 수단과, 디스플레이의 선택된 라인 귀선간격동안이 각 직렬 억세스 출력 포트를 경유하여 비디오 랜덤 억세스 메모리로부터 판독 캐내도록 분산 샘플된 비트 맵 조직에 색도 정보를 저장하는 저장 위치에 연속적 열을 선택하는 수단과, 제 1 색도 정보의 홀수번 스캔라인의 샘플을 저장하도록 비디오 랜덤 억세스 메모리의 직렬 억세스 출력 포트가 접속된 입력 포트와, 출력 포트를 가지는 제 1라인 저장 메모리와, 제 1색도 정보의 짝수번 스캔라인의 샘플을 저장하도록 비디오 랜덤 억세스 메모리의 직렬 억세스 출력 포트가 접속된 입력 포트와, 출력 포트를 가지는 제 1 라인 저장 메모리와, 두 개의 입력 포트와 출력 포트를 가지며 타이프 라인형의 제 1 의 이차원 공간 보간기와, 상기 제 1의 이차원 공간 보간기의 입력 포트의 평행으로 제 1 및 제 1 라인 저장 메모리의 출력 포트로부터 판독 캐내도록 선택된 시간동안 작동하는 수단을 구비하며, 상기 선택된 시간은 디스플레이 라인 귀선 기간동안 비디오 랜덤 억세스 메모리의 직렬 억세스 출력 포트로부터 공급된 대응 휘도 정보 샘플과 함께 상기 제 1의 이차원 공간 보간기의 출력 포트로부터 공급된 제 1 색도 정보 샘플을 임시로 정렬하기 위해 상기 선택된 시간은 정해지며, 제 2 색도 정보의 홀수번 스캔라인의 샘플의 저장 하도록 비디오 랜덤 억세스 메모리의 직렬 억세스 출력 포트가 접속된 입력포트와, 출력 포트를 가지는 제 3 라인 저장 메모리와, 제 2색도 정보의 짝수번 스캔라인의 샘플을 저장하도록 비디오 랜덤 억세스 메모리의 직렬 억세스 출력이 접속된 입력 포트와, 출력 포트를 가지는 제 4 라인 저장 메모리와, 두 개의 입력 포트와 하나의 출력 포트를 가지며 파이프 라인형의 제 2의 이차원 공간 보간기와, 디스플레이 라인 귀선 기간동안 비디오 랜덤 억세스 메모리의 직렬 억세스 출력 포트로부터 공급된 대응 휘도 정보 샘플과 함께 상기 제 2의 이차원 공간 보간기의 출력 포트로부터 공급된 제 2 색도 정보 샘플을 임시로 정렬하도록 상기 선택된 시간이 정해지며 상기 제 2의 이차원 공간 보간기의 입력 포트에 평행하여 제 3 및 제 4 라인 저장 메모리의 출력 포트로부터 판독하도록 선택된 시간동안 작동하는 시간과, 휘도 정보와, 제 1 색도 정보와, 제 2 색도 정보의 임시로 정렬된 샘플에 응답하여 색도 칼라 신호를 발생시키는 수단을 구비하는 것을 특징으로 하는 시스템.
제 10 항에 있어서, 제 2 색도 신호의 라인으로 공간적으로 비월된 제 1색도 정보의 라인이 디스플레이의 선택된 라인 귀선기간동안 비디오 랜덤 억세스 메모리로부터 판독되는 것을 특징으로 하는 시스템.
제 10 항에 있어서, 제 2 색도 정보의 라인에 의해 수반되는 제 1색도 정보의 라인이 상기 각 선택된 디스플레이의 라인 귀선기간동안 비디오 랜덤 억세스 메모리로부터 판독되는 것을 특징으로 하는 시스템.
제 10 항에 있어서, 상기 선택된 라인 귀선기간은 인접시간 라인의 한쌍을 근거로하여 선택되며, 제 1 색도 정보의 각 연속라인은 각 쌍에서 초기라인 귀선 기간동안 비디오 랜덤 억세스 메모리로부터 판독되며 제 2 색도 정보의 각 연속라인의 각 쌍의 후반라인 귀선 기간동안 비디오 랜덤 억세스로부터 판독되는 것을 특징으로 하는 시스템.
제 10 항에 있어서, 상기 선택된 라인 귀선기간은 주기적 근거에 의해 선택되고 프레임 스캔동안의 시간에 발생하는 연속적인 정규 숫자이며, 제 1 색도 정보의 각 연속라인은 각 연속홀수번 라인 귀선 기간동안 비디오 랜덤 억세스 메모리로부터 판독되 며,제 2 색도 정보의 각 연속라인은 각 연속되는 짝수번 라인 귀선 기간 동안 비디오 랜덤 엑세스 메모리로부터 판독되 는 것을 특징으로 하는 시스템.
제 10 항에 있어서, 파이프 라인형의 상기 제 1의 이차원 공간 보간기가, 한편으로는 제1라인 저장 메모리의 출력 포트로부터 제 1이차원 공간 보간기의 한 입력 포트에 공급된 것을 판독하고, 다른 편으로는 제 2 라인 저장 메모리의 출력 포트로부터 제 1의 이차원 공간 보간기의 다른 입력 포트에 공급된 것을 판독하는 사이의 스캔라인 베이시스에 의해 스캔라인상에 선택을 위한 제 1멀티플렉서와, 제 1 멀티플렉서의 현재 선택과 바로전 선택에 동시에 유용하게 하는 수단과, 상기 제 1 멀티플렉서의 현행 선택과 바로전 선택의 합의 반을 얻는 수단과, 상기 제 1 및 제 2 라인 저장 메모리의 출력 포트로부터 상기 제 1의 이차원 공간 보간기의 입력 포트에 공급된 바로전 판도의 합의 반과 반면에 상기 제 이차원 공간 보간기의 입력 포트에 공급된 바로전 판독의 판독과 현행 판독의 합산의 사분의 일을 동시에 행렬화 하도록 하는 수단과, 제 1 멀티플레서의 바로전 선택과, 제 1 멀티플렉서의 현행 선택과 바로전 선택의 합 1/2과, 제 1이차원 공간 보간기의 입력 포트에 공급된 바로전 판독의 합의 이분의 일과, 제 1 이차원 공간 보간기의 입력 포트에 공급된 바로전 판독과 현행 판독의 합과 1/4 사이에서 픽셀 베이스에 의해 한 픽셀상에서 선택하도록 하는 제 2 멀티플렉서를 구비하고, 타이프 라인형의 제 2이차원 공간 보간기는, 제 3 라인 저장 메모리의 출력 포트로부터 제 2 차원 공간 보간기의 한 입력 포트에 공급된 판독과 제 4 라인 저장 메모리의 출력 포트로부터 제 2 이차원 공간 보간기의 다른 입력 포트에 공급된 판독사이에서 스캔라인 베이시스에 의해 스캔라인상의 선택을 위한 제 3 멀티플렉서와, 상기 제 3 멀티플렉서의 현행 선택과 바로전 선택에 유행한 유행하도록 동시에 만드는 수단과, 제 3 멀티플렉서의 현행 선택과 바로전 선택의 합의 1/2을 얻는 수단과, 제 3 및 제 4라인 저장 메모리의 출력 포트로부터 제 2 이차원 공간 보간기의 입력 포트에 공급된 바로전 판독의 합의 1/2과 제 2 이차원 공간 보간기의 입력 포트에 공급된 판독을 합산하는 수단과 제 2 차원 공간 보간기의 입력포트에 공급된 바로전 판독과 현행 판독의 합의 1/4을 동시에 유용하게 하는 수단과, 상기 제 3 멀티플렉서의 바로전 선택과, 제 3 멀티플렉서의 현행 선택과 바로전 선택의 합의 1/2과 상기 제 2 이차원 공간 보간기의 입력 포트에 공급된 바로전 판독의 합의 1/2과 상기 제 2 이차원 공간 보간기의 입력 포트에 공급된 바로전 판독의 합의 1/4 사이에서 픽셀 베이시스에 의해 픽셀상에 선택하도록 하는 제 4 멀티플렉서를 구비하는 것을 특징으로 하는 시스템.
제 10 항에 있어서, 파이프 라인형 제 1의 이차원 공간 보간기가, 상기 제 1의 이차원 공간 보간기의 출력 포트인 하나의 출력 포트를 가지며 제 1 및 제 2 입력 포트를 가지는 제 1이차원 공간 보간기형 출력 멀티플렉서와, 제 1 이차원 공간 보간기형 출력 멀티플렉서의 입력 포트와 제 1 및 제 2 라인 저장 메모리의 출력 포트 사이에 두 개의 출력단자 보간기 모듈과, 제 2의 복수에 이 입력단 캐스키드 접속을 구비하며, 상기 파이프 라인형 제 2 공간 보간기는, 상기 제 2 이차원 공간 보간기의 출력 포트인 하나의 출력 포트와 포트를 가지며 제 1 및 제 2 입력 포트를 가지는 상기 제 2 이차원 공간 보간기용 출력 멀티플렉서와, 상기 제 2 이차원 공간 보간기용 출력 멀티플렉서의 입력 포트와 제 3 및 제 4 라인 저장 메모리의 출력 포트사이에 복수의 제 2의 이 입력단자 보간기 모드를 모듈의 텍스케이드 접속을 포함하며, 보간기의 모듈의 제 1 및 제 2 복수 계에서 각 보간기의 모듈은, 보간기의 모듈의 입력단자의 제 1 및 제 2 단자 사이에서 선택하도록 하는 각 입력 멀티플렉서와, 상기 보간기 모듈의 입력 멀티플렉서의 현행 선택과 바로전 선택에 대해 동시에 유용하도록 하는 각 수단과, 상기 각 입력 멀티플렉서의 변형 및 바로전 선택의 합의 1/2을 얻는 수단과, 상기 보간기 모듈의 입력 멀티플렉서의 바로전 선택과 상기 보간기 모듈의 입력 멀티플렉서의 현행 및 바로전 선택의 합의 1/2 사이에서 보간기 모듈의 출력단자의 하나에 대해 선택하도록 하는 제 1 출력 멀티플렉서와, 보간기 모듈의 제 1 및 제 2 입력단자에 인가된 판독을 합산하는 각 수단과, 보간기 모듈의 제 1 및 제 2 입력단자에 공급된 판독의 바로전 합의 1/2과 이들 판독의 변형 및 바로전 판독의 1/4을 동시에 유용하도록 하는 수단과, 상기의 보간기의 모듈의 제 1 및 제 2 입력단자에 공급된 출력단자의 바로전 합의 1/2과 이들 판독의 현행 및 바로전 합의 1/4 사이에서 보간기의 모듈의 출력단자의 제 2 단자에 대해 선택하도록 하는 제 2 출력 멀티플렉서를 구비하는 것을 특징으로 하는 시스템.
칼라 영상을 표시하는 전기 신호를 기록하고 재생하는 시스템이, 복수의 저장위치와, 입력 포트와 직렬 억세스 출력 포트를 가지는 비디오 랜덤 억세스 메모리와, 색도 맵 판독 어드레스 정보용 분산 샘플된 비트 맵 조직과 휘도 정보용 밀집 샘플된 비트 맵 조직에 따라 저장 위치에 저장하도록 입력 포트를 경유하여 비디오 랜덤 억세스 메모리에 칼라 영상을 표시하는 전기 신호를 기입하는 수단과, 각 디스플레이 귀선기간동안 휘도 정보의 한 라인을 직렬 억세스 출력 포트를 경유하여 비디오 랜덤 억세스 메모리로부터 판독하도록 밀접 비트 샘플 맵 조직에서 휘도 정보를 저장하는 저장위치의 연속열을 선택하는 수단과, 선택된 디스플레이 라인 귀선 기간동안 직렬 억세스 출력 포트를 경유하여 비디오 랜덤 억세스 메모리로부터 판독하도록 분산 샘플된 비트 맵 조직에 색도 맵 판독 어드레스 정보를 저장하는 저장위치의 연속 열을 선택하는 수단과, 비디오 랜덤 억세스 메모리의 직렬 억세스 출력 포트가 접속된 입력 포트와, 출력 포트를 가지며, 2라인 스켄시간동안 색도 맵 판독 어드레스 정보의 짝수번 스켄라인의 샘플을 저장하는 제 2 라인 저장 메모리와, 시간 비월된 색도 맵 판독 어드레스 정보 샘플의 스트림을 제공하도록 제 2 라인 저장 메모리의 출력과 제 1라인 저장 메모리의 출력으로부터 교대로 멀티플렉싱하도록 디스플레이 라인 귀선 기간동안 제 1 및 제 2 라인 저장 메모리의 판독중에 작동하는 수단과, 제 1 색도 정보의 대응 샘플의 스트림을 발생하도록 시간 비월된 칼라 맵 판독 어드레스 정보 샘플의 스트림 수신하는 제 1 색도 맵 메모리와, 2 입력 포트 및 출력 포트를 가지면 파이프 라인형의 제 1의 이차원 공간 보간기와, 상기 제 1 이차원 공간 보간기의 입력 포트의 하나에 대하여 인가하도록 제 2 라인 저장 메모리와 제 1 라인 저장 메모리로부터 색도 맵 판독 어드레스 정보의 샘플에 응답하여 발생된 제 1색도 정보의 샘플을 임시로 정렬하는 수단과, 제 2색도 정보의 대응 샘플의 스트림을 발생하도록 시간 비월된 칼라 맵 판독 어드레스 정보 샘플을 수신하는 제 2색도 맵 메모리와, 2개의 출력 포트와 한 입력 포트를 가지며 파이프 라인형의 제 2의 이차원 공간 보간기와, 제 2의 이차원 공간 보간기의 입력 포트에 인가하도록 제 1라인 저장 메모리와 제 2 라인 저장 메모리로부터 색도 맵 판독 어드레스 정보의 샘플에 응답하여 발생된 제 2 색도 정보의 샘플을 임시로 정렬하는 수단과, 제 2의 이차원 공간 보간기의 출력 포트로부터의 이차원 공간적으로 보간된 제 2 색도 정보와, 제 1의 이차원 공간 보간기의 출력 포트로부터 이차원 공간적으로 보간된 제 1 색도 정보와, 비디오 랜덤 억세스 메모리의 직렬 억세스 출력으로부터 휘도 정보의 샘플에 응답하여 디스플레이 라인 귀선기간 동안 성분 칼라 신호를 발생하는 수단을 구비하는 것을 특징으로 하는 시스템.
칼라 비디오 데이터의 프레임의 연속 또는 한 프레임을 비디오 랜덤 억세스 메모리에 패킹하는 방법이, 디지털 샘플된 데이터 간격에서 프레임의 연속 또는 한 데이터의 휘도값을 기술하는 단계와, 먼저 기술된 직렬 차수로 디지털 샘플된 데이터 휘도 값의 각 비트를 그들의 중요도에 따라 배열하는 단계와, 휘도비트 스트림을 발생시키기 위해 래스터 스켄 차수에 따라 먼저 기술된 직렬 치수로 디지털 샘플된 데이터 휘도 값을 스트림하는 단계와, 비디오 랜덤 억세스 메모리의 각 열에 기입하도록 비디오 랜덤 억세스 메모리의 열에 대한 비트수보다 더 길지 않은 길이로 휘도 비트 스트림을 분주하는 단계와, 디지탈 샘플된 데이타 간격에서 프레임 또는 프레임의 연속의 색도값을 기술하는 단계와, 전술된 직렬 차수로 디지털 샘플 데이터 색도값의 각 비트를 그들의 중요도에 따라 배열하는 단계와, 색도 비트 스트림을 발생하도록 래스터 스켄 차수에 따라 전술된 직렬 차수로 디지털 샘플된 데이터 색도값을 스트림하는 단계와, 비디오 랜덤 억세스 메모리의 라든 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 더 길지 않은 길이로 색도 비트 스트림을 분주하는 단계를 구비하는 것을 특징으로 하는 패킹 방법.
제 18항에 있어서, 상기 샘플된 색도값이 상기 샘플된 데이터 휘도값이 동일한 영상공간에서의 샘플링 농도를 가지는 것을 특징으로 하는 패킹 방법.
제 18항에 있어서, 상기 샘플된 데이터 색도값이 상기 샘플된 데이터 휘도값보다 낮은 농도로 영상공간에서 샘플된 것을 특징으로 하는 패킹 방법.
칼라 비디오 데이터의 프레임의 연속 또는 한 프레임을 비디오 랜덤 억세스 메모리에 패킹하는 방법이, 디지털 샘플된 데이터 간격에서 상기 프레임 또는 연속 프레임의 휘도값을 기술하는 단계와, 디지털 샘플된 데이터 휘도값의 각 비트를 전술된 직렬 순서로 배열하는 단계와, 휘도 비트 스트림을 발생시키도록 래스터 스켄 순서에 따라 전술된 직렬 순서로 디지털 샘플된 데이터 휘도값을 스트림하는 단계와, 비디오 랜덤 억세스 메모리의 각 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 길이 않은 길이로 휘도 비트 스트림을 분주하는 단계와, 디지털 샘플된 데이터 간격에서 상기 프레임 또는 연속 프레임의 색도값이 제 1 및 제 2 셋트를 기술하는 단계와, 예정된 직렬 순서로 디지털 샘플된 데이터 색도 값의 각 비트를 그들의 중요도에 따라 배열하는 단계와, 제 1 색도 비트 스트림을 발생시키도록 래스터 스켄 순서에 따라 전술된 직렬 순서로 제 1 세트에서 디지털 샘플 데이터 색도값을 스트림하는 단계와, 제 2색도 비트 스트림을 발생시키도록 래스터 스켄 순서에 따라 전술된 직렬순서로 제 2 셋트에서 디지털 샘플 데이터 색도 값을 스트림하는 단계와, 상기 비디오 랜덤 억세스 메모리의 각 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 더 길지 않은 길이로 제 1 및 제 2 색도 비트 스트림을 분주하는 단계를 구비한 것을 특징으로 하는 패킹 방법.
제 21 항에 있어서, 상기 샘플된 데이터 색도값이 상기 샘플된 데이터 휘도 값과 동일한 샘플 농도를 영상 공간에서 가지는 것을 특징으로 하는 패킹 방법.
제 21 항에 있어서, 상기 샘플된 데이터 색도값은 상기 샘플된 데이터 휘도 값보다 더 낮은 농도로 영상 공간에서 샘플된 것을 특징으로 하는 패킹 방법.
제 21 항에 있어서, 비디오 랜덤 억세스 메모리의 연속열의 제 1셋에 휘도 비트 스트림의 연속 길이를 기입하는 단계를 구비하는 것을 특징으로 하는 패킹 방법.
제 24 항에 있어서, 비디오 랜덤 억세스 메모리의 연속열의 제 2셋트에 제 1색도 비트 스트림의 연속 길이를 기입하는 단계와, 비디오 랜덤 억세스 메모리의 연속열의 제 3 셋트에 제 2 색도 비트 스트림의 연속 길이를 기입하는 단계를 구비하고, 상기 연속 열의 제 1, 제 2 및 제 3 셋트는 열을 공유하고 있지 않은 것을 특징으로 하는 패킹 방법.
제 21 항에 있어서, 비디오 랜덤 억세스 메모리의 연속열에서 제 1 색도 비트 스트림과 제 2 색도 비트 스트림과, 휘도 비트 스트림의 연속 길이를 주기적으로 기입하는 단계를 구비하는 것을 특징으로 하는 패킹 방법.
칼라 비디오 데이터의 한 프레임 또는 연속 프레임을 비디오 랜덤 억세스 메모리에 패킹하는 방법이, 디지털 샘플된 데이터 텀에서 프레임 또는 연속 프레임의 휘도값을 기술하는 단계와, 디지털 샘플된 데이터 휘도값의 각 비트를 그들의 중요도에 따라 전술된 직렬 순서로 배열하는 단계와, 휘도 비트 스트림을 발생시키도록 래스터 스켄 순서에 따라 전술된 직렬 순서로 디지털 샘플된 데이터 휘도값을 스트림 하는 단계와, 비디오 랜덤 억세스 메모리의 각 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 길지 않은 길이로 휘도 비트 스트림을 분주하는 단계와, 영상 공간에서 동일한 샘플링 농도의 디지털 샘플된 데이터에서 상기 프레임 또는 연속 프레임을 기술하는 색도 값을 제 1 및 제 2 셋트를 발생하는 단계와, 디지털 샘플된 데이터 색도값의각 비트를 예정된 직렬 순서로 그들의 중요도에 따라 배열하는 단계와, 래스터 스켄순서에 따라 색도값의 제 2 셋트를 배열하는 단계와, 래스터 스켄순서에 따라 색도값의 제 2셋트를 배열하는 단계와, 색도 비트 스트림을 발생시키도록 픽셀-대-픽셀 이론에 의해 배욜되는 색도 신호의 제 1 및 제 2 셋트를 교대시키는 단계와, 비디오 랜덤 억세스 메모리의 다른 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 길지 않은 길이로 색도 비트 스트림을 분주하는 단계를 구비하는 것을 특징으로 하는 패킹 방법.
칼라 비디오 데이터의 한 프레임 또는 연속 프레임을 비디오 랜덤 억세스 메모리에 패킹하는 방법, 디지털 샘플된 데이터 텀에서 상기 프레임 또는, 연속 프레임의 휘도값을 기술하는 단계와, 디지털 샘플된 데이터 휘도값의 각 비트를 그들의 중요도에 따라 전술된 직렬 순서로 배열하는 단계와, 휘도 비트 스트림을 발생시키도록 래스터 스켄 순서에 따라 전술된 직렬 순서로 디지털 샘플된 데이터 휘도값을 스트림 하는 단계와, 비디오 랜덤 억세스 메모리의 각 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 길지 않은 길이로 휘도 비트 스트림을 분주하는 단계와, 영상 공간에서 동일한 샘플링 농도의 디지털 샘플된 데이터에서 상기 프레임 또는 연속 프레임을 기술하는 색도 값의 제 1 및 제 2 셋트를 발생하는 단계와, 디지털 샘플된 데이터 색도값의 각 비트를 예정된 직렬 순서로 그들의 중요도에 따라 배열하는 단계와, 래스터 스켄순서에 따라 색도값의 제 1 셋트를 배열하는 단계와, 색도 비트 스트림을 발생시키도록 픽셀-대-픽셀 이론에 의해 배열되는 색도 신호의 제 1 및 제 2 셋트를 교대시키는 단계와, 비디오 랜덤 억세스 메모리의 다른 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 길지 않은 길이로 색도 비트 스트림을 분주하는 단계를 구비하는 것을 특징으로 하는 패킹 방법.
복수의 성분 텀을 가지는 칼라 비디오 데이터의 한 프레임 또는 연속 프레임을 비디오 랜덤 억세스 메모리에 패킹하는 방법이, 디지털 샘플된 데이터 간격에서 상기 프레임 또는, 연속 프레임의 제 1 성분 텀의 값을 기술하는 단계와, 디지털 제 1 성분 텀 샘플된 데이터의 각 비트를 전술된 직렬 순서로 배열하는 단계와, 제 1 성분 텀 비트 스트림을 발생시키도록 래스터 스켄 순서에 따라 전술된 직렬 순서로 디지털 제 1 성분 텀 값을 스트림하는 단계와, 비디오 랜덤 억세스 메모리의 각 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 길지 않는 길이로 제 1 성분 텀 비트 스트림을 분주하는 단계와, 디지털 샘플된 데이터의 상기 프레임 또는 연속 프레임 잔여성분 텀 값을 기술하는 단계와, 디지털 잔여성분 텀 샘플 데이터의 각 비트를 예정된 직렬순서로 그들의 중요도에 따라 배열하는 단계와, 잔여 성분 텀 비트 스트림을 발생시키도록 래스터 스켄순서에 따라 예정된 직렬 순서로 디지털 잔여성분 텀 샘플된 데이터를 스트림하는 단계와, 상기 비디오 랜덤 억세스 메모리의 각 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 더 길지 않은 길이로 잔여성분 텀 비트 스트림을 분주하는 단계를 구비한 것을 특징으로 하는 패킹 방법.
제 29 항에 있어서, 상기 잔여성분 텀 샘플 데이터가 상기 제 1 성분 텀 샘플된 데이터와 동일한, 영상공간에서의 샘프링 농도를 가지는 것을 특징으로 하는 패킹 방법.
제 29 항에 있어서, 상기 잔여성분 텀 샘플된 데이터가 상기 제 1 성분 텀 샘플된 데이터보다 낮은 농도로 영상 공간에서 샘플된 것을 특징으로 하는 패킹 방법.
복수의 성분 텀을 가지는 칼라 비디오 데이터의 한 프레임 또는 연속 프레임을 비디오 랜덤 억세스 메모리에 패킹하는 방법이, 디지털 샘플된 데이터에서 상기 프레임 또는, 연속 프레임의 제 1 성분 텀의 값을 기술하는 단계와, 디지털 제 1 성분 텀 샘플된 데이터의 각 비트를 전술된 직렬 순서로 배열하는 단계와, 제 1 성분 텀 비트 스트림을 발생시키도록 래스터 스켄 순서에 따라 전술된 직렬 순서로 디지털 제 1 성분 텀값을 스트림하는 단계와, 비디오 랜덤 억세스 메모리의 각 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 길지 않는 길이로 제 2 성분 텀 비트 스트림을 분주하는 단계와, 디지털 샘플된 데이터의 상기 프레임 또는 연속 프레임에 대한 제 2 성분 텀 값을 기술하는 단계와, 디지털 제 2 성분 텀 샘플 데이터의 각 비트를 예정된 직렬순서로 그들의 중요도에 따라 배열하는 단계와, 제 2 성분 텀 비트 스트림을 발생시키도록 래스터 스켄순서에 따라 예정된 직렬 순서로 디지털 제 2 성분 텀 샘플된 데이터를 스트림하는 단계와, 상기 비디오 랜덤 억세스 메모리의 각 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 더 길지 않은 길이로 제 2 성분 텀 비트 스트림을 분주하는 단계와, 디지털 샘플 데이터에서 상기 프레임 또는 연속 프레임에 대한 상기 제 3 성분 텀 값을 기술하는 단계와, 디지털 제 3 성분 텀 샘플된 데이터의 각 비트를 예정된 직렬 순서로 그들의 중요도에 따라 배열하는 단계와, 제 3 성분 텀 비트 스트림을 발생시키도록 래스터 스켄 순서에 따라 전술된 직렬 순서로 디지털 제 3 성분 텀 샘플 데이터를 스트림하는 단계와, 비디오 랜덤 억세스 메모리의 각 열을 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 크지 않는 길이로 제 3 성분 텀 비트 스트림을 분주하는 단계를 구비한 것을 특징으로 하는 패킹방법.
제 32 항에 있어서, 상기 제 2 성분 텀 샘플된 데이터가 영상 공간에서 제 1 성분 텀 샘플된 데이터와 동일한 농도의 샘플링을 가지는 것을 특징으로 하는 패킹 방법.
제 33 항에 있어서, 상기 제 3 성분 텀 샘플된 데이터가 영상 공간에서 제 1 성분 텀 샘플된 데이터와 동일한 농도의 샘플링을 가지는 것을 특징으로 하는 패킹 방법.
제 32 항에 있어서, 상기 제 3 성분 텀 샘플된 데이터의 제 2 성분 텀 샘플은 영상 공간에서 상기 샘플된 데이터 휘도 값보다 낮은 농도로 샘플된 것을 특징으로 하는 방법.
제 35 항에 있어서, 제 2 성분 텀 샘플된 데이터와 제 3 성분 텀 샘플된 데이터가 동일한 샘플링 농도를 가지는 것을 특징으로 하는 방법.
제 32항에 있어서, 비디오 랜덤 억세스 메모리의 연속열의 제 1 셋트에서 제 1 성분 텀 비트 스트림의 연속 길이를 기입하는 단계를 더 구비하는 것을 특징으로 하는 패킹 방법.
제 37 항에 있어서, 비디오 랜덤 억세스 메모리의 연속열의 제 2 셋트에 제 2 성분 텀 비트 스트림의 연속 길이를 기입하는 단계와, 비디오 랜덤 억세스 메모리의 연속 열의 제 3 셋트에 제 3 성분 텀 비트 스트림의 연속 길이를 기입하는 단계를 구비하고, 상기 연속 열의 제 1, 제 2 및 제 3 셋트는 열을 공유하고 있지 않는 것을 특징으로 하는 패킹 방법.
제 32 항에 있어서, 비디오 랜덤 억세스 메모리의 연속열에서 제 1 성분 텀 비트 스트림, 제 2 성분 텀 비트 스트림, 제 3 성분 텀 비트 스트림의 연속 길이를 주기적으로 기입하는 단계를 포함하는 것을 특징으로 하는 패킹 방법.
복수의 성분 텀을 가지는 칼라 비디오 데이터의 한 프레임 또는 연속 프레임을 비디오 랜덤 억세스 메모리에 패킹하는 방법이, 디지털 샘플된 데이터 간격에서 상기 프레임 또는, 연속 프레임의 제 1 성분 텀의 값을 기술하는 단계와, 영상 공간에서 동일한 샘플 농도의 디지털 샘플된 데이터로서 상기 프레임 또는 연속 프레임에 대해 성분 텀의 제 2 및 제 3 값을 기술하는 단계와, 디지털 제 1 성분 텀 샘플된 데이터의 각 비트를 전술된 직렬 순서로 배열하는 단계와, 제 1비트 스트림을 발생시키도록 래스터 스켄순서에 따라 전술된 직렬 순서로 디지털 제 1성분 텀 샘플 데이터를 스트림하는 단계와, 비디오 랜덤 억세스 메모리의 각열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 길지 않는 길이로 제 1 비트 스트림을 분주하는 단계와, 래스터 스켄순서에 따라 제 2 성분 텀 샘플 데이터를 배열하는 단계와, 래스터 스켄순서에 따라 제 3 성분 텀 샘플 데이터를 배열하는 단계와, 제 2 비트 스트림을 발생시키도록 픽셀-대-픽셀 기온에 의해 배열된 제 2 성분 텀 샘플 데이터와 제 2 성분 샘플 데이터를 교대시키는 단계와, 비디오 랜덤 억세스 메모리의 각 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 길지 않는 길이로 제 2 비트 스트림을 분주하는 단계를 구비한 것을 특징으로 하는 패킹 방법.
복수의 성분 텀을 가지는 칼라 비디오 데이터의 한 프레임 또는 연속 프레임을 비디오 랜덤 억세스 메모리에 패킹하는 방법이, 디지털 샘플된 데이터 텀에서 상기 프레임 또는, 연속 프레임의 성분 텀의 최소한 2개의 값을 기술하는 단계와, 디지털 샘플 데이터 텀에서 상기 프레임 또는 연속 프레임에 대한 상기 성분 텀의 제 1 값을 기술하는 단계와, 영상 공간에서 동일 샘플링 농도의 디지털 샘플 데이터로서 상기 프레임 또는 연속 프레임에 대한 연속 텀의 최소한 2개의 값을 기술하는 단계와, 디지털 샘플 데이터의 각 비트를 예정된 직렬 순서로 그들의 중요도에 따라 배열하는 단계와, 제 1 비트 스트림을 발생시키도록 래스터 스켄순서에 따라 예정된 직렬 순서로 디지털 제 2 성분 텀 샘플된 데이터를 스트림하는 단계와, 상기 비디오 랜덤 억세스 메모리의 각 열에 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 더 길지 않은 길이로 제 1 비트 스트림을 분주하는 단계와, 래스터 스켄순서에 따라 다른 성분 텀 샘플된 데이터의 각각을 배열하는 단계와, 제 2비트 스트림을 발생시키도록 라인-라인 기본에 따라 배열된 다른 성분 텀 샘플 데이터의 각각을 주기적으로 선택하는 단계와, 비디오 랜덤 억세스 메모리의 다른 열을 기입하도록 비디오 랜덤 억세스 메모리의 각 열에 대한 비트수보다 길지 않는 길이로 제 2 성분 텀 비트 스트림을 분주하는 단계를 구비하는 것을 특징으로 하는 패킹 방법.
판독/기록 랜덤-억세스 포트와 직렬 출력 포트를 가지며, 휘도값 및 색도값을 포함하는 색 비디오 데이터의 한 프레임 또는 연속 프레임으로 영상을 나타내는 비디오 랜덤 억세스 메모리를 사용하는 방법에 있어서, 디지털 샘플된 데이터 포맷으로 휘도 값을 기술하며, 래스터 스켄 표시 데이터의 수평값에 상응하는 각각의 연속하는 휘도 값이 적어도 한번에 한라인으로 상기 직렬 출력 포트에 억세스 될 수 있도록 배열된 상기 디지털 휘도 값을 상기 판독/기록 랜덤 억세스 포트를 통하여, 상기 비디오 랜덤 억세스 메모리 각각의 열에 기록하며, 디지털 샘플된 데이터 포맷으로 색도 값을 기술하고, 상기 디지털 색도 값이 적어도 래스터 스켄 표시 데이터의 각 수평 라인의 부분에 상응하는 소정 시퀸스로 상기 직렬 출력 포트에 억세스 될 수 있도록 배열된 상기 디지털 색도 값을, 디지털 휘도 값이 기록된 열을 제외하고, 상기 비디오 랜덤 억세스 메모리의 각 열에 기록하며, 거기에서 상기 휘도 및 색도 값 각각이 각각 시작하는 어드레스를 가지는 별개의 비트 맵으로 조직되어지고, 색도값의 예정된 시퀸스가 삽입되는, 각 수평 라인에 상응하는 휘도 값의 시퀸스를 일으키는 상기 래스터 스켄 디스플레이의 라인 간격내에서 휘도 값을 포함하는 메모리 열로부터 래스터 스켄 표시의 완전한 수평 라인에 상응하는 휘도 값을 판독하고, 색도 값을 포함하는 메모리 열로부터의 래스터 스켄 표시의 수평 라인의 적어도 한 부분에 상응하는 색도 값을 판독하는 것을 특징으로 하는 비디오 랜덤 억세스 메모리를 사용하는 방법.
제 42 항에 있어서, 상기 휘도 값에 대한 상기 색도 값의 샘플링 밀도의 비는 1 : N 이며, 여기에서, N은 1보다 큰 것을 특징으로 하는 비디오 랜덤 억세스 메모리를 사용하는 방법.