JP2855328B2 - カラー画像を表わす電気信号を記憶し取出すシステム、およびｖｒａｍにカラー・ビデオデータのフレームをパックする方法 - Google Patents
カラー画像を表わす電気信号を記憶し取出すシステム、およびｖｒａｍにカラー・ビデオデータのフレームをパックする方法Info
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Description
【発明の詳細な説明】
発明の属する技術分野
この発明は、例えばコンピュータ装置等に用いられる
テレビジョン表示システムにおける画像記憶に関する。 発明の背景 経済的なフォーマットで（例えば、画像データを電話
回線を通して伝送し、または画像データをコンパクトデ
ィスクに記録するためのフォーマットで）符号化された
テレビジョン表示情報を、小形コンピュータを用いて復
号することができる。そのような小形コンピュータには
汎用メモリが設けられており、その汎用メモリの一部
を、受取った画像データの不規則な流れと表示器への画
像データの規則的な流れとの間に緩衝（バッファ）作用
を与える画像メモリとして用いることができる。汎用メ
モリに画像データとその他のデータとを互換的に記憶す
るのに用いることができ、かつその汎用メモリ中に画像
記憶専用部分を設ける必要のない画像メモリ構成を実現
することが望ましい。 電話回線やコンパクトディスク等で用いられる制限帯
域幅（狭帯域）の媒体を介してテレビジョン情報を伝送
するためにテレビジョン情報を符号化する場合は、設計
者は高性能のビデオ圧縮法を用いざるを得ない。そのよ
うなビデオ圧縮法では、１フレーム当たり可能な限り少
量の新しい画像情報を伝送し、１フレーム当たり可能な
限り大量の古い画像情報を記憶するようにしており、少
なくとも、新しい画像情報の全てをリアルタイムで伝送
することはできない。従って、表示情報をリアルタイム
で書込むためには、ビデオ情報の少なくとも２フレーム
分を記憶できるフレーム・バッファ記憶（蓄積）メモリ
を用いる必要がある。そのメモリは、非リアルタイムで
受取った圧縮画像データの流れをそのメモリに書込み、
それをそのメモリから読出して、画像データの規則的な
流れをリアルタイムで表示装置に供給するものである。
そのフレーム・バッファ記憶メモリは、ビットマップ編
成（bit−map−organized）になっていて、圧縮された
ビデオデータに含まれている命令に従って前画像データ
から更新画像を形成するのに便利な形に編成させてい
る。 現時点での実用的見地から見ると、そのようなフレー
ム・バッファメモリは大容量のメモリである。クロミナ
ンス（色）情報をルミナンス（輝度）情報に比べて空間
（画像空間）的に近いサンプリング密度でサンプル（サ
ンプリング）すると、記憶すべき情報の量をかなり減少
させることができる。例えば、クロミナンス情報ライン
（線）トレース（掃引）方向およびライン前進（歩進、
アドバンス）方向にそれぞれルミナンス情報の４分の１
の密度でサンプルした場合は、符号化すべきクロミナン
ス情報の総量が16分の１に減少する。また、通常の場合
のように、クロミナンス情報が２つの直交色差信号で表
現され、その各色差信号がルミナンス情報と同じビット
数の解像度を有する場合は、フレーム・バッファ記憶メ
モリに記憶されるクロミナンス情報の量は、符号化すべ
きルミナンス情報量の２倍の量から符号化すべきルミナ
ンス情報量の８分の１の量に減少する。 メモリ中のアドレス可能な記憶位置が表示スクリーン
上の対応する画像即ち“ピクセル”をマップし、かつそ
の記憶位置がそれに対応するピクセルの明暗を表わす各
単一ビットを記憶する形式の画像メモリは、長年の間、
“ビットマップ編成”されていると表現されて来た。一
方、最近、この“ビットマップ編成”という用語は、明
るさの変数であるピクセル変数が単一ビットではなくて
複数ビットで表現される或る画像メモリにも用いられる
ようになった。そのような明るさの変数は、例えば、ル
ミナンス変数であっても、カラー表示の記述に関連して
用いられる色差変数であってもよい。“ビットマップ編
成”という用語は、拡張されて、ピクセル変数を表わす
複数ビット値を記憶する異なる２種類のメモリ構成に関
して用いられている。 従来技術として知られている第１の一般的タイプの複
数ビット変数・ビットマップ編成形の画像メモリは、単
一ピクセルを表わす複数ビット変数のビット総数と同じ
ビット平面数を有するものと考えることができる。複数
のピクセル変数の中の第１のピクセル変数の最上位ビッ
ト（MSB）は、表示器の各ピクセル位置をマップする各
アドレスを有する第１のビット平面上の記憶位置に記憶
される。第１のピクセル変数の次位の上位ビットは、表
示器の各ピクセル位置をマップする各アドレスを有する
第２のビット平面の記憶位置に、第１のビット平面にお
ける記憶位置のマッピングに対応する形で記憶される。
以下同様に、第１のピクセル変数中のより下位のビット
の記憶を進め、次いで、各他のピクセル変数の（第２の
ピクセル変数等の他のピクセル変数が存在する場合）最
上位ビットから最下位（LSB）ビットへと記憶を進め
る。このタイプのメモリは、単一のアドレスに応答し
て、ある特定のピクセルを表す全ピクセル変数のそれぞ
れの複数ビットが同時に使用可能となる。空間的マッピ
ング法においては、基本的に、表示における個々の空間
位置とそれぞれの画像メモリ・アドレスとが１対１に対
応する。表示スクリーンのトレースと画像メモリ・アド
レスの走査とが互いに対応する所定パターンに従って行
われることによって、この空間的マッピング関係が維持
される。表示スクリーンのトレースと画像メモリ・アド
レスの走査との間の対応パターンが維持される限り、上
述のトレースと走査の速度（レート）および順序は、画
像メモリ・アドレスと表示ピクセルの空間位置との間の
空間的マッピング関係に影響しない。 この第１のタイプの画像メモリの変形として、各ビッ
ト平面に共通アドレスを用いずに、各ビット平面が大き
な１つのビット平面上における複数区間（部分）の各々
に対応し、各ビット平面アドレスがその大きなビット平
面における各区間に対応した所定オフセット（変位）を
有するアドレスとなる形で構成されるものがある。その
各ピクセル出力は、メモリから並列に取出されることは
なく、各ビット平面に順にポーリング（指定）すること
によって直列（シリアル）に取出される。但し、そのよ
うな画像メモリは、現時点では動画像用として用いるに
は動作速度が遅すぎる。 従来技術として知られている第２の一般的タイプの複
数ビット変数のビットマップ編成の画像メモリでは、画
像メモリ・アドレスと表示ピクセルの空間位置との間の
１対１の対応関係を必要としない。その代わり、所定サ
イクル（巡環）順に構成された複数ビット・ピクセル変
数の各値のリストが設けられていて、その各サイクルは
表示器におけるピクセルの空間位置のトレース順に配置
されている。そのリストは、各値のビットが上位から下
位の相対的重み（位）に応じて所定の順序で配置された
ピクセル変数値のストリングに変換される。値の各スト
リングは所定ビット長のワード（語）に分割され、各ワ
ードはそれぞれ画像メモリの連続したアドレス位置に記
憶される。この第２の一般的タイプの画像メモリからそ
のワードが読出されて、ピクセル・アンラップ（ピクセ
ルのラップを解く、unwrap）する機能を有するフォーマ
タ（フォーマット化手段、formatter）に供給される。
フォーマタはワードを値のストリングに再構成し、次い
でその値が各ピクセル変数毎の連続した値に構造解析さ
れる。各ピクセルの変数は、表示スクリーンの走査位置
がそのピクセルの空間位置に到達したときに利用可能と
なるように、フォーマタによって時間的に互いに整合
（整列）させられる（タイミング合わせされる）。 ピクセルが複数の変数（例えば、１つのルミナンス変
数と２つのクロミナンス変数）を用いて表現される場合
は、各ピクセル毎に各変数を所定の順序のグループにし
て、各グループを複合（混成）ピクセル表示変数の各値
の副変数成分として扱うのが一般的手法である。次い
で、この複合ピクセル表示変数は、上述の第１または第
２のタイプの画像メモリの編成を有するビットマップ編
成メモリに記憶される。この方法は、複合ピクセル表示
変数の副変数成分として扱われる各ピクセル表示変数
が、表示空間において互いに対応する位置でサンプルさ
れ、かつ同じサンプリング密度でサンプルされたもので
ある限りは、ある程度満足できるものとなる。しかし、
画像メモリを効率良く使用し、より高速の画像処理を可
能とするためには、各ピクセル変数を互いに異なるサン
プリング密度でサンプルするのが望ましい。しかし、そ
うすると複合ピクセル表示変数を用いる方法は良い方法
とはいえなくなる。 J.A.ワイズベッカー（Weisbecker）氏及びP.K.バルツ
ァー（Baltzer）氏の1980年６月３日付け発行、米国特
許第4,206,457号の“カラー情報用補助メモリを用いた
カラー表示器（Color Display Using Auxiliary Memory
for Color Information）”にはルミナンス・オンリ・
メモリ（専用メモリ）とクロミナンス・オンリ・メモリ
とが記載されている。そのルミナンス・オンリ・メモリ
の読出しアドレスは高いサンプリング密度のビットマッ
プ編成に従って表示空間をマップし、そのクロミナンス
・オンリ・メモリの読出しアドレスは低いサンプリング
密度のビットマップ編成に従って表示空間をマップす
る。“データ・メモリ”及び“小形補助メモリ”という
各別のメモリが、それぞれルミナンス・オンリ情報とク
ロミナンス・オンリ情報を記憶する専用メモリとして用
いられる。画像メモリからの読出し期間中にメモリに並
列にアクセスする構成において、データ・メモリの読出
しアドレスの上位側ビットは補助メモリの読出しアドレ
スである。ワイズベッカー氏及びバルツァー氏の画像メ
モリ構成は、上述した複数ビット変数ビットマップ編成
メモリの第１の一般的タイプの変形である。 ワイズベッカー氏及びバルツァー氏のメモリ・アーキ
テクチャでは１つの複合画像メモリの或る特定部分をル
ミナンス信号に割当て、他の特定部分をクロミナンス信
号に割当てている。一方、或る既知のビデオ画像記憶シ
ステムにおいては、クロミナンス信号がルミナンス信号
に対してサブサンプルされてデジタル・メモリに記憶さ
れ、そのサブサンプル・クロミナンス信号が空間的に補
間されて、ルミナンス信号と同じサンプリング密度の再
サンプル・クロミナンス信号が生成され、同じサンプリ
ング周波数（同じサンプル位置）のルミナンス信号とク
ロミナンス信号が線形（リニア）合成されて成分原色信
号（即ち、赤、緑、青の信号）が生成される。そのシス
テムでは、走査線（ライン）の方向の線形補間を用いる
ことができるだけでなく、例えば、走査線方向（水平方
向）と走査線を横切る方向（垂直方向）の両方向に線形
補間を行う場合には双一次形（バイリニア）補間を用い
ることもできる。 ルミナンス信号より低い密度でクロミナンス信号をサ
ンプルすることによって、目立った画質の劣化を伴うこ
となく画像メモリの記憶容量を減少させたいという要求
があるので、画像が特にカメラから得られる場合には、
設計者は上述のワイズベッカー氏及びバルツァー氏の示
唆に基づいて画像メモリを構成する傾向がある。しか
し、ワイズベッカー氏及びバルツァー氏の画像メモリ構
成では、表示空間位置にルミナンス値の他にそれに関連
するクロミナンス値が存在するか否かによって、画像メ
モリ・アドレスに対するピクセル表示ビットの数が変わ
る。これは、画像メモリ中に不使用の記憶ビットを持つ
ことが許されない限り、メモリ内でビットマップ編成さ
れた画像情報をシフトさせる場合の障害となる。しか
し、不使用ビットがメモリ中に存在すると、ルミナンス
よりもクロミナンスを空間的に低いサンプリング密度で
サンプルすることによって得られる利点がある程度損な
われてしまう。画像部分を簡単に画像メモリ中でシフト
する性能は、圧縮されたビデオデータに応じて画像メモ
リ中で画像を動的に再構成する場合に重要である。 本出願の発明者は、第２の一般的タイプの複数ビット
変数・ビットマップ編成形メモリの変形例として、ルミ
ナンス情報に対してクロミナンス情報をサブサンプルし
た形で、複合ピクセル表示変数を用いることも、次の理
由から良い方法ではないことを発見した。即ち、画像メ
モリ内の複合ピクセル表示変数には、読出し済みのルミ
ナンス・オンリ・ピクセル表示変数が混在することにな
る。すると、特に、圧縮ビデオデータの復号において画
像メモリ中で画像部分をシフトする場合に、複雑なデー
タ構造解析問題が生じる。 最近市販されるようになった２重ポート型ダイナミッ
ク・ランダムアクセスメモリとして、いわゆる“ビデオ
・ランダムアクセスメモリ”即ち、“VRAM"がある。こ
のダイナミック・メモリは、メモリに対する情報の書込
みと読出しを行うためのランダムアクセス入力／出力ポ
ートに加えて、１行のデータをビデオ走査速度で直列に
読出すための直列アクセス・ポートを備えている。VRAM
の主ダイナミック・ランダムアクセスメモリ部分の行バ
スは、ランダムアクセス・ポートのデータ読出し期間に
等しい期間に、VRAMの小さな補助メモリにデータを並列
に転送するように構成されている。各VRAMには、補助メ
モリ読出し中にこの補助メモリのアドレスを走査するた
めのカウンタが設けられていて、この補助メモリがシフ
トレジスタとして機能するようになっている。補助メモ
リにデータを並列にロードした後に、カウンタによって
相対的に高いクロック周波数でカウントを行って、補助
メモリの内容がVRAMの直列出力ポートを通して直列に読
出される。そのクロック周波数は、例えば、ルミナンス
・オンリ画素をコンピュータ装置の表示モニタに送る速
度の周波数に設定することができる。このような読出し
速度が達成できる理由は、補助メモリのサイズが小さい
ために補助メモリ用バスの基板に対するキャパシタンス
（容量）が比較的小さいからである。本出願の発明者の
指摘によれば、テレビジョン画像を記憶できる汎用メモ
リとしてVRAMを用いて（但し、通常のランダムアクセス
メモリを用いてもよい）、ルミナンス・オンリ情報とク
ロミナンス・オンリ情報の２つを時分割形式で直列出力
ポートを介して読出すようにすると良い。 幾つかのタイプのVRAMでは、データを直列アクセス・
ポートを介して補助メモリに直列に読込み、VRAMの主ダ
イナミック・ランダムアクセス部分へ並列に転送するこ
ともできる。この方法では、情報を、VRAMのランダムア
クセス・ポートを介して書込む場合よりも高速でVRAMに
書込むことが可能である。 アナログ信号のクロミナンス情報とアナログ信号のル
ミナンス情報との間でクロストークが生じることを防止
するために、クロミナンス情報のライン（線）を時間圧
縮して、ルミナンス情報のライン間に時間インタリーブ
（間挿）するように構成されたテレビジョン伝送システ
ムが知られている。そのクロミナンスの時間圧縮と時間
変移はデジタル形式（領域）で行われ、次いでデジタル
−アナログ変換によってアナログ形式（領域）に変換さ
れる。このようなシステムは、“マルチプレクサ・アナ
ログ・コンポーネント”伝送システム、または“MAC"伝
送システムとして知られている。ルミナンス／クロミナ
ンス間クロストークは、いまここで考えている、ルミナ
ンス・サンプルとクロミナンス・サンプルが互いに分離
しているデジタル・テレビジョン伝送システムでは問題
とならない。 本出願の発明者は、デジタル化されたクロミナンス情
報のラインとデジタル化されたルミナンス情報のライン
との時間インタリーブを行うと、VRAMにおけるルミナン
ス変数およびクロミナンス変数に対して別々のビットマ
ップ編成を用いることが可能となるので、そのような時
間インタリーブはVRAMの直列アクセス・ポートを介する
読出しにおいて有用であることを発見した。発明者が考
えたルミナンス変数およびクロミナンス変数に対して別
々のビットマップ編成を用いると、表示空間においてク
ロミナンス情報のサンプリング密度がルミナンス情報の
サンプリング密度に比べて低いときに単一の統合ビット
マップ編成で複合ピクセル表示変数を使用する場合に生
じる問題は回避できる。発明者は、別々のビットマップ
編成を使用するためには、少なくともクロミナンス・サ
ンプルに対して速度（レート）バッファ・メモリを用い
ればよいことに気がついた。 通常の交番フィールド・ライン・インタレース（飛越
し走査）形テレビジョン信号を処理して水平走査周波数
の２倍の順次走査を行う方式のテレビジョン受像機で
は、ルミナンス情報およびクロミナンス情報の両方につ
いて、伸長された情報を受信して遅延させるために速度
バッファメモリが用いられる。この速度バッファメモリ
は、ライン走査を横切る方向（ライン走査に対して垂直
方向）の空間補間を行うために用いるサンプル・ベッド
（基礎）情報を供給するという別の目的に用いられる。
そのような装置は、例えば、W.N.ハートマイヤー（Hart
meier）氏の1986年４月１日付け発行の米国特許第4,58
0,163号の“並列編成メモリと１つの平均化回路とを有
する順次走査ビデオプロセッサ（Progressive Scan Vid
eo Processor Having Parallel Organized Memories an
d A Singal Averaging Circuit）”に記載されている。
その装置では、３つのライン記憶メモリが周期的にライ
ト・ワン、リード・ツー（１書込み、２読出し、write
−one,read−two）形式で動作して、ライン走査を横切
る方向の空間補間が行われる。一方、本出願の発明者
は、彼らが関わるタイプのテレビジョン表示システムに
おいて、VRAMの読出し後の速度緩衝作用と空間補間を行
うために２つのライン記憶メモリのみを使用するより簡
単な構造を開発した。 発明の概要 本発明に従って構成された画像メモリ・システムにお
いて、画像メモリとして用いられるVRAMから読出しを行
うときに、広帯域ビデオ（例えばルミナンス）情報のラ
インと狭帯域ビデオ（例えばクロミナンス）情報のライ
ンとが時分割多重される。このように構成にすると、広
帯域ビデオ情報と狭帯域ビデオ情報を画像メモリ中で別
々のビットマップ編成で記憶することができ、また、広
帯域ビデオ情報と狭帯域ビデオ情報の双方がVRAMの直列
出力ポートを通過するようになる。この構成では、VRAM
直列出力データを広帯域ビデオ部分と狭帯域ビデオ部分
に分ける複雑は構造解析を行わなくてよい。 この発明の推奨実施形態では、広帯域ビデオ情報は、
表示ライン・トレース期間中に、速度緩衝を行うことな
く、ビデオ走査速度（レート）でリアルタイムでVRANか
ら読出される。これに代わる別の形態では、広帯域ビデ
オ情報に対して、VRAM画像メモリと表示器との間で速度
緩衝が行われる。狭帯域ビデオ情報は、好ましくは表示
ライン・リトレース（帰線）期間中に、圧縮され変移さ
れた時間で読出される。次いで、速度緩衝および空間補
間を用いて、広帯域ビデオ情報に対して狭帯域ビデオ情
報が適正な時間関係に配置され、広帯域ビデオ情報と狭
帯域ビデオ情報とが合成されて表示装置用駆動信号が生
成される。 この発明の別の特徴は、狭帯域ビデオ情報の速度緩衝
および空間補間を行うための簡単な構造である。この発
明においては、VRAMは、速度バッファメモリに対して、
狭帯域ビデオデータに応答して形成されるスクリーン上
の応答表示の時間と比較して時間的に圧縮された狭帯域
ビデオデータを供給するものであって、時間的に伸長さ
れた狭帯域ビデオデータを供給するものではない。その
ような構成を用いることによって、空間補間は、従来の
空間補間器よりも経済的な部品である速度バッファメモ
リを用いて構成できることとなる。例えば、双一次形補
間で２×２のサンプル・ベッドが用いられる場合にライ
ン走査を横切る方向の空間補間を行うには、２つのライ
ン記憶メモリを用いれば充分である。フィールド走査に
おける狭帯域ビデオデータの連続する走査線の１つおき
のものが、表示ライン・リトレース期間中またはこれら
表示ライン・リトレース期間のうちの選択された期間中
に第１のライン記憶メモリに順次書込ませ、そのフィー
ルド走査における狭帯域ビデオデータの他の残りの走査
線が第２のライン記憶メモリに順次書込まれる。これら
２つのライン記憶メモリからの読出しは表示ライン・ト
レース期間中に行われる。読出された走査線は順序が入
換えられ、重み付けされ、線形合成されて、少なくとも
ライン走査の方向の空間的補間が完成される。 この発明のさらに別の特徴は、広帯域ビデオ情報と狭
帯域ビデオ情報に対して別々のビットマップ編成を用い
て、広帯域ビデオ情報と狭帯域ビデオ情報の各ラインを
時分割多重するようにVRAMを構成することである。 図面の簡単な説明 第１図は、この発明の実施形態による、クロマ・リサ
ンプリング装置を含むテレビジョン表示システムの概略
図である。 第２図は、第１図のテレビジョン表示システムを実現
するのに使用できる補間器の構成ブロックとして用いら
れる基本補間器ブロックの概略図である。 第３図および第４図は、それぞれが第２図の基本補間
器ブロックの１つ以上を用いて構成され、第１図のテレ
ビジョン表示システムで使用できる２つの補間器の概略
図である。 第５図は、第１図のテレビジョン表示システムで使用
されるビデオ・ランダムアクセスメモリのアーキテクチ
ャの概略図である。 第６図は、第５図のメモリ・アーキテクチャに対する
直列出力ポートのアドレス信号を生成するための回路の
概略図である。 第７図は、第１図のクロマ・リサンプリング装置に代
わる別のクロマ・リサンプリング装置の概略図である。 第８図は、この発明の別の実施形態においてVRAMから
読出されるルミナンス情報の速度緩衝を行うように、第
１図または第７図のテレビジョン表示システムを改変す
る場合の改変部分の概略図である。 第９図〜第16図は、この発明に従って、VRAMの各行に
画像データをパックする形態を示す図である。 第17図〜第20図は、第１図のテレビジョン表示システ
ムの相異なる特定の実施形態における、クロミナンス・
データのVRAMからクロミナンス・リサンプリング装置へ
の転送を制御する回路の概略図である。 発明の実施の形態 第１図は、コンパクトディスクに圧縮した形態で記憶
されているテレビジョン画像をリアルタイム表示用に変
換するテレビジョン表示システムを示す。コンパクトデ
ィスク・プレーヤ２が、符号化されたテレビジョン画像
を図形（drawing）プロセッサ３に供給する。コンパク
トディスク・プレーヤの代りに、ウィンチェスタ・ディ
スクのような、他のデータ源を用いることもできる。画
像符号化構成は、冗長度（リダンダンシ）を減じるため
に、既に再構成されてビデオ・ランダムアクセスメモリ
（即ち、VRAM）４の画像メモリ部分に記憶されている前
の画像と現在の画像との差分を表わすように設計されて
いる。（後で詳述するように、VRAM4は、実際には、コ
ンポーネント（成分）・モノリシックVRAMからなるバン
ク・アレイである。）図形プロセッサ３は、VRAM4の読
出し／書込みランダムアクセス・ポートとVRAM4の制御
回路とに結合するバス接続５を有する。VRAM制御回路に
よって、図形プロセッサ３はVRAM4に記憶されている画
像のうちの任意のものをプロセッサ３自体に読出し、ま
た、図形プロセッサ３は現在の画像または更新した画像
をVRAM4の画像メモリ部分に書込むことができる。VRAM4
は、そのランダムアクセス入力／出力ポートに加えて、
１行のデータをビデオ周波数で直列に読出すための直列
出力ポート６を持っている。 VRAM4中に記憶されている画像の記憶形態はこの発明
にとって重要である。VRAM4の画像メモリ部分は、ルミ
ナンス・サンプルとクロミナンス・サンプルに関して、
別々にビットマップ編成されている。画像メモリ中のビ
ットマップ編成において、メモリ中の記憶位置は、その
画像メモリから読出したデータから組立てられる表示の
各画素、即ち各“ピクセル”の記述（データ）を等角的
にマップする。ルミナンス・サンプル及びクロミナンス
・サンプルが画像メモリ中の各記憶位置に組合わされて
記憶される形でピクセルをビットマップするように構成
することもできる。しかし、ルミナンス・サンプルの方
がクロミナンス・サンプルよりも空間的（画像空間的）
に高密度で（密に）パックされる（詰込まれる）場合も
ある。さらに、ルミナンス・サンプルとクロミナンス・
サンプルの空間的サンプル密度の比が変化することもあ
る。クロミナンス・サンプルとルミナンス・サンプルの
中の選択した一部のものだけとを単一のビットマップ編
成に格納すると、メモリの利用率を低下させることにな
る。その理由は、実用上、各記憶位置は、ビットマップ
中の記憶位置（点）に対するクロミナンス情報が実際に
存在するか否かに関係なく、クロミナンス情報を記憶す
る能力（容量）を持つ必要があるからである。 発明者は、この問題を、画像メモリの或る部分にはル
ミナンス・サンプルに対して空間的に高いサンプリング
密度のビットマップ編成を採用し、また画像メモリの他
の部分にはクロミナンス・サンプルに対して空間的に低
いサンプリング密度の別のビットマップ編成を採用する
ことによって解決する。低いサンプリング密度で空間的
サンプリングを行うには、高いサンプリング密度で空間
的にサンプルされたサンプルに対してサブサンプルする
方法を用いると便利である。空間的なサンプリング密度
の比が変化する場合は、ルミナンス・サンプルとクロミ
ナンス・サンプルとの間での画像メモリの割当て配分も
変化する。 表示におけるライン・トレース（掃引線）期間中、VR
AM4の補助メモリに並列にロードされた画像メモリの高
いサンプリング密度のビットマップ編成部分から供給さ
れたルミナンス・サンプルのラインが、VRAM4の直列出
力ポート６を通して直列にフォーマタ７に読出される。
フォーマタ７は“ピクセル・アンラップ”機能を実行
し、ルミナンスまたはクロミナンスのいずれかのピクセ
ル・データを供給する。フォーマタ７の動作については
後で詳しく説明する。ライン・トレース期間中、フォー
マタ７は、ルミナンス・サンプル（このサンプルは、後
で詳しく説明するようにVRAM4中で“直線状にパックさ
れている（linearly packed）”と仮定する）を時間再
調整（re−time）して、デジタル−アナログ変換器８に
ピクセル走査速度で供給する。変換器８は、ビデオマト
リクス回路９に、そのルミナンス・サンプルに応答して
連続的アナログY1応答信号を供給する。 表示における選択されたライン・リトレース（帰線）
期間中、画像メモリの低いサンプリング密度のビットマ
ップ編成部分から供給された第１と第２のクロミナンス
変数C1、C2のサンプル・ラインが、VRAM4から直列アク
セス出力ポート６を通してフォーマタ７に読出されるよ
うに選択される。その選択法は、各選択されたライン・
リトレース期間中に、１ライン分のC1サンプルを読出
し、次いで１ライン分のC2サンプルを読出すというもの
である。こうすると、C1とC2に対して別々のビットマッ
プ編成を用いることができ、それによって、コンパクト
ディスク・プレーヤ３からの符号化画像をVRAM4中のビ
ットマップ編成画像データへ変換するのに必要な図形プ
ロセッサ３の構成が簡単になる。この簡単化が可能であ
る理由は、C1とC2を含む計算が別々にかつ直列に行うこ
とができ、そのような計算は図形プロセッサ３とVRAM4
の間に簡単なインタフェースを用いるだけで行えるから
である。表示処理中の変換器８及びクロマ（クロミナン
ス）・リサンプリング装置10に対するフォーマタ７から
のC1及びC2出力信号の時分割多重処理も、ライン・リト
レース期間中の時分割多重処理速度が低いので、簡単化
される。 フォーマタ７は、C1サンプルとC2サンプルの別々のビ
ットストリームをクロミナンス・リサンプリング装置10
へ供給する際に、連続するC1およびC2の各サンプルを分
離する別のピクセル・アンラップ機能を果たす。VRAM画
像メモリが推奨される方法で読出されると、C1サンプル
のビットストリームがクロミナンス・リサンプリング装
置10に供給された後、C2サンプルのストリームがクロミ
ナンス・リサンプリング装置10に供給される。クロミナ
ンス・リサンプリング装置10は、デジタル化されたC1変
数及びC2変数を、デジタル化されたルミナンスＹと同じ
サンプリング密度にリサンプル（再サンプル）する。C1
サンプルはデジタル−アナログ変換器11に供給され、変
換器11はそのアナログC1応答をビデオマトリクス回路９
に供給する。C2サンプルはデジタル−アナログ変換器12
に供給され、変換器12はそのアナログC2応答をビデオマ
トリクス回路９に供給する。クロミナンス・リサンプリ
ング装置はデジタル−アナログ変換器11と12に供給され
たC1及びC2サンプルを、デジタル−アナログ変換器８に
供給されたＹサンプルと適正な時間整合関係に置く時間
遅延を与える。こうすることによって、Ｙ及びC1、C2信
号をビデオマトリクス回路９中で互いにマトリクス処理
して、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の駆動信号を生
成することができる。これらのＲ、Ｇ及びＢの駆動信号
はそれぞれビデオ増幅器13、14、15で増幅される。次い
で、増幅された駆動信号は映像管16に供給されてカラー
表示を生成する。 第１図を更に参照して説明すると、表示同期発生器18
は、映像管16の偏向回路19に供給される水平同期及び垂
直同期パルスを発生する。また、表示同期発生器18はVR
AM読出し制御回路17に表示タイミングを知らせるための
信号を供給する。例えば、VRAM読出し制御回路17は表示
同期発生器18から供給される水平同期パルスを計数する
ライン・カウンタを含んでいる。このライン・カウンタ
は、表示の各フレームの終了後、次のフレームの開始前
に表示同期発生器18から供給される“フレーム間”パル
スによって０にリセットされる。また、表示同期発生器
18は、制御回路17にピクセル走査周波数の倍数の周波数
のパルスを供給する。制御回路17はこれらのパルスから
スケール処理（拡大縮小、変率、scale）を行って、VRA
M4とフォーマタ７に供給する適当な“直列出力クロッ
ク”信号を生成する。 フォーマタ７は、VRAM4の直列出力ポートからデータ
を“全幅で”取出すことによって、データをクロック制
御してポート６から出力するときのクロック周波数を低
く抑えることができる。例えば、ポート６が32ビットの
ワード幅を持つ場合は、ライン・トレース期間中、ポー
ト６を通して読出される各32ビット・ワードがフォーマ
タ７によって、４つの連続した８ビット・ルミナンス・
サンプルに配分され、VRAM出力はピクセル走査周波数の
４分の１の周波数で走査することが可能となる。フォー
マタ７はのフォーマット化動作を制御回路17からの命令
に応答して行う。また、制御回路17は、VRAM4のシフト
レジスタへ並列に転送されるべきVRAM4中の行を選択
し、その後、シフトレジスタはその内容を直列アクセス
出力ポート６を通してシフトして送出する。また、VRAM
読出し制御回路17は、このシフトレジスタにこのシフト
処理用として正確な“直列出力クロック”を供給する。 この例を更に説明するが、その場合、クロミナンス・
サンプルC1とC2は、全て８ビット・サンプルであり、ル
ミナンス・サンプルの４本目毎のラインにおける４番目
のルミナンス・サンプル毎に空間的にサブサンプルされ
るものとする。ある選択されたライン・リトレース期間
中、通常、これはライン・トレース期間の持続時間の５
分の１であるが、C1におけるサンプルの数とC2における
サンプルの数の各々は、ライン・トレース期間中のルミ
ナンス信号Ｙのサンプル数の４分の１である。ライン・
リトレース期間中ポート６を通して読出される各32ビッ
ト・ワードは、４つの連続した８ビットのC1サンプ
ル、、または４つの連続した８ビットのC2サンプルに配
分されて、クロミナンス・リサンプリング装置10に供給
される。C1走査線１ライン当りのC1のサンプル数とC2走
査線１ライン当りのC2サンプル数はそれぞれ、ルミナン
スのその走査線１ライン当りのサンプル数の４分の１な
ので、クロミナンスのその走査線１ライン当りのサンプ
ルの総数は、ルミナンスのその走査線１ライン当りのサ
ンプル数の２分の１である。クロミナンスのその走査線
１ライン当りのサンプルの総数がVRAM4の直列出力ポー
ト６から、ルミナンス・サンプルが表示されるライン・
トレース期間の持続時間の５分の１の長さのライン・リ
トレース期間に転送されることになるので、VRAM読出し
制御回路17は、ライン・リトレース期間中、直列出力ク
ロックの周波数を少なくとも2 1/2倍にしなければなら
ない。 クロック速度が高速マスタクロックから２の累乗でス
ケール処理すると、ライン・リトレース期間のVRAM4か
らの読出しに用いる直列クロック周波数はピクセル走査
速度の４倍になる。これにより、VRAM4をアクセスする
のに要する時間を減少させ、完全な１つのライン・リト
レース期間よりも少ない時間でクロミナンスのサンプル
を供給することができ、ライン・リトレース期間の残り
の部分の期間に出力ポート６を用いて他のデータをダウ
ンロードすることができる。 クロミナンス・リサンプリング装置10はライン記憶ラ
ンダムアクセスメモリ101、102、103及び104を含んでい
る。これらのライン記憶メモリの中の選択された一対の
ものには、選択されたライン・リトレース期間中にフォ
ーマタ７からそれぞれ与えられるC1サンプル及びC2サン
プルに応答してそのデータが書込まれる。ライン記憶メ
モリ101と102には、C1サンプルの順次選択されたライン
が交互に書込まれ、また、メモリ101と102は、ライン・
トレース期間に読出されて、C1サンプルの隣接するライ
ンを並列に２次元空間補間器105に供給する。ライン記
憶メモリ103と104にはC2サンプルの順次選択されたライ
ンが交互に書込まれる。メモリ103と104は、ライン・ト
レース期間に読出されて、C2サンプルの隣接するライン
を並列に２次元空間補間器106に供給する。補間器105と
106はリサンプルされた信号C1とC2をそれぞれデジタル
−アナログ変換器11と12に供給する。C1とC2はそれぞれ
Ｙと同じ空間サンプリング密度でリサンプルされる。 第２図は、補間器105と106の各々をバイリニア（双一
次）補間器として構成するための基本要素として用いる
新規は基本補間器ブロック20を示す。ブロック20の出力
ピクセル走査周波数は、その入力端子INとIN′の入力ピ
クセル走査周波数の２倍である。サブサンプルされた画
像空間中の隣接走査線からのピクセル・サンプルのそれ
ぞれのストリームは、補間器ブロック20の端子INとIN′
に対して出力走査線周波数（レート・率）で繰返し供給
される。サブサンプルされた画像空間における各走査線
は2(n+1)回または2(n+1)−１回繰返され、走査線を横切
る方向に2n:1の空間的補間が行われる。ここで、ｎは１
以上の正の整数である。走査線を2(n+1)回繰返すことに
よって、ライン記憶RAM101〜104のクロックは簡略化で
きる。いずれの場合にも、ライン記憶RAM101〜104は、
１ライン・リトレース期間ではなく、連続する２つのラ
イン・リトレース期間にデータをロードすることができ
る。 マルチプレクサ21は“制御1"信号に応答して、空間補
間を行うために端子INとIN′に供給されるピクセルのス
トリーム中の、ライン走査方向の時間的に先に到来する
（早い方の）ストリームを選択する。この補間の第１の
ステップとして、選択されたピクセル・ストリームが１
ピクセル遅延回路22に供給される。選択されたストリー
ムのピクセルは、加算器23において、回路22によって１
ピクセル遅延を受けたその選択されたストリームからの
ピクセルと加算され、結果として得られた和がビット桁
シフタ24で２分の１にされ、マルチプレクサ21によって
選択されたストリーム中の２つの連続するピクセルの平
均が供給される。マルチプレクサ25は、回路22の遅延ピ
クセル出力と２つの連続ピクセルの平均とを交互に選択
して補間器ブロック20の端子OUTに送る。マルチプレク
サ25によるこの選択動作はピクセル入力周波数の２倍で
あるピクセル出力周波数で行われる。 補間器ブロック20の端子OUT′は、端子OUTを通して供
給される走査線に先行する補間された走査線を表わす別
のピクセル・ストリームを上記のピクセル出力周波数で
供給する。この補間走査線は次のようにして生成され
る。補間器ブロック20の端子INとIN′に供給されるピク
セル・ストリームは、加算器26で加算されて、１ピクセ
ル遅延回路27に供給される。回路27の出力は１ビット桁
シフタ28によって２分の１にされ、走査線方向を横切る
方向のみに補間された補間走査線用のピクセルが供給さ
れる。さらに、補間走査線における走査線方向の補間ピ
クセルは、（１）加算器29において、加算器26の出力と
回路27で１ピクセル分の遅延を受けた加算器26の出力と
を加算し、（２）加算器29の加算結果である和を、２ビ
ット桁シフタ30において、４で除算することによって発
生される。マルチプレクサ31は、上述の非ライン走査方
向（ライン走査方向を横切る方向）に補間された補間走
査線形成用ピクセルと上述の走査方向に補間された補間
走査形成用ピクセルとを交互に選択して、補間器ブロッ
ク20の端子OUT′に供給する。このマルチプレクサ31に
よる選択動作は、ピクセル入力周波数の２倍であるピク
セル出力周波数で行われる。 補間器ブロック20は、端子INとIN′に供給された入力
データをリサンプルして、その端子OUTとOUT′に4:1の
高い走査周波数でサンプルを供給する。但し、これらの
サンプルの供給順序は通常の走査線順序にはなっていな
い。 第３図は、走査線の方向と走査線を横切る方向の双方
において2:1の空間補間を行おうとする場合に、どのよ
うにして、第１図の補間器105と106を２つの基本補間器
ブロック20−１と20−２及びマルチプレクサ32と33を用
いて構成することができるかを示している。マルチプレ
クサ32と33は、高い走査周波数のC1及びC2サンプルを通
常の走査線順序に配置するように動作する。ライン記憶
RAM101、102、103及び104の各々は、再書込みを行う前
に４回（または３回）読出される。補間器105と106が第
３図に従って構成されている場合は、RAM101と103が同
時に書込まれ、RAM102と104が同時に書込まれる。補間
器105と106が第３図に従って構成される場合には、RAM1
01と103の書込みとRAM102と104の書込みの間には走査線
２ライン分のオフセット（ずれ）がある。 補間制御回路34が基本補間器ブロック20−１と20−２
の両方に、入力ライン前進周波数で制御１信号を供給す
る。また、回路34は、これらのブロックに入力走査周波
数の２倍（第３図の補間器では出力ピクセル走査周波数
に等しい）の制御２信号を供給する。さらに、回路34は
入力ライン前進周波数で切換わる制御３信号をマルチプ
レクサ32と33の各々に供給する。マルチプレクサ32と33
は、１組の１ラインおきの出力ラインの期間に、ブロッ
ク20−１と20−２のそれぞれの端子OUT′から供給され
る２つの補間信号を選択して、デジタル−アナログ変換
器11と12に入力データを供給する。上述の１ラインおき
の出力ラインの間に位置する残りの１組の１ラインおき
のラインの期間には、マルチプレクサ32と33は、ブロッ
ク20−１と20−２の端子OUTから供給される２ライン分
の補間された走査線を選択して、変換器11と12に入力デ
ータを供給する。マルチプレクサ32は、ライン記憶RAM1
01及び102の再書込みの周波数を小さくするために反転
した順序でこれらのRAMに受入れられた走査線の順序を
補正して、C1の出力走査線を正しい順序に配列する。同
様に、マルチプレクサ33は、ライン記憶RAM103と104中
の走査線順序の反転を補正してC2の出力走査線を正しい
順序に配列する。単一の基本補間器ブロック20−１と20
−２の構成に代えて、複数ｎ個の基本補間器ブロックを
カスケード接続したものを用いて、走査線の延びる方向
と走査線を横切る方向の両方向に2n:1の空間補間を行う
ことができる。 第４図は、その両方向の各々に4:1の空間補間を行う
ために、補間器105と106をどのように構成するかを示し
ている。補間器105のこの実施例においては、基本補間
器ブロック20−１に、別の基本補間器ブロック20−３及
びマルチプレクサ32がカスケード接続されている。補間
器106のこの実施例においては、基本補間器ブロック20
−２に、別の基本補間器ブロック20−４及びマルチプレ
クサ33がカスケード接続されている。ライン記憶RAM10
1、102、103及び104の各々は、補間器105と106が第４図
に従って構成されている場合には、再書込みが行われる
前に８回（または７回）読まれる。RAM101と103が同時
に書込まれ、RAM102と104が同時に書込まれる。補間器1
05と106が第４図に従って構成されている場合には、RAM
101と103の書込みとRAM102と104の書込みとの間には、
４ライン分の走査線のオフセットが存在する。 補間制御回路35は、ブロック20−１と20−２の両方に
それらの出力ライン前進周波数の半分で制御１信号を供
給する。また、補間制御回路35は、ライン記憶RAM101〜
104からのピクセル走査周波数の２倍の周波数で制御２
信号をブロック20−１と20−２の両方に供給する。第４
図の補間器では、この周波数は出力ピクセル走査周波数
の２分の１に等しい。また補間制御回路35は入力ライン
前進周波数で切換わる制御３′信号をマルチプレクサ32
と33に供給する。第３図の補間回路の場合と同様に、マ
ルチプレクサ32と33はライン記憶RAM101〜104における
ライン走査順序の反転を補正する。 基本補間器ブロック20−１と20−２は、その後にカス
ケード接続されている基本補間器ブロック20−３と20−
４に、ライン記憶RAM101〜104から受取った入力走査線
の２倍の入力走査線を供給する。従って、補間制御回路
35は基本補間器ブロック20−３と20−４の制御１信号接
続部に、それらのブロックの出力ライン前進周波数の２
分の１、即ち、基本補間器ブロック20−１と20−２の出
力ライン前進周波数で、制御１′信号を供給する。 基本補間器ブロック20−３と20−４は、基本補間器20
−１と20−２から、ライン記憶RAM101〜104から供給さ
れたときのピクセル走査周波数の２倍の周波数でピクセ
ルを受取る。補間制御回路35は、基本補間器ブロック20
−３と20−４の制御１信号接続部に、ライン記憶RAM101
〜104のピクセル出力周波数の４倍であるピクセル入力
周波数の２倍の周波数で制御２′信号を供給する。 第５図は、１バンク分のVRAM4の構成、VRAM4の直列出
力ポートをフォーマタ７に接続する32ビット幅データバ
ス６、及びピクセル・アンラップ機能を実行するフォー
マタ７の詳細を示す。VRAM4は８つの成分（component）
VRAMからなる少なくとも１つのバンク40を含む。第５図
は、ルミナンス情報とクロミナンス情報が別々のビット
マップ編成で記憶できることをより良く理解するための
図である。 この発明の推奨実施例においては、ビットマップは次
のマッピング手順が行われたのと同等の形で、VRAM4に
記憶される。即ち、数ビット・ピクセルのデータの各々
は、所定の順序付け規則に従って並列ビット・フォーマ
ットから直列ビット・フォーマットに変換される。次
に、各走査線中の連続するピクセルデータは順次、一列
に並べストリングを形成するようにまとめられる。その
結果得られる表示走査線を表わすビットの各ストリング
は表示走査線の前進方向の（アドバンス）順序につなが
れたストリングを形成し、これによって形成されたさら
に長いビットのストリングによって１枚の完全な画像フ
ィールドの記述データが得られる。次に、このビット・
ストリングは、“直線状パック法”と呼ばれる手順でVR
AM4の連続した各行にマップされる。直線状パック（メ
モリセルの各行または各列に沿って直線状にパックする
こと）を行うと、各ピクセル・コードのビット長を、VR
AM4のバンク（例、バンク40）の１行中のビット数の約
数である複数のコード長の中から選択するにもかかわら
ず、VRAM4中の記憶密度を可能な限り高くすることがで
きる。市販されている64K×４成分VRAMは、１辺が28ビ
ットの４つの正方形ダイナミック・メモリ・アレイから
なり、また、４ビット幅の直列出力ポートに対してバッ
ファメモリとしての４個の並列入力／直列出力レジスタ
を提供するように動作するスタティック・メモリを含ん
でいる。このような成分VRAMの８個からなるバンクは、
256個の４バイト・デジタル・ワードからなる256行を供
給する。これらのディメンション（容量、サイズ）は、
この明細書の以下の記載全体におけるVRAM4の例として
示されている。 成分VRAMにおいてVRAM4の直列出力ポートに対するバ
ッファメモリとして機能するスタティック・メモリのデ
ータ・ロードは、SRACと略称される“直列読出しアドレ
ス・コード（SERIAL READ−OUT ADDRESS CODE）”によ
って制御される。SRACは、“バンク・アドレス（BANK A
DDRESS）”を含む隣接ビット桁からなる第１のグループ
と、“行アドレス（ROW ADDRESS）”を含む隣接ビット
桁からなる第２のグループと、“列アドレス（COLUMN A
DDRESS）”を含む隣接ビット桁からなる第３のグループ
と、からなる３部構成のコードである。SRACの行アドレ
ス部分及び列アドレス部分は、VRAM4中の記憶位置の配
置を表わすが、表示ラスタの寸法形状、ルミナンス・ピ
クセル・コード用ビットマップ編成またはクロミナンス
・ピクセル・コード用ビットマップ編成との直接的関係
はない。SRACがバンク・アドレスをその最上位桁の位置
に符号化していると仮定する。この方法は、後で成分VR
AMのバンクを追加する場合、その追加が容易になるとい
う点から好ましい。SRACは、列アドレスを８ビット桁か
らなる最下位のグループ位置に符号化し、行アドレスを
８ビット桁からなる最下位から２番目のグループ位置に
符号化する、と仮定する。バンク・アドレスの2m個のｍ
ビット値の各々はVRAM4の対応するそれぞれのバンクだ
けに割当てられ、また、そのｍビットの現在の値が割当
てられているVRAM4のバンク40に対するバンク・アドレ
ス・デコーダ37は、その現在の値に応答して32ビットの
幅データ６にデータを読出すようにVRAMのバンク40を調
整する。この構成によって、VRAM4のバンク40等をバス
６へ接続することが可能となる。 SRACの行アドレス部分に従って、VRAM4中の少なくと
も選択されたバンク40中の直列アクセス出力ポートに対
して、ロードすべき行を選択する。バンク40は（VRAM4
のその他のバンクと同様）、各々が４ビット幅の直列ア
クセス・ポートを有する成分VRAM41、42、43、44、45、
46、47、48の８個組（octet）からなる。VRAM4の直列出
力の行中のビットの数は１列当り32ビット×256列で、
合計213ビットである。表示ラインのルミナンスまたは
クロミナンス成分信号を、VRAM4の１行当りの２の整数
乗のビット数に関係するビット数で表わすと便利であ
る。例えば、高解像度ルミナンス成分信号の１本の表示
ラインは1024個の８ビット・ピクセルからなり、これは
ビット数に関してVRAM4中の１行と1:1の比率になってい
る。中程度の解像度のルミナンス成分信号の表示ライン
は、例えば、512個の８ビット・ピクセルからなり、従
って、ビット数に関して、VRAM4中の１行に対して1:2の
比率になっている。低解像度のルミナンス成分信号の表
示ラインは、例えば、256個の４ビット・ピクセルから
なり、これはビット数に関してVRAM4の１行と1:8の比率
となっている。これらのルミナンス成分信号に対して表
示ライン走査方向と表示ライン前進方向の両方向にそれ
ぞれ4:1で空間的にサブサンプルされたそれぞれのクロ
ミナンス成分の４本の表示ラインは、ビット数に関し
て、VRAM4の１行についてそれぞれ1:16、1:32及び11:12
8の比の関係にある。 SRACの列アドレス部分は、成分VRAM41〜48等のスタテ
ィック・メモリの読出しを行う間に、カウンタによって
生成されるそのメモリのアドレス中のオフセット値を指
定する。各成分VRAM中のスタティック・メモリは、その
成分VRAM中の０値オフセットを持った対応するダイナミ
ック・メモリから並列に書込まれる。VRAM4中の選択さ
れたバンク40の成分VRAMの直列出力ポートを介したスタ
ティック・メモリの直列読出しは、SRACの列アドレス部
分によって指定される列位置から開始する。VRAM4の１
つの行に複数表示ライン分の情報が記憶される場合は、
SRACの列アドレス部分によって、VRAM4からの直列読出
しを情報の表示ラインの任意の１ラインの開始点から開
始することができる。 １表示ライン中のビットの数がVRAM4中の行当りのビ
ット数以上である場合以外は、選択されたバンク40の成
分VRAM41〜48中のスタティック・メモリへ転送されるVR
AM4の行は、一般的に、これらのスタティック・メモリ
が再書込みされる前に完全に読出されることはない。そ
の根本的理由は、ルミナンス・ピクセル・コードは、ラ
イン・リトレース期間中にVRAM4からクロミナンス・ピ
クセル・コードが読出される直列出力ポートと同じ直列
出力ポートを通して、ライン・トレース期間中にVRAM4
から読出されるためである。このような２つのビットマ
ップ編成間の時分割多重処理を行うためには、２つのビ
ットマップ編成のうちの各一方からデータを読出すたび
に、スタティック・メモリに再書込みする必要がある。 VRAM4の任意の特定のバンクは、ｍビットを有するSRA
Cのバンク・アドレス部分に応じて選択される。ここ
で、2mはVRAM4中の成分VRAMのバンクの数である。VRAM4
の各バンクは、VRAM4のバンク40のバンク選択デコーダ3
7と同様の、SRACのバンク・アドレス復号用のバンク選
択デコーダを備えている。VRAM4中の全ての成分VRAMはT
R/OEピン（図示せず）をそれぞれ備えている。このTR/O
Eピンの全ては、VRAM4のバンクの任意の１つの中の１行
のデータが直列出力ポートにデータを供給するスタティ
ック・メモリへ転送されるときに、“転送”信号として
“低”論理状態を並列に受取る。さらに、選択されたバ
ンクに対するTR/OEピンは、この発明とは関係のない動
作態様でランダムアクセス出力／入力ポートがアクセス
されるときにも、“出力イネーブル”信号として低論理
状態を受取る。転送信号は、関連する各成分VRAMのRAS
ピンに“行アドレス・ストローブ”信号が加えられる時
だけ、命令として実行される。バンク・アドレス・デコ
ーダ37は、成分VRAM41〜48の補助スタティック・メモリ
部分に一行のデータが転送されるときに、成分VRAM41〜
48の選択されたバンク40のRASピンのみに、高−低転移
を与える。 行／列アドレス・マルチプレクサ38は、成分VRAM41〜
48の８個のアドレス・ピンに行アドレスを供給して、ど
のデータ行が直列出力のために転送されているかを示
す。次いで、RASが高レベルになり、列アドレス・マル
チプレクサ38が、列アドレスを成分VRAM41〜48の８個の
アドレス・ピンに供給する。VRAM41〜48のCASピンに
は、“列アドレス・ストローブ”信号が供給される。こ
の信号が低レベルになると、VRAM41〜48の内部アドレス
・カウンタに直列読出し用の適当なオフセット値がロー
ドされる。次いで、CASは高レベルになる。 ピクセル・クロック・マルチプレクサ39は、“ルミナ
ンス直列出力クロック”信号と“クロミナンス直列出力
クロック”信号の一方を選択して、成分VRAMの直列クロ
ック（SC）ピンに供給する。バンク・アドレス・デコー
ダ37は、VRAM4から直列出力を行う間に、成分VRAMの選
択されたバンク40のみのSOEピンに対して、“直列出力
イネーブル”信号として低レベル状態を供給する。これ
によって、成分VRAM41〜48の直列出力ポートは32ビット
幅バス６へマルチプレクス（時分割結合）される。ルミ
ナンス直列出力クロックとクロミナンス直列出力クロッ
クは、共に“マスタクロック”信号からそれぞれプログ
ラマブル除算によって作られる。 直列出力ポート・バス６から供給された連続した32ビ
ット・ワードをピクセルに分解するためのフォーマタ７
の構造の詳細が第５図に示されている。32ビット・ワー
ド・レジスタ50は、連続した32個のビットを保持する
が、これらのビットの中のｎ個の最上位ビットがルミナ
ンスまたはクロミナンスを表わすコードである。便宜
上、ｎは２の整数乗で、16以下に制限される。プログラ
マブル・マスク・レジスタ51が、16ビット桁の最上位位
置のｎ個の“1"からなるグループと、最下位ビット位置
中の（16−ｎ）個の“0"からなるグループを保持する。
マスクレジスタ51の内容とレジスタ50に収容されている
ワードの16個の最上位ビットとは、その対応するビット
位置がANDゲートバンク52で論理積（AND）演算され、ル
ミナンス・データまたはクロミナンス・データの選択さ
れた信号ピクセルが供給される。これらのデータが16ビ
ットよりも短い場合は、その下位のビット位置には０が
置かれる。（別の設計では、このデータは、常に８ビッ
ト以下とされ、マスク・レジスタ51は８ビット長に短縮
され、バンク52にはANDゲートが８個だけ設けられ
る。） VRAM4の１行中の最初の32ビット・ワードが直列出力
ポート・バス６を通してフォーマタ７に供給されると、
マルチプレクサ53がそのワードを32ビット・ワード・レ
ジスタ50に受入れる。ピクセル・データを規定している
そのワードのｎ個の最上位ビットは、VRAM4中のルミナ
ンス・ビットマップが走査される場合には、第１図に示
されているデジタル−アナログ変換器８に供給され、ま
た、VRAM4中のクロミナンス・ビットマップが走査され
ている場合には、クロマ・リサンプリング装置10のライ
ン記憶RAM101〜104の中の適合する１つに供給される。 次の（32−ｎ）/nピクセル・データがデジタル−アナ
ログ変換器８またはクロマ・リサンプリング装置10に供
給されているとき、マルチプレクサ53は順次、32ビット
・マルチビット・シフタ54の（32−ｎ）/n連続出力をワ
ード・レジスタ50に供給する。シフタ54は“ピクセル・
クロック”パルスによってタイミングをとった連続する
各ピクセル毎に、ｎビットをより上位にシフトさせる。 モジュロ−ｎの第１のピクセル・データがデジタル−
アナログ変換器８またはクロマ・リサンプリング装置10
に供給されるとき、マルチプレクサ53は、古いワードを
シフトする代りに、新しい32ビット・ワードをレジスタ
50に受入れさせる。マルチプレクサ53は、例えば、モジ
ュロ−ｎピクセル・カウンタの１つの出力を復号するこ
とによって制御することができる。このカウンタは、ピ
クセル・クロック周波数で計数するモジュロ−32カウン
タの最後のｎ段からなる。そのモジュロ−32カウンタは
２進シフタと共にマルチビット・シフタ54を構成する。 当業者は、上述したVRAM4とフォーマタ７との間のイ
ンタフェースに関する以上の説明から、VRAM4のデジタ
ル・ワード編成が変形可能であること及びそれらの変形
を行うためにフォーマタ７のアーキテクチャが変更可能
であることを容易に理解できる。VRAM4から読出された
各32ビット・ワードについて、ピクセルの順序は、例え
ば、上述した順序と逆であってもよく、その場合、フォ
ーマタ７の構造は次のように変更される。プログラマブ
ル・マスク・レジスタ51は、その最下位（最上位ではな
く）ビット位置にｎ個の“1"からなるグループを保持す
る。16−ｎ個の“0"からなるグループはマスク・レジス
タ51の最上位ビット位置に保持される。16個のANDゲー
トからなるバンク52がワード・レジスタ50の16個の（最
上位ではなく）最下位ビット位置から入力を受入れると
共に、変更されたマスク内容を持つマスク・レジスタ51
からの入力も受取る。マルチビット・シフタ54は、連続
する各ピクセルをピクセル・クロックパルスによってタ
イミング調整して、ｎビットをより下位（上位ではな
く）にシフトさせる。また、容易に考えられる別の変形
は、VRAM4中の列読出しアドレスまたはワード読出しア
ドレスを表示が水平に走査されるに伴って増加変化また
は減分変化（increment or decrement）させることであ
る。 第６図は、第１図におけるSRACを発生するVRAM読出し
制御器17の部分の構成の詳細を示す。マルチプレクサ59
はその時走査されているビットマップ編成に対応する適
正なSRACを選択し、そのSRACがマルチプレクサ59の出力
からVRAM4に供給される。これにより、各走査が特定の
ビットマップ編成の直線状にパックされたデータのどの
部分に沿って行われているかを見失うことがない。２つ
のSRAC発生器60と70が示されている。発生器60はルミナ
ンス・ピクセル・データの連続するラインに対するSRAC
を発生する。発生器70はクロミナンス・ピクセル・デー
タの連続ラインに対するSRACを発生する。クロミナンス
のC1及びC2記述データに対して２つのSRAC発生器を用い
ずに１つのSRAC発生器70だけを用いるために、このC1及
びC2記述データはライン毎にC1サンプルとC2サンプルを
インタリーブした形にしてVRAM4に直線状にパックす
る。 SRAC発生器60は、SRACをマルチプレクサ59の２つの入
力のうちの一方に供給するためのSRACラッチレジスタ61
を含んでいる。SRACラッチレジスタ61の内容は、“フィ
ールド・リトレース・ブランキング”パルスによって制
御されるマルチプレクサ62の出力を用いて更新される。
フィールド・リトレース期間中、フィールド・リトレー
ス・ブランキング・パルスによって、マルチプレクサ62
は、レジスタ61の内容を更新するために、スタート・ア
ドレス・レジスタ63から供給される“ルーマ・フィール
ド走査スタート・アドレス”を選択するように動作す
る。ルーマ・フィールド走査アドレスは、次のフィール
ドの左上角のルミナンス・ピクセルのVRAM4中の記憶位
置を示す。このルーマ・フィールド走査スタートアドレ
スは、表示命令を記憶するために確保してある主コンピ
ュータ・メモリの一部にあるリストから所定の順序で選
択され、このルーマ・フィールド走査スタート・アドレ
スのリストは図形プロセッサ３によって管理される。 フィールド・トレース期間中、フィールド・リトレー
ス・ブランキング・パルスが存在しないことによって、
マルチプレクサ62は、SRACラッチ・レジスタ61の内容を
更新するために加算器64の和出力を選択するように動作
する。加算器64には、SRACラッチ・レジスタ61とプログ
ラマブル表示ライン・ピッチ・ラッチレジスタ65から加
数（addenda）が供給される。ラッチレジスタ65に記憶
されている“画像ライン・ピッチ”は、画像ライン１本
当りのルミナンス・サンプルの数とルミナンス・サンプ
ル１つ当りのルミナンス表示ビットの数とVRAM4中の列
アドレス当りのビット数の逆数とを乗じた積、即ち、画
像ライン当りのルミナンス表示ビットの数を32で除した
ものである。素子61〜65は、各ライン・リトレース期間
中にSRACを画像ライン・ピッチ分増大させるアキューム
レータとして動作する。画像ライン・ピッチは図形のプ
ロセッサ３によってラッチ・レジスタ65へロードされ
る。画像ライン・ピッチは、コンパクトディスク・プレ
ーヤ２または他のビデオ信号源から供給されるものであ
り、そのライン・ピッチを、VRAM4中のビットマップ編
成されたルミナンス及びクロミナンス・ピクセル・デー
タの各フィールドに先行する“フィールド・ヘッダ・デ
ータ”に入れると都合がよい。 SRAC発生器70は、SRACをマルチプレクサ59の２つの入
力の他方にSRACを供給するためのSRACラッチレジスタ71
を含んでいる。SRACラッチレジスタ71の内容は、フィー
ルド・リトレース・ブランキング・パルスによって制御
されるマルチプレクサ72によって更新される。フィール
ド・リトレース・ブランキング・パルス期間中、マルチ
プレクサ72は、レジスタ71の内容を更新するために、ス
タート・アドレス・レジスタ73から供給される“クロマ
・フィールド走査スタート・アドレス”を選択する。ク
ロマ・フィールド走査スタート・アドレスは、次のフィ
ールドの右上角にあるC1ピクセルのVRAM4中の記憶位置
を示す。これらのクロマ・フィールド走査スタート・ア
ドレスは、ルーマ・フィールド走査スタート・アドレス
と共に、主コンピュータ・メモリにおける表示命令を記
憶するために確保されている部分にリストされており、
これらのクロマ・フィールド走査スタート・アドレスの
リストは図形プロセッサ３によって管理される。 フィールド・トレース期間中、フィールド・リトレー
ス・ブランキング・パルスが存在しないことによって、
マルチプレクサ72は、加算器74の和出力を選択して、SR
ACラッチレジスタ71の内容を更新する。加算器74には、
SRACラッチレジスタ71とプログラマブル表示バンド・ピ
ッチ・レジスタ75から加数（addenda）が供給される。
クロマ表示バンドはクロミナンス値のリサンプリング相
互間の表示ラインの数である。ラッチレジスタ75に記憶
されている“クロマ表示バンド・ピッチ”はクロマ表示
バンド当りのクロミナンス・サンプルの数とクロミナン
ス・サンプル１個当りのクロミナンス表示ビットの数と
VRAM4中の１列アドレス当りビット数の逆数との積、即
ち、１クロマ表示バンド当りのクロミナンス表示ビット
の数を32で除したものである。素子71〜75は、各クロマ
表示バンド期間が間に入ることによって分離された各選
択ライン・リトレース期間にクロマ表示バンド・ピッチ
分だけSRACを増加させるアキュムレータとして動作す
る。クロマ表示バンド・ピッチは、図形プロセッサ３に
よってラッチ・レジスタ75にロードされ、また、画像ラ
イン・ピッチと同様にして供給される。 ここで、第１図のテレビジョン表示システムで用いら
れるC1及びC2クロミナンス信号の性質を考察する。この
表示システムにおけるC1とC2は、加算または減算合成法
を用いてルミナンス信号Ｙと線形合成され得る色差信号
とすることができる。例えば、加色法の３原色の赤
（Ｒ）、緑（Ｇ）及び青（Ｂ）のうちの２つとＹとの間
の差がC1とC2を構成する。C1及びC2として（Ｒ−Ｙ）及
び（Ｂ−Ｙ）色信号が用いられることが多い。一方、C1
及びC2は、色差信号Ｙと他の混合色との間の差として構
成してもよい。NTSCテレビジョン放送規格で使用される
ようなＩ及びＱ信号がそのような色差信号の例である。 C1とC2は、また、ルミナンス信号に対して正規化され
た色差信号、例えば、〔（R/Y）−１〕と〔（B/Y）−
１〕、またはI/YとQ/Yとすることもできる。このような
C1とC2はＹと線形合成する前にＹを乗じることにより、
C1とC2信号に対する正規化が解除される。 第７図は、第１図のテレビジョン表示システムのクロ
マ・リサンプリング装置10の代りに用い得る他のクロマ
・リサンプリング装置100を示す。クロマ・リサンプリ
ング装置100では、クロミナンス情報を、それぞれC1値
とC2値を記憶するクロマ・マップ・メモリ115と116に対
する読出しアドレス（クロマ・マップ読出しアドレス）
の形でVRAM4に記憶することが可能である。これらの読
出しアドレスは、C1とC2を直接表わすのに必要なコード
よりも短いビット長のクロミナンス・コードで表わすこ
とができる。クロマ・マップ・メモリ115と116は並列に
アドレスされ、従って、時間圧縮されたクロミナンス情
報用速度バッファ・メモリとしては、１つの奇数ライン
記憶メモリ111と１つの偶数ライン記憶メモリ112だけで
よい。 クロマ・マップ・メモリ115のデータはマルチプレク
サ113と117によってマルチプレクス（時分割多重処理）
されて、ライン記憶メモリ111と112の連続読出しアドレ
スの内容が、それぞれラッチ121とラッチ122に順次供給
される奇数ラインC1サンプルのストリームと偶数ライン
C1サンプルのストリームとに変換される。ラッチ121と1
22に供給されるサンプルのストリームは時間的にいくら
かオフセットし（ずれ）て供給されるが、ラッチ121と1
22中の対をなすサンプルは時間的に並列にC1補間器105
に受入れられる。 同様に、クロマ・マップ・メモリ116のデータはマル
チプレクサ113と118によってマルチプレクスされて、ラ
イン記憶メモリ111と112の連続読出しアドレス内容が、
ラッチ123に順次送られる奇数ラインC2サンプルのスト
リームに変換され、また、ライン記憶メモリ111と112の
連続する読出しアドレス内容が、ラッチ124に順次送ら
れる偶数ラインC2サンプルのストリームに変換される。
ラッチ123と124中の対をなすサンプルは時間的に並列に
C2補間器106に受入れられる。 補間器105と106から供給されるC1及びC2サンプルはフ
ォーマタ７′から直接供給される対応するＹサンプルと
時間的に整合させられる。C1およびC2サンプルのストリ
ームはデジタル−アナログ変換器11と12へ入力信号とし
て供給され、Ｙサンプルのストリームがデジタル−アナ
ログ変換器８へ入力信号として供給される。信号処理の
残りの部分は前述したのと同様に行われる。 第８図は、第１図または第７図のテレビジョン表示シ
ステムの変形においてピクセル・アンラップ用フォーマ
タ７とデジタル−アナログ変換器８との間で使用される
ルミナンス速度バッファメモリ80を示す。速度バッファ
メモリ80は、Ｙ奇数ライン記憶RAM81とＹ偶数ライン記
憶RAM82とを含んでいて、ライン記憶RAM81と82は各時間
インタリーブされた表示ライン期間のそれぞれの組の期
間に書込まれる。ライン記憶RAM81と82の書込みの速度
は表示のピクセル走査速度と異ならせることができる。
一般的には、その速度は、ライン記憶RAM101〜104また
は111〜112に書込みができる期間を延長してライン・リ
トレース期間とライン・トレース期間の一部とを含むよ
うにするために、高くされている。Ｙライン記憶RAM81
と82の一方が書込まれている各表示ライン・トレース期
間中、Ｙライン記憶RAM81と82の他方はピクセル走査周
波数で読出しが行われている。マルチプレクサ83がこの
読出したデータをデジタル−アナログ変換器８への入力
信号として選択する。デジタル−アナログ変換器８のサ
ンプル−ホールド動作はビデオマトリクス９に供給され
るアナログＹ信号に対してある程度の空間低域通過濾波
を行うが、ピクセル走査周波数が比較的低い場合には、
表示画像中に過度のルミナンスの“むら”として現れる
エーリアシング（aliasing）を抑圧するため、この濾波
効果を補強することが望ましい。 ルミナンス速度バッファがとり得る別の形態として、
ちょうど１ライン分の８ビットＹサンプルの記憶容量を
有するより高速のRAMを用いる。Ｙサンプルは、VRAM4か
らこのライン記憶RAMへ、ライン・トレース期間の前半
部分で１度に４個ずつ並列に書込まれ、次いで、ライン
・トレース期間の全体を通して１度に１個ずつ直列に読
出される。ライン・トレース期間の後半では、VRAM4の
直列ポートが、データをRAM101〜104または111〜112、
あるいは、コンピュータ・システムの他の部分へ転送す
るために利用可能となる。 この発明の態様に従ってビデオ情報をVRAMにパックす
る方法を更に詳しく説明する。クロミナンスがルミナン
スに比してより低い密度で（粗に）画像空間中でサンプ
ルされるときに、この発明に従ってVRAMがどのように編
成されるかを説明する前に、ルミナンスとクロミナンス
が画像空間で同じ密度でサンプルされる場合にVRAMがど
のように編成されるかを考えてみる。第８図のルミナン
ス速度バッファメモリ80を用いるこの発明の実施例にお
いて、ルミナンスとクロミナンスを同じ密度でサンプル
することは可能である。 第９図は、第１図のテレビジョン表示システムを第８
図のルミナンス速度バッファメモリ80を含むように改変
したシステムのVRAM4中に形成され得る、Ｙ、C1及びC2
ピクセル変数に対する別々のビットマップ編成の１つの
形態を示す。ビデオの奇数フレームと偶数フレームがVR
AM4に記憶され、映像管16上に表示される画像の発生を
維持するために一方のフレームが読出される間に、他方
のフレームが更新される。各フレームのルミナンス内容
の第１番目の走査線から最後の走査線までがVRAM4のそ
れぞれの連続した行に記憶される。これらの行の各々
は、第８図においては、左から右に延びる長方形で表わ
されている。各フレームのC1の内容の１番目の走査線か
ら最後の走査線も同様に記憶される。また、各フレーム
のC2の内容の１番目から最後までの走査線も同様に記憶
される。 第９図では、VRAM4の全行を示すことは困難なので、
各フレーム中のＹ、C1及びC2の３番目から最後から３番
目までの走査線を含む行と、画像メモリの外側のVRAMの
行は省略されている。ピクセル変数Ｙ、C1及びC2の各々
について、これらの変数は直列な形で表わされており、
ライン・トレース期間中の表示のピクセル走査の順に連
ねられてビットストリームが形成されている。このビッ
トストリームの連続するビットがVRAM4の行の連続した
列状に配置された位置を占める。 VRAM4から読出しを行う際、連続する各表示ラインに
対するＹ、C1及びC2走査線は、巡環的に順次読出され
る。第９図に示したVRAM画像メモリのパック法では、こ
れを行うために複雑なパターンで行アドレスを行う必要
がある。第６図におけるルミナンスSRAC発生器60の他に
第６図の70のような２つのクロミナンスSRAC発生器が必
要となる。その画像ライン・ピッチ・レジスタ65とそれ
に対応する各クロマ・バンド・ピッチ・レジスタが単一
の画像ライン・ピッチの値を記憶する。ルーマ・フィー
ルド走査スタート・レジスタ65とクロマ・フィールド走
査スタート・レジスタが、少なくともフレーム当りの画
像ラインの数だけ変位（オフセット）したスタート・ア
ドレスを記憶する。 第９図〜第16図に関して説明する奇数番目と偶数番目
のフレームは、１つのフレームが表示されている間に、
次のフレームがVRAM中で形成されるという形態で使用さ
れる。各フレームが、単一シャッタあるいは複数シャッ
タ形式でライン・インタレース（飛越し）を用いずに１
フレーム１フィールドで走査されても、単一シャッタま
たは複数シャッタ形式で連続フィールド間でライン・イ
ンタレースして１フレーム２フィールドで走査されて
も、このVRAMパック法には基本的に影響しない。しか
し、当然のことながら、連続するフィールド間でライン
・インタレースを行うか否かは、ルーマ及びクロマSRAC
発生器のピッチ・レジスタの内容に反映される。 第10図は、VRAM4の行を書込む際に、Ｙ、C1、C2の各
別のビットマップ編成の各ラインが互いにインタリーブ
され、それによって、VRAM4を連続した行アドレスを用
いて読出せるようにしたものを示す。これらの行アドレ
スは第９図に示したVRAMパック法に関して述べたものと
同様のSRAC発生器によって生成できる。しかし、ピッチ
・レジスタは３画像ライン・ピッチの値を記憶し、ルー
マ・フィールド走査スタート・レジスタ63とクロマ・フ
ィールド走査スタート・アドレス・レジスタ73は１画像
ライン分だけオフセットした値を記憶する。第10図のVR
AMパック法と他の形式のパック法の間でのプログラム設
定を可能にする必要がない場合には、VRAMの行読出しア
ドレスはカウンタによって簡単に発生させることができ
る。このVRAMアドレス指定の複雑さの低減の原理を、ク
ロミナンスが画像空間においてルミナンスよりも低い密
度でサンプルされる変形例に適用した場合は、１つのク
ロマSRAC発生器70を使用するだけで済むようになる。 第11図は、第９図のメモリ・パック法を採用して、第
１図のテレビジョン表示システムにおいてピクセル走査
方向とライン前進方向の両方向に画像空間のC1及びC2サ
ンプルがルミナンス・サンプルの４分の１となるように
した場合にVRAM4に形成され得るＹ、C1及びC2の各別の
ビットマップ編成を示す。そのC1及びC2補間器105と106
は第４図に示す形態またはそれと同等の形態をとる。ク
ロミナンス値C1及びC2の各々について整数Ｐ＋１ライン
分の走査線がある。従って、ルミナンスについては、奇
数複数（4P＋１）ライン分の走査線がある。例えば、Ｐ
が63とすると、C1とC2の各々は64ライン分の走査線を有
し、Ｙは253ライン分の走査線を有する。第11図では、
Ｐ＋１は４で割り切れるものとされている。そうしない
と、VRAM4の行の中のいくつか行のはC1及びC2データで
完全なパックを行うことができない。また、第11図では
Ｙ、C1及びC2変数は振幅解像度のビット数が同じであ
り、１ライン当りのルミナンスのサンプルを乗じたビッ
トの数は、VRAM中の１行当りのビット数に等しいものと
されている。この形式のVRAMパック法では、ルーマSRAC
発生器60の他に２つのクロマSRAC発生器が必要である。 第12図は第11図で用いたVRAMパック法を第10図に関連
して説明した原理を用いて変更したものを示す。C1及び
C2走査線は、VRAM4の行中で交番し、従って、ライン・
リトレース期間中に読出されるとき、連続する行及び列
アドレス値によって走査される。この方法には、ルーマ
SRAC発生器60と共にクロマSRAC発生器70を１つだけ用い
るだけでよいという利点がある。クロマ・バンド・ピッ
チ発生器75の内容は、同時に表示されるC1走査線とC2走
査線の１対をピッチ単位として処理することに留意され
たい。 第13図は、ルミナンス・サンプル１つ当りのビット数
と走査線１ライン当りのルミナンス・サンプル数との積
がVRAM4の１行当りのビット数の２分の１に減じられた
場合に第12図のVRAMパック方がどのように変更されるか
を示す。第12図と第13図とを比較する。この積がVRAM4
の１行当りのビット数の小さな２進分数値（binary fra
ctions）に減少すると、VRAM4のパック法がどのように
変わるかが明らかとなる。最後のルミナンス走査線また
はクロミナンス走査線は常に完全であるとは限らないこ
とに留意されたい。 第14図に示すように、このパック法の不効率性は複雑
なVRAM行アドレス指定法を用いなくても解消することが
できる。効率的にパックするため、奇数フレームのルミ
ナンス・データと偶数フレームのルミナンス・データを
VRAM4の連続した行に記憶するように連結する。また、
奇数フレームのクロミナンス・データと偶数フレームの
クロミナンス・データが連結されてVRAM4の連続する行
に記憶される。これにより、Ｐ＋１が４で割り切れない
時のパック効率が高められる。このパック法では、ルミ
ナンスのVRAM行の残りの空き部分の位置からクロマ・デ
ータのパックを開始することが容易になる。 第15図は１ラインの走査線中のクロミナンス・サンプ
ルの数が１ラインの走査線中のルミナンス・サンプルの
数の２分の１である場合に、VRAM4がどのようにパック
されるかを示す。このVRAM4の編成は、第１図のテレビ
ジョン表示システムの変形において、C1及びC2値が２つ
の方向にルミナンス値の４分の１の密度で画像空間をサ
ンプルしたものである場合に形成され得る。但し、第13
図に示すVRAMパック法では、C1とC2は走査線毎に時分割
多重されるものとしたが、第15図に示すVRAM4のパック
法では、C1とC2はピクセル毎に時分割多重される（ピク
セル単位で交番される）ものとする。これを行うため
に、奇数ライン記憶RAM101と103はVRAM4から１つおきの
クロミナンス・サンプルで互い違いのずれた位相関係
（staggered phasing）で書込まれ、その間、偶数ライ
ン記憶RAM102と104が並列に読出される。また、奇数ラ
イン記憶RAM101と103が並列に読出されている間に、偶
数ライン記憶RAM102と104は互い違いのずれた位相関係
で、VRAM4からの１つおきのクロミナンス・サンプルで
書込まれる。即ち、ライン記憶RAM101と103はサンプル
毎に多重化された入力を持ち、ライン記憶RAM102と104
も同様である。ルーマSRAC発生器60と１つだけのクロマ
SRAC発生器70が必要となる。 第15図のVRAM4のパック法は、その１走査線当りのク
ロミナンス（メモリ・マップ・アドレス）値の数が１走
査線当りのルミナンス値の数の２分の１の時の第７図の
テレビジョン表示システムにおいても形成され得る。各
クロミナンス走査線は連続するクロマ・マップ・メモリ
・アドレスを表わす一連のビットである。 第16図は１走査線当りのクロミナンス（メモリ・マッ
プ・アドレス）値の数が１走査線当りのルミナンス値の
数の４分の１の場合の第７図のテレビジョン表示システ
ムに形成され得るVRAM4のパック法を示す。第15図と同
様、第７図のテレビジョン表示システムについて考えた
場合、第16図においては、１クロマ・マップ・アドレス
当りのビット数はルミナンスを表わす１ピクセル当りの
ビット数と等しいとしている。 T.R.クレーバ（Craver）氏、外の、アールシーエー
コーポレーションに譲渡された、1988年１月12日付発
行、米国特許第4,719,503号、“カラーマトリクス回路
とクロミナンス・オンリ・データを記憶する２つのカラ
ー・マップ・メモリとを有する表示プロセッサ（Displa
y Processor with Color Matrixing Circuitry and Two
Color Map Memories Storing Chrominance−Only Dat
a）”には、ルミナンスに対して正規化された色差信号
の形のC1及びC2ピクセル変数を用いることが記載されて
いる。第７図のテレビジョン表示装置で使用されるビデ
オマトリクスがこの形のC1変数及びC2変数を利用するも
のである場合は、クロマ・マップ・アドレス中のビット
数は、ルミナンス・クロミナンス・トラッキングを損な
うことなく、ルミナンス値を表わすビットの数よりも小
さくすることができる。このことは、特に、J.V.シェリ
ル（Sherrill）氏、外の、アールシーエー コーポレー
ションに譲渡された、1988年12月13日付発行、米国特許
第4,791,580号（特公表２−500779号公報に対応）“そ
のカラーマップメモリをビデオ・ランダムアクセスメモ
リの直列出力ポートから更新する表示プロセッサ（Disp
lay Processor Updating Its Color Map Memories from
the Serial Output Port of a Video Randam−Access
Memory）”に詳細に記載されているように、正規化され
た色差信号をそれぞれのクロマ・マップ・アドレス値に
適応形コード化を行う場合における表示シーケンスの期
間にクロマ・マップ・メモリ115と116の内容が更新可能
である場合にあてはまる。クロマ・マップ・アドレス中
のビット数がルミナンスを表わすピクセル当りのビット
数よりも少ない場合は、VRAM4の１行当り走査線数は増
加することになる。 当業者であれば、第９図〜第16図を参照して開示され
た原理を知ることによって、この発明に適合する種々の
VRAMパック構成を容易に設計できる。 以上説明した第１図のテレビジョン表示システムにお
いては、表示における選択されたライン・リトレース期
間の各々の期間中、C1サンプルのラインとそれに続くC2
サンプルのラインがVRAM4から読出されて、クロマ・リ
サンプリング装置10に供給される。これを行うために
は、ライン・リトレース期間が、C1とC2がＹサンプリン
グに対して4:1でサブサンプルされるライン・トレース
期間の長さの５分の１であるとした場合、ライン・リト
レース期間中のC1及びC2サンプルに対するクロック周波
数は、ライン・トレース期間におけるＹサンプルのクロ
ック周波数より高くなければならない。この条件によっ
て、VRAM4からC1及びC2を読出すクロックの周波数は、
１表示ライン当りのＹサンプルが多くなって表示の解像
度が増大するにつれて、過大に高くなってしまう。ライ
ン・リトレース期間におけるVRAM4からC1及びC2を読出
すC1及びC2クロック周波数が過大になるという問題を軽
減するための第１の方法は、例えば第８図に関連して説
明したように、ルミナンス速度バッファメモリを用いる
方法であるが、ルミナンス速度バッファメモリを必要と
せずにこの問題を軽減する別の方法もある。 この問題を軽減するための第２の方法では、補間器10
5と104が４本目の表示ライン毎に１ライン分のクロミナ
ンス・サンプルしか必要としないということを利用す
る。新しい１ライン分のC1サブサンプルは、各４本目の
表示ラインの直前のライン・リトレース期間にライン記
憶RAM101と102の適当な一方にロードすることができ、
また、新しい１ライン分のC2サブサンプルは各４本目の
表示ラインの直後のライン・リトレース期間でライン記
憶RAM103と104の適当な一方にロードすることができ
る。即ち、１ライン分のC1サンプルとこれに対応する１
ライン分のC2サンプルが、１ライン・リトレース期間だ
けではなく、２ライン・リトレース期間にわたってVRAM
4から読出される。こうして、ライン・リトレース期間
におけるVRAM4からC1及びC2サンプルを読出すC1及びC2
サンプルのクロック周波数を半分にすることができる。
このVRAM4から読出す際のC1及びC2のクロック周波数を
減少させる第２の方法では、VRAM4におけるC1及びC2デ
ータの記憶に何ら変更を加える必要がない。 VRAM4からC1及びC2を読出す際のC1及びC2のクロック
周波数を減少させる第３の方法は、前に述べたような空
間的整合関係にないC1及びC2のサブサンプルによるもの
である。その代わりに、C1サブサンプルは、少なくとも
表示走査線に垂直な方向、好ましくは、これに加えて表
示走査線と平行な方向に、C1サブサンプルがC2サブサン
プルと空間的にインタリーブされる。このサブサンプリ
ング構成の変形は、C2サブサンプルよりC1サブサンプル
を１ライン分多くVRAM4に記憶させるか、または、C1サ
ブサンプルよりC2サブサンプルを１ライン分多くVRAM4
に記憶させることによって、最もうまく実現される。C1
とC2が表示走査線に垂直な方向に4:1でサブサンプルさ
れる場合は、C1サブサンプルを４つ目毎のライン・リト
レース期間にVRAM4からダウンロードすることができ、
またC2サブサンプルを４つ目毎のライン・リトレース期
間にVRAM4からダウンロードすることができ、その場
合、好ましくは、C1サブサンプルがダウンロードされる
ライン・リトレース期間とC2サブサンプルがダウンロー
ドされるライン・リトレース期間との間には、表示走査
線２ライン分のオフセットを設ける。 VRAM4から転送中のC1及びC2のクロック周波数を低く
するための第４の方法は、上述した第２の方法と第３の
方法の推奨例とを組合わせることである。C1サンプルの
ラインは各対をなす連続するライン・リトレース期間中
にVRAM4から転送される。この各対の連続するライン・
リトレース期間は、C2サンプルの各ラインがVRAM4から
転送される連続ライン・リトレース期間の他の対とイン
タリーブされる。 第17図は、初めに説明した第１図のテレビジョン表示
システムにおいて、VRAM4をクロマ・リサンプリング装
置10へダウンロードするための命令がいかにして生成さ
れるかを示す。第１図のVRAM読出し制御回路17は表示ラ
イン・カウンタ170を含んでいる。カウンタ170は８ビッ
ト幅カウント出力を持ち、表示における512本までの有
効（アクティブ）なラインに対応可能なものとして示さ
れている。このカウント値は、画像メモリの異なるフレ
ームを選択するためにオフセット分だけ増加させられ
る。カウント170はライン・リトレース・パルスの前縁
をカウントするが、このライン・リトレース・パルスは
その後の有効表示ライン・トレース期間と同じ番号が付
される。フィールド・リトレース期間中、カウンタ170
は、フィールド走査の直前のライン・リトレース・パル
スから完全な１ライン分前にカウンタ170に供給される
プリロード（ロード前の）・ライン・リトレース・パル
スの前に１回と、そのプリロード・リトレース・パルス
の後に１回との計２回０にリセットされる。デコーダ17
1がカウンタ170のカウント出力の２つの最下位ビット中
の01状態をデコードして、出力“1"を供給する。この出
力“1"はANDゲート172へ第１の入力として供給され、そ
の第２の入力として、“1"に転移する（ONE−going）ラ
イン・リトレース・パルスが供給される。ANDゲート171
の連続する各“1"出力に応答して、VRAM4からC1サブサ
ンプルの連続したラインをダウンロードさせる命令が命
令発生器173によって生成され、また、VRAM4からC2サブ
サンプルの連続したラインをダウンロードさせる命令が
命令発生器174によって生成される。従って、プリロー
ド・ライン・リトレース・パルスはC1およびC2サブサン
プルの１番目のラインをVRAM4からクロマ・リサンプリ
ング装置10にロードする。C1及びC2サブサンプルの２本
目のラインは、１本目の表示ライン走査の直前に次のラ
イン・リトレース・パルスに応答してVRAM4からクロマ
・リサンプリング装置10へロードされる。その後、各
（１＋4P）番目の表示ラインの直前のライン・リトレー
ス期間にライン・リトレース・パルスとデコーダ171か
らの“1"とが同時に発生すると、ANDゲート172が命令発
生器173に“1"を送る。発生器173に送られたこの“1"に
応答して、発生器173は連続する１ライン分のC1サブサ
ンプルと連続する１ライン分のC2サブサンプルをロード
するように指示する。 第18図は、VRAM4から読出しを行う間のC1及びC2のク
ロック周波数を減じる第２の方法を実行するために、ど
のように第17図の装置に変更を加えたらよいかを示す。
１つではなく、２つのプリロード・ライン・リトレース
・パルスが、フィールド・リトレース期間中、カウンタ
170の１つの０へのリセットと次の０へのリセットとの
間に供給される。第17図の場合と同様、命令発生器173
が、１番目のプリロード・ライン・リトレース期間及び
（１＋4P）番目の表示ラインの前のライン・リトレース
期間中に、VRAM4からクロマ・リサンプリング装置10へ
次のC1サブサンプルのラインをロードするための命令を
発する。別のデコーダ175がカウンタ170のカウント出力
中の10状態をデコードして、ANDゲート176への第１の入
力として“1"を供給する。ANDゲート176の他方の入力は
“1"に転移するライン・リトレース・パルスを受取る。
命令発生器174がANDゲート176からの“1"出力に応答し
て、２番目のプリロード・ライン・リトレース期間及び
（２＋4P）番目の表示ラインに先行するライン・トレー
ス期間中に、VRAM4からクロマ・サンプリング装置10へ
次のラインのC2サブサンプルをロードする命令を発す
る。 第19図は、VRAM4からC1及びC2を読出す際のC1及びC2
のクロック周波数を減じる第３の方法を実行するため
に、どのように第18図の装置を改変できるかを示す。１
つまたは２つだけでなく、３つのプリロード・ライン・
リトレース・パルスが、フィールド・リトレース期間
中、カウンタ107の１つの０へのリセットと次の０への
リセットとの間に供給される。デコーダ175の代りに、
カウンタ170からのカウント出力中の11状態をデコード
するデコーダ177が用いられる。デコーダはこの11状態
のみに応答して“1"をANDゲート176の入力に供給する。 第20図は、前述した第４の方法によるVRAM4のダウン
ロード用の命令をどのようにして生成できるかを示す、
デコーダ171の応答とデコーダ175の応答がORゲート178
へ入力信号として供給され、ORゲート178の応答がライ
ン・リセット・パルスと共にANDゲート172へ入力として
供給される。命令発生器173が“1"に転移するANDゲート
172の出力信号に応答して、他の対をなす連続するライ
ン・リトレース期間を用いてインタリーブされた対をな
す連続するライン・リトレース期間の期間中に、VRAM4
から、半ライン分のC1サンプリングがダウンロードされ
るように命令する。上記他の対をなすライン・リトレー
ス期間中、命令発生器174がVRAM4から半ライン分のC2サ
ブサンプルがダウンロードされるように指令する。これ
を行うために、デコーダ177の対応がデコーダ179の応答
とORゲート180で組合わされ、ORゲート180の応答はライ
ン・リトレース・パルスと共に入力信号としてANDゲー
ト176に供給される。デコーダ179はカウンタ170の出力
の２つの最下位ビットが０であることを検出して、“1"
をORゲート180に供給する。４つのライン・リトレース
・パルスがカウンタ170に対し、その０へのリセットの
後で有効フィールド走査の再開の前に供給される。 以上詳細に説明したこの発明を、発明の概要の第１パ
ラグラフに記載したように、より上位概念として捉える
ことができる。この上位概念の発明とは別の下位概念の
発明が、R.A.ディスチャート（Dischert）氏、D.L.スプ
レイグ（Sprague）氏、N.J.フィーデル（Fedrie）氏及
びL.D.ライアン（Ryan）氏による別の米国特許出願に記
載されている。1988年５月17日付発行、米国特許第4,74
5,462号“別々に走査されるカラー成分変数を用いた画
像記憶（Image Storage Using Separately Scanned Col
or Component Variables）”においては、狭帯域ビデオ
情報は狭帯域の赤、緑及び青成分から選ばれた２つの成
分からなり、広帯域のビデオ情報は残りの狭帯域成分と
ルミナンスの詳細情報を含む。1988年10月18日付発行、
米国特許第4,779,144号“別々に走査されるルミナンス
・ディテール及び狭帯域カラー成分変数を用いた画像記
憶（Image Storage Using Separately Scanned Luminan
ce−Detail and Narrowband and Color Component Vari
ables）”においては、広帯域ビデオ情報はルミナンス
の詳細情報からなり、狭帯域ビデオ情報は別々に赤、緑
及び青成分を有する。広帯域ビデオ情報をルミナンスの
詳細情報とする、その他の下位概念発明の変形も可能で
ある。その１つの変形においては、ビデオ情報の３つの
狭帯域成分はルミナンス成分と２つのクロミナンス成分
である。さらに別の変形では、ビデオ情報の３つの狭帯
域成分が黄、シアン及びマゼンダ成分である。この上位
概念の発明に対するこれらの下位概念の発明は、この上
位概念発明に含まれる他の下位概念の発明の典型例でも
あるので、上位概念の請求項の範囲はそれを含むように
解釈すべきである。
テレビジョン表示システムにおける画像記憶に関する。 発明の背景 経済的なフォーマットで（例えば、画像データを電話
回線を通して伝送し、または画像データをコンパクトデ
ィスクに記録するためのフォーマットで）符号化された
テレビジョン表示情報を、小形コンピュータを用いて復
号することができる。そのような小形コンピュータには
汎用メモリが設けられており、その汎用メモリの一部
を、受取った画像データの不規則な流れと表示器への画
像データの規則的な流れとの間に緩衝（バッファ）作用
を与える画像メモリとして用いることができる。汎用メ
モリに画像データとその他のデータとを互換的に記憶す
るのに用いることができ、かつその汎用メモリ中に画像
記憶専用部分を設ける必要のない画像メモリ構成を実現
することが望ましい。 電話回線やコンパクトディスク等で用いられる制限帯
域幅（狭帯域）の媒体を介してテレビジョン情報を伝送
するためにテレビジョン情報を符号化する場合は、設計
者は高性能のビデオ圧縮法を用いざるを得ない。そのよ
うなビデオ圧縮法では、１フレーム当たり可能な限り少
量の新しい画像情報を伝送し、１フレーム当たり可能な
限り大量の古い画像情報を記憶するようにしており、少
なくとも、新しい画像情報の全てをリアルタイムで伝送
することはできない。従って、表示情報をリアルタイム
で書込むためには、ビデオ情報の少なくとも２フレーム
分を記憶できるフレーム・バッファ記憶（蓄積）メモリ
を用いる必要がある。そのメモリは、非リアルタイムで
受取った圧縮画像データの流れをそのメモリに書込み、
それをそのメモリから読出して、画像データの規則的な
流れをリアルタイムで表示装置に供給するものである。
そのフレーム・バッファ記憶メモリは、ビットマップ編
成（bit−map−organized）になっていて、圧縮された
ビデオデータに含まれている命令に従って前画像データ
から更新画像を形成するのに便利な形に編成させてい
る。 現時点での実用的見地から見ると、そのようなフレー
ム・バッファメモリは大容量のメモリである。クロミナ
ンス（色）情報をルミナンス（輝度）情報に比べて空間
（画像空間）的に近いサンプリング密度でサンプル（サ
ンプリング）すると、記憶すべき情報の量をかなり減少
させることができる。例えば、クロミナンス情報ライン
（線）トレース（掃引）方向およびライン前進（歩進、
アドバンス）方向にそれぞれルミナンス情報の４分の１
の密度でサンプルした場合は、符号化すべきクロミナン
ス情報の総量が16分の１に減少する。また、通常の場合
のように、クロミナンス情報が２つの直交色差信号で表
現され、その各色差信号がルミナンス情報と同じビット
数の解像度を有する場合は、フレーム・バッファ記憶メ
モリに記憶されるクロミナンス情報の量は、符号化すべ
きルミナンス情報量の２倍の量から符号化すべきルミナ
ンス情報量の８分の１の量に減少する。 メモリ中のアドレス可能な記憶位置が表示スクリーン
上の対応する画像即ち“ピクセル”をマップし、かつそ
の記憶位置がそれに対応するピクセルの明暗を表わす各
単一ビットを記憶する形式の画像メモリは、長年の間、
“ビットマップ編成”されていると表現されて来た。一
方、最近、この“ビットマップ編成”という用語は、明
るさの変数であるピクセル変数が単一ビットではなくて
複数ビットで表現される或る画像メモリにも用いられる
ようになった。そのような明るさの変数は、例えば、ル
ミナンス変数であっても、カラー表示の記述に関連して
用いられる色差変数であってもよい。“ビットマップ編
成”という用語は、拡張されて、ピクセル変数を表わす
複数ビット値を記憶する異なる２種類のメモリ構成に関
して用いられている。 従来技術として知られている第１の一般的タイプの複
数ビット変数・ビットマップ編成形の画像メモリは、単
一ピクセルを表わす複数ビット変数のビット総数と同じ
ビット平面数を有するものと考えることができる。複数
のピクセル変数の中の第１のピクセル変数の最上位ビッ
ト（MSB）は、表示器の各ピクセル位置をマップする各
アドレスを有する第１のビット平面上の記憶位置に記憶
される。第１のピクセル変数の次位の上位ビットは、表
示器の各ピクセル位置をマップする各アドレスを有する
第２のビット平面の記憶位置に、第１のビット平面にお
ける記憶位置のマッピングに対応する形で記憶される。
以下同様に、第１のピクセル変数中のより下位のビット
の記憶を進め、次いで、各他のピクセル変数の（第２の
ピクセル変数等の他のピクセル変数が存在する場合）最
上位ビットから最下位（LSB）ビットへと記憶を進め
る。このタイプのメモリは、単一のアドレスに応答し
て、ある特定のピクセルを表す全ピクセル変数のそれぞ
れの複数ビットが同時に使用可能となる。空間的マッピ
ング法においては、基本的に、表示における個々の空間
位置とそれぞれの画像メモリ・アドレスとが１対１に対
応する。表示スクリーンのトレースと画像メモリ・アド
レスの走査とが互いに対応する所定パターンに従って行
われることによって、この空間的マッピング関係が維持
される。表示スクリーンのトレースと画像メモリ・アド
レスの走査との間の対応パターンが維持される限り、上
述のトレースと走査の速度（レート）および順序は、画
像メモリ・アドレスと表示ピクセルの空間位置との間の
空間的マッピング関係に影響しない。 この第１のタイプの画像メモリの変形として、各ビッ
ト平面に共通アドレスを用いずに、各ビット平面が大き
な１つのビット平面上における複数区間（部分）の各々
に対応し、各ビット平面アドレスがその大きなビット平
面における各区間に対応した所定オフセット（変位）を
有するアドレスとなる形で構成されるものがある。その
各ピクセル出力は、メモリから並列に取出されることは
なく、各ビット平面に順にポーリング（指定）すること
によって直列（シリアル）に取出される。但し、そのよ
うな画像メモリは、現時点では動画像用として用いるに
は動作速度が遅すぎる。 従来技術として知られている第２の一般的タイプの複
数ビット変数のビットマップ編成の画像メモリでは、画
像メモリ・アドレスと表示ピクセルの空間位置との間の
１対１の対応関係を必要としない。その代わり、所定サ
イクル（巡環）順に構成された複数ビット・ピクセル変
数の各値のリストが設けられていて、その各サイクルは
表示器におけるピクセルの空間位置のトレース順に配置
されている。そのリストは、各値のビットが上位から下
位の相対的重み（位）に応じて所定の順序で配置された
ピクセル変数値のストリングに変換される。値の各スト
リングは所定ビット長のワード（語）に分割され、各ワ
ードはそれぞれ画像メモリの連続したアドレス位置に記
憶される。この第２の一般的タイプの画像メモリからそ
のワードが読出されて、ピクセル・アンラップ（ピクセ
ルのラップを解く、unwrap）する機能を有するフォーマ
タ（フォーマット化手段、formatter）に供給される。
フォーマタはワードを値のストリングに再構成し、次い
でその値が各ピクセル変数毎の連続した値に構造解析さ
れる。各ピクセルの変数は、表示スクリーンの走査位置
がそのピクセルの空間位置に到達したときに利用可能と
なるように、フォーマタによって時間的に互いに整合
（整列）させられる（タイミング合わせされる）。 ピクセルが複数の変数（例えば、１つのルミナンス変
数と２つのクロミナンス変数）を用いて表現される場合
は、各ピクセル毎に各変数を所定の順序のグループにし
て、各グループを複合（混成）ピクセル表示変数の各値
の副変数成分として扱うのが一般的手法である。次い
で、この複合ピクセル表示変数は、上述の第１または第
２のタイプの画像メモリの編成を有するビットマップ編
成メモリに記憶される。この方法は、複合ピクセル表示
変数の副変数成分として扱われる各ピクセル表示変数
が、表示空間において互いに対応する位置でサンプルさ
れ、かつ同じサンプリング密度でサンプルされたもので
ある限りは、ある程度満足できるものとなる。しかし、
画像メモリを効率良く使用し、より高速の画像処理を可
能とするためには、各ピクセル変数を互いに異なるサン
プリング密度でサンプルするのが望ましい。しかし、そ
うすると複合ピクセル表示変数を用いる方法は良い方法
とはいえなくなる。 J.A.ワイズベッカー（Weisbecker）氏及びP.K.バルツ
ァー（Baltzer）氏の1980年６月３日付け発行、米国特
許第4,206,457号の“カラー情報用補助メモリを用いた
カラー表示器（Color Display Using Auxiliary Memory
for Color Information）”にはルミナンス・オンリ・
メモリ（専用メモリ）とクロミナンス・オンリ・メモリ
とが記載されている。そのルミナンス・オンリ・メモリ
の読出しアドレスは高いサンプリング密度のビットマッ
プ編成に従って表示空間をマップし、そのクロミナンス
・オンリ・メモリの読出しアドレスは低いサンプリング
密度のビットマップ編成に従って表示空間をマップす
る。“データ・メモリ”及び“小形補助メモリ”という
各別のメモリが、それぞれルミナンス・オンリ情報とク
ロミナンス・オンリ情報を記憶する専用メモリとして用
いられる。画像メモリからの読出し期間中にメモリに並
列にアクセスする構成において、データ・メモリの読出
しアドレスの上位側ビットは補助メモリの読出しアドレ
スである。ワイズベッカー氏及びバルツァー氏の画像メ
モリ構成は、上述した複数ビット変数ビットマップ編成
メモリの第１の一般的タイプの変形である。 ワイズベッカー氏及びバルツァー氏のメモリ・アーキ
テクチャでは１つの複合画像メモリの或る特定部分をル
ミナンス信号に割当て、他の特定部分をクロミナンス信
号に割当てている。一方、或る既知のビデオ画像記憶シ
ステムにおいては、クロミナンス信号がルミナンス信号
に対してサブサンプルされてデジタル・メモリに記憶さ
れ、そのサブサンプル・クロミナンス信号が空間的に補
間されて、ルミナンス信号と同じサンプリング密度の再
サンプル・クロミナンス信号が生成され、同じサンプリ
ング周波数（同じサンプル位置）のルミナンス信号とク
ロミナンス信号が線形（リニア）合成されて成分原色信
号（即ち、赤、緑、青の信号）が生成される。そのシス
テムでは、走査線（ライン）の方向の線形補間を用いる
ことができるだけでなく、例えば、走査線方向（水平方
向）と走査線を横切る方向（垂直方向）の両方向に線形
補間を行う場合には双一次形（バイリニア）補間を用い
ることもできる。 ルミナンス信号より低い密度でクロミナンス信号をサ
ンプルすることによって、目立った画質の劣化を伴うこ
となく画像メモリの記憶容量を減少させたいという要求
があるので、画像が特にカメラから得られる場合には、
設計者は上述のワイズベッカー氏及びバルツァー氏の示
唆に基づいて画像メモリを構成する傾向がある。しか
し、ワイズベッカー氏及びバルツァー氏の画像メモリ構
成では、表示空間位置にルミナンス値の他にそれに関連
するクロミナンス値が存在するか否かによって、画像メ
モリ・アドレスに対するピクセル表示ビットの数が変わ
る。これは、画像メモリ中に不使用の記憶ビットを持つ
ことが許されない限り、メモリ内でビットマップ編成さ
れた画像情報をシフトさせる場合の障害となる。しか
し、不使用ビットがメモリ中に存在すると、ルミナンス
よりもクロミナンスを空間的に低いサンプリング密度で
サンプルすることによって得られる利点がある程度損な
われてしまう。画像部分を簡単に画像メモリ中でシフト
する性能は、圧縮されたビデオデータに応じて画像メモ
リ中で画像を動的に再構成する場合に重要である。 本出願の発明者は、第２の一般的タイプの複数ビット
変数・ビットマップ編成形メモリの変形例として、ルミ
ナンス情報に対してクロミナンス情報をサブサンプルし
た形で、複合ピクセル表示変数を用いることも、次の理
由から良い方法ではないことを発見した。即ち、画像メ
モリ内の複合ピクセル表示変数には、読出し済みのルミ
ナンス・オンリ・ピクセル表示変数が混在することにな
る。すると、特に、圧縮ビデオデータの復号において画
像メモリ中で画像部分をシフトする場合に、複雑なデー
タ構造解析問題が生じる。 最近市販されるようになった２重ポート型ダイナミッ
ク・ランダムアクセスメモリとして、いわゆる“ビデオ
・ランダムアクセスメモリ”即ち、“VRAM"がある。こ
のダイナミック・メモリは、メモリに対する情報の書込
みと読出しを行うためのランダムアクセス入力／出力ポ
ートに加えて、１行のデータをビデオ走査速度で直列に
読出すための直列アクセス・ポートを備えている。VRAM
の主ダイナミック・ランダムアクセスメモリ部分の行バ
スは、ランダムアクセス・ポートのデータ読出し期間に
等しい期間に、VRAMの小さな補助メモリにデータを並列
に転送するように構成されている。各VRAMには、補助メ
モリ読出し中にこの補助メモリのアドレスを走査するた
めのカウンタが設けられていて、この補助メモリがシフ
トレジスタとして機能するようになっている。補助メモ
リにデータを並列にロードした後に、カウンタによって
相対的に高いクロック周波数でカウントを行って、補助
メモリの内容がVRAMの直列出力ポートを通して直列に読
出される。そのクロック周波数は、例えば、ルミナンス
・オンリ画素をコンピュータ装置の表示モニタに送る速
度の周波数に設定することができる。このような読出し
速度が達成できる理由は、補助メモリのサイズが小さい
ために補助メモリ用バスの基板に対するキャパシタンス
（容量）が比較的小さいからである。本出願の発明者の
指摘によれば、テレビジョン画像を記憶できる汎用メモ
リとしてVRAMを用いて（但し、通常のランダムアクセス
メモリを用いてもよい）、ルミナンス・オンリ情報とク
ロミナンス・オンリ情報の２つを時分割形式で直列出力
ポートを介して読出すようにすると良い。 幾つかのタイプのVRAMでは、データを直列アクセス・
ポートを介して補助メモリに直列に読込み、VRAMの主ダ
イナミック・ランダムアクセス部分へ並列に転送するこ
ともできる。この方法では、情報を、VRAMのランダムア
クセス・ポートを介して書込む場合よりも高速でVRAMに
書込むことが可能である。 アナログ信号のクロミナンス情報とアナログ信号のル
ミナンス情報との間でクロストークが生じることを防止
するために、クロミナンス情報のライン（線）を時間圧
縮して、ルミナンス情報のライン間に時間インタリーブ
（間挿）するように構成されたテレビジョン伝送システ
ムが知られている。そのクロミナンスの時間圧縮と時間
変移はデジタル形式（領域）で行われ、次いでデジタル
−アナログ変換によってアナログ形式（領域）に変換さ
れる。このようなシステムは、“マルチプレクサ・アナ
ログ・コンポーネント”伝送システム、または“MAC"伝
送システムとして知られている。ルミナンス／クロミナ
ンス間クロストークは、いまここで考えている、ルミナ
ンス・サンプルとクロミナンス・サンプルが互いに分離
しているデジタル・テレビジョン伝送システムでは問題
とならない。 本出願の発明者は、デジタル化されたクロミナンス情
報のラインとデジタル化されたルミナンス情報のライン
との時間インタリーブを行うと、VRAMにおけるルミナン
ス変数およびクロミナンス変数に対して別々のビットマ
ップ編成を用いることが可能となるので、そのような時
間インタリーブはVRAMの直列アクセス・ポートを介する
読出しにおいて有用であることを発見した。発明者が考
えたルミナンス変数およびクロミナンス変数に対して別
々のビットマップ編成を用いると、表示空間においてク
ロミナンス情報のサンプリング密度がルミナンス情報の
サンプリング密度に比べて低いときに単一の統合ビット
マップ編成で複合ピクセル表示変数を使用する場合に生
じる問題は回避できる。発明者は、別々のビットマップ
編成を使用するためには、少なくともクロミナンス・サ
ンプルに対して速度（レート）バッファ・メモリを用い
ればよいことに気がついた。 通常の交番フィールド・ライン・インタレース（飛越
し走査）形テレビジョン信号を処理して水平走査周波数
の２倍の順次走査を行う方式のテレビジョン受像機で
は、ルミナンス情報およびクロミナンス情報の両方につ
いて、伸長された情報を受信して遅延させるために速度
バッファメモリが用いられる。この速度バッファメモリ
は、ライン走査を横切る方向（ライン走査に対して垂直
方向）の空間補間を行うために用いるサンプル・ベッド
（基礎）情報を供給するという別の目的に用いられる。
そのような装置は、例えば、W.N.ハートマイヤー（Hart
meier）氏の1986年４月１日付け発行の米国特許第4,58
0,163号の“並列編成メモリと１つの平均化回路とを有
する順次走査ビデオプロセッサ（Progressive Scan Vid
eo Processor Having Parallel Organized Memories an
d A Singal Averaging Circuit）”に記載されている。
その装置では、３つのライン記憶メモリが周期的にライ
ト・ワン、リード・ツー（１書込み、２読出し、write
−one,read−two）形式で動作して、ライン走査を横切
る方向の空間補間が行われる。一方、本出願の発明者
は、彼らが関わるタイプのテレビジョン表示システムに
おいて、VRAMの読出し後の速度緩衝作用と空間補間を行
うために２つのライン記憶メモリのみを使用するより簡
単な構造を開発した。 発明の概要 本発明に従って構成された画像メモリ・システムにお
いて、画像メモリとして用いられるVRAMから読出しを行
うときに、広帯域ビデオ（例えばルミナンス）情報のラ
インと狭帯域ビデオ（例えばクロミナンス）情報のライ
ンとが時分割多重される。このように構成にすると、広
帯域ビデオ情報と狭帯域ビデオ情報を画像メモリ中で別
々のビットマップ編成で記憶することができ、また、広
帯域ビデオ情報と狭帯域ビデオ情報の双方がVRAMの直列
出力ポートを通過するようになる。この構成では、VRAM
直列出力データを広帯域ビデオ部分と狭帯域ビデオ部分
に分ける複雑は構造解析を行わなくてよい。 この発明の推奨実施形態では、広帯域ビデオ情報は、
表示ライン・トレース期間中に、速度緩衝を行うことな
く、ビデオ走査速度（レート）でリアルタイムでVRANか
ら読出される。これに代わる別の形態では、広帯域ビデ
オ情報に対して、VRAM画像メモリと表示器との間で速度
緩衝が行われる。狭帯域ビデオ情報は、好ましくは表示
ライン・リトレース（帰線）期間中に、圧縮され変移さ
れた時間で読出される。次いで、速度緩衝および空間補
間を用いて、広帯域ビデオ情報に対して狭帯域ビデオ情
報が適正な時間関係に配置され、広帯域ビデオ情報と狭
帯域ビデオ情報とが合成されて表示装置用駆動信号が生
成される。 この発明の別の特徴は、狭帯域ビデオ情報の速度緩衝
および空間補間を行うための簡単な構造である。この発
明においては、VRAMは、速度バッファメモリに対して、
狭帯域ビデオデータに応答して形成されるスクリーン上
の応答表示の時間と比較して時間的に圧縮された狭帯域
ビデオデータを供給するものであって、時間的に伸長さ
れた狭帯域ビデオデータを供給するものではない。その
ような構成を用いることによって、空間補間は、従来の
空間補間器よりも経済的な部品である速度バッファメモ
リを用いて構成できることとなる。例えば、双一次形補
間で２×２のサンプル・ベッドが用いられる場合にライ
ン走査を横切る方向の空間補間を行うには、２つのライ
ン記憶メモリを用いれば充分である。フィールド走査に
おける狭帯域ビデオデータの連続する走査線の１つおき
のものが、表示ライン・リトレース期間中またはこれら
表示ライン・リトレース期間のうちの選択された期間中
に第１のライン記憶メモリに順次書込ませ、そのフィー
ルド走査における狭帯域ビデオデータの他の残りの走査
線が第２のライン記憶メモリに順次書込まれる。これら
２つのライン記憶メモリからの読出しは表示ライン・ト
レース期間中に行われる。読出された走査線は順序が入
換えられ、重み付けされ、線形合成されて、少なくとも
ライン走査の方向の空間的補間が完成される。 この発明のさらに別の特徴は、広帯域ビデオ情報と狭
帯域ビデオ情報に対して別々のビットマップ編成を用い
て、広帯域ビデオ情報と狭帯域ビデオ情報の各ラインを
時分割多重するようにVRAMを構成することである。 図面の簡単な説明 第１図は、この発明の実施形態による、クロマ・リサ
ンプリング装置を含むテレビジョン表示システムの概略
図である。 第２図は、第１図のテレビジョン表示システムを実現
するのに使用できる補間器の構成ブロックとして用いら
れる基本補間器ブロックの概略図である。 第３図および第４図は、それぞれが第２図の基本補間
器ブロックの１つ以上を用いて構成され、第１図のテレ
ビジョン表示システムで使用できる２つの補間器の概略
図である。 第５図は、第１図のテレビジョン表示システムで使用
されるビデオ・ランダムアクセスメモリのアーキテクチ
ャの概略図である。 第６図は、第５図のメモリ・アーキテクチャに対する
直列出力ポートのアドレス信号を生成するための回路の
概略図である。 第７図は、第１図のクロマ・リサンプリング装置に代
わる別のクロマ・リサンプリング装置の概略図である。 第８図は、この発明の別の実施形態においてVRAMから
読出されるルミナンス情報の速度緩衝を行うように、第
１図または第７図のテレビジョン表示システムを改変す
る場合の改変部分の概略図である。 第９図〜第16図は、この発明に従って、VRAMの各行に
画像データをパックする形態を示す図である。 第17図〜第20図は、第１図のテレビジョン表示システ
ムの相異なる特定の実施形態における、クロミナンス・
データのVRAMからクロミナンス・リサンプリング装置へ
の転送を制御する回路の概略図である。 発明の実施の形態 第１図は、コンパクトディスクに圧縮した形態で記憶
されているテレビジョン画像をリアルタイム表示用に変
換するテレビジョン表示システムを示す。コンパクトデ
ィスク・プレーヤ２が、符号化されたテレビジョン画像
を図形（drawing）プロセッサ３に供給する。コンパク
トディスク・プレーヤの代りに、ウィンチェスタ・ディ
スクのような、他のデータ源を用いることもできる。画
像符号化構成は、冗長度（リダンダンシ）を減じるため
に、既に再構成されてビデオ・ランダムアクセスメモリ
（即ち、VRAM）４の画像メモリ部分に記憶されている前
の画像と現在の画像との差分を表わすように設計されて
いる。（後で詳述するように、VRAM4は、実際には、コ
ンポーネント（成分）・モノリシックVRAMからなるバン
ク・アレイである。）図形プロセッサ３は、VRAM4の読
出し／書込みランダムアクセス・ポートとVRAM4の制御
回路とに結合するバス接続５を有する。VRAM制御回路に
よって、図形プロセッサ３はVRAM4に記憶されている画
像のうちの任意のものをプロセッサ３自体に読出し、ま
た、図形プロセッサ３は現在の画像または更新した画像
をVRAM4の画像メモリ部分に書込むことができる。VRAM4
は、そのランダムアクセス入力／出力ポートに加えて、
１行のデータをビデオ周波数で直列に読出すための直列
出力ポート６を持っている。 VRAM4中に記憶されている画像の記憶形態はこの発明
にとって重要である。VRAM4の画像メモリ部分は、ルミ
ナンス・サンプルとクロミナンス・サンプルに関して、
別々にビットマップ編成されている。画像メモリ中のビ
ットマップ編成において、メモリ中の記憶位置は、その
画像メモリから読出したデータから組立てられる表示の
各画素、即ち各“ピクセル”の記述（データ）を等角的
にマップする。ルミナンス・サンプル及びクロミナンス
・サンプルが画像メモリ中の各記憶位置に組合わされて
記憶される形でピクセルをビットマップするように構成
することもできる。しかし、ルミナンス・サンプルの方
がクロミナンス・サンプルよりも空間的（画像空間的）
に高密度で（密に）パックされる（詰込まれる）場合も
ある。さらに、ルミナンス・サンプルとクロミナンス・
サンプルの空間的サンプル密度の比が変化することもあ
る。クロミナンス・サンプルとルミナンス・サンプルの
中の選択した一部のものだけとを単一のビットマップ編
成に格納すると、メモリの利用率を低下させることにな
る。その理由は、実用上、各記憶位置は、ビットマップ
中の記憶位置（点）に対するクロミナンス情報が実際に
存在するか否かに関係なく、クロミナンス情報を記憶す
る能力（容量）を持つ必要があるからである。 発明者は、この問題を、画像メモリの或る部分にはル
ミナンス・サンプルに対して空間的に高いサンプリング
密度のビットマップ編成を採用し、また画像メモリの他
の部分にはクロミナンス・サンプルに対して空間的に低
いサンプリング密度の別のビットマップ編成を採用する
ことによって解決する。低いサンプリング密度で空間的
サンプリングを行うには、高いサンプリング密度で空間
的にサンプルされたサンプルに対してサブサンプルする
方法を用いると便利である。空間的なサンプリング密度
の比が変化する場合は、ルミナンス・サンプルとクロミ
ナンス・サンプルとの間での画像メモリの割当て配分も
変化する。 表示におけるライン・トレース（掃引線）期間中、VR
AM4の補助メモリに並列にロードされた画像メモリの高
いサンプリング密度のビットマップ編成部分から供給さ
れたルミナンス・サンプルのラインが、VRAM4の直列出
力ポート６を通して直列にフォーマタ７に読出される。
フォーマタ７は“ピクセル・アンラップ”機能を実行
し、ルミナンスまたはクロミナンスのいずれかのピクセ
ル・データを供給する。フォーマタ７の動作については
後で詳しく説明する。ライン・トレース期間中、フォー
マタ７は、ルミナンス・サンプル（このサンプルは、後
で詳しく説明するようにVRAM4中で“直線状にパックさ
れている（linearly packed）”と仮定する）を時間再
調整（re−time）して、デジタル−アナログ変換器８に
ピクセル走査速度で供給する。変換器８は、ビデオマト
リクス回路９に、そのルミナンス・サンプルに応答して
連続的アナログY1応答信号を供給する。 表示における選択されたライン・リトレース（帰線）
期間中、画像メモリの低いサンプリング密度のビットマ
ップ編成部分から供給された第１と第２のクロミナンス
変数C1、C2のサンプル・ラインが、VRAM4から直列アク
セス出力ポート６を通してフォーマタ７に読出されるよ
うに選択される。その選択法は、各選択されたライン・
リトレース期間中に、１ライン分のC1サンプルを読出
し、次いで１ライン分のC2サンプルを読出すというもの
である。こうすると、C1とC2に対して別々のビットマッ
プ編成を用いることができ、それによって、コンパクト
ディスク・プレーヤ３からの符号化画像をVRAM4中のビ
ットマップ編成画像データへ変換するのに必要な図形プ
ロセッサ３の構成が簡単になる。この簡単化が可能であ
る理由は、C1とC2を含む計算が別々にかつ直列に行うこ
とができ、そのような計算は図形プロセッサ３とVRAM4
の間に簡単なインタフェースを用いるだけで行えるから
である。表示処理中の変換器８及びクロマ（クロミナン
ス）・リサンプリング装置10に対するフォーマタ７から
のC1及びC2出力信号の時分割多重処理も、ライン・リト
レース期間中の時分割多重処理速度が低いので、簡単化
される。 フォーマタ７は、C1サンプルとC2サンプルの別々のビ
ットストリームをクロミナンス・リサンプリング装置10
へ供給する際に、連続するC1およびC2の各サンプルを分
離する別のピクセル・アンラップ機能を果たす。VRAM画
像メモリが推奨される方法で読出されると、C1サンプル
のビットストリームがクロミナンス・リサンプリング装
置10に供給された後、C2サンプルのストリームがクロミ
ナンス・リサンプリング装置10に供給される。クロミナ
ンス・リサンプリング装置10は、デジタル化されたC1変
数及びC2変数を、デジタル化されたルミナンスＹと同じ
サンプリング密度にリサンプル（再サンプル）する。C1
サンプルはデジタル−アナログ変換器11に供給され、変
換器11はそのアナログC1応答をビデオマトリクス回路９
に供給する。C2サンプルはデジタル−アナログ変換器12
に供給され、変換器12はそのアナログC2応答をビデオマ
トリクス回路９に供給する。クロミナンス・リサンプリ
ング装置はデジタル−アナログ変換器11と12に供給され
たC1及びC2サンプルを、デジタル−アナログ変換器８に
供給されたＹサンプルと適正な時間整合関係に置く時間
遅延を与える。こうすることによって、Ｙ及びC1、C2信
号をビデオマトリクス回路９中で互いにマトリクス処理
して、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の駆動信号を生
成することができる。これらのＲ、Ｇ及びＢの駆動信号
はそれぞれビデオ増幅器13、14、15で増幅される。次い
で、増幅された駆動信号は映像管16に供給されてカラー
表示を生成する。 第１図を更に参照して説明すると、表示同期発生器18
は、映像管16の偏向回路19に供給される水平同期及び垂
直同期パルスを発生する。また、表示同期発生器18はVR
AM読出し制御回路17に表示タイミングを知らせるための
信号を供給する。例えば、VRAM読出し制御回路17は表示
同期発生器18から供給される水平同期パルスを計数する
ライン・カウンタを含んでいる。このライン・カウンタ
は、表示の各フレームの終了後、次のフレームの開始前
に表示同期発生器18から供給される“フレーム間”パル
スによって０にリセットされる。また、表示同期発生器
18は、制御回路17にピクセル走査周波数の倍数の周波数
のパルスを供給する。制御回路17はこれらのパルスから
スケール処理（拡大縮小、変率、scale）を行って、VRA
M4とフォーマタ７に供給する適当な“直列出力クロッ
ク”信号を生成する。 フォーマタ７は、VRAM4の直列出力ポートからデータ
を“全幅で”取出すことによって、データをクロック制
御してポート６から出力するときのクロック周波数を低
く抑えることができる。例えば、ポート６が32ビットの
ワード幅を持つ場合は、ライン・トレース期間中、ポー
ト６を通して読出される各32ビット・ワードがフォーマ
タ７によって、４つの連続した８ビット・ルミナンス・
サンプルに配分され、VRAM出力はピクセル走査周波数の
４分の１の周波数で走査することが可能となる。フォー
マタ７はのフォーマット化動作を制御回路17からの命令
に応答して行う。また、制御回路17は、VRAM4のシフト
レジスタへ並列に転送されるべきVRAM4中の行を選択
し、その後、シフトレジスタはその内容を直列アクセス
出力ポート６を通してシフトして送出する。また、VRAM
読出し制御回路17は、このシフトレジスタにこのシフト
処理用として正確な“直列出力クロック”を供給する。 この例を更に説明するが、その場合、クロミナンス・
サンプルC1とC2は、全て８ビット・サンプルであり、ル
ミナンス・サンプルの４本目毎のラインにおける４番目
のルミナンス・サンプル毎に空間的にサブサンプルされ
るものとする。ある選択されたライン・リトレース期間
中、通常、これはライン・トレース期間の持続時間の５
分の１であるが、C1におけるサンプルの数とC2における
サンプルの数の各々は、ライン・トレース期間中のルミ
ナンス信号Ｙのサンプル数の４分の１である。ライン・
リトレース期間中ポート６を通して読出される各32ビッ
ト・ワードは、４つの連続した８ビットのC1サンプ
ル、、または４つの連続した８ビットのC2サンプルに配
分されて、クロミナンス・リサンプリング装置10に供給
される。C1走査線１ライン当りのC1のサンプル数とC2走
査線１ライン当りのC2サンプル数はそれぞれ、ルミナン
スのその走査線１ライン当りのサンプル数の４分の１な
ので、クロミナンスのその走査線１ライン当りのサンプ
ルの総数は、ルミナンスのその走査線１ライン当りのサ
ンプル数の２分の１である。クロミナンスのその走査線
１ライン当りのサンプルの総数がVRAM4の直列出力ポー
ト６から、ルミナンス・サンプルが表示されるライン・
トレース期間の持続時間の５分の１の長さのライン・リ
トレース期間に転送されることになるので、VRAM読出し
制御回路17は、ライン・リトレース期間中、直列出力ク
ロックの周波数を少なくとも2 1/2倍にしなければなら
ない。 クロック速度が高速マスタクロックから２の累乗でス
ケール処理すると、ライン・リトレース期間のVRAM4か
らの読出しに用いる直列クロック周波数はピクセル走査
速度の４倍になる。これにより、VRAM4をアクセスする
のに要する時間を減少させ、完全な１つのライン・リト
レース期間よりも少ない時間でクロミナンスのサンプル
を供給することができ、ライン・リトレース期間の残り
の部分の期間に出力ポート６を用いて他のデータをダウ
ンロードすることができる。 クロミナンス・リサンプリング装置10はライン記憶ラ
ンダムアクセスメモリ101、102、103及び104を含んでい
る。これらのライン記憶メモリの中の選択された一対の
ものには、選択されたライン・リトレース期間中にフォ
ーマタ７からそれぞれ与えられるC1サンプル及びC2サン
プルに応答してそのデータが書込まれる。ライン記憶メ
モリ101と102には、C1サンプルの順次選択されたライン
が交互に書込まれ、また、メモリ101と102は、ライン・
トレース期間に読出されて、C1サンプルの隣接するライ
ンを並列に２次元空間補間器105に供給する。ライン記
憶メモリ103と104にはC2サンプルの順次選択されたライ
ンが交互に書込まれる。メモリ103と104は、ライン・ト
レース期間に読出されて、C2サンプルの隣接するライン
を並列に２次元空間補間器106に供給する。補間器105と
106はリサンプルされた信号C1とC2をそれぞれデジタル
−アナログ変換器11と12に供給する。C1とC2はそれぞれ
Ｙと同じ空間サンプリング密度でリサンプルされる。 第２図は、補間器105と106の各々をバイリニア（双一
次）補間器として構成するための基本要素として用いる
新規は基本補間器ブロック20を示す。ブロック20の出力
ピクセル走査周波数は、その入力端子INとIN′の入力ピ
クセル走査周波数の２倍である。サブサンプルされた画
像空間中の隣接走査線からのピクセル・サンプルのそれ
ぞれのストリームは、補間器ブロック20の端子INとIN′
に対して出力走査線周波数（レート・率）で繰返し供給
される。サブサンプルされた画像空間における各走査線
は2(n+1)回または2(n+1)−１回繰返され、走査線を横切
る方向に2n:1の空間的補間が行われる。ここで、ｎは１
以上の正の整数である。走査線を2(n+1)回繰返すことに
よって、ライン記憶RAM101〜104のクロックは簡略化で
きる。いずれの場合にも、ライン記憶RAM101〜104は、
１ライン・リトレース期間ではなく、連続する２つのラ
イン・リトレース期間にデータをロードすることができ
る。 マルチプレクサ21は“制御1"信号に応答して、空間補
間を行うために端子INとIN′に供給されるピクセルのス
トリーム中の、ライン走査方向の時間的に先に到来する
（早い方の）ストリームを選択する。この補間の第１の
ステップとして、選択されたピクセル・ストリームが１
ピクセル遅延回路22に供給される。選択されたストリー
ムのピクセルは、加算器23において、回路22によって１
ピクセル遅延を受けたその選択されたストリームからの
ピクセルと加算され、結果として得られた和がビット桁
シフタ24で２分の１にされ、マルチプレクサ21によって
選択されたストリーム中の２つの連続するピクセルの平
均が供給される。マルチプレクサ25は、回路22の遅延ピ
クセル出力と２つの連続ピクセルの平均とを交互に選択
して補間器ブロック20の端子OUTに送る。マルチプレク
サ25によるこの選択動作はピクセル入力周波数の２倍で
あるピクセル出力周波数で行われる。 補間器ブロック20の端子OUT′は、端子OUTを通して供
給される走査線に先行する補間された走査線を表わす別
のピクセル・ストリームを上記のピクセル出力周波数で
供給する。この補間走査線は次のようにして生成され
る。補間器ブロック20の端子INとIN′に供給されるピク
セル・ストリームは、加算器26で加算されて、１ピクセ
ル遅延回路27に供給される。回路27の出力は１ビット桁
シフタ28によって２分の１にされ、走査線方向を横切る
方向のみに補間された補間走査線用のピクセルが供給さ
れる。さらに、補間走査線における走査線方向の補間ピ
クセルは、（１）加算器29において、加算器26の出力と
回路27で１ピクセル分の遅延を受けた加算器26の出力と
を加算し、（２）加算器29の加算結果である和を、２ビ
ット桁シフタ30において、４で除算することによって発
生される。マルチプレクサ31は、上述の非ライン走査方
向（ライン走査方向を横切る方向）に補間された補間走
査線形成用ピクセルと上述の走査方向に補間された補間
走査形成用ピクセルとを交互に選択して、補間器ブロッ
ク20の端子OUT′に供給する。このマルチプレクサ31に
よる選択動作は、ピクセル入力周波数の２倍であるピク
セル出力周波数で行われる。 補間器ブロック20は、端子INとIN′に供給された入力
データをリサンプルして、その端子OUTとOUT′に4:1の
高い走査周波数でサンプルを供給する。但し、これらの
サンプルの供給順序は通常の走査線順序にはなっていな
い。 第３図は、走査線の方向と走査線を横切る方向の双方
において2:1の空間補間を行おうとする場合に、どのよ
うにして、第１図の補間器105と106を２つの基本補間器
ブロック20−１と20−２及びマルチプレクサ32と33を用
いて構成することができるかを示している。マルチプレ
クサ32と33は、高い走査周波数のC1及びC2サンプルを通
常の走査線順序に配置するように動作する。ライン記憶
RAM101、102、103及び104の各々は、再書込みを行う前
に４回（または３回）読出される。補間器105と106が第
３図に従って構成されている場合は、RAM101と103が同
時に書込まれ、RAM102と104が同時に書込まれる。補間
器105と106が第３図に従って構成される場合には、RAM1
01と103の書込みとRAM102と104の書込みの間には走査線
２ライン分のオフセット（ずれ）がある。 補間制御回路34が基本補間器ブロック20−１と20−２
の両方に、入力ライン前進周波数で制御１信号を供給す
る。また、回路34は、これらのブロックに入力走査周波
数の２倍（第３図の補間器では出力ピクセル走査周波数
に等しい）の制御２信号を供給する。さらに、回路34は
入力ライン前進周波数で切換わる制御３信号をマルチプ
レクサ32と33の各々に供給する。マルチプレクサ32と33
は、１組の１ラインおきの出力ラインの期間に、ブロッ
ク20−１と20−２のそれぞれの端子OUT′から供給され
る２つの補間信号を選択して、デジタル−アナログ変換
器11と12に入力データを供給する。上述の１ラインおき
の出力ラインの間に位置する残りの１組の１ラインおき
のラインの期間には、マルチプレクサ32と33は、ブロッ
ク20−１と20−２の端子OUTから供給される２ライン分
の補間された走査線を選択して、変換器11と12に入力デ
ータを供給する。マルチプレクサ32は、ライン記憶RAM1
01及び102の再書込みの周波数を小さくするために反転
した順序でこれらのRAMに受入れられた走査線の順序を
補正して、C1の出力走査線を正しい順序に配列する。同
様に、マルチプレクサ33は、ライン記憶RAM103と104中
の走査線順序の反転を補正してC2の出力走査線を正しい
順序に配列する。単一の基本補間器ブロック20−１と20
−２の構成に代えて、複数ｎ個の基本補間器ブロックを
カスケード接続したものを用いて、走査線の延びる方向
と走査線を横切る方向の両方向に2n:1の空間補間を行う
ことができる。 第４図は、その両方向の各々に4:1の空間補間を行う
ために、補間器105と106をどのように構成するかを示し
ている。補間器105のこの実施例においては、基本補間
器ブロック20−１に、別の基本補間器ブロック20−３及
びマルチプレクサ32がカスケード接続されている。補間
器106のこの実施例においては、基本補間器ブロック20
−２に、別の基本補間器ブロック20−４及びマルチプレ
クサ33がカスケード接続されている。ライン記憶RAM10
1、102、103及び104の各々は、補間器105と106が第４図
に従って構成されている場合には、再書込みが行われる
前に８回（または７回）読まれる。RAM101と103が同時
に書込まれ、RAM102と104が同時に書込まれる。補間器1
05と106が第４図に従って構成されている場合には、RAM
101と103の書込みとRAM102と104の書込みとの間には、
４ライン分の走査線のオフセットが存在する。 補間制御回路35は、ブロック20−１と20−２の両方に
それらの出力ライン前進周波数の半分で制御１信号を供
給する。また、補間制御回路35は、ライン記憶RAM101〜
104からのピクセル走査周波数の２倍の周波数で制御２
信号をブロック20−１と20−２の両方に供給する。第４
図の補間器では、この周波数は出力ピクセル走査周波数
の２分の１に等しい。また補間制御回路35は入力ライン
前進周波数で切換わる制御３′信号をマルチプレクサ32
と33に供給する。第３図の補間回路の場合と同様に、マ
ルチプレクサ32と33はライン記憶RAM101〜104における
ライン走査順序の反転を補正する。 基本補間器ブロック20−１と20−２は、その後にカス
ケード接続されている基本補間器ブロック20−３と20−
４に、ライン記憶RAM101〜104から受取った入力走査線
の２倍の入力走査線を供給する。従って、補間制御回路
35は基本補間器ブロック20−３と20−４の制御１信号接
続部に、それらのブロックの出力ライン前進周波数の２
分の１、即ち、基本補間器ブロック20−１と20−２の出
力ライン前進周波数で、制御１′信号を供給する。 基本補間器ブロック20−３と20−４は、基本補間器20
−１と20−２から、ライン記憶RAM101〜104から供給さ
れたときのピクセル走査周波数の２倍の周波数でピクセ
ルを受取る。補間制御回路35は、基本補間器ブロック20
−３と20−４の制御１信号接続部に、ライン記憶RAM101
〜104のピクセル出力周波数の４倍であるピクセル入力
周波数の２倍の周波数で制御２′信号を供給する。 第５図は、１バンク分のVRAM4の構成、VRAM4の直列出
力ポートをフォーマタ７に接続する32ビット幅データバ
ス６、及びピクセル・アンラップ機能を実行するフォー
マタ７の詳細を示す。VRAM4は８つの成分（component）
VRAMからなる少なくとも１つのバンク40を含む。第５図
は、ルミナンス情報とクロミナンス情報が別々のビット
マップ編成で記憶できることをより良く理解するための
図である。 この発明の推奨実施例においては、ビットマップは次
のマッピング手順が行われたのと同等の形で、VRAM4に
記憶される。即ち、数ビット・ピクセルのデータの各々
は、所定の順序付け規則に従って並列ビット・フォーマ
ットから直列ビット・フォーマットに変換される。次
に、各走査線中の連続するピクセルデータは順次、一列
に並べストリングを形成するようにまとめられる。その
結果得られる表示走査線を表わすビットの各ストリング
は表示走査線の前進方向の（アドバンス）順序につなが
れたストリングを形成し、これによって形成されたさら
に長いビットのストリングによって１枚の完全な画像フ
ィールドの記述データが得られる。次に、このビット・
ストリングは、“直線状パック法”と呼ばれる手順でVR
AM4の連続した各行にマップされる。直線状パック（メ
モリセルの各行または各列に沿って直線状にパックする
こと）を行うと、各ピクセル・コードのビット長を、VR
AM4のバンク（例、バンク40）の１行中のビット数の約
数である複数のコード長の中から選択するにもかかわら
ず、VRAM4中の記憶密度を可能な限り高くすることがで
きる。市販されている64K×４成分VRAMは、１辺が28ビ
ットの４つの正方形ダイナミック・メモリ・アレイから
なり、また、４ビット幅の直列出力ポートに対してバッ
ファメモリとしての４個の並列入力／直列出力レジスタ
を提供するように動作するスタティック・メモリを含ん
でいる。このような成分VRAMの８個からなるバンクは、
256個の４バイト・デジタル・ワードからなる256行を供
給する。これらのディメンション（容量、サイズ）は、
この明細書の以下の記載全体におけるVRAM4の例として
示されている。 成分VRAMにおいてVRAM4の直列出力ポートに対するバ
ッファメモリとして機能するスタティック・メモリのデ
ータ・ロードは、SRACと略称される“直列読出しアドレ
ス・コード（SERIAL READ−OUT ADDRESS CODE）”によ
って制御される。SRACは、“バンク・アドレス（BANK A
DDRESS）”を含む隣接ビット桁からなる第１のグループ
と、“行アドレス（ROW ADDRESS）”を含む隣接ビット
桁からなる第２のグループと、“列アドレス（COLUMN A
DDRESS）”を含む隣接ビット桁からなる第３のグループ
と、からなる３部構成のコードである。SRACの行アドレ
ス部分及び列アドレス部分は、VRAM4中の記憶位置の配
置を表わすが、表示ラスタの寸法形状、ルミナンス・ピ
クセル・コード用ビットマップ編成またはクロミナンス
・ピクセル・コード用ビットマップ編成との直接的関係
はない。SRACがバンク・アドレスをその最上位桁の位置
に符号化していると仮定する。この方法は、後で成分VR
AMのバンクを追加する場合、その追加が容易になるとい
う点から好ましい。SRACは、列アドレスを８ビット桁か
らなる最下位のグループ位置に符号化し、行アドレスを
８ビット桁からなる最下位から２番目のグループ位置に
符号化する、と仮定する。バンク・アドレスの2m個のｍ
ビット値の各々はVRAM4の対応するそれぞれのバンクだ
けに割当てられ、また、そのｍビットの現在の値が割当
てられているVRAM4のバンク40に対するバンク・アドレ
ス・デコーダ37は、その現在の値に応答して32ビットの
幅データ６にデータを読出すようにVRAMのバンク40を調
整する。この構成によって、VRAM4のバンク40等をバス
６へ接続することが可能となる。 SRACの行アドレス部分に従って、VRAM4中の少なくと
も選択されたバンク40中の直列アクセス出力ポートに対
して、ロードすべき行を選択する。バンク40は（VRAM4
のその他のバンクと同様）、各々が４ビット幅の直列ア
クセス・ポートを有する成分VRAM41、42、43、44、45、
46、47、48の８個組（octet）からなる。VRAM4の直列出
力の行中のビットの数は１列当り32ビット×256列で、
合計213ビットである。表示ラインのルミナンスまたは
クロミナンス成分信号を、VRAM4の１行当りの２の整数
乗のビット数に関係するビット数で表わすと便利であ
る。例えば、高解像度ルミナンス成分信号の１本の表示
ラインは1024個の８ビット・ピクセルからなり、これは
ビット数に関してVRAM4中の１行と1:1の比率になってい
る。中程度の解像度のルミナンス成分信号の表示ライン
は、例えば、512個の８ビット・ピクセルからなり、従
って、ビット数に関して、VRAM4中の１行に対して1:2の
比率になっている。低解像度のルミナンス成分信号の表
示ラインは、例えば、256個の４ビット・ピクセルから
なり、これはビット数に関してVRAM4の１行と1:8の比率
となっている。これらのルミナンス成分信号に対して表
示ライン走査方向と表示ライン前進方向の両方向にそれ
ぞれ4:1で空間的にサブサンプルされたそれぞれのクロ
ミナンス成分の４本の表示ラインは、ビット数に関し
て、VRAM4の１行についてそれぞれ1:16、1:32及び11:12
8の比の関係にある。 SRACの列アドレス部分は、成分VRAM41〜48等のスタテ
ィック・メモリの読出しを行う間に、カウンタによって
生成されるそのメモリのアドレス中のオフセット値を指
定する。各成分VRAM中のスタティック・メモリは、その
成分VRAM中の０値オフセットを持った対応するダイナミ
ック・メモリから並列に書込まれる。VRAM4中の選択さ
れたバンク40の成分VRAMの直列出力ポートを介したスタ
ティック・メモリの直列読出しは、SRACの列アドレス部
分によって指定される列位置から開始する。VRAM4の１
つの行に複数表示ライン分の情報が記憶される場合は、
SRACの列アドレス部分によって、VRAM4からの直列読出
しを情報の表示ラインの任意の１ラインの開始点から開
始することができる。 １表示ライン中のビットの数がVRAM4中の行当りのビ
ット数以上である場合以外は、選択されたバンク40の成
分VRAM41〜48中のスタティック・メモリへ転送されるVR
AM4の行は、一般的に、これらのスタティック・メモリ
が再書込みされる前に完全に読出されることはない。そ
の根本的理由は、ルミナンス・ピクセル・コードは、ラ
イン・リトレース期間中にVRAM4からクロミナンス・ピ
クセル・コードが読出される直列出力ポートと同じ直列
出力ポートを通して、ライン・トレース期間中にVRAM4
から読出されるためである。このような２つのビットマ
ップ編成間の時分割多重処理を行うためには、２つのビ
ットマップ編成のうちの各一方からデータを読出すたび
に、スタティック・メモリに再書込みする必要がある。 VRAM4の任意の特定のバンクは、ｍビットを有するSRA
Cのバンク・アドレス部分に応じて選択される。ここ
で、2mはVRAM4中の成分VRAMのバンクの数である。VRAM4
の各バンクは、VRAM4のバンク40のバンク選択デコーダ3
7と同様の、SRACのバンク・アドレス復号用のバンク選
択デコーダを備えている。VRAM4中の全ての成分VRAMはT
R/OEピン（図示せず）をそれぞれ備えている。このTR/O
Eピンの全ては、VRAM4のバンクの任意の１つの中の１行
のデータが直列出力ポートにデータを供給するスタティ
ック・メモリへ転送されるときに、“転送”信号として
“低”論理状態を並列に受取る。さらに、選択されたバ
ンクに対するTR/OEピンは、この発明とは関係のない動
作態様でランダムアクセス出力／入力ポートがアクセス
されるときにも、“出力イネーブル”信号として低論理
状態を受取る。転送信号は、関連する各成分VRAMのRAS
ピンに“行アドレス・ストローブ”信号が加えられる時
だけ、命令として実行される。バンク・アドレス・デコ
ーダ37は、成分VRAM41〜48の補助スタティック・メモリ
部分に一行のデータが転送されるときに、成分VRAM41〜
48の選択されたバンク40のRASピンのみに、高−低転移
を与える。 行／列アドレス・マルチプレクサ38は、成分VRAM41〜
48の８個のアドレス・ピンに行アドレスを供給して、ど
のデータ行が直列出力のために転送されているかを示
す。次いで、RASが高レベルになり、列アドレス・マル
チプレクサ38が、列アドレスを成分VRAM41〜48の８個の
アドレス・ピンに供給する。VRAM41〜48のCASピンに
は、“列アドレス・ストローブ”信号が供給される。こ
の信号が低レベルになると、VRAM41〜48の内部アドレス
・カウンタに直列読出し用の適当なオフセット値がロー
ドされる。次いで、CASは高レベルになる。 ピクセル・クロック・マルチプレクサ39は、“ルミナ
ンス直列出力クロック”信号と“クロミナンス直列出力
クロック”信号の一方を選択して、成分VRAMの直列クロ
ック（SC）ピンに供給する。バンク・アドレス・デコー
ダ37は、VRAM4から直列出力を行う間に、成分VRAMの選
択されたバンク40のみのSOEピンに対して、“直列出力
イネーブル”信号として低レベル状態を供給する。これ
によって、成分VRAM41〜48の直列出力ポートは32ビット
幅バス６へマルチプレクス（時分割結合）される。ルミ
ナンス直列出力クロックとクロミナンス直列出力クロッ
クは、共に“マスタクロック”信号からそれぞれプログ
ラマブル除算によって作られる。 直列出力ポート・バス６から供給された連続した32ビ
ット・ワードをピクセルに分解するためのフォーマタ７
の構造の詳細が第５図に示されている。32ビット・ワー
ド・レジスタ50は、連続した32個のビットを保持する
が、これらのビットの中のｎ個の最上位ビットがルミナ
ンスまたはクロミナンスを表わすコードである。便宜
上、ｎは２の整数乗で、16以下に制限される。プログラ
マブル・マスク・レジスタ51が、16ビット桁の最上位位
置のｎ個の“1"からなるグループと、最下位ビット位置
中の（16−ｎ）個の“0"からなるグループを保持する。
マスクレジスタ51の内容とレジスタ50に収容されている
ワードの16個の最上位ビットとは、その対応するビット
位置がANDゲートバンク52で論理積（AND）演算され、ル
ミナンス・データまたはクロミナンス・データの選択さ
れた信号ピクセルが供給される。これらのデータが16ビ
ットよりも短い場合は、その下位のビット位置には０が
置かれる。（別の設計では、このデータは、常に８ビッ
ト以下とされ、マスク・レジスタ51は８ビット長に短縮
され、バンク52にはANDゲートが８個だけ設けられ
る。） VRAM4の１行中の最初の32ビット・ワードが直列出力
ポート・バス６を通してフォーマタ７に供給されると、
マルチプレクサ53がそのワードを32ビット・ワード・レ
ジスタ50に受入れる。ピクセル・データを規定している
そのワードのｎ個の最上位ビットは、VRAM4中のルミナ
ンス・ビットマップが走査される場合には、第１図に示
されているデジタル−アナログ変換器８に供給され、ま
た、VRAM4中のクロミナンス・ビットマップが走査され
ている場合には、クロマ・リサンプリング装置10のライ
ン記憶RAM101〜104の中の適合する１つに供給される。 次の（32−ｎ）/nピクセル・データがデジタル−アナ
ログ変換器８またはクロマ・リサンプリング装置10に供
給されているとき、マルチプレクサ53は順次、32ビット
・マルチビット・シフタ54の（32−ｎ）/n連続出力をワ
ード・レジスタ50に供給する。シフタ54は“ピクセル・
クロック”パルスによってタイミングをとった連続する
各ピクセル毎に、ｎビットをより上位にシフトさせる。 モジュロ−ｎの第１のピクセル・データがデジタル−
アナログ変換器８またはクロマ・リサンプリング装置10
に供給されるとき、マルチプレクサ53は、古いワードを
シフトする代りに、新しい32ビット・ワードをレジスタ
50に受入れさせる。マルチプレクサ53は、例えば、モジ
ュロ−ｎピクセル・カウンタの１つの出力を復号するこ
とによって制御することができる。このカウンタは、ピ
クセル・クロック周波数で計数するモジュロ−32カウン
タの最後のｎ段からなる。そのモジュロ−32カウンタは
２進シフタと共にマルチビット・シフタ54を構成する。 当業者は、上述したVRAM4とフォーマタ７との間のイ
ンタフェースに関する以上の説明から、VRAM4のデジタ
ル・ワード編成が変形可能であること及びそれらの変形
を行うためにフォーマタ７のアーキテクチャが変更可能
であることを容易に理解できる。VRAM4から読出された
各32ビット・ワードについて、ピクセルの順序は、例え
ば、上述した順序と逆であってもよく、その場合、フォ
ーマタ７の構造は次のように変更される。プログラマブ
ル・マスク・レジスタ51は、その最下位（最上位ではな
く）ビット位置にｎ個の“1"からなるグループを保持す
る。16−ｎ個の“0"からなるグループはマスク・レジス
タ51の最上位ビット位置に保持される。16個のANDゲー
トからなるバンク52がワード・レジスタ50の16個の（最
上位ではなく）最下位ビット位置から入力を受入れると
共に、変更されたマスク内容を持つマスク・レジスタ51
からの入力も受取る。マルチビット・シフタ54は、連続
する各ピクセルをピクセル・クロックパルスによってタ
イミング調整して、ｎビットをより下位（上位ではな
く）にシフトさせる。また、容易に考えられる別の変形
は、VRAM4中の列読出しアドレスまたはワード読出しア
ドレスを表示が水平に走査されるに伴って増加変化また
は減分変化（increment or decrement）させることであ
る。 第６図は、第１図におけるSRACを発生するVRAM読出し
制御器17の部分の構成の詳細を示す。マルチプレクサ59
はその時走査されているビットマップ編成に対応する適
正なSRACを選択し、そのSRACがマルチプレクサ59の出力
からVRAM4に供給される。これにより、各走査が特定の
ビットマップ編成の直線状にパックされたデータのどの
部分に沿って行われているかを見失うことがない。２つ
のSRAC発生器60と70が示されている。発生器60はルミナ
ンス・ピクセル・データの連続するラインに対するSRAC
を発生する。発生器70はクロミナンス・ピクセル・デー
タの連続ラインに対するSRACを発生する。クロミナンス
のC1及びC2記述データに対して２つのSRAC発生器を用い
ずに１つのSRAC発生器70だけを用いるために、このC1及
びC2記述データはライン毎にC1サンプルとC2サンプルを
インタリーブした形にしてVRAM4に直線状にパックす
る。 SRAC発生器60は、SRACをマルチプレクサ59の２つの入
力のうちの一方に供給するためのSRACラッチレジスタ61
を含んでいる。SRACラッチレジスタ61の内容は、“フィ
ールド・リトレース・ブランキング”パルスによって制
御されるマルチプレクサ62の出力を用いて更新される。
フィールド・リトレース期間中、フィールド・リトレー
ス・ブランキング・パルスによって、マルチプレクサ62
は、レジスタ61の内容を更新するために、スタート・ア
ドレス・レジスタ63から供給される“ルーマ・フィール
ド走査スタート・アドレス”を選択するように動作す
る。ルーマ・フィールド走査アドレスは、次のフィール
ドの左上角のルミナンス・ピクセルのVRAM4中の記憶位
置を示す。このルーマ・フィールド走査スタートアドレ
スは、表示命令を記憶するために確保してある主コンピ
ュータ・メモリの一部にあるリストから所定の順序で選
択され、このルーマ・フィールド走査スタート・アドレ
スのリストは図形プロセッサ３によって管理される。 フィールド・トレース期間中、フィールド・リトレー
ス・ブランキング・パルスが存在しないことによって、
マルチプレクサ62は、SRACラッチ・レジスタ61の内容を
更新するために加算器64の和出力を選択するように動作
する。加算器64には、SRACラッチ・レジスタ61とプログ
ラマブル表示ライン・ピッチ・ラッチレジスタ65から加
数（addenda）が供給される。ラッチレジスタ65に記憶
されている“画像ライン・ピッチ”は、画像ライン１本
当りのルミナンス・サンプルの数とルミナンス・サンプ
ル１つ当りのルミナンス表示ビットの数とVRAM4中の列
アドレス当りのビット数の逆数とを乗じた積、即ち、画
像ライン当りのルミナンス表示ビットの数を32で除した
ものである。素子61〜65は、各ライン・リトレース期間
中にSRACを画像ライン・ピッチ分増大させるアキューム
レータとして動作する。画像ライン・ピッチは図形のプ
ロセッサ３によってラッチ・レジスタ65へロードされ
る。画像ライン・ピッチは、コンパクトディスク・プレ
ーヤ２または他のビデオ信号源から供給されるものであ
り、そのライン・ピッチを、VRAM4中のビットマップ編
成されたルミナンス及びクロミナンス・ピクセル・デー
タの各フィールドに先行する“フィールド・ヘッダ・デ
ータ”に入れると都合がよい。 SRAC発生器70は、SRACをマルチプレクサ59の２つの入
力の他方にSRACを供給するためのSRACラッチレジスタ71
を含んでいる。SRACラッチレジスタ71の内容は、フィー
ルド・リトレース・ブランキング・パルスによって制御
されるマルチプレクサ72によって更新される。フィール
ド・リトレース・ブランキング・パルス期間中、マルチ
プレクサ72は、レジスタ71の内容を更新するために、ス
タート・アドレス・レジスタ73から供給される“クロマ
・フィールド走査スタート・アドレス”を選択する。ク
ロマ・フィールド走査スタート・アドレスは、次のフィ
ールドの右上角にあるC1ピクセルのVRAM4中の記憶位置
を示す。これらのクロマ・フィールド走査スタート・ア
ドレスは、ルーマ・フィールド走査スタート・アドレス
と共に、主コンピュータ・メモリにおける表示命令を記
憶するために確保されている部分にリストされており、
これらのクロマ・フィールド走査スタート・アドレスの
リストは図形プロセッサ３によって管理される。 フィールド・トレース期間中、フィールド・リトレー
ス・ブランキング・パルスが存在しないことによって、
マルチプレクサ72は、加算器74の和出力を選択して、SR
ACラッチレジスタ71の内容を更新する。加算器74には、
SRACラッチレジスタ71とプログラマブル表示バンド・ピ
ッチ・レジスタ75から加数（addenda）が供給される。
クロマ表示バンドはクロミナンス値のリサンプリング相
互間の表示ラインの数である。ラッチレジスタ75に記憶
されている“クロマ表示バンド・ピッチ”はクロマ表示
バンド当りのクロミナンス・サンプルの数とクロミナン
ス・サンプル１個当りのクロミナンス表示ビットの数と
VRAM4中の１列アドレス当りビット数の逆数との積、即
ち、１クロマ表示バンド当りのクロミナンス表示ビット
の数を32で除したものである。素子71〜75は、各クロマ
表示バンド期間が間に入ることによって分離された各選
択ライン・リトレース期間にクロマ表示バンド・ピッチ
分だけSRACを増加させるアキュムレータとして動作す
る。クロマ表示バンド・ピッチは、図形プロセッサ３に
よってラッチ・レジスタ75にロードされ、また、画像ラ
イン・ピッチと同様にして供給される。 ここで、第１図のテレビジョン表示システムで用いら
れるC1及びC2クロミナンス信号の性質を考察する。この
表示システムにおけるC1とC2は、加算または減算合成法
を用いてルミナンス信号Ｙと線形合成され得る色差信号
とすることができる。例えば、加色法の３原色の赤
（Ｒ）、緑（Ｇ）及び青（Ｂ）のうちの２つとＹとの間
の差がC1とC2を構成する。C1及びC2として（Ｒ−Ｙ）及
び（Ｂ−Ｙ）色信号が用いられることが多い。一方、C1
及びC2は、色差信号Ｙと他の混合色との間の差として構
成してもよい。NTSCテレビジョン放送規格で使用される
ようなＩ及びＱ信号がそのような色差信号の例である。 C1とC2は、また、ルミナンス信号に対して正規化され
た色差信号、例えば、〔（R/Y）−１〕と〔（B/Y）−
１〕、またはI/YとQ/Yとすることもできる。このような
C1とC2はＹと線形合成する前にＹを乗じることにより、
C1とC2信号に対する正規化が解除される。 第７図は、第１図のテレビジョン表示システムのクロ
マ・リサンプリング装置10の代りに用い得る他のクロマ
・リサンプリング装置100を示す。クロマ・リサンプリ
ング装置100では、クロミナンス情報を、それぞれC1値
とC2値を記憶するクロマ・マップ・メモリ115と116に対
する読出しアドレス（クロマ・マップ読出しアドレス）
の形でVRAM4に記憶することが可能である。これらの読
出しアドレスは、C1とC2を直接表わすのに必要なコード
よりも短いビット長のクロミナンス・コードで表わすこ
とができる。クロマ・マップ・メモリ115と116は並列に
アドレスされ、従って、時間圧縮されたクロミナンス情
報用速度バッファ・メモリとしては、１つの奇数ライン
記憶メモリ111と１つの偶数ライン記憶メモリ112だけで
よい。 クロマ・マップ・メモリ115のデータはマルチプレク
サ113と117によってマルチプレクス（時分割多重処理）
されて、ライン記憶メモリ111と112の連続読出しアドレ
スの内容が、それぞれラッチ121とラッチ122に順次供給
される奇数ラインC1サンプルのストリームと偶数ライン
C1サンプルのストリームとに変換される。ラッチ121と1
22に供給されるサンプルのストリームは時間的にいくら
かオフセットし（ずれ）て供給されるが、ラッチ121と1
22中の対をなすサンプルは時間的に並列にC1補間器105
に受入れられる。 同様に、クロマ・マップ・メモリ116のデータはマル
チプレクサ113と118によってマルチプレクスされて、ラ
イン記憶メモリ111と112の連続読出しアドレス内容が、
ラッチ123に順次送られる奇数ラインC2サンプルのスト
リームに変換され、また、ライン記憶メモリ111と112の
連続する読出しアドレス内容が、ラッチ124に順次送ら
れる偶数ラインC2サンプルのストリームに変換される。
ラッチ123と124中の対をなすサンプルは時間的に並列に
C2補間器106に受入れられる。 補間器105と106から供給されるC1及びC2サンプルはフ
ォーマタ７′から直接供給される対応するＹサンプルと
時間的に整合させられる。C1およびC2サンプルのストリ
ームはデジタル−アナログ変換器11と12へ入力信号とし
て供給され、Ｙサンプルのストリームがデジタル−アナ
ログ変換器８へ入力信号として供給される。信号処理の
残りの部分は前述したのと同様に行われる。 第８図は、第１図または第７図のテレビジョン表示シ
ステムの変形においてピクセル・アンラップ用フォーマ
タ７とデジタル−アナログ変換器８との間で使用される
ルミナンス速度バッファメモリ80を示す。速度バッファ
メモリ80は、Ｙ奇数ライン記憶RAM81とＹ偶数ライン記
憶RAM82とを含んでいて、ライン記憶RAM81と82は各時間
インタリーブされた表示ライン期間のそれぞれの組の期
間に書込まれる。ライン記憶RAM81と82の書込みの速度
は表示のピクセル走査速度と異ならせることができる。
一般的には、その速度は、ライン記憶RAM101〜104また
は111〜112に書込みができる期間を延長してライン・リ
トレース期間とライン・トレース期間の一部とを含むよ
うにするために、高くされている。Ｙライン記憶RAM81
と82の一方が書込まれている各表示ライン・トレース期
間中、Ｙライン記憶RAM81と82の他方はピクセル走査周
波数で読出しが行われている。マルチプレクサ83がこの
読出したデータをデジタル−アナログ変換器８への入力
信号として選択する。デジタル−アナログ変換器８のサ
ンプル−ホールド動作はビデオマトリクス９に供給され
るアナログＹ信号に対してある程度の空間低域通過濾波
を行うが、ピクセル走査周波数が比較的低い場合には、
表示画像中に過度のルミナンスの“むら”として現れる
エーリアシング（aliasing）を抑圧するため、この濾波
効果を補強することが望ましい。 ルミナンス速度バッファがとり得る別の形態として、
ちょうど１ライン分の８ビットＹサンプルの記憶容量を
有するより高速のRAMを用いる。Ｙサンプルは、VRAM4か
らこのライン記憶RAMへ、ライン・トレース期間の前半
部分で１度に４個ずつ並列に書込まれ、次いで、ライン
・トレース期間の全体を通して１度に１個ずつ直列に読
出される。ライン・トレース期間の後半では、VRAM4の
直列ポートが、データをRAM101〜104または111〜112、
あるいは、コンピュータ・システムの他の部分へ転送す
るために利用可能となる。 この発明の態様に従ってビデオ情報をVRAMにパックす
る方法を更に詳しく説明する。クロミナンスがルミナン
スに比してより低い密度で（粗に）画像空間中でサンプ
ルされるときに、この発明に従ってVRAMがどのように編
成されるかを説明する前に、ルミナンスとクロミナンス
が画像空間で同じ密度でサンプルされる場合にVRAMがど
のように編成されるかを考えてみる。第８図のルミナン
ス速度バッファメモリ80を用いるこの発明の実施例にお
いて、ルミナンスとクロミナンスを同じ密度でサンプル
することは可能である。 第９図は、第１図のテレビジョン表示システムを第８
図のルミナンス速度バッファメモリ80を含むように改変
したシステムのVRAM4中に形成され得る、Ｙ、C1及びC2
ピクセル変数に対する別々のビットマップ編成の１つの
形態を示す。ビデオの奇数フレームと偶数フレームがVR
AM4に記憶され、映像管16上に表示される画像の発生を
維持するために一方のフレームが読出される間に、他方
のフレームが更新される。各フレームのルミナンス内容
の第１番目の走査線から最後の走査線までがVRAM4のそ
れぞれの連続した行に記憶される。これらの行の各々
は、第８図においては、左から右に延びる長方形で表わ
されている。各フレームのC1の内容の１番目の走査線か
ら最後の走査線も同様に記憶される。また、各フレーム
のC2の内容の１番目から最後までの走査線も同様に記憶
される。 第９図では、VRAM4の全行を示すことは困難なので、
各フレーム中のＹ、C1及びC2の３番目から最後から３番
目までの走査線を含む行と、画像メモリの外側のVRAMの
行は省略されている。ピクセル変数Ｙ、C1及びC2の各々
について、これらの変数は直列な形で表わされており、
ライン・トレース期間中の表示のピクセル走査の順に連
ねられてビットストリームが形成されている。このビッ
トストリームの連続するビットがVRAM4の行の連続した
列状に配置された位置を占める。 VRAM4から読出しを行う際、連続する各表示ラインに
対するＹ、C1及びC2走査線は、巡環的に順次読出され
る。第９図に示したVRAM画像メモリのパック法では、こ
れを行うために複雑なパターンで行アドレスを行う必要
がある。第６図におけるルミナンスSRAC発生器60の他に
第６図の70のような２つのクロミナンスSRAC発生器が必
要となる。その画像ライン・ピッチ・レジスタ65とそれ
に対応する各クロマ・バンド・ピッチ・レジスタが単一
の画像ライン・ピッチの値を記憶する。ルーマ・フィー
ルド走査スタート・レジスタ65とクロマ・フィールド走
査スタート・レジスタが、少なくともフレーム当りの画
像ラインの数だけ変位（オフセット）したスタート・ア
ドレスを記憶する。 第９図〜第16図に関して説明する奇数番目と偶数番目
のフレームは、１つのフレームが表示されている間に、
次のフレームがVRAM中で形成されるという形態で使用さ
れる。各フレームが、単一シャッタあるいは複数シャッ
タ形式でライン・インタレース（飛越し）を用いずに１
フレーム１フィールドで走査されても、単一シャッタま
たは複数シャッタ形式で連続フィールド間でライン・イ
ンタレースして１フレーム２フィールドで走査されて
も、このVRAMパック法には基本的に影響しない。しか
し、当然のことながら、連続するフィールド間でライン
・インタレースを行うか否かは、ルーマ及びクロマSRAC
発生器のピッチ・レジスタの内容に反映される。 第10図は、VRAM4の行を書込む際に、Ｙ、C1、C2の各
別のビットマップ編成の各ラインが互いにインタリーブ
され、それによって、VRAM4を連続した行アドレスを用
いて読出せるようにしたものを示す。これらの行アドレ
スは第９図に示したVRAMパック法に関して述べたものと
同様のSRAC発生器によって生成できる。しかし、ピッチ
・レジスタは３画像ライン・ピッチの値を記憶し、ルー
マ・フィールド走査スタート・レジスタ63とクロマ・フ
ィールド走査スタート・アドレス・レジスタ73は１画像
ライン分だけオフセットした値を記憶する。第10図のVR
AMパック法と他の形式のパック法の間でのプログラム設
定を可能にする必要がない場合には、VRAMの行読出しア
ドレスはカウンタによって簡単に発生させることができ
る。このVRAMアドレス指定の複雑さの低減の原理を、ク
ロミナンスが画像空間においてルミナンスよりも低い密
度でサンプルされる変形例に適用した場合は、１つのク
ロマSRAC発生器70を使用するだけで済むようになる。 第11図は、第９図のメモリ・パック法を採用して、第
１図のテレビジョン表示システムにおいてピクセル走査
方向とライン前進方向の両方向に画像空間のC1及びC2サ
ンプルがルミナンス・サンプルの４分の１となるように
した場合にVRAM4に形成され得るＹ、C1及びC2の各別の
ビットマップ編成を示す。そのC1及びC2補間器105と106
は第４図に示す形態またはそれと同等の形態をとる。ク
ロミナンス値C1及びC2の各々について整数Ｐ＋１ライン
分の走査線がある。従って、ルミナンスについては、奇
数複数（4P＋１）ライン分の走査線がある。例えば、Ｐ
が63とすると、C1とC2の各々は64ライン分の走査線を有
し、Ｙは253ライン分の走査線を有する。第11図では、
Ｐ＋１は４で割り切れるものとされている。そうしない
と、VRAM4の行の中のいくつか行のはC1及びC2データで
完全なパックを行うことができない。また、第11図では
Ｙ、C1及びC2変数は振幅解像度のビット数が同じであ
り、１ライン当りのルミナンスのサンプルを乗じたビッ
トの数は、VRAM中の１行当りのビット数に等しいものと
されている。この形式のVRAMパック法では、ルーマSRAC
発生器60の他に２つのクロマSRAC発生器が必要である。 第12図は第11図で用いたVRAMパック法を第10図に関連
して説明した原理を用いて変更したものを示す。C1及び
C2走査線は、VRAM4の行中で交番し、従って、ライン・
リトレース期間中に読出されるとき、連続する行及び列
アドレス値によって走査される。この方法には、ルーマ
SRAC発生器60と共にクロマSRAC発生器70を１つだけ用い
るだけでよいという利点がある。クロマ・バンド・ピッ
チ発生器75の内容は、同時に表示されるC1走査線とC2走
査線の１対をピッチ単位として処理することに留意され
たい。 第13図は、ルミナンス・サンプル１つ当りのビット数
と走査線１ライン当りのルミナンス・サンプル数との積
がVRAM4の１行当りのビット数の２分の１に減じられた
場合に第12図のVRAMパック方がどのように変更されるか
を示す。第12図と第13図とを比較する。この積がVRAM4
の１行当りのビット数の小さな２進分数値（binary fra
ctions）に減少すると、VRAM4のパック法がどのように
変わるかが明らかとなる。最後のルミナンス走査線また
はクロミナンス走査線は常に完全であるとは限らないこ
とに留意されたい。 第14図に示すように、このパック法の不効率性は複雑
なVRAM行アドレス指定法を用いなくても解消することが
できる。効率的にパックするため、奇数フレームのルミ
ナンス・データと偶数フレームのルミナンス・データを
VRAM4の連続した行に記憶するように連結する。また、
奇数フレームのクロミナンス・データと偶数フレームの
クロミナンス・データが連結されてVRAM4の連続する行
に記憶される。これにより、Ｐ＋１が４で割り切れない
時のパック効率が高められる。このパック法では、ルミ
ナンスのVRAM行の残りの空き部分の位置からクロマ・デ
ータのパックを開始することが容易になる。 第15図は１ラインの走査線中のクロミナンス・サンプ
ルの数が１ラインの走査線中のルミナンス・サンプルの
数の２分の１である場合に、VRAM4がどのようにパック
されるかを示す。このVRAM4の編成は、第１図のテレビ
ジョン表示システムの変形において、C1及びC2値が２つ
の方向にルミナンス値の４分の１の密度で画像空間をサ
ンプルしたものである場合に形成され得る。但し、第13
図に示すVRAMパック法では、C1とC2は走査線毎に時分割
多重されるものとしたが、第15図に示すVRAM4のパック
法では、C1とC2はピクセル毎に時分割多重される（ピク
セル単位で交番される）ものとする。これを行うため
に、奇数ライン記憶RAM101と103はVRAM4から１つおきの
クロミナンス・サンプルで互い違いのずれた位相関係
（staggered phasing）で書込まれ、その間、偶数ライ
ン記憶RAM102と104が並列に読出される。また、奇数ラ
イン記憶RAM101と103が並列に読出されている間に、偶
数ライン記憶RAM102と104は互い違いのずれた位相関係
で、VRAM4からの１つおきのクロミナンス・サンプルで
書込まれる。即ち、ライン記憶RAM101と103はサンプル
毎に多重化された入力を持ち、ライン記憶RAM102と104
も同様である。ルーマSRAC発生器60と１つだけのクロマ
SRAC発生器70が必要となる。 第15図のVRAM4のパック法は、その１走査線当りのク
ロミナンス（メモリ・マップ・アドレス）値の数が１走
査線当りのルミナンス値の数の２分の１の時の第７図の
テレビジョン表示システムにおいても形成され得る。各
クロミナンス走査線は連続するクロマ・マップ・メモリ
・アドレスを表わす一連のビットである。 第16図は１走査線当りのクロミナンス（メモリ・マッ
プ・アドレス）値の数が１走査線当りのルミナンス値の
数の４分の１の場合の第７図のテレビジョン表示システ
ムに形成され得るVRAM4のパック法を示す。第15図と同
様、第７図のテレビジョン表示システムについて考えた
場合、第16図においては、１クロマ・マップ・アドレス
当りのビット数はルミナンスを表わす１ピクセル当りの
ビット数と等しいとしている。 T.R.クレーバ（Craver）氏、外の、アールシーエー
コーポレーションに譲渡された、1988年１月12日付発
行、米国特許第4,719,503号、“カラーマトリクス回路
とクロミナンス・オンリ・データを記憶する２つのカラ
ー・マップ・メモリとを有する表示プロセッサ（Displa
y Processor with Color Matrixing Circuitry and Two
Color Map Memories Storing Chrominance−Only Dat
a）”には、ルミナンスに対して正規化された色差信号
の形のC1及びC2ピクセル変数を用いることが記載されて
いる。第７図のテレビジョン表示装置で使用されるビデ
オマトリクスがこの形のC1変数及びC2変数を利用するも
のである場合は、クロマ・マップ・アドレス中のビット
数は、ルミナンス・クロミナンス・トラッキングを損な
うことなく、ルミナンス値を表わすビットの数よりも小
さくすることができる。このことは、特に、J.V.シェリ
ル（Sherrill）氏、外の、アールシーエー コーポレー
ションに譲渡された、1988年12月13日付発行、米国特許
第4,791,580号（特公表２−500779号公報に対応）“そ
のカラーマップメモリをビデオ・ランダムアクセスメモ
リの直列出力ポートから更新する表示プロセッサ（Disp
lay Processor Updating Its Color Map Memories from
the Serial Output Port of a Video Randam−Access
Memory）”に詳細に記載されているように、正規化され
た色差信号をそれぞれのクロマ・マップ・アドレス値に
適応形コード化を行う場合における表示シーケンスの期
間にクロマ・マップ・メモリ115と116の内容が更新可能
である場合にあてはまる。クロマ・マップ・アドレス中
のビット数がルミナンスを表わすピクセル当りのビット
数よりも少ない場合は、VRAM4の１行当り走査線数は増
加することになる。 当業者であれば、第９図〜第16図を参照して開示され
た原理を知ることによって、この発明に適合する種々の
VRAMパック構成を容易に設計できる。 以上説明した第１図のテレビジョン表示システムにお
いては、表示における選択されたライン・リトレース期
間の各々の期間中、C1サンプルのラインとそれに続くC2
サンプルのラインがVRAM4から読出されて、クロマ・リ
サンプリング装置10に供給される。これを行うために
は、ライン・リトレース期間が、C1とC2がＹサンプリン
グに対して4:1でサブサンプルされるライン・トレース
期間の長さの５分の１であるとした場合、ライン・リト
レース期間中のC1及びC2サンプルに対するクロック周波
数は、ライン・トレース期間におけるＹサンプルのクロ
ック周波数より高くなければならない。この条件によっ
て、VRAM4からC1及びC2を読出すクロックの周波数は、
１表示ライン当りのＹサンプルが多くなって表示の解像
度が増大するにつれて、過大に高くなってしまう。ライ
ン・リトレース期間におけるVRAM4からC1及びC2を読出
すC1及びC2クロック周波数が過大になるという問題を軽
減するための第１の方法は、例えば第８図に関連して説
明したように、ルミナンス速度バッファメモリを用いる
方法であるが、ルミナンス速度バッファメモリを必要と
せずにこの問題を軽減する別の方法もある。 この問題を軽減するための第２の方法では、補間器10
5と104が４本目の表示ライン毎に１ライン分のクロミナ
ンス・サンプルしか必要としないということを利用す
る。新しい１ライン分のC1サブサンプルは、各４本目の
表示ラインの直前のライン・リトレース期間にライン記
憶RAM101と102の適当な一方にロードすることができ、
また、新しい１ライン分のC2サブサンプルは各４本目の
表示ラインの直後のライン・リトレース期間でライン記
憶RAM103と104の適当な一方にロードすることができ
る。即ち、１ライン分のC1サンプルとこれに対応する１
ライン分のC2サンプルが、１ライン・リトレース期間だ
けではなく、２ライン・リトレース期間にわたってVRAM
4から読出される。こうして、ライン・リトレース期間
におけるVRAM4からC1及びC2サンプルを読出すC1及びC2
サンプルのクロック周波数を半分にすることができる。
このVRAM4から読出す際のC1及びC2のクロック周波数を
減少させる第２の方法では、VRAM4におけるC1及びC2デ
ータの記憶に何ら変更を加える必要がない。 VRAM4からC1及びC2を読出す際のC1及びC2のクロック
周波数を減少させる第３の方法は、前に述べたような空
間的整合関係にないC1及びC2のサブサンプルによるもの
である。その代わりに、C1サブサンプルは、少なくとも
表示走査線に垂直な方向、好ましくは、これに加えて表
示走査線と平行な方向に、C1サブサンプルがC2サブサン
プルと空間的にインタリーブされる。このサブサンプリ
ング構成の変形は、C2サブサンプルよりC1サブサンプル
を１ライン分多くVRAM4に記憶させるか、または、C1サ
ブサンプルよりC2サブサンプルを１ライン分多くVRAM4
に記憶させることによって、最もうまく実現される。C1
とC2が表示走査線に垂直な方向に4:1でサブサンプルさ
れる場合は、C1サブサンプルを４つ目毎のライン・リト
レース期間にVRAM4からダウンロードすることができ、
またC2サブサンプルを４つ目毎のライン・リトレース期
間にVRAM4からダウンロードすることができ、その場
合、好ましくは、C1サブサンプルがダウンロードされる
ライン・リトレース期間とC2サブサンプルがダウンロー
ドされるライン・リトレース期間との間には、表示走査
線２ライン分のオフセットを設ける。 VRAM4から転送中のC1及びC2のクロック周波数を低く
するための第４の方法は、上述した第２の方法と第３の
方法の推奨例とを組合わせることである。C1サンプルの
ラインは各対をなす連続するライン・リトレース期間中
にVRAM4から転送される。この各対の連続するライン・
リトレース期間は、C2サンプルの各ラインがVRAM4から
転送される連続ライン・リトレース期間の他の対とイン
タリーブされる。 第17図は、初めに説明した第１図のテレビジョン表示
システムにおいて、VRAM4をクロマ・リサンプリング装
置10へダウンロードするための命令がいかにして生成さ
れるかを示す。第１図のVRAM読出し制御回路17は表示ラ
イン・カウンタ170を含んでいる。カウンタ170は８ビッ
ト幅カウント出力を持ち、表示における512本までの有
効（アクティブ）なラインに対応可能なものとして示さ
れている。このカウント値は、画像メモリの異なるフレ
ームを選択するためにオフセット分だけ増加させられ
る。カウント170はライン・リトレース・パルスの前縁
をカウントするが、このライン・リトレース・パルスは
その後の有効表示ライン・トレース期間と同じ番号が付
される。フィールド・リトレース期間中、カウンタ170
は、フィールド走査の直前のライン・リトレース・パル
スから完全な１ライン分前にカウンタ170に供給される
プリロード（ロード前の）・ライン・リトレース・パル
スの前に１回と、そのプリロード・リトレース・パルス
の後に１回との計２回０にリセットされる。デコーダ17
1がカウンタ170のカウント出力の２つの最下位ビット中
の01状態をデコードして、出力“1"を供給する。この出
力“1"はANDゲート172へ第１の入力として供給され、そ
の第２の入力として、“1"に転移する（ONE−going）ラ
イン・リトレース・パルスが供給される。ANDゲート171
の連続する各“1"出力に応答して、VRAM4からC1サブサ
ンプルの連続したラインをダウンロードさせる命令が命
令発生器173によって生成され、また、VRAM4からC2サブ
サンプルの連続したラインをダウンロードさせる命令が
命令発生器174によって生成される。従って、プリロー
ド・ライン・リトレース・パルスはC1およびC2サブサン
プルの１番目のラインをVRAM4からクロマ・リサンプリ
ング装置10にロードする。C1及びC2サブサンプルの２本
目のラインは、１本目の表示ライン走査の直前に次のラ
イン・リトレース・パルスに応答してVRAM4からクロマ
・リサンプリング装置10へロードされる。その後、各
（１＋4P）番目の表示ラインの直前のライン・リトレー
ス期間にライン・リトレース・パルスとデコーダ171か
らの“1"とが同時に発生すると、ANDゲート172が命令発
生器173に“1"を送る。発生器173に送られたこの“1"に
応答して、発生器173は連続する１ライン分のC1サブサ
ンプルと連続する１ライン分のC2サブサンプルをロード
するように指示する。 第18図は、VRAM4から読出しを行う間のC1及びC2のク
ロック周波数を減じる第２の方法を実行するために、ど
のように第17図の装置に変更を加えたらよいかを示す。
１つではなく、２つのプリロード・ライン・リトレース
・パルスが、フィールド・リトレース期間中、カウンタ
170の１つの０へのリセットと次の０へのリセットとの
間に供給される。第17図の場合と同様、命令発生器173
が、１番目のプリロード・ライン・リトレース期間及び
（１＋4P）番目の表示ラインの前のライン・リトレース
期間中に、VRAM4からクロマ・リサンプリング装置10へ
次のC1サブサンプルのラインをロードするための命令を
発する。別のデコーダ175がカウンタ170のカウント出力
中の10状態をデコードして、ANDゲート176への第１の入
力として“1"を供給する。ANDゲート176の他方の入力は
“1"に転移するライン・リトレース・パルスを受取る。
命令発生器174がANDゲート176からの“1"出力に応答し
て、２番目のプリロード・ライン・リトレース期間及び
（２＋4P）番目の表示ラインに先行するライン・トレー
ス期間中に、VRAM4からクロマ・サンプリング装置10へ
次のラインのC2サブサンプルをロードする命令を発す
る。 第19図は、VRAM4からC1及びC2を読出す際のC1及びC2
のクロック周波数を減じる第３の方法を実行するため
に、どのように第18図の装置を改変できるかを示す。１
つまたは２つだけでなく、３つのプリロード・ライン・
リトレース・パルスが、フィールド・リトレース期間
中、カウンタ107の１つの０へのリセットと次の０への
リセットとの間に供給される。デコーダ175の代りに、
カウンタ170からのカウント出力中の11状態をデコード
するデコーダ177が用いられる。デコーダはこの11状態
のみに応答して“1"をANDゲート176の入力に供給する。 第20図は、前述した第４の方法によるVRAM4のダウン
ロード用の命令をどのようにして生成できるかを示す、
デコーダ171の応答とデコーダ175の応答がORゲート178
へ入力信号として供給され、ORゲート178の応答がライ
ン・リセット・パルスと共にANDゲート172へ入力として
供給される。命令発生器173が“1"に転移するANDゲート
172の出力信号に応答して、他の対をなす連続するライ
ン・リトレース期間を用いてインタリーブされた対をな
す連続するライン・リトレース期間の期間中に、VRAM4
から、半ライン分のC1サンプリングがダウンロードされ
るように命令する。上記他の対をなすライン・リトレー
ス期間中、命令発生器174がVRAM4から半ライン分のC2サ
ブサンプルがダウンロードされるように指令する。これ
を行うために、デコーダ177の対応がデコーダ179の応答
とORゲート180で組合わされ、ORゲート180の応答はライ
ン・リトレース・パルスと共に入力信号としてANDゲー
ト176に供給される。デコーダ179はカウンタ170の出力
の２つの最下位ビットが０であることを検出して、“1"
をORゲート180に供給する。４つのライン・リトレース
・パルスがカウンタ170に対し、その０へのリセットの
後で有効フィールド走査の再開の前に供給される。 以上詳細に説明したこの発明を、発明の概要の第１パ
ラグラフに記載したように、より上位概念として捉える
ことができる。この上位概念の発明とは別の下位概念の
発明が、R.A.ディスチャート（Dischert）氏、D.L.スプ
レイグ（Sprague）氏、N.J.フィーデル（Fedrie）氏及
びL.D.ライアン（Ryan）氏による別の米国特許出願に記
載されている。1988年５月17日付発行、米国特許第4,74
5,462号“別々に走査されるカラー成分変数を用いた画
像記憶（Image Storage Using Separately Scanned Col
or Component Variables）”においては、狭帯域ビデオ
情報は狭帯域の赤、緑及び青成分から選ばれた２つの成
分からなり、広帯域のビデオ情報は残りの狭帯域成分と
ルミナンスの詳細情報を含む。1988年10月18日付発行、
米国特許第4,779,144号“別々に走査されるルミナンス
・ディテール及び狭帯域カラー成分変数を用いた画像記
憶（Image Storage Using Separately Scanned Luminan
ce−Detail and Narrowband and Color Component Vari
ables）”においては、広帯域ビデオ情報はルミナンス
の詳細情報からなり、狭帯域ビデオ情報は別々に赤、緑
及び青成分を有する。広帯域ビデオ情報をルミナンスの
詳細情報とする、その他の下位概念発明の変形も可能で
ある。その１つの変形においては、ビデオ情報の３つの
狭帯域成分はルミナンス成分と２つのクロミナンス成分
である。さらに別の変形では、ビデオ情報の３つの狭帯
域成分が黄、シアン及びマゼンダ成分である。この上位
概念の発明に対するこれらの下位概念の発明は、この上
位概念発明に含まれる他の下位概念の発明の典型例でも
あるので、上位概念の請求項の範囲はそれを含むように
解釈すべきである。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.6 識別記号 ＦＩ
Ｈ０４Ｎ 9/81 Ｈ０４Ｎ 9/81 Ｚ
9/83 9/83 Ｚ
(72)発明者 ライアン，ローレンス デービツド
アメリカ合衆国 ニユージヤージ州
08550 プリンストン・ジヤンクシヨン
ランカシヤイアー・ドライブ ４
(72)発明者 デイスチヤート，ロバート アダムス
アメリカ合衆国 ニユージヤージ州
08106 バーリントン ブルーマー・ド
ライブ 16
(56)参考文献 特開 昭61−239793（ＪＰ，Ａ)
特開 昭58−48591（ＪＰ，Ａ)
特開 昭60−128734（ＪＰ，Ａ)
特開 昭58−196794（ＪＰ，Ａ)
特開 昭58−3491（ＪＰ，Ａ)
特開 昭60−16782（ＪＰ，Ａ)
米国特許4646151（ＵＳ，Ａ)
米国特許4564915（ＵＳ，Ａ)
米国特許4210927（ＵＳ，Ａ)
国際公開86／1063（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.6，ＤＢ名)
G09G 5/00
G09G 5/02
H04N 9/81
H04N 9/83
Claims (1)
- (57)【特許請求の範囲】 １．複数の記憶位置と、入力ポートと、直列アクセス出
力ポートとを有するビデオランダムアクセスメモリと、 カラー画像を表わす電気信号を上記ビデオ・ランダムア
クセスメモリにその上記入力ポートを介して書込んで、
広帯域ビデオ情報用と狭帯域ビデオ情報用の各別のビッ
トマップ編成に従って上記ビデオ・ランダムアクセスメ
モリの記憶位置に記憶させる手段と、 上記ビデオ・ランダムアクセスメモリからその上記直列
アクセス出力ポートを介して、１表示ライン・トレース
期間当たり１ライン分の広帯域ビデオ情報を読出すよう
に、広帯域ビデオ情報を記憶している記憶位置の連続す
る行を選択する手段と、 選択された表示ライン・リトレース期間中に、上記ビデ
オ・ランダムアクセスメモリからその上記直列アクセス
出力ポートを介して読出すために、狭帯域ビデオ情報を
記憶している記憶位置の連続する行を選択する手段と、 上記狭帯域ビデオ情報を上記広帯域ビデオ情報と同じサ
ンプリング密度にリサンプルする手段と、 同じサンプリング密度の広帯域ビデオ情報と狭帯域ビデ
オ情報の互いに対応するサンプルを時間的に整合させる
手段と、 広帯域ビデオ情報と狭帯域ビデオ情報の上記時間的に整
合した互いに対応するサンプルに応答して成分カラー信
号を生成する手段と、 を具える、カラー画像を表わす電気信号を記憶し取出す
システム。 ２．少なくとも時々は、上記ビデオ・ランダムアクセス
メモリが、上記広帯域ビデオ情報用に高いサンプリング
密度のビットマップ編成と、上記狭帯域ビデオ情報用に
少なくとも１つの低いサンプリング密度のビットマップ
編成とを用いるものである、請求項１に記載のシステ
ム。 ３．上記ビットマップ編成が上記ビデオ・ランダムアク
セスメモリにそのメモリセルの各行または各列に沿って
直線状にパックされている、請求項２に記載のシステ
ム。 ４．上記広帯域ビデオ情報がルミナンス情報であり、上
記狭帯域ビデオ情報がクロミナンス情報である、請求項
３に記載のシステム。 ５．上記狭帯域ビデオ情報が第１のクロミナンス成分情
報と第２のクロミナンス成分情報から成るものである、
請求項４に記載のシステム。 ６．上記ビデオ・ランダムアクセスメモリに記憶された
カラー画像において、上記第１のクロミナンス成分情報
の低いサンプリング密度のサンプルが上記第２のクロミ
ナンス成分情報のサンプルと画像空間的に整合されてい
る、請求項５に記載のシステム。 ７．上記ビデオ・ランダムアクセスメモリに記憶された
カラー画像において、上記第１のクロミナンス成分情報
の低いサンプリング密度のサンプルが、少なくとも表示
ラインに平行な方向に上記第２のクロミナンス成分情報
のサンプルと画像空間的にインタリーブされている、請
求項５に記載のシステム。 ８．上記ビデオ・ランダムアクセスメモリに記憶された
カラー画像において、上記第１のクロミナンス成分情報
の低いサンプリング密度のサンプルが、少なくとも表示
ラインに垂直な方向に上記第２のクロミナンス成分情報
のサンプルと画像空間的にインタリーブされている、請
求項５に記載のシステム。 ９．複数の記憶位置と、入力ポートと、直列アクセス出
力ポートとを有するビデオ・ランダムアクセスメモリ
と、 カラー画像を表わす電気信号を上記ビデオ・ランダムア
クセスメモリにその上記入力ポートを介して書込んで、
ルミナンス情報用の高いサンプリング密度のビットマッ
プ編成とクロミナンス情報用の低いサンプリング密度の
ビットマップ編成とに従って上記ビデオ・ランダムアク
セスメモリの記憶位置に記憶させる手段と、 上記ビデオ・ランダムアクセスメモリからその上記直列
アクセス出力ポートを介して、各表示ライン・トレース
期間中に１ライン分のルミナンス情報を読出すように、
上記高いサンプリング密度のビットマップ編成でルミナ
ンス情報を記憶している記憶位置の連続する行を選択す
る手段と、 選択された表示ライン・リトレース期間中に、上記ビデ
オ・ランダムアクセスメモリからその上記直列アクセス
出力ポートを介して読出すために、上記低いサンプリン
グ密度のビットマップ編成でクロミナンス情報を記憶し
ている記憶位置の連続する行を選択する手段と、 上記ビデオ・ランダムアクセスメモリの上記直列アクセ
ス出力ポートが接続されている入力ポートと、出力ポー
トとを有する、第１のクロミナンス情報の奇数番目の走
査線のサンプルを記憶する第１のライン記憶メモリと、 上記ビデオ・ランダムアクセスメモリの上記直列アクセ
ス出力ポートが接続されている入力ポートと、出力ポー
トとを有する、第１のクロミナンス情報の偶数番目の走
査線のサンプルを記憶する第２のライン記憶メモリと、 ２つの入力ポートと、出力ポートとを有するパイプライ
ン型の第１の２次元空間補間器と、 上記第１の２次元空間補間器の出力ポートから供給され
る第１のクロミナンス情報サンプルを表示ライン・トレ
ース期間中に上記ビデオ・ランダムアクセスメモリの上
記直列アクセス出力ポートから供給される対応するルミ
ナンス情報サンプルと時間的に整合させるように選択さ
れた時間に、上記第１と第２のライン記憶メモリの出力
ポートから並列に上記第１の２次元空間補間器の入力ポ
ートに読出すように動作する手段と、 上記ビデオ・ランダムアクセスメモリの上記直列アクセ
ス出力ポートが接続されている入力ポートと、出力ポー
トとを有する、第２のクロミナンス情報の奇数番目の走
査線のサンプルを記憶する第３のライン記憶メモリと、 上記ビデオ・ランダムアクセスメモリの上記直列アクセ
ス出力ポートが接続されている入力ポートと、出力ポー
トとを有する、第２のクロミナンス情報の偶数番目の走
査線のサンプルを記憶する第４のライン記憶メモリと、 ２つの入力ポートと、出力ポートとを有するパイプライ
ン型の第２の２次元空間補間器と、 上記第２の２次元空間補間器の出力ポートから供給され
る第２のクロミナンス情報サンプルを表示ライン・トレ
ース期間中に上記ビデオ・ランダムアクセスメモリの上
記直列アクセス出力ポートから供給される対応するルミ
ナンス情報サンプルと時間的に整合させるように選択さ
れた時間に、上記第３と第４のライン記憶メモリの出力
ポートから並列に上記第２の２次元空間補間器の入力ポ
ートに読出すように動作する手段と、 上記時間的に整合させたルミナンス情報、第１のクロミ
ナンス情報及び第２のクロミナンス情報の各サンプルに
応答して成分カラー信号を生成する手段と、 を具える、カラー画像を表わす電気信号を記憶し取出す
システム。 １０．第２のクロミナンス情報のラインと画像空間的に
インタリーブされた第１のクロミナンス情報のライン
が、上記選択された表示ライン・リトレース期間の各期
間中に上記ビデオ・ランダムアクセスメモリから読出さ
れるものである、請求項９に記載のシステム。 １１．第２のクロミナンス情報のラインが後続する第１
のクロミナンス情報のラインが、上記選択された表示ラ
イン・リトレース期間の各期間中に上記ビデオ・ランダ
ムアクセスメモリから読出されるものである、請求項９
に記載のシステム。 １２．上記選択されたライン・リトレース期間が時間的
に隣接するラインの対を単位として選択され、第１のク
ロミナンス情報の各連続するラインが各対の中の先に到
来するライン・リトレース期間中に上記ビデオ・ランダ
ムアクセスメモリから読出され、また、第２のクロミナ
ンス情報の各連続するラインが各対の中の後に到来する
ライン・リトレース期間中に上記ビデオ・ランダムアク
セスメモリから読出されるものである、請求項９に記載
のシステム。 １３．上記選択されたライン・リトレース期間が周期的
に選択され、かつ、フレーム走査中に、時間的に発生し
た順序に連続した番号が付され、第１のクロミナンス情
報の各連続したラインが各連続する奇数番目のライン・
リトレース期間中に上記ビデオ・ランダムアクセスメモ
リから読出され、また、第２のクロミナンス情報の各連
続したラインが各連続する偶数番目のライン・リトレー
ス期間中に上記ビデオ・ランダムアクセスメモリから読
出される、請求項９に記載のシステム。 １４．上記パイプライン型の第１の２次元空間補間器
は、 上記第１のライン記憶メモリの出力ポートから上記第１
の２次元空間補間器の一方の入力ポートに供給された読
出し情報と、上記第２のライン記憶メモリの出力ポート
から上記第１の２次元空間補間器の他方の入力ポートに
供給された読出し情報とを、走査線毎に選択する第１の
マルチプレクサと、 上記第１のマルチプレクサの現在の選択情報と直前の選
択情報とを同時に利用可能にする手段と、 上記第１のマルチプレクサの現在の選択情報とその直前
の選択情報の和の２分の１を求める手段と、 上記第１と第２のライン記憶メモリの出力ポートから上
記第１の２次元空間補間器の２つの入力ポートに供給さ
れた読出し情報の和を求める手段と、 同時に利用可能な、上記第１の２次元空間補間器の２つ
の入力ポートに供給された直前の読出し情報の和の２分
の１と、上記第１の２次元空間補間器の２つの入力ポー
トに供給された現在と直前の読出し情報の和の４分の１
とをマトリックスする手段と、 上記第１のマルチプレクサの直前の選択情報と、上記第
１のマルチプレクサの現在の選択情報とその直前の選択
情報の和の２分の１と、上記第１の２次元空間補間器の
２つの入力ポートに供給された直前の読出し情報の和の
２分の１と、上記第１の２次元空間補間器の２つの入力
ポートに供給された現在と直前の読出し情報の和の４分
の１との間で、ピクセル毎に選択を行う第２のマルチプ
レクサと、 を具えるものであり； また、上記パイプライン型の第２の２次元空間補間器
は、 上記第３のライン記憶メモリの出力ポートから上記第２
の２次元空間補間器の一方の入力ポートに供給された読
出し情報と、上記第４のライン記憶メモリの出力ポート
から上記第２の２次元空間補間器の他方の入力ポートに
供給された読出し情報とを、走査線毎に選択する第３の
マルチプレクサと、 上記第３のマルチプレクサの現在の選択情報と直前の選
択情報とを同時に利用可能にする手段と、 上記第３のマルチプレクサの現在の選択情報とその直前
の選択情報の和の２分の１を求める手段と、 上記第３と第４のライン記憶メモリの出力ポートから上
記第２の２次元空間補間器の２つの入力ポートに供給さ
れた読出し情報の和を求める手段と、 上記第２の２次元空間補間器の２つの入力ポートに供給
された直前の読出し情報の和の２分の１と、上記第２の
２次元空間補間器の２つの入力ポートに供給された現在
と直前の読出し情報の和の４分の１とを同時に利用可能
にする手段と、 上記第３のマルチプレクサの直前の選択情報と、上記第
３のマルチプレクサの現在の選択情報とその直前の選択
情報の和の２分の１と、上記第２の２次元空間補間器の
２つの入力ポートに供給された直前の読出し情報の和の
２分の１と、上記第２の２次元空間補間器の２つの入力
ポートに供給された現在と直前の読出し情報の和の４分
の１との間で、ピクセル毎に選択を行う第４のマルチプ
レクサと、 を具えるものである、請求項９に記載のシステム。 １５．上記パイプライン型の第１の２次元空間補間器
は、 第１と第２の入力ポートと、上記第１の２次元空間補間
器の出力ポートとなる出力ポートとを有する上記第１の
２次元空間補間器用の出力マルチプレクサと、 上記第１と第２のライン記憶メモリの出力ポートと上記
第１の２次元空間補間器用上記出力マルチプレクサの入
力ポートとの間に接続された第１の複数の２入力端子−
２出力端子補間器モジュールのカスケード接続体と、 を具えるものであり、 上記パイプライン型の第２の２次元空間補間器は、 第１と第２の入力ポートと、上記第２の２次元空間補間
器の出力ポートとなる出力ポートとを有する上記第２の
２次元空間補間器用の出力マルチプレクサと、 上記第３と第４のライン記憶メモリの出力ポートと上記
第２の２次元空間補間器用上記出力マルチプレクサの入
力ポートとの間に接続された第２の複数の２入力端子−
２出力端子補間器モジュールのカスケード接続体と、 を具えるものであり、 上記第１と第２の複数の補間器モジュール中の各補間器
モジュールは、 その補間器モジュールの入力端子の中の第１と第２の入
力端子の間で選択を行うそれぞれの入力マルチプレクサ
と、 その補間器モジュールの入力マルチプレクサの現在の選
択情報と直前の選択情報とを同時に利用可能にするそれ
ぞれの手段と、 その各入力マルチプレクサの現在と直前の選択情報の和
の２分の１を求める手段と、 その補間器モジュールの入力マルチプレクサの直前の選
択情報と、その補間器モジュールの入力マルチプレクサ
の現在と直前の選択情報の和の上記２分の１との中から
選択して、その補間器モジュールの出力端子の中の第１
の出力端子に供給するそれぞれの第１の出力マルチプレ
クサと、 その補間器モジュールの第１と第２の入力端子に供給さ
れた読出し情報の和を求めるそれぞれの手段と、 その補間器モジュールの第１と第２の入力端子に供給さ
れた読出し情報の直前の和の２分の１と、それらの読出
し情報の現在の和と直前の和の和の４分の１とを同時に
利用可能にするそれぞれの手段と、 その補間器モジュールの第１と第２の入力端子に供給さ
れた読出し情報の直前の和の２分の１と、それらの読出
し情報の現在の和と直前の和の和の４分の１との中から
選択して、その補間器モジュールの出力端子の中の第２
の出力端子に供給するそれぞれの第２の出力マルチプレ
クサと、 を具えるものである、請求項９に記載のシステム。 １６．複数の記憶位置と、入力ポートと、直列アクセス
出力ポートとを有するビデオ・ランダムアクセスメモリ
と、 カラー画像を表わす電気信号を上記ビデオ・ランダムア
クセスメモリにその上記入力ポートを介して書込んで、
ルミナンス情報用の高いサンプリング密度のビットマッ
プ編成とクロマ・マップ読出しアドレス情報用の低いサ
ンプリング密度のビットマップ編成とに従って上記ビデ
オ・ランダムアクセスメモリの記憶位置に記憶させる手
段と、 上記ビデオ・ランダムアクセスメモリからその上記直列
アクセス出力ポートを介して、各表示ライン・トレース
期間中に１ライン分のルミナンス情報を読出すように、
上記高いサンプリング密度のビットマップ編成でルミナ
ンス情報を記憶している記憶位置の連続する行を選択す
る手段と、 選択された表示ライン・リトレース期間中に、上記ビデ
オ・ランダムアクセスメモリからその上記直列アクセス
出力ポートを介して読出すために、上記低いサンプリン
グ密度のビットマップ編成でクロマ・マップ読出しアド
レス情報を記憶している記憶位置の連続する行を選択す
る手段と、 上記ビデオ・ランダムアクセスメモリの上記直列アクセ
ス出力ポートが接続されている入力ポートと、出力ポー
トとを有し、２ライン分の走査期間中に、クロマ・マッ
プ読出しアドレス情報の奇数番目の走査線のサンプルを
記憶する第１のライン記憶メモリと、 上記ビデオ・ランダムアクセスメモリの上記直列アクセ
ス出力ポートが接続されている入力ポートと、出力ポー
トとを有し、２ライン分の走査期間中に、クロマ・マッ
プ読出しアドレス情報の偶数番目の走査線のサンプルを
記憶する第２のライン記憶メモリと、 表示ライン・トレース期間中の上記第１と第２のライン
記憶メモリの読出し中に動作して、上記第１のライン記
憶メモリの出力ポートと上記第２のライン記憶メモリの
出力ポートに対して交互の多重処理を行って、時間イン
タリーブされたクロマ・マップ読出しアドレス情報サン
プルのストリームを供給する手段と、 上記時間インタリーブされたクロマ・マップ読出しアド
レス情報サンプルのストリームを受取ってこれに対応す
る第１のクロミナンス情報のサンプルのストリームを発
生する第１のクロマ・マップ・メモリと、 ２つの入力ポートと、出力ポートとを有するパイプライ
ン型の第１の２次元空間補間器と、 上記第１の２次元空間補間器の入力ポートのそれぞれに
供給するために、上記第１のライン記憶メモリと上記第
２のライン記憶メモリとからのクロマ・マップ読出しア
ドレス情報のサンプルに応答して供給された第１のクロ
ミナンス情報のサンプルを時間的に整合させる手段と、 上記時間インタリーブされたクロマ・マップ読出しアド
レス情報サンプルのストリームを受取ってこれに対応す
る第２のクロミナンス情報のサンプルのストリームを発
生する第２のクロマ・マップ・メモリと、 ２つの入力ポートと、出力ポートとを有するパイプライ
ン型の第２の２次元空間補間器と、 上記第２の２次元空間補間器の入力ポートのそれぞれに
供給するために、上記第１のライン記憶メモリと上記第
２のライン記憶メモリとからのクロマ・マップ読出しア
ドレス情報のサンプルに応答して供給された第２のクロ
ミナンス情報のサンプルを時間的に整合させる手段と、 上記ビデオ・ランダムアクセスメモリの上記直列アクセ
ス出力ポートからのルミナンス情報のサンプルと、上記
第１の２次元空間補間器の出力ポートからの２次元空間
的に補間された第１のクロミナンス情報と、上記第２の
２次元空間補間器の出力ポートからの２次元空間的に補
間された第２のクロミナンス情報とに応答して、表示ラ
イン・トレース期間中に成分カラー信号成分を生成する
手段と、 を具える、カラー画像を表わす電気信号を記憶し取出す
システム。 １７．ビデオ・ランダムアクセスメモリにカラー・ビデ
オデータの１つのフレームまたは一連のフレームをパッ
クする方法であって、 上記１つのフレームまたは一連のフレームのルミナンス
値をデジタル化されたサンプルデータの形で表わすステ
ップと、 このデジタル化サンプルデータ・ルミナンス値の各々の
値の各ビットをその最上位ビットから最下位ビットまた
は最下位ビットから最上位ビットの順序でシリアルに配
列するステップと、 上記シリアルに配列されたデジタル化サンプルデータ・
ルミナンス値をラスタ走査順序に従って一列に並べて、
ルミナンス成分のビットストリームを生成するステップ
と、 上記ルミナンス成分のビットストリームを上記ビデオ・
ランダムアクセスメモリの１行当たりのビット数以下の
長さに分割して上記ビデオ・ランダムアクセスメモリに
おけるそれぞれの行に書込むステップと、 上記１つのフレームまたは一連のフレームのクロミナン
ス値をデジタル化されたサンプルデータの形で表わすス
テップと、 このデジタル化サンプルデータ・クロミナンス値の各々
の値の各ビットをその最上位ビットから最下位ビットま
たは最下位ビットから最上位ビットの順序でシリアルに
配列するステップと、 上記シリアルに配列されたデジタル化サンプルデータ・
クロミナンス値をラスタ走査順序に従って一列に並べ
て、クロミナンス成分のビットストリームを生成するス
テップと、 上記クロミナンス成分のビットストリームを上記ビデオ
・ランダムアクセスメモリの１行当たりのビット数以下
の長さに分割して上記ビデオ・ランダムアクセスメモリ
における別のそれぞれの行の書込むステップと、 を含む方法。 １８．上記サンプルデータ・クロミナンス値の画像空間
におけるサンプリング密度が上記サンプルデータ・ルミ
ナンス値のサンプリング密度と同じである、請求項17に
記載の方法。 １９．上記サンプルデータ・クロミナンス値の画像空間
におけるサンプリング密度が上記サンプルデータ・ルミ
ナンス値のサンプリング密度より低い、請求項17に記載
の方法。 ２０．ビデオ・ランダムアクセスメモリにカラー・ビデ
オデータの１つのフレームまたは一連のフレームをパッ
クする方法であって、 上記１つのフレームまたは一連のフレームのルミナンス
値をデジタル化されたサンプルデータの形で表わすステ
ップと、 このデジタル化サンプルデータ・ルミナンス値の各々の
値の各ビットをその最上位ビットから最下位ビットまた
は最下位ビットから最上位ビットの順序でシリアルに配
列するステップと、 上記シリアルに配列されたデジタル化サンプルデータ・
ルミナンス値をラスタ走査順序に従って一列に並べて、
ルミナンス成分のビートストリームを生成するステップ
と、 上記ルミナンス成分のビットストリームを上記ビデオ・
ランダムアクセスメモリの１行当たりのビット数以下の
長さに分割して上記ビデオ・ランダムアクセスメモリに
おけるそれぞれの行に書込むステップと、 上記１つのフレームまたは一連のフレームの第１組及び
第２組のクロミナンス値をデジタル化されたサンプルデ
ータの形で表わすステップと、 このデジタル化サンプルデータ・クロミナンス値の各々
の値の各ビットをその最上位ビットから最下位ビットま
たは最下位ビットから最上位ビットの順序でシリアルに
配列するステップと、 上記シリアルに配列された第１組中のデジタル化サンプ
ルデータ・クロミナンス値をラスタ走査順序に従って一
列に並べて、第１のクロミナンス成分のビットストリー
ムを生成するステップと、 上記シリアルに配列された第２組中のデジタル化サンプ
ルデータ・クロミナンス値をラスタ走査順序に従って一
列に並べて、第２のクロミナンス成分のビットストリー
ムを生成するステップと、 上記第１と第２のクロミナンス成分のビットストリーム
を上記ビデオ・ランダムアクセスメモリの１行当たりの
ビット数以下の長さに分割して上記ビデオ・ランダムア
クセスメモリにおける別のそれぞれの行に書込むステッ
プと、 を含む方法。 ２１．上記サンプルデータ・クロミナンス値の画像空間
におけるサンプリング密度が上記サンプルデータ・ルミ
ナンス値のサンプリング密度と同じである、請求項20に
記載の方法。 ２２．上記サンプルデータ・クロミナンス値は画像空間
において上記サンプルデータ・ルミナンス値のサンプリ
ング密度より低いサンプリング密度でサンプルされたも
のである、請求項20に記載の方法。 ２３．上記ルミナンス成分のビットストリームの連続す
る複数の長さ部分を上記ビデオ・ランダムアクセスメモ
リにおける第１組の連続する複数の行に書込むステップ
を含む、請求項20に記載の方法。 ２４．上記第１のクロミナンス成分のビットストリーム
の連続する複数の長さ部分を上記ビデオ・ランダムアク
セスメモリにおける第２組の連続する複数の行に書込む
ステップと、 上記第２のクロミナンス成分のビットストリームの連続
する複数の長さ部分を上記ビデオ・ランダムアクセスメ
モリにおける第３組の連続する複数の行に書込むステッ
プと、 を含み、 上記第１組、第２組及び第３組の連続する複数の行はい
かなる行も共有しないものである、請求項23に記載の方
法。 ２５．上記ルミナンス成分のビットストリーム、上記第
１のクロミナンス成分のビットストリーム及び上記第２
のクロミナンス成分のビットストリームの連続する複数
の長さ部分を上記ビデオ・ランダムアクセスメモリにお
ける連続する複数の行に周期的に書込むステップを含
む、請求項20に記載の方法。 ２６．ビデオ・ランダムアクセスメモリにカラー・ビデ
オデータの１つのフレームまたは一連のフレームをパッ
クする方法であって、 上記１つのフレームまたは一連のフレームのルミナンス
値をデジタル化されたサンプルデータの形で表わすステ
ップと、 このデジタル化サンプルデータ・ルミナンス値の各々の
値の各ビットをその最上位ビットから最下位ビットまた
は最下位ビットから最上位ビットの順序でシリアルに配
列するステップと、 上記シリアルに配列されたデジタル化サンプルデータ・
ルミナンス値をラスタ走査順序に従って一列に並べて、
ルミナンス成分のビットストリームを生成するステップ
と、 上記ルミナンス成分のビットストリームを上記ビデオ・
ランダムアクセスメモリの１行当たりのビット数以下の
長さに分割して上記ビデオ・ランダムアクセスメモリに
おけるそれぞれの行に書込むステップと、 上記１つのフレームまたは一連のフレームを画像空間内
のサンプリング密度が等しいデジタル化されたサンプル
データの形で表わす第１組と第２組のクロミナンス値を
発生するステップと、 このデジタル化サンプルデータ・クロミナンス値の各々
の値の各ビットをその最上位ビットから最下位ビットま
たは最下位ビットから最上位ビットの順序でシリアルに
配列するステップと、 上記第１組のクロミナンス値をラスタ走査順序に従って
配列するステップと、 上記第２組のクロミナンス値を上記ラスタ走査順序に従
って配列するステップと、 上記のように配列された上記第１組と第２組のクロミナ
ンス値のそれぞれをピクセル単位で交番させて、クロミ
ナンス成分のビットストリームを生成するステップと、 上記クロミナンス成分のビットストリームを上記ビデオ
・ランダムアクセスメモリの１行当たりのビット数以下
の長さに分割して上記ビデオ・ランダムアクセスメモリ
における別のそれぞれの行に書込むステップと、 を含む方法。 ２７．ビデオ・ランダムアクセスメモリにカラー・ビデ
オデータの１つのフレームまたは一連のフレームをパッ
クする方法であって、 上記１つのフレームまたは一連のフレームのルミナンス
値をデジタル化されたサンプルデータの形で表わすステ
ップと、 このデジタル化サンプルデータ・ルミナンス値の各々の
値の各ビットをその最上位ビットから最下位ビットまた
は最下位ビットから最上位ビットの順序でシリアルに配
列するステップと、 上記シリアルに配列されたデジタル化サンプルデータ・
ルミナンス値をラスタ走査順序に従って一列に並べて、
ルミナンス成分のビットストリームを生成するステップ
と、 上記ルミナンス成分のビットストリームを上記ビデオ・
ランダムアクセスメモリの１行当たりのビット数以下の
長さに分割して上記ビデオ・ランダムアクセスメモリに
おけるそれぞれの行に書込むステップと、 上記１つのフレームまたは一連のフレームを画像空間内
のサンプリング密度が等しいデジタル化されたサンプル
データの形で表わす第１組と第２組のクロミナンス値を
発生するステップと、 このデジタル化サンプルデータ・クロミナンス値の各々
の値の各ビットをその最上位ビットから最下位ビットま
たは最下位ビットから最上位ビットの順序でシリアルに
配列するステップと、 上記第１組のクロミナンス値をラスタ走査順序に従って
配列するステップと、 上記のように配列された上記第１組と第２組のクロミナ
ンス値のそれぞれをライン単位で交番させて、クロミナ
ンス成分のビットストリームを生成するステップと、 上記クロミナンス成分のビットストリームを上記ビデオ
・ランダムアクセスメモリの１行当たりのビット数以下
の長さに分割して上記ビデオ・ランダムアクセスメモリ
における別のそれぞれの行に書込むステップと、 を含む方法。 ２８．ビデオ・ランダムアクセスメモリに複数の成分項
を有するカラー・ビデオデータの１つのフレームまたは
一連のフレームをパックする方法であって、 上記１つのフレームまたは一連のフレームについて、上
記複数の成分項の中の第１成分項の値をデジタル化され
たサンプルデータの形で表わすステップと、 このデジタル化された第１の成分項のサンプルデータの
各々のデータの各ビットをその最上位ビットから最下位
ビットまたは最下位ビットから最上位ビットの順序でシ
リアルに配列するステップと、 上記シリアルに配列されたデジタル化された第１の成分
項の値をラスタ走査順序に従って一列に並べて、第１の
成分項のビットストリームを生成するステップと、 上記第１の成分項のビットストリームを上記ビデオ・ラ
ンダムアクセスメモリの１行当たりのビット数以下の長
さに分割して上記ビデオ・ランダムアクセスメモリにお
ける連続する複数の行のそれぞれに書込むステップと、 上記１つのフレームまたは一連のフレームについて、残
りの成分項の値をデジタル化されたサンプルデータの形
で表わすステップと、 このデジタル化された残りの成分項のサンプルデータの
各々のデータの各ビットをその最上位ビットから最下位
ビットまたは最下位ビットから最上位ビットの順序でシ
リアルに配列するステップと、 上記シリアルに配列されたデジタル化された残りの成分
項のサンプルデータをラスタ走査順序に従って一列に並
べて、残りの成分項のビットストリームを生成するステ
ップと、 上記残りの成分項のビットストリームを上記ビデオ・ラ
ンダムアクセスメモリの１行当たりのビット数以下の長
さに分割して上記ビデオ・ランダムアクセスメモリにお
ける別のそれぞれの行に書込むステップと、 を含む方法。 ２９．上記残りの成分項のサンプルデータの画像空間に
おけるサンプリング密度が上記第１の成分項のサンプル
データのサンプリング密度と同じである、請求項28に記
載の方法。 ３０．上記残りの成分項のサンプルデータが画像空間に
おいて上記第１の成分項のサンプルデータのサンプリン
グ密度より低いサンプリング密度でサンプルされたもの
である、請求項28に記載の方法。 ３１．ビデオ・ランダムアクセスメモリに複数の成分項
を有するカラー・ビデオデータの１つのフレームまたは
一連のフレームをパックする方法であって、 上記１つのフレームまたは一連のフレームについて、上
記複数の成分項の中の第１の成分項の値をデジタル化さ
れたサンプルデータの形で表わすステップと、 このデジタル化された第１の成分項のサンプルデータの
各々のデータの各ビットをその最上位ビットから最下位
ビットまたは最下位ビットから最上位ビットの順序でシ
リアルに配列するステップと、 上記シリアルに配列されたデジタル化された第１の成分
項のサンプルデータをラスタ走査順序に従って一列に並
べて、第１の成分項のビットストリームを生成するステ
ップと、 上記第１の成分項のビットストリームを上記ビデオ・ラ
ンダムアクセスメモリの１行当たりのビット数以下の長
さに分割して上記ビデオ・ランダムアクセスメモリにお
けるそれぞれの行に書込むステップと、 上記１つのフレームまたは一連のフレームについて、上
記複数の成分項の中の第２の成分項の値をデジタル化さ
れたサンプルデータの形で表わすステップと、 このデジタル化された第２の成分項のサンプルデータの
各々のデータの各ビットをその最上位ビットから最下位
ビットまたは最下位ビットから最上位ビットの順序でシ
リアルに配列するステップと、 上記シリアルに配列されたデジタル化された第２の成分
項のサンプルデータをラスタ走査順序に従って一列に並
べて、第２の成分項のビットストリームを生成するステ
ップと、 上記第２の成分項のビットストリームを上記ビデオ・ラ
ンダムアクセスメモリの１行当たりのビット数以下の長
さに分割して上記ビデオ・ランダムアクセスメモリにお
ける別のそれぞれの行に書込むステップと、 上記１つのフレームまたは一連のフレームについて、上
記複数の成分項の中の第３の成分項の値をデジタル化さ
れたサンプルデータの形で表わすステップと、 このデジタル化された第３の成分項のサンプルデータの
各々のデータの各ビットをその最上位ビットから最下位
ビットまたは最下位ビットから最上位ビットの順序でシ
リアルに配列するステップと、 上記シリアルに配列されたデジタル化された第３の成分
項のサンプルデータをラスタ走査順序に従って一列に並
べて、第３の成分項のビットストリームを生成するステ
ップと、 上記第３の成分項のビットストリームを上記ビデオ・ラ
ンダムアクセスメモリの１行当たりのビット数以下の長
さに分割して上記ビデオ・ランダムアクセスメモリにお
ける別のそれぞれの行に書込むステップと、 を含む方法。 ３２．上記第２の成分項のサンプルデータの画像空間に
おけるサンプリングの密度が上記第１の成分項のサンプ
ルデータのサンプリング密度と同じである、請求項31に
記載の方法。 ３３．上記第３の成分項のサンプルデータの画像空間に
おけるサンプリング密度が上記第１の成分項のサンプル
データのサンプリング密度と同じである、請求項32に記
載の方法。 ３４．上記第２の成分項のサンプルデータと上記第３の
成分項のサンプルデータの各々が画像空間において上記
第１の成分項のサンプルデータよりも低いサンプリング
密度でサンプルされたものである、請求項34に記載の方
法。 ３５．上記第２の成分項のサンプルデータと上記第３の
成分項のサンプルデータはサンプリング密度が等しいも
のである、請求項35に記載の方法。 ３６．上記第１の成分項のビットストリームの連続する
複数の長さ部分を上記ビデオ・ランダムアクセスメモリ
における第１組の連続する複数の行に書込むステップ、
を含む請求項31に記載の方法。 ３７．上記第２の成分項のビットストリームの連続する
複数の長さ部分を上記ビデオ・ランダムアクセスメモリ
における第２組の連続する複数の行に書込むステップ
と、 上記第３の成分項のビットストリームの連続する複数の
長さ部分を上記ビデオ・ランダムアクセスメモリにおけ
る第３組の連続する複数の行に書込むステップと、 を含み、 上記第１組、第２組および第３組の連続する複数の行が
いかなる行も共有していない、請求項36に記載の方法。 ３８．上記第１の成分項のビットストリーム、上記第２
の成分項のビットストリーム及び上記第３の成分項のビ
ットストリームの連続する複数の長さ部分を上記ビデオ
・ランダムアクセスメモリにおける連続する複数の行に
周期的に書込むステップを含む、請求項31に記載の方
法。 ３９．ビデオ・ランダムアクセスメモリに複数の成分項
を有するカラー・ビデオデータの１つのフレームまたは
一連のフレームをパックする方法であって、 上記１つのフレームまたは一連のフレームについて、上
記複数の成分項の中の第１の成分項の値をデジタル化さ
れたサンプルデータの形で表わすステップと、 上記１つのフレームまたは一連のフレームについて、上
記複数の成分項の中の第２と第３の成分項の値を画像空
間で等しいサンプリング密度のデジタル化されたサンプ
ルデータの形で表わすステップと、 このデジタル化サンプルデータの各々のデータの各ビッ
トをその最上位ビットから最下位ビットまたは最下位ビ
ットから最上位ビットの順序でシリアルに配列するステ
ップと、 上記シリアルに配列されたデジタル化された第１の成分
項のサンプルデータをラスタ走査順序に従って一列に並
べて、第１のビットストリームを生成するステップと、 上記第１のビットストリームを上記ビデオ・ランダムア
クセスメモリの１行当たりのビット数以下の長さに分割
して上記ビデオ・ランダムアクセスメモリにおけるそれ
ぞれの行に書込むステップと、 上記第２の成分項のサンプルデータをラスタ走査順序に
従って配列するステップと、 上記第３の成分項のサンプルデータをラスタ走査順序に
従って配列するステップと、 上記配列された上記第２の成分項のサンプルデータのそ
れぞれと上記第３の成分項のサンプルデータのそれぞれ
とを、ピクセル単位で交番させて、第２のビットストリ
ームを生成するステップと、 上記第２のビットストリームを上記ビデオ・ランダムア
クセスメモリの１行当たりのビット数以下の長さに分割
して上記ビデオ・ランダムアクセスメモリにおける別の
それぞれの行に書込むステップと、 を含む方法。 ４０．ビデオ・ランダムアクセスメモリに複数の成分項
を有するカラー・ビデオデータの１つのフレームまたは
一連のフレームをパックする方法であって、 上記１つのフレームまたは一連のフレームについて、上
記複数の成分項の中の第１の成分項の値をデジタル化さ
れたサンプルデータの形で表わすステップと、 上記１つのフレームまたは一連のフレームについて、上
記複数の成分項の中の少なくとも別の２つの成分項の値
を画像空間で等しいサンプリング密度のデジタル化され
たサンプルデータの形で表わすステップと、 このデジタル化サンプルデータの各々のデータの各ビッ
トをその最上位ビットから最下位ビットまたは最下位ビ
ットから最上位ビットの順序でシリアルに配列するステ
ップと、 上記シリアルに配列されたデジタル化された第１の成分
項のサンプルデータをラスタ走査順序に従って一列に並
べて、第１のビットストリームを生成するステップと、 上記第１のビットストリームを上記ビデオ・ランダムア
クセスメモリの１行当たりのビット数以下の長さに分割
して上記ビデオ・ランダムアクセスメモリにおけるそれ
ぞれの行に書込むステップと、 上記別の成分項のサンプルデータの各々をラスタ走査順
序に従って配列するステップと、 上記のように配列された上記別の成分項のサンプルデー
タの各々からライン単位で周期的に選択して第２のビッ
トストリームを生成するステップと、 上記第２のビットストリームを上記ビデオ・ランダムア
クセスメモリの１行当たりのビット数以下の長さに分割
して上記ビデオ・ランダムアクセスメモリにおける別の
それぞれの行に書込むステップと、 を含む方法。
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|---|---|---|---|
| US06/918,275 US4740832A (en) | 1986-10-14 | 1986-10-14 | Image storage using separately scanned luminance and chrominance variables |
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