DE3751999T2

DE3751999T2 - Speicherung von bildern unter verwendung von getrennt abgetasteten breitband- und schmalbandvariablen

Info

Publication number: DE3751999T2
Application number: DE3751999T
Authority: DE
Inventors: Robert Dischert; Nicola Fedele; Lawrence Ryan; David Sprague
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1986-10-14
Filing date: 1987-10-07
Publication date: 1997-06-26
Anticipated expiration: 2007-10-08
Also published as: CN87107711A; KR960003959B1; EP0335868B1; US4736239A; JPH02500302A; WO1988002907A1; KR890700252A; JP2855328B2; CA1314095C; EP0335868A1; DE3751999D1

Description

Die Erfindung bezieht sich auf Bildspeicherung in Systemen zur fernsehmäßigen Bildwiedergabe, wie sie zum Beispiel in Computereinrichtungen angewandt wird.
Ein kleiner Computer kann benutzt werden, um Fernsehbildmaterial, das in einem wirtschaftlichen Format codiert worden ist (zum Beispiel um die Übertragung von Bilddaten über Telefonleitungen oder das Aufzeichnen von Bilddaten auf Kompaktplatten zu erlauben). Dieser kleine Computer kann mit einem Allzweckspeicher ausgestattet sein, von welchem Teile zur Verwendung als Bildspeicher verfügbar sind, um für eine Pufferung zwischen einem unregelmäßigen Fluß empfangener Bilddaten und dem zum Display gehenden regelmäßigen Fluß von Bilddaten zu sorgen. Es ist wünschenswert, eine Bildspeicher- Konfiguration vorzusehen, die sich gut dazu eignet, wechselweise mit der Speicherung anderer Daten im Allzweckspeicher genutzt zu werden, und es nicht notwendig macht, für die Bildspeicherung eigens gewidmete Teile des Speichers zu verwenden.
Die Codierung von Fernsehinformation zur Übertragung über Medien derart begrenzter Bandbreiten, wie sie bei einer Telefonleitung oder einer Kompaktplatte verfügbar sind, zwingt den Konstrukteur, auf leistungsfähige Videokompressionsverfahren zurückzugreifen. Diese Verfahren beruhen darauf, möglichst wenig neue Bildinformation pro Vollbild zu übertragen und möglichst viel alte Bildinformation zu speichern; die Übertragung neuer Bildinformation kann hierbei nicht, zumindest nicht ganz, in Realzeit erfolgen. Zum Schreiben einer Bildwiedergabe in Realzeit ist es dann essentiell, einen Vollbild-Pufferspeicher zu haben, der zum Speichern von mindestens zwei Vollbildern an Videoinformation imstande ist. Die Einschreibung in einen solchen Speicher kann aus einem Strom komprimierter, in Nicht-Realzeit empfangener Bilddaten erfolgen, und die Auslesung kann so vorgenommen werden, daß die Bildwiedergabeeinrichtung mit einem regelmäßigen Strom von Bilddaten in Realzeit beliefert wird. Der Vollbild-Pufferspeicher ist in Bit-Kartografie organisiert, was zweckdienlich ist beim Formen aktualisierter Bilder aus vorangegangenen Bilddaten nach Instruktionen, die in den komprimierten Videodaten enthalten sind.
Bei der derzeitigen Praxis ist ein solcher Vollbild-Pufferspeicher ein Gedächtnis mit viel Speicherplatz. Die Menge an zu speichernder Information kann beträchtlich vermindert werden, indem man die Probenentnahme an der Farbartinformation räumlich spärlicher durchführt als an der Leuchtdichteinformation. Entnimmt man Abfrageproben der Farbart in den Richtungen des Zeilenhinlaufs und der Zeilenfortschaltung mit einer Häufigkeit, die zum Beispiel ein Viertel der Abfragehäufigkeit der Leuchtdichte beträgt, dann wird die Menge der zu codierenden Farbartinformation auf ein Sechzehntel vermindert. Ist die Farbart in Form zweier orthogonaler Farbdifferenzsignale beschrieben, deren jedes unter Verwendung der gleichen Anzahl von Bits aufgelöst ist wie die Leuchtdichte, was gewöhnlich der Fall ist, dann ist die Menge der im Vollbild-Pufferspeicher zu speichernden Farbartinformation reduziert vom Doppelten der Menge zu codierender Leuchtdichteinformation auf nur ein Achtel der Menge zu codierender Leuchtdichteinformation.
Bildspeicher, deren adressierbare Speicherplätze entsprechende, auf einem Bildschirm wiederzugebende Bildelemente oder "Pixel" kartografisch abbilden und einzelne Bits speichern, die beschreiben, ob die entsprechenden Pixel hell oder dunkel sind, werden seit vielen Jahren als "bitkartografisch organisiert" bezeichnet. In den letzten Jahren wurde der Ausdruck "bitkartografisch organisiert" auf bestimmte Bildspeicher angewandt, in denen eine auf die Helligkeit bezogene Pixelvariable nicht durch ein einzelnes Bit sondern durch eine Mehrzahl von Bits ausgedrückt wird. Solche helligkeitsbezoge- nen Variablen können Leuchtdichte-Variable oder Farbdifferenz- Variable sein, die zum Beispiel in Verbindung mit der Beschreibung von Farbbildern verwendet werden. Der Ausdruck "bitkartografisch organisiert" bezieht sich also im erweiterten Sinn auch auf zwei verschiedene Speicherkonfigurationen, deren jede einen aus mehreren Bits bestehenden Wert speichert, der eine Pixelvariable beschreibt.
Einen für Mehrbit-Variable bitkartografisch organisierten Bildspeicher eines ersten allgemeinen Typs nach dem Stand der Technik kann man sich vorstellen als einen Speicher mit einer Anzahl von Bitebenen, die gleich der Gesamtanzahl von Bits in der (oder den) ein einzelnes Pixel beschreibenden Mehrbit- Variablen ist. Die höchstwertigen Bits eines ersten der Pixelvariablen werden in der ersten Bitebene an Speicherstellen gespeichert, deren jeweilige Adressen zugeordnete Pixelorte in der Bildwiedergabe kartieren; die zweithöchstwertigen Bits der ersten Pixelvariablen werden in der zweiten Bitebene an Speicherstellen gespeichert, deren jeweilige Adressen jeweils zugeordnete Pixelorte in der Bildwiedergabe kartieren, und zwar in einer Weise, die der Kartierung der Speicherstellen in der ersten Bitebene entspricht; und so weiter, zum niedrigstwertigen Bit in der ersten Pixelvariablen, dann über die Bits einer jeden anderen Pixelvariablen (falls vorhanden), jeweils vom höchstwertigen zum niedrigstwertigen Bit. In Ansprache auf eine einzelne Adresse liefert dieser Speichertyp gleichzeitig die jeweils mehreren Bits aller Pixelvariabler, die ein bestimmtes Pixel beschreiben. Im Wesen besteht eine umkehrbar eindeutige Zuordnung zwischen den räumlichen Positionen der einzelnen Pixel in der Bildwiedergabe und den jeweiligen Bildspeicheradressen, in einer räumlichen kartografischen Abbildung. Diese räumliche kartografische Beziehung wird zusammengehalten über die Abtastung des Bildschirms und die Abtastung der Bildspeicheradressen, was beides nach einem vorgeschriebenen Muster der Entsprechung zwischen diesen Aktivitäten geschieht. Solange man bei dem Muster der Entsprechung zwischen diesen Aktivitäten bleibt, beeinflussen die Geschwindigkeit und die Reihenfolge, mit welchen diese Aktivitäten durchgeführt werden, nicht die räumliche kartografische Beziehung zwischen den Bildspeicheradressen und den räumlichen Positionen der Wiedergabepixel.
Es gibt Varianten dieses ersten Typs von Bildspeicher, in denen die Bitebenen nicht co-adressiert sondern mit vorgeschriebenen Offsets als Komponenten einer größeren Bitebene adressiert werden. Jeder Pixelausgang wird nicht in Parallelform aus dem Speicher entnommen, vielmehr seriell durch Abrufen der Bitebenen. Ein derartiger Bildspeicher ist zur Zeit zu langsam für den Einsatz mit bewegten Bildern.
Ein zweiter allgemeiner Typ eines mit Mehrbit-Variablen bitkartografisch organisierten Bildspeichers nach dem Stand der Technik erfordert keine umkehrbar eindeutige Zuordnung zwischen Bildspeicheradresse und räumlicher Position der Wiedergabepixel. Es existiert eine Liste der Werte der Mehrbit- Pixelvariablen in einer vorgeschriebenen zyklischen Reihenfolge, wobei diese Zyklen in der Sequenz der Abtastung der räumlichen Positionen von Pixeln in der Bildwiedergabe arrangiert sind. Die Liste wird in eine Kette von Werten der Pixelvariablen konvertiert, wobei die Bits in jedem Wert in vorgeschriebener Reihenfolge entsprechend relativer Wertigkeit angeordnet sind. Jede Kette von Werten wird in Wörter gegebener Bitlänge unterteilt, und diese Wörter werden jeweils an aufeinanderfolgend adressierten Stellen im Bildspeicher gespeichert. Ein Bildspeicher dieses zweiten allgemeinen Typs muß an einen Formatierer ausgelesen werden, der die Fähigkeit hat, Pixel auszupacken. Der Formatierer rekonstruiert die Wörter zu einer Kette von Werten, die dann zurück in aufeinanderfolgende Werte jeder Pixelvariabler umgegliedert werden. Die Variablen für jedes Pixel werden vom Formatierer vorübergehend so ausgerichtet, daß sie jeweils zu derjenigen Zeit verfügbar sind, in der die räumliche Position des betreffenden Pixels bei der Abtastung des Bildschirms erreicht wird.
Wenn ein Pixel durch mehrere Variable beschrieben wird, zum Beispiel eine Leuchtdichte-Variable und zwei Farbart-Variable, ist es allgemeine Praxis, diese Variablen in einer vorbestimmten Reihenfolge für jedes Pixel zu gruppieren und jede Gruppe als Subvariable-Komponenten eines zugeordneten Wertes einer komplexen pixelbeschreibenden Variablen zu verwenden. Die Werte dieser komplexen Variablen werden dann in einem bitkartografisch organisierten Bildspeicher gespeichert, der entweder wie der erste oder der zweite der oben beschriebenen Bildspeichertypen organisiert ist. Diese Praxis ist recht zufriedenstellend, solange die pixelbeschreibenden Variablen, die als Subvariable-Komponenten der komplexen Variablen verwendet werden, an entsprechenden Punkten im Bildwiedergaberaum und mit der gleichen Abfragedichte abgefragt werden. Es ist jedoch erwünscht, die Pixelvariablen mit unterschiedlichen Abfragedichten abfragen zu können, um Bildspeicherplatz zu sparen und eine schnellere Bildverarbeitung zu erlauben. Hier wird die vorstehend beschriebene Methode der Verwendung komplexer pixelbeschreibender Variabler unattraktiv.
J. A. Weisbecker und P. K. Baltzer beschreiben im US-Patent US-A-4 206 457, das am 3. Juni 1980 ausgegeben wurde und den Titel "COLOR DISPLAY USING AUXILIARY MEMORY FOR COLOR INFORMA- TION" trägt, einen Bildspeicher mit einem nur der Leuchtdichte zugewiesenen Speicherbereich, dessen Leseadressen den Bildwiedergaberaum gemäß einer dicht abgefragten bitkartografischen Organisation abbilden, und mit einem nur der Farbart zugewiesenen Speicherbereich, dessen Leseadressen den Bildwiedergaberaum gemäß einer spärlich abgefragten bitkartografischen Organisation abbilden. Gesonderte Speicher, welche die Verfasser als "Datenspeicher" und "kleiner Hilfsspeicher" bezeichnen, sind der Speicherung alleiniger Leuchtdichteinformation bzw. alleiniger Farbartinformation zugewiesen. Die Leseadressen für den Hilfsspeicher sind die höherwertigen Bits der Leseadressen für den Datenspeicher in einem Schema für Parallelzugriff auf die Speicher während des Auslesens des Bildspeichers. Die Bildspeicherkonfiguration nach Weisbecker und Baltzer ist eine Variante des ersten allgemeinen Typs eines mit Mehrbit-Variablen bitkartografisch organisierten Speichers, worauf hingewiesen ist.
Die Speicherarchitektur nach Weisbecker und Baltzer teilt spezielle Bereiche eines kombinierten Bildspeichers der Leuchtdichte und andere spezielle Bereiche der Farbart zu. Es sind Video-Bildspeichersysteme bekannt, worin die Farbart, die gegenüber der Leuchtdichte zur Speicherung in Unterabtastung abgefragt ist, räumlich interpoliert wird, um eine erneuerte Farbart-Probenfolge mit der gleichen Abfragedichte zu erzeugen, wie sie die Leuchtdichte hat, wobei Leuchtdichte- und Farbartsignale gleicher Probenrate linear kombiniert werden, um Primärfarb-Komponentensignale zu erzeugen (d.h. Rot-, Grünund Blausignale). Nicht nur lineare Interpolation in Richtung der Abtastzeilenlänge kann angewandt werden. Anwenden läßt sich zum Beispiel auch bilineare Interpolation, bei welcher lineare Interpolation sowohl in der genannten Richtung als auch in der Richtung quer zu den Abtastzeilen erfolgt.
Wegen des Wunsches, die Speicheranforderungen für den Bildspeicher zu reduzieren, was ohne unmittelbar merkliche Verschlechterung des wiedergegebenen Bildes durch weniger dichte Abfrage der Farbart gegenüber derjenigen der Leuchtdichte erreicht werden kann, insbesondere wenn das Bild von einer Kamera stammt, gibt es einen starken Anstoß für den Konstrukteur, Bildspeicher nach den von Weisbecker und Baltzer vorgeschlagenen Grundzügen zu konfigurieren. Bei der Bildspeicher-Konfiguration nach Weisbecker und Baltzer ändert sich jedoch die Anzahl der einer Bildspeicheradresse zugeordneten pixelbeschreibenden Bits abhängig davon, ob einer räumlichen Position in der Bildwiedergabe sowohl ein Farbartwert als auch ein Leuchtdichtewert zugeordnet ist oder nicht. Dies stört sich mit dem Verschieben bitkartografisch organisierter Bildinformation im Bildspeicher, es sei denn, der Speicher darf unbenutzte Speicherbits haben. Dies aber hebt in unerwünschter Weise in gewissem Maß den Vorteil auf, der durch das räumlich spärlichere Abfragen der Farbart im Vergleich zur Leuchtdichte erreicht wird. Die Fähigkeit zum leichten Verschieben von Bildteilen im Bildspeicher ist wichtig bei der Rekonstruktion dynamischer Bilder im Bildspeicher in Ansprache auf komprimierte Videodaten.
Die Erfinder meinen, daß es auch unattraktiv ist, komplexe pixelbeschreibende Variable in Varianten des zweiten allgemeinen Typs von mit Mehrbit-Variablen bitkartografisch organisierten Speichern zu verwenden, welche die Farbart im Vergleich zur Leuchtdichte in Unterabtastung abfragen. Die komplexen pixelbeschreibenden Variablen sind in der Auslesung des Bildspeichers mit pixelbeschreibenden Variablen vermischt, die ausschließlich Leuchtdichte beschreiben. Dies bringt Probleme bei der Umgliederung der komplexen Daten, insbesondere wenn beim Decodieren komprimierter Videodaten eine Verschiebung von Bildteilen im Speicher stattfindet.
Ein Typ eines mit Doppelanschluß ausgestatteten dynamischen RAM-Speichers, seit neuestem kommerziell erhältlich, ist der sogenannte "Video-RAM-Speicher" oder "VRAM". Dieser dynamische Speicher hat zusätzlich zu einem Eingangs/Ausgangsanschluß für wahlfreien Zugriff, über den Information am Speicher eingeschrieben oder ausgelesen werden kann, einen Anschluß für seriellen Zugriff, an dem eine Reihe von Daten seriell mit Videoabtastraten ausgelesen werden kann. Die Reihenbusse eines hauptsächlichen dynamischen RAM-Speicherteils eines VRAM sind arrangiert zur Übertragung von Daten in Parallelform an einen kleineren Hilfsspeicher des VRAM während eines Intervalls gleich dem Leseintervall vom Wahlzugriffs-Anschluß. In jedem VRAM ist ein Zähler vorgesehen, um die Adressen des Hilfsspeichers während dessen Auslesung abzutasten, so daß der Hilfsspeicher als ein Schieberegister funktionieren kann. Nach paralleler Einspeicherung am Hilfsspeicher wird sein Inhalt seriell über den seriellen Ausgangsanschluß des VRAM ausgelesen, wobei der Zähler mit einer relativ hohen Taktrate zählt. Diese Taktrate kann zum Beispiel die Rate sein, mit welcher die ausschließlich Leuchtdichte enthaltenden Bildelemente zum Wiedergabemonitor der Computereinrichtung geliefert werden. Diese Auslesegeschwindigkeit ist möglich, weil die gegenüber dem Substrat gemessene Kapazität der Hilfsspeicherbusse wegen der geringeren Abmessung dieses Hilfsspeichers relativ klein ist. Es ist dann attraktiv, so sagen die Erfinder, für den zur Speicherung von Fernsehbildern fähigen Allzweckspeicher ein VRAM zu verwenden, wobei sowohl die Nur-Leuchtdichte-Information als auch die Nur-Farbart-Information über den seriellen Ausgangsanschluß auf einer Zeitmultiplex-Basis ausgelesen werden, obwohl auch herkömmliche RAM-Speicher verwendet werden können.
Bei manchen Typen von VRAM können Daten auch seriell über den Seriellzugriffs-Anschluß in den Hilfsspeicher gelesen werden, um in Parallelform in den dynamischen RAM-Hauptspeicherteil des VRAM übertragen zu werden. Dies erlaubt ein schnelleres Einschreiben am VRAM, als es durch ein Schreiben von Information über dessen Wahlzugriffs-Anschluß möglich ist.
Die US-A-4 015 286 offenbart ein Fernsehsystem, worin getrennte Speicher für die Leuchtdichte- und die Farbartinformation vorgesehen sind; die getrennten Speicher haben begrenzte Kapazität und können nur eine Zeile oder noch weniger an Videodaten auf einmal speichern. Dieses System kann nicht zwei oder mehr Vollbilder an Videoinformation auf einmal im Speicher speichern und eignet sich nicht zur Verwendung in Verbindung mit Videoübertragung begrenzter Bandbreite. Die Veröffentlichung "Broadening video/graphics applications" von E. Leonard im S.M.P.T.E. Journal, Vol 94, Nr. 1, Januar 1985, offenbart die Verwendung von RAM-Speichern, in die Farbbilder eingeschrieben werden, in Systemen zur Speicherung und Wiederentnahme elektrischer Signale, die Farbbilder beschreiben.
Es sind Fernseh-Übertragungssysteme bekannt, bei denen, um Übersprechen zwischen Farbartinformation in einem Analogsignal und Leuchtdichteinformation in einem Analogsignal zu vermeiden, Zeilen der Farbartinformation zeitlich komprimiert und zeitlich zwischen Zeilen der Leuchtdichteinformation geschachtelt werden. Die zeitliche Komprimierung und zeitliche Versetzung der Farbart werden in der digitalen Sphäre durchgeführt, dann durch Digital/Analog-Umwandlung in die analoge Sphäre transformiert. Diese Systeme sind bekannt als "Multiplex- Analog-Component"-Übertragungssysteme oder "MAC"-Übertragungssysteme. Übersprechen zwischen Leuchtdichte und Farbart ist kein Problem bei digitalen Fernseh-Übertragungssystemen wie den hier betrachteten, wo Leuchtdichteproben und Farbartproben getrennt voneinander gehalten werden.
Die Erfinder haben erkannt, daß eine zeitliche Verschachtelung von Zeilen digitalisierter Farbartinformation mit Zeilen digitalisierter Leuchtdichteinformation nutzvoll auf das Auslesen von VRAM über dessen Seriellzugriffs-Anschluß angewandt werden kann, denn dies erlaubt die Verwendung getrennter bitkartografischer Organisationen für Leuchtdichte- und Farbart-Variable im VRAM. Die Verwendung getrennter bitkartografischer Organisationen für Leuchtdichte- und Farbart-Variable, so haben die Erfinder festgestellt, kann die Probleme vermeiden, denen man bei der Verwendung komplexer pixelbeschreibender Variabler in einer einheitlichen bitkartografischen Organisation begegnet, wenn die Farbart im Bildwiedergaberaum weniger dicht abgefragt wird als die Leuchtdichte. Die Anwendung getrennter bitkartografischer Organisationen kann, so haben die Erfinder erkannt, ermöglicht werden durch Verwendung eines geschwindigkeitspuffernden Speichers für zumindest die Leuchtdichteproben.
In Fernsehempfängern, die Fernsehsignale im herkömmlichen teilbildalternierenden Zeilensprungformat verarbeiten, um das Format fortlaufender Abtastung mit verdoppelten Horizontalabtastraten zu erhalten, wird ein geschwindigkeitspuffernder Speicher verwendet, um gedehnte Information zu empfangen und zu verzögern, sowohl für die Leuchtdichte als auch für die Farbart. Dieser geschwindigkeitspuffernde Speicher wird noch zu einem weiteren Zweck benutzt, nämlich zur Lieferung der Proben-Füllinformation, um die räumliche Interpolation in Richtung quer zur Zeilenabtastung zu unterstützen. So beschreibt beispielsweise W. N. Hartmeier eine diesbezügliche Vorrichtung im US-Patent US-A-4 580 163, das am 1. April 1986 ausgegeben wurde und den Titel "PROGRESSIVE SCAN VIDEO PROCESSOR HAVING PARALLEL ORGANIZED MEMORIES AND A SINGLE AVERAGING CIRCUIT" trägt. Drei Zeilenspeicher werden zyklisch so betrieben, daß jeweils eine Zeile eingeschrieben und zwei Zeilen ausgelesen werden, um für die räumliche Interpolation in der Richtung quer zur Zeilenabtastung zu sorgen.
Es ist somit eine Aufgabe der vorliegenden Erfindung, Videoinformation aus einem Video-RAM-Speicher über einen Seriellzugriffs-Ausgangsanschluß auszulesen. Es ist eine weitere Aufgabe der vorliegenden Erfindung, während jedes Zeilenhinlaufintervalls und während ausgewählter Zeilenrücklaufintervalle einen unterschiedlichen Typ von Information aus dem Video-RAM-Speicher auszulesen. Die vorliegende Erfindung löst diese Aufgaben mit den Systemen gemäß den unabhängigen Patentansprüchen 1, 9 und 16.
Die vorliegende Erfindung bringt einfachere Strukturen, indem sie nur zwei Zeilenspeicher verwendet, um eine Geschwindigkeitspufferung und eine räumliche Interpolation nach der VRAM- Auslesung in Fernsehwiedergabesystemen des Typs zu sorgen, mit denen sie befaßt sind.
In Bildspeichersystemen, die gemäß der Erfindung aufgebaut sind, erfolgt eine Zeitmultiplex-Vereinigung von Zeilen breitbandiger Videoinformation (zum Beispiel Leuchtdichte) und Zeilen schmalbandiger Videoinformation (zum Beispiel Farbart) beim Auslesen des als Bildspeicher verwendeten VRAM. Dies erlaubt für breitbandige Videoinformation und für schmalbandige Videoinformation getrennte bitkartografische Organisationen im Bildspeicher, und es ermöglicht, daß die breitbandige Videoinformation und die schmalbandige Videoinformation beide durch den seriellen Ausgangsanschluß des VRAM laufen, während eine komplizierte Aufgliederung der seriellen VRAM-Ausgangsdaten in breitbandige und schmalbandige Videoanteile vermieden wird.
In bevorzugten Ausführungsformen der Erfindung wird breitbandige Videoinformation aus dem VRAM-Bildspeicher in Realzeit mit der Videoabtastgeschwindigkeit während der Hinlaufintervalle der Wiedergabezeilen ausgelesen, ohne daß es einer Geschwindigkeitspufferung bedarf. Alternativ kann breitbandige Videoinformation zwischen dem VRAM-Bildspeicher und der Wiedergabeeinrichtung geschwindigkeitsgepuffert werden. Schmalbandige Videoinformation wird zeitlich komprimiert und zeitlich versetzt ausgelesen, vorzugsweise während der Rücklaufintervalle der Wiedergabezeilen. Dann werden Geschwindigkeitspufferung und räumliche Interpolation angewandt, um die schmalbandige Videoinformation in die richtige zeitliche Beziehung zu der breitbandigen Videoinformation zu bringen, mit der sie kombiniert wird, um Ansteuersignale für die Wiedergabeeinrichtung zu erzeugen.
Ein weiterer Aspekt der Erfindung ist eine vereinfachte Struktur für die Durchführung der Geschwindigkeitspufferung und räumlichen Interpolation der schmalbandigen Videoinformation. Bei der vorliegenden Erfindung liefert das VRAM an einen geschwindigkeitspuffernden Speicher schmalbandige Videodaten, die, im Vergleich zu der Erscheinungsform dieser Videodaten auf dem Schirm, zeitlich komprimiert und nicht zeitlich gedehnt sind. Dies macht es möglich, die räumliche Interpolation mit einem geschwindigkeitspuffernden Speicher zu unterstützen, der wirtschaftlicher in Teilen ist, als bekannte räumliche Interpolatoren. Beispielsweise genügen zwei Zeilenspeicher zur Durchführung räumlicher Interpolation in Richtung quer zur Zeilenabtastung, wenn bei bilinearer Interpolation ein 2-x-2-Füllbett von Proben verwendet wird. Der Reihe nach wird jedes zweite Exemplar aufeinanderfolgender Abtastzeilen schmalbandiger Videodaten einer Teilbildabtastung während Bildzeilen-Hinlaufintervallen oder während ausgewählter Exemplare dieser Intervalle in den ersten Zeilenspeicher geschrieben; die anderen restlichen Abtastzeilen schmalbandiger Videodaten in der betreffenden Teilbildabtastung werden nacheinander in den zweiten Zeilenspeicher geschrieben. Diese beiden Zeilenspeicher werden während Bildzeilen-Hinlaufintervallen ausgelesen. Die Auslesungen werden permutiert, gewichtet und linear kombiniert, um räumliche Interpolation in zumindest der Richtung der Zeilenabtastung zu vollenden.
Ein wiederum weiterer Aspekt der Erfindung ist das Konfigurieren des VRAM unter Verwendung getrennter bitkartografischer Organisationen für breitbandige Videoinformation und für schmalbandige Videoinformation, um die Zeitmultiplex-Vereinigung von Zeilen breitbandiger Videoinformation und schmalbandiger Videoinformation durchzuführen.
FIGUR 1 ist eine schematische Darstellung eines Fernseh- Wiedergabesystems, das eine Einrichtung zur Um- bzw. Neugestaltung der Farbart-Abfrageproben enthält und die Erfindung verkörpert.
FIGUR 2 ist eine schematische Darstellung eines grundlagebildenden Interpolatorblockes, der als ein Baustein in Interpolatoren benutzt wird, die bei der Realisierung des Fernseh- Wiedergabesystems nach FIGUR 1 verwendet werden können.
FIGUREN 3 und 4 sind schematische Darstellungen zweier Interpolatoren, deren jeder unter Verwendung eines oder mehrerer Interpolator-Grundblöcke nach FIGUR 2 aufgebaut ist und zur Verwendung im Fernseh-Wiedergabesystem nach FIGUR 1 einsetzbar ist.
FIGUR 5 ist eine schematische Darstellung einer Video-VRAM- Speicherarchitektur, die im Fernseh-Wiedergabesystem nach FIGUR 1 verwendet wird
FIGUR 6 ist eine schematische Darstellung der Schaltungsanordnung zum Erzeugen der Adressierung des seriellen Ausgangsanschlusses für die Speicherarchitektur nach FIGUR 5.
FIGUR 7 ist eine schematische Darstellung einer alternativen Farbartabfrage-Umbildungseinrichtung, welche diejenige nach FIGUR 1 ersetzen kann.
FIGUR 8 ist eine schematische Darstellung einer Modifikation, die bei dem Fernseh-Wiedergabesystem nach FIGUR 1 oder bei dem System nach FIGUR 7 vorgenommen werden kann, um für eine Geschwindigkeitspufferung der aus dem VRAM ausgelesenen Leuchtdichteinformation zu sorgen, in weiteren Ausführungsformen der Erfindung.
FIGUREN 9 - 16 sind Diagramme, die veranschaulichen, wie VRAM- Reihen in erfindungsgemäßer Weise mit Bilddaten bepackt werden können.
FIGUREN 17 - 20 sind schematische Darstellungen von Schaltungsanordnungen zum Steuern der Übertragung von Farbartdaten aus dem VRAM zu der Farbartproben-Neugestaltungseinrichtung in verschiedenen speziellen Ausführungsformen des Fernseh-Wiedergabesystems nach FIGUR 1.
FIGUR 1 zeigt ein Fernseh-Wiedergabesystem, das Fernsehbildmaterial, welches in komprimierter Form auf einer Kompaktplatte gespeichert ist, in eine Realzeit-Bildwiedergabe umsetzt. Ein Kompaktplattenspieler 2 liefert das Fernsehbildmaterial in codierter Form an einen Aufgreifprozessor 3 (statt des Kompaktplattenspielers 2 kann auch eine andere Datenquelle wie zum Beispiel eine Winchesterplatte verwendet werden). Die Codierung des Bildmaterials ist so ausgelegt, daß sie, zur Verminderung der Redundanz in der Bildercodierung, Unterschiede eines laufenden Bildes gegenüber jüngst vergangenen Bildern beschreibt, die bereits rekonstruiert worden sind und in Bildspeicherteilen eines Video-RAM-Speichers (VRAM) 4 gespeichert sind. (Wie ausführlicher weiter unten erläutert wird, ist das VRAM 4 in Wirklichkeit eine als Bank gestaltete Anordnung monolithischer VRAM-Bausteine.) Der Aufgreifprozessor 3 hat eine Busverbindung 5 zum Lese/Schreib-Wahlzugriffsanschluß des VRAM 4 und zur Steuerschaltung des VRAM 4, die es dem Aufgreifprozessor 3 ermöglicht, irgendwelche Teile der im VRAM 4 gespeicherten Bilder an sich selbst auszulesen und ein laufendes oder aktualisiertes Bild in den Bildspeicherteil des VRAM 4 einzuschreiben. Das VRAM 4 hat neben seinem Wahlzugriffs-Eingangs/Ausgangsanschluß einen seriellen Ausgangsanschluß 6, an dem eine Reihe von Daten seriell mit Videoraten ausgelesen werden kann.
Die Natur der im VRAM 4 gespeicherten Bilder ist für die Erfindung von besonderer Bedeutung. Die Bildspeicherteile des VRAM 4 sind hinsichtlich der Leuchtdichte-Abfrageproben und hinsichtlich der Farbart-Abfrageproben getrennt bitkartografisch organisiert. Bei einer bitkartografischen Organisation des Bildspeichers bilden die Speicherstellen im Speicher Beschreibungen der Bildelemente oder "Pixel" des Bildes, das anschließend aus der Auslesung dieses Bildspeichers konstruiert wird, konform ab. Man kann die bitkartografische Abbildung von Pixeln so arrangieren, daß an jeder Speicherstelle im Bildspeicher Leuchtedichte- und Farbartproben kombiniert sind. Manchmal sind jedoch Leuchtdichteproben räumlich dichter gepackt als Farbartproben. Außerdem ist das Verhältnis zwischen der räumlichen Abfragedichte der Leuchtdichteproben und derjenigen der Farbartproben manchmal Änderungen unterworfen. Ein Einbeziehen von Farbartproben zusammen mit nur ausgewählten Leuchtdichteproben in einer einzigen bitkartografischen Organisation könnte in solchen Fällen eine Unterausnutzung von Speicherraum ergeben. Dies ist deswegen so, weil praktisch gesagt jeder Speicherstelle die Möglichkeit zum Speichern von Farbartinformation gegeben werden müßte, egal ob letztere für den betreffenden Punkt in der Bitkarte tatsächlich verfügbar ist oder nicht.
Die Erfinder vermeiden dieses Problem durch Anwendung einer auf dichte räumliche Abfrage abgestellten Bitkartenorganisation für Leuchtdichteproben in einem Teil des Bildspeichers und Anwendung einer gesonderten, auf spärliche räumliche Abfrage abgestellten Bitkartenorganisation für Farbartproben in einem anderen Teil des Bildspeichers. Es ist zweckmäßig, die spärlichere räumliche Abfrage als eine Unterabtastung der dichteren räumlichen Abfrage zu gestalten. Wo sich das Verhältnis der räumlichen Abfragedichten ändert, ändert sich die Einteilung des Bildspeichers zwischen Leuchtdichteproben und Farbartproben.
Während Zeilenhinlaufintervallen in der Bildwiedergabe werden Zeilen von Leuchtdichteproben aus den dichter abgefragten bitkartografisch organisierten Teilen des Bildspeichers, die parallel in den Hilfsspeicherteil des VRAM 4 geladen worden sind, seriell über den seriellen Ausgangsanschluß 6 des VRAM 4 an einen Formatierer 7 ausgelesen. Der Formatierer führt "Pixel-Auspack"-Funktionen durch, um Pixeldaten betreffend entweder die Leuchtdichte oder die Farbart zu liefern. Die Arbeitsweise des Formatierers 7 wird ausführlicher weiter unten beschrieben. Während der Zeilenhinlaufintervalle sorgt der Formatierer 7 für eine derartige Zeitumstellung der Leuchtdichteproben (wobei angenommen sei, daß sie im VRAM 4 "linear gepackt" worden sind, wie es ausführlicher weiter unten beschrieben wird), daß sie mit Pixelabtastrate an einen Digital/Analog-Wandler 8 geliefert werden. Der Wandler 8 liefert in Ansprache auf diese Leuchtdichteproben ein kontinuierliches Analogsignal Y&sub1; an eine Video-Matrizierschaltung.
Während ausgewählter Zeilenrücklaufintervalle in der Bildwiedergabe werden Zeilen von Proben der ersten und der zweiten Farbart-Variablen C&sub1; und C&sub2; aus den weniger dicht abgefragten bitkartografisch organisierten Teilen des Bildspeichers ausgewählt, um aus dem VRAM 4 über den Seriellzugriffs-Ausgangsanschluß 6 an den Formatierer 7 ausgelesen zu werden. Ein Weg hierfür ist, eine Zeile von C&sub1;-Proben, gefolgt von einer Zeile von C&sub2;-Proben während jedes ausgewählten Zeilenrücklaufintervalls auszulesen. Dies erlaubt getrennte Bitkartenorganisationen für C&sub1; und C&sub2;, was den Aufgreifprozessor 3 vereinfacht, der erforderlich ist, um codiertes Bildmaterial vom Kompaktplattenspieler 3 in bitkartenorganisierte Bilddaten im VRAM 4 umzusetzen. Die Vereinfachung ergibt sich, weil Berechnungen, die von C&sub1; und C&sub2; Gebrauch machen, getrennt und seriell durchgeführt werden können, diese Berechnungen können dann mit einfacherer Schnittstellentechnik zwischen dem Aufgreifprozessor 3 und dem VRAM 4 erfolgen. Die Zeitmultiplex-Vereinigung der Ausgangssignale C&sub1; und C&sub2; vom Formatierer 7 zum Wandler 8 und zu der Farbartabfrage-Umbildungseinrichtung 10 während der Verarbeitung zur Bildwiedergabe wird ebenfalls vereinfacht, weil die Multiplexrate während der Zeilenrücklaufintervalle niedrig ist.
Der Formatierer 7 führt weitere Pixel-Auspackfunktionen durch, indem er aufeinanderfolgende C&sub1;- und C&sub2;-Proben voneinander trennt, bei der Lieferung getrennter Bitströme von C&sub1;-Proben und von C&sub2;-Proben an die Farbartabfrage-Umbildungseinrichtung 10. Wenn der VRAM-Bildspeicher in der bevorzugten Weise ausgelesen wird, gelangt ein Bitstrom von C&sub1;-Proben zur Farbartabfrage-Umbildungseinrichtung 10, gefolgt von einem Strom von C&sub2;-Proben. Die Farbartabfrage-Umbildungseinrichtung 10 bringt durch Umgestaltung der Abfrage die digitalisierten C&sub1;- und C&sub2;- Variablen auf dieselbe Abfragedichte wie das digitalisierte Leuchtdichtesignal Y. Die C&sub1;-Proben werden an einen Digital/Analog-Wandler 11 geliefert, der sein analoges C&sub1;-Antwortsignal auf die Video-Matrizierschaltung 9 gibt. Die C&sub2;-Proben werden einem Digital/Analog-Wandler 12 zugeführt, der seine analoge C&sub2;-Antwort auf die Video-Matrizierschaltung 9 gibt. Die Farbartabfrage-Umbildungseinrichtung liefert die Zeitverzögerung, welche die zu den Digital/Analog-Wandlern 11 und 12 gelieferten C&sub1;- und C&sub2;-Proben in die richtige zeitliche Ausrichtung mit den zum Digital/Analog-Wandler 8 gelieferten Y-Proben bringt. Dies erlaubt es, die Y- und C&sub1;- und C&sub2;- Signale in der Video-Matrizierschaltung 9 miteinander zu matrizieren, um Rot-Ansteuersignale (R) und Grün-Ansteuersignale (G) und Blau-Ansteuersignale (B) zu erzeugen. Diese R- , G- und B-Ansteuersignale werden durch zugeordnete Videoverstärker 13, 14 und 15 verstärkt. Die verstärkten Ansteuersignale werden dann an eine Bildröhre 16 gelegt, um das Farbbild wiederzugeben.
In der FIGUR 1 ist außerdem ein Bildwiedergabe-Synchronisiergenerator 18 gezeigt, der Horizontal-Synchronimpulse und Vertikal-Synchronimpulse zum Anlegen an die Ablenkschaltung 19 der Bildröhre 16 erzeugt. Der Bildwiedergabe-Synchronisierungsgenerator 18 liefert außerdem Signale an die VRAM- Auslesesteuerschaltung 17, um sie über die Zeitsteuerung der Bildwiedergabe zu informieren. Beispielsweise enthält die VRAM-Auslesesteuerschaltung 17 einen Zeilenzähler zum Zählen der vom Bildwiedergabe-Synchronisierungsgenerator 18 gelieferten Horizontal-Synchronimpulse. Dieser Zeilenzähler wird auf Null zurückgesetzt durch einen Vollbild-Zwischenimpuls, der vom Bildwiedergabe-Synchronisierungsgenerator 18 nach Beendigung eines jeden Vollbildes der Wiedergabe und vor dem Start des nächsten Vollbildes geliefert wird. Der Bildwiedergabe- Synchronisierungsgenerator 18 liefert außerdem Impulse mit einem Vielfachen der Pixelabtastrate an die Steuerschaltung 17. Die Schaltung 17 erzeugt durch Abmessen dieser Impulse ein passendes Seriellausgangstakt-Signal zum Anlegen an das VRAM 4 und den Formatierer 7.
Der Formatierer 7 erlaubt, daß Daten in "voller Breite" aus dem Seriell-Ausgangsanschluß 6 des VRAM 4 entnommen werden können und somit die Taktrate, mit welcher Daten aus dem Anschluß 6 herausgetaktet werden, auf einem Minimum gehalten werden kann. Wenn zum Beispiel der Anschluß 6 zweiunddreißig Bits breit ist, dann kann während des Zeilenhinlaufintervalls jedes über den Anschluß 6 ausgelesene 32-Bit-Wort vom Formatierer 7 in vier aufeinanderfolgende 8-Bit-Leuchtdichteproben aufgeteilt werden, was erlaubt, den VRAM-Ausgang mit einem Viertel der Pixelabtastrate abzutasten. Der Formatierer 7 bewirkt diese Formatierung in Ansprache auf Instruktionen von der Steuerschaltung 17. Die Steuerschaltung 17 wählt außerdem die Reihen im VRAM 4 aus, die in Parallelform zum Schieberegister des VRAM 4 zu übertragen sind, welches anschließend seinen Inhalt über den Seriellzugriffs-Ausgangsanschluß 6 herausschiebt. Die VRAM-Auslesesteuerschaltung 17 legt außerdem das für diese Schiebeprozedur richtige Seriellausgangstakt-Signal an dieses Schieberegister.
Um weiterhin beim Beispiel zu bleiben, sei angenommen, daß die Farbartproben C&sub1; und C&sub2; alles 8-Bit-Proben sind und in räumlicher Unterabtastung bei jeder vierten Leuchtdichteprobe in jeder vierten Zeile von Leuchtdichteproben abgefragt sind. Während eines ausgewählten Zeilenrücklaufintervalls, das herkömmlicherweise ein Fünftel so lange dauert wie ein Zeilenhinlaufintervall, ist die Anzahl von Proben in C&sub1; und die Anzahl von Proben C&sub2; jeweils gleich einem Viertel der Anzahl von Proben des Leuchtdichtesignals Y während eines Zeilenhinlaufs. Jedes 32-Bit-Wort, das über den Anschluß 6 während eines Zeilenintervalls ausgelesen wird, wird in vier aufeinanderfolgende C&sub1;-Proben von jeweils acht Bit oder in vier aufeinanderfolgende C&sub2;-Proben von jeweils acht Bits aufgeteilt, zum Anlegen an die Farbartabfrage-Umbildungseinrichtung 10. Da die Probenanzahl von C&sub1; pro Exemplar seiner Abtastzeilen und die Probenanzahl von C&sub2; pro Exemplar seiner Abtastzeilen jeweils ein Viertel der Probenanzahl der Leuchtdichte pro Exemplar von deren Abtastzeilen ist, beträgt die Gesamtanzahl von Proben der Farbart pro Exemplar ihrer Abtastzeilen die Hälfte der Anzahl von Leuchtdichteproben pro Exemplar von deren Abtastzeilen. Da die Gesamtanzahl von Proben der Farbart pro Exemplar ihrer Abtastzeilen vom Seriell-Ausgangsanschluß 6 des VRAM 4 in einem Zeilenrücklaufintervall übertragen werden soll, das ein Fünftel so lange dauert wie das Zeilenhinlaufintervall, indem Leuchtdichteproben wiedergegeben werden, muß die VRAM-Auslesesteuerschaltung 17 die Seriellausgangstakt- Rate während des Zeilenrücklaufs um einen Faktor von mindestens 2½ erhöhen.
Will man Taktfrequenzen durch Maßstabsfaktoren, die ausschließlich Potenzen von Zwei sind, aus einem hochfrequenten Haupttaktsignal ableiten, dann wird die Serielltaktrate, die zur Auslesung des VRAM 4 während des Zeilenrücklaufintervalls verwendet wird, gleich dem Vierfachen der Pixelabtastrate für die Leuchtdichte sein. Dies reduziert die Zugriffszeit, die am VRAM 4 zum Erhalt von Farbartproben erforderlich ist, auf weniger als ein volles Zeilenrücklaufintervall, was den Ausgangsanschluß frei werden läßt für das Ausladen anderer Daten während des restlichen Teils des Zeilenrücklaufintervalls.
Die Farbartabfrage-Umbildungseinrichtung 10 enthält Zeilenspeicher-RAMs 101, 102, 103 und 104. Ein ausgewähltes Paar dieser Zeilenspeicher wird bespeichert in Ansprache auf C&sub1;- Proben und C&sub2;-Proben, die ihnen vom Formatierer 7 während ausgewählter Zeilenrücklaufintervalle zugeführt werden. Die Zeilenspeicher 101 und 102 werden abwechselnd mit aufeinanderfolgend ausgewählten Zeilen von C&sub1;-Proben bespeichert, und die Speicher 101 und 102 werden während Zeilenhinlaufintervallen ausgelesen, um benachbarte Zeilen von C&sub1;-Proben parallel an einen zweidimensionalen räumlichen Interpolator 105 zu liefern. Die Zeilenspeicher 103 und 104 werden abwechselnd mit aufeinanderfolgend ausgewählten Zeilen von C&sub2;-Proben bespeichert. Die Speicher 103 und 104 werden während Zeilenhinlaufintervallen ausgelesen, um benachbarte Zeilen von C&sub2;- Proben parallel an einen zweidimensionalen räumlichen Interpolator 106 zu liefern. Die Interpolatoren 105 und 106 liefern Signale C&sub1; und C&sub2; als um- bzw. neugebildete Probenfolge an die zugeordneten Digital/Analog-Wandler 11 und 12. C&sub1; und C&sub2; erscheinen jeweils als Proben mit derselben räumlichen Abfragedichte wie Y.
FIGUR 2 zeigt einen neuartigen Interpolator-Grundbaustein 20, der als Basis für die Konstruktion eines jeden der Interpolatoren 105 und 106 verwendet werden kann, um jeden von ihnen zu einem bilinearen Interpolator zu machen. Die ausgangsseitige Pixelabtastrate vom Block 20 ist das Doppelte der Eingangs- Pixelabtastrate zu seinen Eingangsanschlüssen IN und IN'. An die Anschlüsse IN und IN' des Interpolatorblocks 20 werden Ströme von Pixel-Abfrageproben jeweils aus benachbarten Abtastzeilen im unterabgetasteten Bildraum wiederholt und mit Ausgangs-Abtastzeilenrate geliefert. Jede Abtastzeile im unterabgetasteten Bildraum wird entweder 2(n+1)-mal oder weniger häufig wiederholt, wobei eine räumliche 2n:1-Interpolation in Richtung quer zu den Abtastzeilen durchgeführt wird, mit n gleich einer positiven ganzen Zahl von mindestens Eins. Die 2n+1-malige Wiederholung der Abtastzeilen vereinfacht die Taktsteuerung der Zeilenspeicher-RAMs 101 - 104. In jedem Fall können die Zeilenspeicher-RAMs 101 - 104 während zweier aufeinanderfolgender Zeilenrücklaufintervalle anstatt während nur eines geladen werden.
Ein Multiplexer 21 spricht auf ein Steuersignal CONTROL 1 an, um von den zum Anschluß IN und IN' gelieferten Pixelströmen denjenigen für räumliche Interpolation auszuwählen, der in Richtung der Zeilenabtastung zeitlich früher erscheint. Als erster Schritt dieser Interpolation wird der ausgewählte Pixelstrom an eine um ein Pixel verzögernde Schaltung 22 gelegt. Die Pixel aus dem ausgewählten Strom werden in einem Addierer 23 mit den Pixeln aus der von der Schaltung 22 um ein Pixel verzögerten Version des gewählten Stroms addiert, und die resultierende Summe wird in einem Bitstellenverschieber 24 durch Zwei dividiert, um den Mittelwert zweier aufeinanderfolgender Pixel in dem vom Multiplexer 21 ausgewählten Strom zu liefern. Ein Multiplexer 25 gibt abwechselnd das verzögerte Pixelsignal vom Ausgang der Schaltung 22 und den besagten Mittelwert zweier aufeinanderfolgender Pixel auf den Ausgangsanschluß OUT des Interpolatorblocks 20. Diese Umschaltung durch den Multiplexer 25 erfolgt mit der Pixelausgangsrate, die das Doppelte der Pixeleingangsrate ist.
Mit ebenfalls dieser Pixelausgangsrate liefert ein Ausgangsanschluß OUT' des Interpolatorblocks 20 einen weiteren Strom von Pixeln, der repräsentativ für eine interpolierte Abtastzeile ist, die der über den Anschluß OUT gelieferten Abtastzeile vorangeht. Diese interpolierte Abtastzeile wird folgendermaßen erzeugt. Die zu den Anschlüssen IN und IN' des Interpolatorblocks 20 gelieferten Pixelströme werden in einem Addierer 26 summiert und an eine um ein Pixel verzögernde Schaltung 27 gelegt. Die Ausgangsgröße der Schaltung 27 wird mittels eines 1-Bit-Stellenverschiebers 20 durch Zwei dividiert, um Pixel für die interpolierte Abtastzeile zu liefern, die nur in Richtung quer zur Abtastzeilenrichtung interpoliert sind. Pixel für die interpolierte Abtastzeile, die auch in der Richtung der Abtastzeile interpoliert sind, werden erzeugt durch (1) Summierung der Ausgangsgröße des Addierers 26 und der um ein Pixel in der Schaltung 27 verzögerten Ausgangsgröße des Addierers 26 in einem Addierer 29 und (2) Division der resultierenden Summe aus dem Addierer 29 durch vier in einem 2-Bit-Stellenverschieber 30. Ein Multiplexer 31 wählt für den Anschluß OUT' des Interpolatorblockes 20 abwechselnd die Pixel für die interpolierte Abtastzeile, die nicht in der Richtung der Zeilenabtastung interpoliert sind, und die Pixel, die es sind. Diese Umschaltung durch den Multiplexer 31 erfolgt mit der Pixelausgangsrate, die das Doppelte der Pixeleingangsrate ist.
Der Interpolatorblock 20 bewirkt eine Umgestaltung seiner an die Anschlüsse IN und IN' gelieferten Eingangsdaten, um an seinen Anschlüssen OUT und OUT' Proben mit einer um 4:1 höheren Abtastrate zu liefern. Jedoch sind diese Proben nicht in regulärer Abtastzeilen-Reihenfolge.
FIGUR 3 zeigt, wie die Interpolatoren 105 und 106 nach FIGUR 1 unter Verwendung zweier Interpolator-Grundblöcke 20-1 und 20-2 gemeinsam mit Multiplexern 32 und 33 aufgebaut sein können, wenn eine räumliche 2:1-Interpolation sowohl in Richtung der Abtastzeilenlänge als auch in Richtung quer zu den Abtastzeilen gewünscht wird. Die Multiplexer 32 und 33 arbeiten so, daß sie die mit der höheren Abtastrate erscheinenden C&sub1;- und C&sub2;- Proben in die reguläre Abtastzeilen-Reihenfolge bringen. Die Zeilenspeicher-RAMs 101, 102, 103 und 104 werden jeweils viermal (oder dreimal) ausgelesen, bevor sie neu beschrieben werden. Wenn die Interpolatoren 105 und 106 gemäß der FIGUR 3 konstruiert sind, werden die RAMs 101 und 103 gleichzeitig beschrieben, und auch die RAM-Speicher 102 und 104 werden gleichzeitig beschrieben. Es besteht ein 2-Zeilen-Offset zwischen dem Beschreiben der RAMs 101 und 103 und dem Beschreiben der RAMs 102 und 104, wenn die Interpolatoren 105 und 106 gemäß der FIGUR 3 konstruiert sind.
Eine Interpolations-Steuerschaltung 34 liefert das Signal CONTROL 1 mit der eingangsseitigen Zeilenfortschaltrate an beide Interpolator-Grundblöcke 20-1 und 20-2. Die Schaltung 34 liefert an beide außerdem ein Steuersignal CONTROL 2 mit dem Doppelten der eingangsseitigen Abtastrate (die im Falle der Interpolatoren nach FIGUR 3 der ausgangsseitigen Pixelabtastrate ist). Die Schaltung 34 liefert ferner ein Signal CONTROL 3, das mit der eingangsseitigen Zeilenfortschaltrate umschaltet, an jeden der Multiplexer 32 und 330 Die Multiplexer 32 und 33 liefern Eingangsdaten für die Digital/Analog- Wandler 11 und 12, indem sie die beiden interpolierten Signale von den Anschlüssen OUT' der Blöcke 20-1 und 20-2 jeweils während der einen Gruppe abwechselnder Ausgangszeilen auswählen. Während der Ausgangszeilen der anderen Gruppe, also den dazwischenliegenden Ausgangszeilen, liefern die Multiplexer 32 und 33 Eingangsdaten für die Wandler 11 und 12, indem sie die beiden interpolierten Abtastzeilen von den jeweiligen Anschlüssen OUT der Blöcke 20-1 und 20-2 auswählen. Der Multiplexer 32 bringt die ausgangsseitigen Abtastzeilen von C&sub1; in die richtige Reihenfolge, kompensiert die Umkehrungen der Abtastzeilen-Reihenfolge, die in den Zeilenspeicher-RAMs 101 und 102 akzeptiert wurden, um die Frequenz ihrer Neueinschreibung zu reduzieren. In ähnlicher Weise bringt der Multiplexer 33 die ausgangsseitigen Abtastzeilen von C&sub2; in die richtige Reihenfolge, indem er die in den Zeilenspeicher-RAMs 103 und 104 erfolgten Umkehrungen der Abtastzeilen-Reihenfolge kompensiert. Anstelle der jeweils einzigen Interpolator-Grundblöcke 20-1 und 20-2 können Kaskadenschaltungen aus jeweils einer Mehrzahl n von Interpolator-Grundblöcken verwendet werden, um eine räumliche 2n:1-Interpolation sowohl in der Richtung der Abtastzeilenlänge als auch in der Richtung quer zu den Abtastzeilen zu realisieren.
FIGUR 4 zeigt, wie die Interpolatoren 105 und 106 aufgebaut sein können, um eine räumliche 4:1-Interpolation in jeder dieser Richtungen durchzuführen. Bei dieser Ausführungsform des Interpolators 105 folgt dem Interpolator-Grundblock 20-1 in Kaskadenschaltung ein weiterer Interpolator-Grundblock 20-3 und der Multiplexer 32. In der betreffenden Ausführungsform des Interpolators 106 folgt dem Interpolator-Grundblock 20-2 in Kaskadenschaltung ein weiterer Interpolator-Grundblock 20-4 und der Multiplexer 33. Die Zeilenspeicher-RAMs 101, 102, 103 und 104 werden jeweils achtmal (oder siebenmal) ausgelesen, bevor eine Neueinschreibung erfolgt, wenn die Interpolatoren 105 und 106 gemäß der FIGUR 4 aufgebaut sind. Die RAMs 101 und 103 werden gleichzeitig beschrieben, und die RAM-Speicher 102 und 104 werden gleichzeitig beschrieben. Es besteht ein 4- Zeilen-Offset zwischen dem Einschreiben an den RAM-Speichern 101 und 103 und dem Einschreiben an den RAM-Speichern 102 und 104, wenn die Interpolatoren 105 und 106 gemäß der FIGUR 4 aufgebaut sind.
Die Interpolations-Steuerschaltung 35 liefert das Signal CONTROL 1 an beide Blöcke 20-1 und 20-2 mit einer Rate, die gleich der Hälfte ihrer ausgangsseitigen Zeilenfortschaltrate ist. Die Interpolations-Steuerschaltung 35 liefert das Signal CONTROL 2 außerdem mit dem Doppelten der Pixelabtastrate von den RAMs 101 - 104 an beide Blöcke 20-1 und 20-2. Bei den Interpolatoren nach FIGUR 4 ist diese Rate gleich der Hälfte der ausgangsseitigen Pixelabtastrate. Die Interpolations- Steuerschaltung 35 liefert außerdem das Steuersignal CONTROL 3', das mit der eingangsseitigen Zeilenfortschaltrate umschaltet, an die Multiplexer 32 und 33. Wie bei der Interpolationsschaltung nach FIGUR 3 kompensieren die Multiplexer 32 und 33 die in den Zeilenspeicher-RAMs 101 - 104 vorhandenen Umkehrungen der Abtastzeilen-Reihenfolge.
Die Interpolator-Grundblöcke 20-1 und 20-2 liefern an die ihnen in Kaskade nachgeschalteten Interpolator-Grundblöcke 20- 3 und 20-4 doppelt so viele eingangsseitige Abtastzeilen, als sie von den Zeilenspeicher-RAMs 101 - 104 empfangen haben. Somit liefert die Interpolations-Steuerschaltung 35 ein Signal CONTROL 1' an die "CONTROL 1"-Signalanschlüsse der Interpolator-Grundblöcke 20-3 und 20-4 mit der Hälfte von deren ausgangsseitiger Zeilenfortschreitrate, das heißt mit der ausgangsseitigen Zeilenfortschreitrate der Interpolator-Grundblöcke 20-1 und 20-2.
Die Interpolator-Grundblöcke 20-1 und 20-4 empfangen Pixel von den Interpolator-Grundblöcken 20-1 und 20-2 mit dem Doppelten der Pixelabtastrate aus den Zeilenspeicher-RAMs 101 - 104. Die Interpolations-Steuerschaltung 35 liefert ein Signal CONTROL 2' an die "CONTROL 1"-Signalanschlüsse der Interpolator-Grundblöcke 20-3 und 20-4 mit dem Doppelten von deren Pixeleingangsrate, was das Vierfache der Pixelausgangsrate aus den Zeilenspeicher-RAMs 101 - 104 ist.
FIGUR 5 zeigt ausführlicher den Aufbau einer einzelnen Bank des VRAM 4, eines zweiunddreißig Bit breiten Datenbusses 6, der den Seriell-Ausgangsanschluß des VRAM 4 mit dem Formatierer 7 verbindet, und des Formatierers 7, der die Pixel- Auspackfunktion durchführt. Das VRAM 4 weist mindestens eine Bank 40 aus acht Teil-VRAMs auf. Die FIGUR 5 bietet eine Hilfe, um besser zu verstehen, wie die Leuchtdichteinformation und die Farbartdaten in getrennten Bitkartenorganisationen gespeichert werden können.
In bevorzugten Ausführungsformen der Erfindung sind im VRAM 4 die Bitkarten so gespeichert, als ob die nachstehende Abbildungsprozedur verfolgt würde. Jedes der Mehrbit-Pixeldaten wird aus dem Parallelbit- in das Serienbit-Format gemäß einer vorgeschriebenen Ordnungsregel umgewandelt. Die aufeinanderfolgenden Pixeldaten in jeder Abtastzeile werden dann der Reihe nach aneinandergekettet. Die resultierenden Ketten von Bits, die eine Abtastzeile der Bildwiedergabe beschreiben, werden dann in der Reihenfolge des Fortschreitens der Wiedergabe-Abtastzeilen aneinandergekettet, so daß durch die resultierende, noch längere Kette von Bits ein vollständiges Teilbild beschrieben wird. Diese Kette von Bits wird dann in einem Verfahren, das "lineares Packen" bezeichnet wird, in aufeinanderfolgende Reihen des VRAM 4 bitkartografisch abgebildet. Das lineare Packen erlaubt es, daß die Dichte der Speicherung im VRAM 4 so hoch wie möglich ist, obwohl die Bitlänge der Pixelcodes aus einer Vielzahl von Codelängen gewählt ist, ein Untervielfaches der Anzahl von Bits in einer Reihe einer Bank des VRAM 4 wie zum Beispiel der Bank 40. Ein handelsüblicher (64K x 4)-VRAM-Teilspeicher enthält vier quadratische Dynamikspeicherfelder mit 2&sup8; Bits Seitenlänge, außerdem enthält er statischen Speicher, der betreibbar ist, um vier Register mit parallelem Eingang und seriellem Ausgang vorzusehen, als Pufferspeicher auf dem Weg zu einem vier Bit breiten seriellen Ausgangsanschluß. Eine Bank von acht solchen VRAM-Teilspeichern schafft 256 Reihen von 256 4-Byte-Digitalwörtern, und diese Dimensionen seien für den restlichen Teil der vorliegenden Beschreibung als Beispiel für das VRAM 4 vorausgesetzt.
Das Laden der in den VRAM-Teilspeichern enthaltenen statischen Speicher, die als Pufferspeicher zum seriellen Ausgangsanschluß des VRAM 4 dienen, wird durch einen Seriellauslesungs- Adressencode gesteuert, kurz als SRAC bezeichnet. SRAC ist ein dreiteiliger Code, bestehend aus einer ersten Gruppe benachbarter Bitstellen, die eine Bankadresse enthalten, einer zweiten Gruppe benachbarter Bitstellen, die eine Reihenadresse enthalten, und einer dritten Gruppe benachbarter Bitstellen, die Spaltenadressen enthalten. Die Reihenadresse- und Spaltenadresse-Teile des SRAC beschreiben die Lage des Speicherortes im VRAM 4 und stehen in keinem direkten Zusammenhang mit den Dimensionen des Rasters der Bildwiedergabe oder der Bitkartenorganisation für Leuchtdichte-Pixelcodes oder der Bitkartenorganisation für Farbart-Pixelcodes. Es sei angenommen, daß der SRAC die Bankadresse an seinen höchstwertigen Stellen codiert, was unter dem Gesichtspunkt, ein einfaches Hinzufügen von mehr Bänken von VRAM-Teilspeichern zu erlauben, vorzuziehen ist. Es sei angenommen, daß der SRAC die Spaltenadresse in der niedrigstwertigen Gruppe von acht Bitstellen und die Reihenadresse in der zweitniedrigstwertigen Gruppe von acht Bitstellen codiert. Jeder der 2m- Werte der Bankadresse ist einzig einer betreffenden Bank des VRAM 4 zugeteilt, und ein Bankadressen-Decoder 37 für diese Bank 40 des VRAM 4, dem der laufende Wert dieser m Bits zugeordnet ist, spricht auf diesen Wert an, um die Bank 40 des VRAM 4 für das Auslesen an den zweiunddreißig Bit breiten Datenbus 6 zu konditionieren. Diese Anordnung macht es möglich, die Bänke 40 usw. des VRAM 4 im Multiplex mit dem Bus 6 zu verbinden.
Der Reihenadresse-Teil des SRAC regiert die Wahl der für den Seriellzugriffs-Ausgangsanschluß mindestens der gewählten Bank 40 des VRAM 4 zu ladenden Reihe. Die Bank 40 (ebenso wie die anderen Bänke des VRAM 4) besteht aus einem betreffenden Oktett aus Teil-VRAMs 41, 42, 43, 44, 45, 46, 47, 48, deren jeder einen vier Bit breiten Seriellzugriffs-Anschluß hat. Die Anzahl von Bits in einer Reihe des seriellen Ausgangs des VRAM 4 beträgt 256 Spalten mal 32 Bits pro Spalte, also insgesamt 2¹³ Bits. Es ist praktisch, das Leuchtdichte- oder Farbart- Komponentensignal einer Wiedergabezeile in einer Anzahl von Bits zu beschreiben, die in einem Verhältnis entsprechend einer ganzzahligen Potenz von Zwei zur Anzahl der Bits pro Reihe des VRAM 4 in Beziehung steht. Eine Wiedergabezeile eines hochauflösenden Leuchtdichte-Komponentensignals beispielsweise könnte aus 1024 8-Bit-Pixeln bestehen, so daß, ausgedrückt in Bitzahlen, ein 1:1-Verhältnis zu einer Reihe im VRAM 4 besteht. Eine Wiedergabezeile eines mittelauflösenden Leuchtdichte-Komponentensignals könnte aus 512 8-Bit-Pixeln bestehen und somit, hinsichtlich der Bitzahlen, in einem 1:2- Verhältnis zu einer Reihe im VRAM 4 stehen. Eine Wiedergabezeile eines niedriger auflösenden Leuchtdichte-Komponentensignals könnte aus 256 4-Bit-Pixeln bestehen, so daß hinsichtlich der Bitzahlen ein 1:8-Verhältnis zu einer Reihe des VRAM 4 besteht. Vier Wiedergabezeilen einer Farbartkomponente, die sowohl in Richtung der Zeilenabtastung als auch in Richtung der Zeilenfortschaltung in räumlicher 4:1-Unterabtastung relativ zu den betreffenden Leuchtdichte-Komponentensignalen abgefragt sind, würden hinsichtlich der Bitzahlen im Verhältnis 1:16 bzw. 1:32 bzw. 1:128 zu einer Reihe des VRAM 4 stehen.
Der Spaltenadresse-Teil des SRAC bestimmt einen Offset in den computererzeugten Adressen für die statischen Speicher in den VRAM-Teilspeichern 41 - 48 usw. während deren Auslesung. Die statischen Speicher in jedem VRAM-Teilspeicher werden parallel bespeichert aus dem zugeordneten dynamischen Speicher in dem betreffenden VRAM-Teilspeicher, mit einem Offset vom Wert Null. Die serielle Auslesung der statischen Speicher über die seriellen Ausgangsanschlüsse der VRAM-Teilspeicher in der ausgewählten Bank 40 des VRAM 4 beginnt an der Spaltenposition, die durch den Spaltenadresse-Teil des SRAC angegeben ist. Wenn eine Vielzahl von Bildwiedergabezeilen an Information in einer Reihe des VRAM 4 gespeichert ist, erlaubt der Spaltenadresse- Teil des SRAC des seriellen Ausgangs von VRAM 4, am Anfang eines beliebigen Exemplars der Bildwiedergabezeilen der Information zu beginnen.
Ausgenommen den Fall, daß die Anzahl von Bits in einer Wiedergabezeile gleich der Bitanzahl pro Reihe im VRAM 4 ist oder darüber liegt, wird die Reihe des VRAM 4, die zu den statischen Speichern in den VRAM-Teilspeichern 41 - 48 der ausgewählten Bank 40 übertragen wird, im allgemeinen nicht vollständig ausgelesen werden, bevor diese statischen Speicher neu beschrieben sind. Der Grund hierfür ist, daß die Leuchtdichte- Pixelcodes aus dem VRAM 4 während Zeilenhinlaufintervallen über denselben seriellen Ausgangsanschluß ausgelesen werden, an dem auch die Auslesung der Farbart-Pixelcodes aus dem VRAM 4 während Zeilenrücklaufintervallen erfolgt. Diese Zeitmultiplex-Aufteilung zwischen zwei Bitkartenorganisationen erfordert, daß die statischen Speicher immer dann neu beschrieben werden, wenn Daten aus einer anderen der beiden Bitkartenorganisationen auszulesen sind.
Das Auswählen irgendeiner bestimmten Bank des VRAM 4 kann erfolgen in Ansprache auf den Bankadressen-Teil des SRAC, der m Bits hat, wobei 2m die Anzahl der Bänke von VRAM-Teilspeichern im VRAM 4 ist. Jede Bank des VRAM 4 hat einen zugeordneten Bankwahldecoder zur Decodierung des Bankadresse-Teils des SRAC, analog zum Bankwahldecoder 37 für die Bank 40 des VRAM 4. Alle VRAM-Teilspeicher im VRAM 4 haben jeweils zugeordnete TR/OE-Anschlußstifte (nicht gezeigt). Alle diese TR/OE- Anschlüsse empfangen parallel einen Niedrig-Logikpegel als Transfer-Signal zu Zeiten der Übertragung einer Reihe von Daten in irgendeiner der Bänke des VRAM 4 an den darin enthaltenen statischen Speicher, aus welchem der serielle Ausgangsanschluß mit Daten beliefert wird. Die TR/OE-Anschlüsse für eine ausgewählte Bank empfangen einen Niedrig-Logikzustand als Ausgangsaktivierung-Signal, wenn ein Zugriff am Wahlzugriffs- Ausgangs/Eingangsanschluß in einem Aspekt des Betriebs erfolgt, der nicht mit der vorliegenden Erfindung zusammenhängt. Das Transfer-Signal wird als Befehl nur dann ausgeführt, wenn ein Reihenadressenabtastung-Signal an einen RAS- Anschlußstift eines jeden beteiligten VRAM-Teilspeichers gelegt wird. Der Bankadressendecoder 37 beaufschlagt die RAS- Anschlüsse der ausgewählten Bank 40 der VRAM-Teilspeicher 41 - 48 mit einem Hoch-auf-Niedrig-Wechsel nur dann, wenn eine Reihe von Daten in die statischen Hilfsspeicherteile der VRAM- Teilspeicher 41 - 48 übertragen werden soll.
Ein Reihen/Spalten-Adressenmultiplexer 38 legt die Reihenadresse an die acht Adressenanschlüsse der VRAM- Teilspeicher 41 - 48, um anzugeben, welche Reihe von Daten für seriellen Ausgang übertragen werden soll. RAS darf dann hoch werden, und der Spaltenadressen-Multiplexer 38 legt die Spaltenadresse an die acht Adressenanschlüsse der VRAM- Teilspeicher 41 - 48. Ein Spaltenadressenabtastung-Signal wird an die CAS-Anschlußstifte der VRAMs 41 - 48 gelegt; ein Niedrigwerden dieses Signals lädt die internen Adressenzähler der VRAMs 41 - 48 mit den passenden Offsets für die serielle Auslesung. CAS darf anschließend hoch werden.
Ein Pixeltakt-Multiplexer 39 wählt zwischen Signalen "Leuchtdichte-Seriellausgangstakt" und "Farbart-Seriellausgangstakt" aus, für die Beaufschlagung der Serielltakt- oder SC-Anschlußstifte der VRAM-Teilspeicher. Der Bankadressendecoder 37 gibt einen Niedrig-Zustand an die SOE-Anschlußstifte nur der ausgewählten Bank 40 der VRAM-Teilspeicher, als Signal "Seriellausgangsaktivierung" während der seriellen Ausgabe vom VRAM 4. Dies konditioniert die seriellen Ausgangsanschlüsse der VRAM-Teilspeicher 41 - 48 für ihre Multiplexverbindung mit dem zweiunddreißig Bit breiten Bus 6. Die Taktsignale für den Leuchtdichte-Seriellausgangstakt und den Farbart-Seriellausgangstakt werden beide aus einem Haupttakt-Signal abgeleitet, jeweils durch einen zugeordneten programmierbaren Divisionsvorgang.
Einzelheiten des Aufbaus der Formatierers 7 zur Aufteilung der aufeinanderfolgenden 32-Bit-Wörter vom seriellen Ausgangsanschlußbus 6 in Pixel sind in FIGUR 5 gezeigt. Ein 32-Bit- Wortregister 50 hält zweiunddreißig aufeinanderfolgende Bits, von denen eine Anzahl n der höchstwertigen Exemplare der die Leuchtdichte oder Farbart beschreibende Code ist. Zweckmäßigerweise ist n beschränkt auf eine ganzzahlige Potenz von Zwei, sechzehn oder weniger. Ein programmierbares Maskenregister 51 hält eine Gruppe von n Einsen in seinen sechzehn höchstwertigen Bitstellen und eine Gruppe von (16-n) Nullen in seinen niedrigstwertigen Bitstellen. Die einander entsprechenden Bitstellen des Inhalts des Maskenregisters 51 und der sechzehn höchstwertigen Bits des im Register 50 enthaltenen Wortes erfahren eine UND-Verknüpfung in einer Bank 52 von UND- Gliedern, um gewählte Signalpixel der Leuchtdichte- oder Farbartdaten zu liefern. Wenn diese Daten kürzer sind als sechzehn Bits, werden die Bitstellen niedrigeren Stellenwertes mit Nullen gefüllt (in alternativen Konstruktionen können diese Daten auf stets acht Bits oder weniger beschränkt werden, wobei das Maskenregister 51 auf 8-Bit-Länge verkürzt ist und die Bank 52 nur acht UND-Glieder enthält.)
Wenn das erste 32-Bit-Wort in einer Reihe des VRAM 4 über den seriellen Ausgangsanschlußbus 6 zum Formatierer 7 geliefert wird, leitet ein Multiplexer 53 dieses Wort zum 32-Bit-Wortregister 50. Die n höchstwertigen Bits dieses Wortes, definierend ein Pixeldatum, werden im Falle, daß eine Leuchtdichte- Bitkarte im VRAM 4 abgetastet wird, an den in FIGUR 1 gezeigten Digital/Analog-Wandler 8 gegeben oder, im Falle daß eine Farbart-Bitkarte im VRAM 4 abgetastet wird, an ein passendes der Zeilenspeicher-RAMs 101 - 104 gegeben.
Wenn die nächsten (32-n)/n Pixeldaten zum Digital/Analog- Wandler 8 oder zu der Farbartabfrage-Umbildungseinrichtung 10 gegeben werden, lenkt der Multiplexer 53 die (32-n)/n aufeinanderfolgenden Ausgänge eines 32-Bit-Mehrbitverschiebers 54 zum Wortregister 50. Der Verschieber 54 verschiebt, mit jedem weiteren Pixel, n Bits in Richtung höheren Stellenwertes, getaktet durch die Pixeltakt-Impulse.
Wenn das erste Modulo-n-Pixeldatum auf den Digital/Analog- Wandler 8 oder die Farbartabfrage-Umbildungseinrichtung 10 zu geben ist, lenkt der Multiplexer 53 ein neues 32-Bit-Wort in das Register 50, anstelle das alte Wort zu verschieben. Der Multiplexer 53 kann gesteuert werden zum Beispiel durch Decodierung eines einzelnen Ausgangs eines Modulo-n-Pixelzählers. Dieser Zähler kann aus den n letzten Stufen eines Modulo-32- Zählers bestehen, der mit der Pixeltaktrate zählt und zusammen mit einem binären Verschieber einen Mehrbit-Verschieber 54 bildet.
Ein Fachmann, der die vorstehende Beschreibung der Schnittstelle zwischen dem VRAM 4 und dem Formatierer 7 erfahren hat, kann ohne weiteres mögliche Varianten in der Digitalwortorganisation des VRAM 4 erblicken, sowie Änderungen in der Architektur des Formatierers 7 zur Anpassung an diese Varianten. Beispielsweise kann bei jedem aus dem VRAM 4 ausgelesenen 32- Bit-Wort die Pixelreihenfolge entgegengesetzt zu der beschriebenen Reihenfolge sein, in welchem Fall die Struktur des Formatierers 7 folgendermaßen geändert wird. Das programmierbare Maskenregister 51 hält eine Gruppe von n Einsen in seinen niedrigstwertigen Stellen (anstatt den höchstwertigen Stellen). Die Gruppe von (16-n) Nullen wird in den höchstwertigen Bitstellen des Maskenregisters 51 gespeichert. Die Bank 52 aus sechzehn UND-Gliedern empfängt Eingangssignale von den sechzehn niedrigstwertigen (anstatt höchstwertigen) Bitstellen des Wortregisters 50 und empfängt Eingangssignale vom Maskenregister 51 unter modifiziertem Maskeninhalt dieses Registers. Der Mehrbit-Verschieber 54 verschiebt n Bits in Richtung niedrigeren Stellenwertes (anstatt höheren Stellenwertes) bei jedem aufeinanderfolgenden Pixel, getaktet durch Pixeltakt-Impulse. Eine weitere leicht zu erblickende Variante besteht darin, daß die Spalten- oder Wortleseadressen im VRAM 4 entweder erhöht oder vermindert werden können, wie die Bildwiedergabe in Horizontalrichtung abgetastet wird.
FIGUR 6 zeigt Einzelheiten des Aufbaus desjenigen Teils der VRAM-Auslesesteuerung 17, der, in FIGUR 1, SRAC erzeugt. SRAC wird dem VRAM 4 vom Ausgang eines Multiplexers 59 zugeführt, der den korrekten SRAC für die gerade abgetastete Bitkarten- Organisation auswählt. Hiermit kann verfolgt werden, wo sich jede Abtastung entlang den linear gepackten Daten der jeweiligen Bitkartenorganisation befindet. Es sind zwei SRAC-Generatoren 60 und 70 gezeigt. Der Generator 60 erzeugt den SRAC für aufeinanderfolgende Zeilen von Leuchtdichte-Pixeldaten. Der Generator 70 erzeugt den SRAC für aufeinanderfolgende Zeilen der Farbart-Pixeldaten. Um mit nur einem SRAC-Generator 70 für die beiden C&sub1;- und C&sub2;-Beschreibungen der Farbart auszukommen, anstatt hierfür zwei SRAC-Generatoren zu brauchen, werden diese Beschreibungen linear im VRAM 4 gepackt, unter zeilenweiser Verschachtelung der C&sub1;- und C&sub2;-Proben.
Der SRAC-Generator 60 enthält ein SRAC-Latchregister 61 zur Lieferung eines SRAC an einen der beiden Eingänge des Multiplexers 59. Der Inhalt des SRAC-Latchregisters 61 wird vom Ausgang eines Multiplexers 62 aktualisiert, gesteuert durch Impulse "Teilbildrücklauf-Austastung". Während des Teilbildrücklaufs veranlassen die Teilbildrücklauf-Austastungsimpulse den Multiplexer 62 eine von einem Startadressenregister 63 gelieferte Leuchtdichte-Teilbildabtastungs-Startadresse zu wählen, um den Inhalt des Registers 61 zu aktualisieren. Die Leuchtdichte-Teilbildabtastungs-Startadresse identifiziert den im VRAM 4 gelegenen Speicherort desjenigen Leuchtdichtepixels, das sich in der oberen linken Ecke des nachfolgenden Teilbildes befindet. Diese Leuchtdichte-Teilbildabtastungs- Startadressen werden in einer vorbestimmten Reihenfolge aus einer Auflistung in einem Teil des Hauptspeichers des Computers gewählt, der für die Speicherung von Wiedergabeinstruktionen reserviert ist, und die Auflistung der Leuchtdichte- Teilbildabtastungs-Startadressen wird für den Aufgreifprozessor 3 aufrechterhalten.
Während Teilbildrücklaufintervallen in der Zeit, veranlaßt das Fehlen eines Teilbildrücklauf-Austastungsimpulses den Multiplexer 62, den Summenausgang eines Addierers 64 für die Aktualisierung des Inhalts des SRAC-Registers 61 zu wählen. Der Addierer 64 empfängt seine Addenden vom SRAC-Latchregister 61 und von einem die Bildzeilen-Speicherteilung speichernden Latchregister 65. Die im Latchregister 65 gespeicherte Bildzeilen-Speicherteilung ist das Produkt der Anzahl der Leuchtdichteproben pro Bildzeile mal der Anzahl leuchtdichtebeschreibender Bits pro Leuchtdichteprobe mal dem Kehrwert der Anzahl von Bits pro Spaltenadresse im VRAM 4, - also die Anzahl leuchtdichtebeschreibender Bits pro Bildzeile geteilt durch zweiunddreißig. Die Elemente 61 - 65 werden als Akkumulator betrieben, der den SRAC während jedes Zeilenrücklaufintervalls um den Wert der Bildzeilen-Speicherteilung erhöht. Das Maß der Bildzeilen-Speicherteilung wird vom Aufgreifprozessor 3 in das Latchregister 65 geladen. Die Maßangabe der Bildzeilen-Speicherteilung kommt aus dem Kompaktplattenspieler 2 oder einer anderen Videoquelle, und es kann zweckmäßig sein, diese Angabe im Teilbild-Datenkopf unterzubringen, der jedem Teilbild bitkartenorganisierter Leuchtdichte- oder Farbart-Pixeldaten im VRAM 4 folgt.
Der SRAC-Generator 70 enthält ein SRAC-Latchregister 71 zur Lieferung eines SRAC an den anderen der beiden Eingänge des Mutliplexers 59. Der Inhalt des SRAC-Latchregisters 71 wird vom Ausgang eines Multiplexers 72 aktualisiert, gesteuert durch die Teilbildrücklauf-Austastimpulse. Während eines Teilbildrücklauf-Austastimpulses wählt der Multiplexer 72 eine Farbart-Teilbildabtastungs-Startadresse, die von einem Startadressenregister 73 kommt, um den Inhalt des Registers 71 zu aktualisieren. Die Farbart-Teilbildabtastungs-Startadresse identifiziert den im VRAM 4 gelegenen Speicherort desjenigen C&sub1;-Pixels, das sich in der oberen rechten Ecke des nachfolgenden Teilbildes befindet. Diese Farbart-Teilbildabtastungs- Startadressen sind gemeinsam mit den Leuchtdichte-Teilbildabtastungs-Startadressen in demjenigen Teil des Hauptcomputers aufgelistet, der zur Speicherung von Wiedergabeinstruktionen reserviert ist, und die Auflistung dieser Farbart-Teilbildabtastungs-Startadressen wird vom Aufgreifprozessor 3 aufrechterhalten.
Zu gegebener Zeit während Teilbildrücklaufintervallen veranlaßt das Fehlen des Teilbildrücklauf-Austastimpulses den Multiplexer 72, den Summenausgang eines Addierers 74 für die Aktualisierung des Inhalts des Latchregisters 71 zu wählen. Der Addierer empfängt seine Addenden vom SRAC-Latchregister 71 und von einem programmierbaren Register 75, das Information über die Speicherteilung in einem Wiedergabeband speichert. Ein Farbartwiedergabeband ist die Anzahl von Wiedergabezeilen zwischen den umgebildeten Abfragefolgen von Farbartwerten. Die im Latchregister 75 gespeicherte Maßangabe der Farbartwiedergabeband-Speicherteilung ist das Produkt der Anzahl von Farbartproben pro Farbartwiedergabeband mal der Anzahl farbartbeschreibender Bits pro Farbartprobe mal dem Kehrwert der Anzahl von Bits pro Spaltenadresse im VRAM 4 - also die Anzahl farbartbeschreibender Bits pro Farbartwiedergabeband geteilt durch zweiunddreißig. Die Elemente 71 - 75 werden als Akkumulator betrieben, der den SRAC während ausgewählter Zeilenrücklaufintervalle, die durch zwischenliegende Farbartwiedergabebandintervalle voneinander getrennt sind, um den Wert der Farbartwiedergabeband-Speicherteilung vermehrt. Die Maßangabe der Farbartwiedergabeband-Speicherteilung wird vom Aufgreifprozessor 3 in das Latchregister 75 geladen und entstammt ähnlich wie die Maßangabe der Bildzeilen-Speicherteilung.
Betrachtet sei nun die Natur der C&sub1;- und C&sub2;-Farbartsignale, wie sie in dem Fernseh-Wiedergabesystem nach FIGUR 1 verwendet werden. C&sub1; und C&sub2; können bei diesem Wiedergabesystem Farbdifferenzsignale sein, die unter Anwendung additiver oder subtraktiver Kombinierverfahren mit dem Leuchtdichtesignal Y linear kombiniert sein können. Die Differenzen zwischen Y und zweien der additiven Primärfarben Rot (R), Grün (G) und Blau (B) beispielsweise können C&sub1; und C&sub2; bilden. Häufig werden Farbsignale (R - Y) und (B - Y) verwendet. Die Farbdifferenzsignale können gebildet werden durch die Differenzen zwischen Y und anderen Mischfarben. Beispiele für solche Farbdifferenzsignale sind I- und Q-Signale, ähnlich denjenigen die in der NTSC-Fernsehrundfunknorm verwendet werden.
C&sub1; und C&sub2; können auch Farbdifferenzsignale sein, die in bezug auf das Leuchtdichtesignal normiert sind [(R/Y)-1] und [(B/Y)8 i2588 in -1], oder I/Y und Q/Y. Die Normierung wird einem solchen C&sub1;- und C&sub2;-Signal durch Multiplikation mit Y genommen, bevor die lineare Kombinierung mit Y erfolgt.
FIGUR 7 zeigt eine alternative Farbartabfrage-Umbildungseinrichtung 100, welche die Farbartabfrage-Umbildungseinrichtung 10 im Fernseh-Wiedergabesystem nach FIGUR 1 ersetzen kann. Die Farbartabfrage-Umbildungseinrichtung 100 erlaubt die Speicherung von Farbartinformation im VRAM 4 in der Form von Leseadressen für Farbartkartenspeicher 115 und 116, welche die Werte von C&sub1; bzw. C&sub2; speichern. Diese Leseadressen können in Farbartcodes ausgedrückt werden, die kürzere Bitlänge haben, als sie zum direkten Ausdrücken von C&sub1; und C&sub2; benötigt wird. Die Farbartkartenspeicher 115 und 116 werden parallel adressiert, somit sind als geschwindigkeitspuffernde Speicher für die zeitlich komprimierte Farbartinformation nur ein einziger Zeilenspeicher 111 für Zeilen ungerader Ordnungszahl und ein einziger Zeilenspeicher 112 für Zeilen gerader Ordnungszahl erforderlich.
Der Farbartkartenspeicher 115 wird durch Multiplexer 113 und 117 multiplexbetrieben, um die aufeinanderfolgenden Leseadresseninhalte der Zeilenspeicher 111 und 112 in einen Strom von C&sub1;-Proben für die Ungeradzeilen und einen Strom von C&sub1;-Proben für die Geradzeilen umzusetzen, die sukzessiv auf jeweils eine zugehörige Latch-Schaltung 121 bzw. 122 gegeben werden. Die zu den Latch-Schaltungen 121 und 122 gelieferten Probenströme sind zeitlich etwas zueinander versetzt, jedoch werden die paarweise zusammengehörigen Proben in den Latch-Schaltungen 121 und 122 zeitlich parallel in den C&sub1;-Interpolator 105 gegeben.
In ähnlicher Weise wird ein Farbartkartenspeicher 116 durch die Multiplexer 113 und 118 multiplexbetrieben, um einerseits die aufeinanderfolgenden Leseadresseninhalte der Zeilenspeicher 111 und 112 in einen Strom von C&sub2;-Proben der Ungeradzeilen umzusetzen, die sukzessiv einer Latch-Schaltung 123 zugeführt werden, und um andererseits die aufeinanderfolgenden Leseadresseninhalte der Zeilenspeicher 111 und 112 in einen Strom von C&sub2;-Proben der Geradzeilen umzusetzen, die sukzessiv an die Latch-Schaltung 124 geliefert werden. Die paarweise zusammengehörigen Proben in den Latch-Schaltungen 123 und 124 werden zeitlich parallel in den C&sub2;-Interpolator 106 gegeben.
Die C&sub1;- und C&sub2;-Proben von den Interpolatoren 105 und 106 befinden sich in zeitlicher Ausrichtung mit entsprechenden Y- Proben, die direkt vom Formatierer 7' geliefert werden. Die Ströme der C&sub1;- und C&sub2;-Proben werden als Eingangssignale auf die Digital/Analog-Wandler 11 und 12 gegeben, und der Strom der Y-Proben wird als ein Eingangssignal an den Digital/Analog-Wandler 8 gelegt. Der restliche Teil der Signalverarbeitung erfolgt wie oben.
Die FIGUR 8 zeigt einen Leuchtdichte-Geschwindigkeitspufferspeicher 80, der in einer Modifikation des in der FIGUR 1 oder in der FIGUR 7 dargestellten Fernseh-Wiedergabesystems zwischen dem pixelauspackenden Formatierer 7 und dem Digital/Analog-Wandler 8 eingesetzt wird. Der Geschwindigkeitspufferspeicher 80 enthält ein Zeilenspeicher-RAM 81 für Ungeradzeilen der Y-Information und ein Zeilenspeicher-RAM 82 für Geradzeilen der Y-Information, wobei diese Speicher während jeweils zugeordneter zeitverschachtelter Gruppen von Wiedergabezeilenintervallen bespeichert werden. Die Einschreibgeschwindigkeit an den Zeilenspeicher-RAMs 81 und 82 kann sich von der Pixelabtastrate in der Wiedergabe unterscheiden. Typischerweise ist sie höher, um die Zeitspanne zu verlängern, während welcher die Zeilenspeicher-RAMs 101 - 104 oder 111 - 112 bespeichert werden können, umfassend einen Teil des Zeilenhinlaufintervalls sowie das Zeilenrücklaufintervall. Während jedes Zeilenhinlaufintervalls der Bildwiedergabe, in welchem eine Einschreibung an einem der Y-Zeilenspeicher-RAMs 81 und 82 erfolgt, wird das jeweils andere Exemplar der Y- Zeilenspeicher-RAMs 81 und 82 mit der Pixelabtastrate ausgelesen. Ein Multiplexer 83 wählt diese Auslesung aus Eingangssignal für den Digital/Analog-Wandler 8. Obwohl der Abfrage- und Haltebetrieb des Digital/Analog-Wandlers 8 für eine gewisse räumliche Tiefpaßfilterung des auf die Videomatrix 9 gegebenen analogen Y-Signals sorgt, ist es wünschenswert, diese Filterung im Falle einer vergleichsweise niedrigen Pixelabtastrate zu verstärken, um Umfalteffekte zu unterdrücken, die als übermäßige "Klotzigkeit" im wiedergegebenen Bild erscheinen.
Eine andere Form, die der Leuchtdichte-Geschwindigkeitspuffer annehmen kann, benutzt ein RAM höherer Geschwindigkeit, mit einer Speicherkapazität für nur eine Zeile von Y-Proben aus jeweils acht Bits. Die Y-Proben werden aus dem VRAM 4 in dieses Zeilenspeicher-RAM geschrieben, jeweils vier auf einmal in Parallelform im früheren Teil des Zeilenhinlaufintervalls, und dann seriell einzeln ausgelesen, über das gesamte Zeilenhinlaufintervall. Im späteren Teil des Zeilenhinlaufintervalls ist der serielle Ausgang des VRAM 4 verfügbar zum Übertragen von Daten an die RAMs 101 - 104 oder 111 - 112 oder an andere Teile des Computersystems.
Die Art und Weise, in welcher Videoinformation gemäß Aspekten der Erfindung in das VRAM gepackt wird, sei nun ausführlicher beschrieben. Bevor darauf eingegangen wird, wie das VRAM gemäß der Erfindung organisiert ist, wenn die Farbart weniger dicht im Bildraum abgefragt wird als die Leuchtdichte, sei betrachtet, wie das VRAM organisiert ist, wenn Leuchtdichte und Farbart mit gleichen Dichten im Bildraum abgefragt sind. Das Abfragen von Leuchtdichte und Farbart mit gleichen Dichten ist durchführbar in denjenigen Ausführungsformen der Erfindung, die den Leuchtdichte-Geschwindigkeitspufferspeicher 80 nach FIGUR 8 benutzen.
Die FIGUR 9 zeigt einen Weg, wie getrennte Bitkartenorganisationen für Y-, C&sub1;- und C&sub2;-Pixelvariable im VRAM 4 des Fernseh- Wiedergabesystems nach FIGUR 1 aussehen können, wenn letzteres so modifiziert ist, daß es den Leuchtdichte-Geschwindigkeitspuffer 80 nach FIGUR 8 enthält. Im VRAM 4 werden ein Video- Vollbild ungerader Ordnungszahl und ein Video-Vollbild gerader Ordnungszahl gespeichert, von denen eines aktualisiert wird, während das andere ausgelesen wird, um die Erzeugung des auf der Bildröhre 16 wiedergegebenen Bildes zu unterstützen. Jeweils die erste bis letzte Abtastzeile des Leuchtdichteinhaltes jedes Vollbildes werden in zugeordneten aufeinanderfolgenden Reihen des VRAM 4 gespeichert, wobei jede dieser Reihen in der Zeichnung durch ein zugehöriges Rechteck dargestellt ist, das sich von links nach rechts erstreckt. Die erste bis letzte Abtastzeile des C&sub1;-Inhaltes eines jeden Vollbildes werden in ähnlicher Weise gespeichert. Gleiches gilt auch für die erste bis letzte Zeile des C&sub2;-Inhalts jedes Vollbildes.
Die Reihen, welche die dritte bis drittletzte Abtastzeile von Y, C&sub1; und C&sub2; in jedem Vollbild enthalten, sind in der FIGUR 9 weggelassen, weil es schwierig wird, alle im VRAM 4 enthaltenen Reihen darzustellen, gleiches gilt für die VRAM-Reihen außerhalb des Bildspeicherbereichs. Für jede der Pixelvariablen Y, C&sub1; und C&sub2; sind die Variablen in Serienform ausgedrückt und in der Reihenfolge aneinandergekettet, die der Pixelabtastung während des Zeilenhinlaufs in der Bildwiedergabe entspricht, um den Bitstrom zu erzeugen, dessen aufeinanderfolgende Bits aufeinanderfolgende Spaltenpositionen in der Reihe des VRAM 4 belegen.
Beim Auslesen des VRAM 4 werden die Y-, C&sub1;- und C&sub2;-Abtastzeilen für jede aufeinanderfolgende Zeile der Bildwiedergabe in zyklischer Folge ausgelesen. Die in FIGUR 9 gezeigte Bepackung des VRAM-Bildspeichers erfordert ein komplexes Muster der Reihenadressierung, um dies zu realisieren. Zusätzlich zu dem SRAC-Generator 60 für die Leuchtdichte sind zwei SRAC-Generatoren wie 70 in FIGUR 6 für die Farbart erforderlich. Das Bildzeilen-Speicherteilung-Register 65 und die entsprechenden Farbartband-Speicherteilung-Register speichern einzelne Bildzeilendichtewerte. Das Leuchtdichte-Teilbildabtastungs- Startregister 65 und die Farbart-Teilbildabtastungs-Startregister speichern Startadressen, die um mindestens die Anzahl von Bildzeilen pro Vollbild versetzt sind.
Wenn in Verbindung mit den FIGUREN 9 - 16 von ungeraden und geraden Vollbildern die Rede ist, dann bezieht sich dies auf eine Praxis, die darin besteht, jeweils ein Vollbild wiederzugeben, während das nächste Vollbild im VRAM konstruiert wird. Für das Bepacken des VRAM ist es im wesentlichen irrelevant, ob jedes Vollbild auf der Basis eines Teilbildes pro Vollbild ohne Zahlensprungverflechtung abgetastet ist, sei es unter einfacher oder unter mehrfacher Verschlußbetätigung, oder ob jedes Vollbild auf der Basis zweier Teilbilder pro Vollbild mit Zeilensprungverflechtung aufeinanderfolgender Teilbilder abgetastet ist, sei es unter einfacher oder mehrfacher Verschlußbetätigung. Ob ein Zeilensprung in aufeinanderfolgenden Teilbildern angewandt wird, wird sich natürlich in den Inhalten der Speicherteilung-Register der SRAC-Generatoren für die Leuchtdichte und die Farbart niederschlagen.
FIGUR 10 veranschaulicht, wie die Zeilen der getrennten Bitkartenorganisationen von Y, C&sub1; und C&sub2; beim Bespeichern der Reihen des VRAM 4 miteinander verschachtelt werden können, so daß das VRAM 4 unter Verwendung aufeinanderfolgender Reihenadressen ausgelesen werden kann. Diese Reihenadressen können von SRAC-Generatoren erzeugt werden, die ähnlich denjenigen sind, die in Verbindung mit der VRAM-Bepackung beschrieben wurden, wie sie in FIGUR 9 dargestellt ist. Jedoch speichern die Speicherteilung-Register Speicherteilungswerte für drei Bildzeilen, und das Leuchtdichte-Teilbildabtastungs-Startregister 63 und das Farbart-Teilbildabtastungs-Startadressenregister speichern Werte, die um eine Bildzeile versetzt sind. Wo Programmierbarkeit zwischen der Bepackung des VRAM nach FIGUR 10 und anderen Arten der Bepackung nicht erstrebt wird, können die Reihen-Ausleseadressen des VRAM einfach durch einen Zähler erzeugt werden. Dieses Prinzip zum Reduzieren der Kompliziertheit der VRAM-Adressierung kann in modifizierten Formen angewandt werden, wenn die Farbart weniger dicht im Bildraum abgefragt ist als die Leuchtdichte, um die Verwendung von nur einem einzigen SRAC-Generator 70 für die Farbart zu erlauben.
FIGUR 11 zeigt, wie getrennte Bitkartenorganisationen von Y, C&sub1; und C&sub2; im VRAM 4 aussehen könnten, wenn das Speicher- Bepackungsschema nach FIGUR 9 so angepaßt wird, daß die C&sub1;- und C&sub2;-Proben des Bildraums nur ein Viertel so dicht sind wie die Leuchtdichteproben, sowohl in der Richtung der Pixelabtastung als auch in der Richtung der Zeilenfortschaltung im Fernseh-Wiedergabesystem nach FIGUR 1. Die C&sub1;- und C&sub2;-Interpolatoren 105 und 106 nehmen die in FIGUR 4 gezeigte Form an oder deren Äquivalent. Es gibt eine ganze Anzahl P+1 von Abtastzeilen für jeden der Farbartwerte C&sub1; und C&sub2;. Somit ergibt sich eine ungeradzahlige Vielzahl (4P+1) von Abtastzeilen für die Leuchtdichte. Zum Beispiel: P sei 63; C&sub1; und C&sub2; haben dann jeweils 64 Abtastzeilen, und Y hat 253 Abtastzeilen. Für FIGUR 11 ist vorausgesetzt, daß P+1 geradzahlig durch vier teilbar ist. Wenn dies nicht der Fall ist, dann werden einige der Reihen im VRAM 4 nicht vollständig mit C&sub1;- und C&sub2;- Daten bepackt. Die FIGUR 11 setzt außerdem voraus, daß die Variablen Y, C&sub1; und C&sub2; die gleiche Anzahl von Bits in ihrer Amplitudenauflösung haben und daß die Anzahl von Bits multipliziert mit den Leuchtdichteproben pro Zeile gleich der Anzahl von Bits pro Reihe im VRAM ist. Bei dieser Art der VRAM-Bepackung sind neben dem SRAC-Generator 60 für die Leuchtdichte zwei SRAC-Generatoren für die Farbart erforderlich.
FIGUR 12 zeigt, wie die gemäß FIGUR 11 benutzte VRAM-Bepackung unter Anwendung des Prinzips, das oben in Verbindung mit FIGUR 10 beschrieben wurde, modifiziert wird. C&sub1;- und C&sub2;-Abtastzeilen wechseln in den Reihen des VRAM 4 ab, so daß sie durch aufeinanderfolgende Reihen- und Spalten-Adressenwerte abgetastet werden können, wenn die Auslesung während des Zeilenrücklaufs erfolgt. Dies erlaubt vorteilhafterweise die Verwendung von nur einem SRAC-Generator 70 für die Farbart zusammen mit dem SRAC-Generator 60 für die Leuchtdichte. Es sei bemerkt, daß der Inhalt des Farbartband-Speicherteilung-Registers 75 ein Paar gleichzeitig wiedergegebener C&sub1;- und C&sub2;-Abtastzeilen als Einheit der Speicherteilung behandelt.
FIGUR 13 zeigt, wie die VRAM-Bepackung nach FIGUR 12 geändert wird, wenn das Produkt der Anzahl von Bits pro Leuchtdichteprobe mal der Anzahl von Leuchtdichteproben pro Abtastzeilen reduziert wird auf die Hälfte der Anzahl von Bits pro Reihe des VRAM 4. Ein Vergleich der FIGUR 12 und 13 macht deutlich, wie die Bepackung des VRAM 4 beeinflußt wird, wenn dieses Produkt reduziert wird auf kleinere Binärbruchteile der Anzahl von Bits pro Reihe des VRAM 4. Merke, daß die Bepackung der letzten Leuchtdichte-Abtastzeilen oder Farbart-Abtastzeilen nicht immer perfekt ist.
Wie in FIGUR 14 gezeigt, kann diese Ineffizienz der Bepackung vermieden werden, ohne auf komplizierte Adressierungsschemen für die VRAM-Reihen zurückzugreifen. Um dies zu erreichen, werden Leuchtdichtedaten ungerader Vollbilder und Leuchtdichtedaten gerade Vollbilder aneinandergekettet für die Speicherung in aufeinanderfolgenden Reihen des VRAM 4. Außerdem werden Farbartdaten ungerader Vollbilder und Farbartdaten gerader Vollbilder aneinandergekettet zur Speicherung in aufeinanderfolgenden Reihen des VRAM 4, was zur Effizienz der Bepackung beiträgt, wenn P+1 nicht geradzahlig durch Vier teilbar ist. Dieses Bepackungsschema ermöglicht auch den Start des Packens von Farbartdaten in einem Teil einer VRAM-Reihe, die von Leuchtdichte frei gelassen ist.
FIGUR 15 zeigt, wie das VRAM 4 bepackt werden kann, wenn die Anzahl von Farbartproben in einer Abtastzeile dieser Proben gleich der Hälfte der Anzahl von Leuchtdichteproben in einer Abtastzeile dieser Proben ist. Diese Organisation des VRAM 4 könnte in einer Modifikation des in FIGUR 1 gezeigten Fernsehbild-Wiedergabesystems erscheinen, wenn die C&sub1;- und C&sub2;-Werte im Bildraum in beiden Richtungen ein Viertel so dicht abgefragt sind wie die Leuchtdichtewerte. Während jedoch bei der in FIGUR 13 gezeigten VRAM-Bepackung vorausgesetzt ist, daß C&sub1; und C&sub2; in einem abtastzeilenweise gegliederten Zeitmultiplex vorliegen, ist bei der in FIGUR 15 gezeigten Bepackung des VRAM 4 für C&sub1; und C&sub2; ein pixelweise gegliedertes Zeitmultiplex vorausgesetzt. Um dem Rechnung zu tragen, werden die Ungeradzeilen-Speicher-RAMs 101 und 103 in gestaffelter Phasenlage mit abwechselnden Farbartproben aus dem VRAM 4 bespeichert, während die Geradzeilen-Speicher-RAMs 102 und 104 parallel ausgelesen werden, und die Geradzeilen-Speicher-RAMs 102 und 104 werden in gestaffelter Phasenlage mit abwechselnden Farbartproben aus dem VRAM 4 bespeichert, während die Ungeradzeilen-Speicher-RAMs 101 und 103 parallel ausgelesen werden. Das heißt, die Eingänge zu den Zeilenspeicher-RAMs 101 und 103 sind in probenweiser Gliederung multiplexiert, ebenso wie die Eingänge zu den Zeilenspeicher-RAMs 102 und 104. Zusammen mit dem SRAC-Generator 60 für die Leuchtdichte ist nur ein einziger SRAC-Generator 60 für die Farbart erforderlich.
Die Bepackung des VRAM 4 nach FIGUR 15 kann auch im Fernseh- Wiedergabesystem nach FIGUR 7 erscheinen, wenn die Anzahl von Farbartwerten (Speicherkartenadressen) pro Abtastzeile der Farbart gleich der Hälfte der Anzahl von Leuchtdichtewerten pro Abtastzeile der Leuchtdichte ist. Jede Farbart-Abtastzeile ist eine Serie von Bits, die beschreibend für aufeinanderfolgende Adressen im Speicher der Farbartkarte sind.
FIGUR 16 zeigt, wie die Bepackung des VRAM 4 bei dem Fernseh- Wiedergabesystem nach FIGUR 7 aussehen würde, wenn die Anzahl der Farbartwerte (Speicherkarten-Adressenwerte) pro Abtastzeile ein Viertel der Anzahl der Leuchtdichtewerte pro Abtastzeile ist. Wie bei FIGUR 15, wenn man diese FIGUR als beschreibend für das Fernseh-Wiedergabesystem nach FIGUR 7 betrachtet, ist in FIGUR 16 vorausgesetzt, daß die Anzahl von Bits pro Farbartkartenadresse die gleiche ist wie die Anzahl von Bits pro leuchtdichtebeschreibendem Pixel.
T. R. Craver u.a. beschreiben in ihrem US-Patent US-A-4 719 503, eingereicht am 14. Oktober 1986, betitelt "DISPLAY PROCESSOR WITH COLOR MATRIXING CIRCUITRY AND TWO COLOR MAP MEMORIES STORING CHROMINANCE-ONLY DATA" und überschrieben auf die RCA-Corporation, die Verwendung von C&sub1;- und C&sub2;-Pixelvariablen, welche die Form von Farbdifferenzsignalen haben, die in bezug auf die Leuchtdichte normiert sind. Wenn die Videomatrix, die in Verbindung mit der Fernseh-Wiedergabeeinrichtung nach FIGUR 1 verwendet wird, von der Art ist, welche diese Form von C&sub1;- und C&sub2;-Variablen benutzt, kann die Anzahl von Bits in den Farbartkartenadressen kleiner gemacht werden als die Anzahl von Bits, die einen Leuchtdichtewert beschreiben, ohne dadurch die Verkettung zwischen Leuchtdichte und Farbart zu beeinträchtigen. Dies ist dann besonders geeignet, wenn der Inhalt der Farbkartenspeicher 115 und 116 während einer Wiedergabesequenz aktualisiert wird in einer adaptiven Codierung normierter Farbdifferenzsignale auf entsprechende Farbartkarten-Adressenwerte, wie es ausführlich beschrieben wurde von J. V. Sherrill u.a. in der gleichzeitig eingereichtem US-Patent US-A-4 791 580, eingereicht am 14. Oktober 1986, betitelt "DISPLAY PROCESSOR UPDATING ITS COLOR MAP MEMORIES FROM THE SERIAL OUTPUT PORT OF A VIDEO RANDOM-ACCESS MEMORY" und überschrieben auf die RCA Corporation. Wenn die Anzahl von Bits in den Farbartkartenadressen kleiner ist als die Anzahl von Bits pro leuchtdichtebeschreibendem Pixel, dann wird die Anzahl von Abtastzeilen pro Reihe des VRAM 4 höher.
Ein Fachmann, der die in der Beschreibung der FIGUR 9 - 16 gelehrten Prinzipien kennengelernt hat, kann leicht eine Vielfalt von VRAM-Bepackungsschemen entwerfen, die im Einklang mit der Erfindung sind.
Bei dem Fernseh-Wiedergabesystem nach FIGUR 1, soweit bisher beschrieben, wird, während jedes Exemplars gewählter Zeilenrücklaufintervalle in der Bildwiedergabe, eine Zeile von C&sub1;- Proben gefolgt von einer Zeile von C&sub2;-Proben aus dem VRAM 4 ausgelesen und an die Farbartabfrage-Umbildungseinrichtung 10 geliefert. Hierzu ist erforderlich, daß die Taktrate für C&sub1;- und C&sub2;-Proben während Zeilenrücklaufintervallen höher ist als diejenige von Y-Proben während Zeilenhinlaufintervallen, vorausgesetzt, daß Zeilenrücklaufintervalle ein Fünftel so lange dauern wie Zeilenhinlaufintervalle und die Abfrage von C&sub1; und C&sub2; in einer 4:1-Unterabtastung gegenüber der Y-Abfrage vorliegt. Dieses Erfordernis macht die Rate des Taktes von C&sub1; und C&sub2; aus dem VRAM 4 übermäßig hoch, da die Auflösung der Bildwiedergabe durch mehr Y-Proben pro Wiedergabezeile erhöht ist. Ein erster Weg zur Umgehung des Problems einer übermäßig hohen Auslesetaktrate von C&sub1; und C&sub2; am VRAM 4 während Zeilenrücklaufintervallen ist die Verwendung einer geschwindigkeitspuffernden Speichereinrichtung für die Leuchtdichte - zum Beispiel wie in Verbindung mit FIGUR 8 beschrieben -, es gibt aber auch andere Wege zur Umgehung dieses Problems, die keine geschwindigkeitspuffernde Speicher für die Leuchtdichte erfordern.
Ein zweiter Weg zur Umgehung des Problems zieht Vorteil aus der Tatsache, daß die Interpolatoren 105 und 106 nur eine Zeile von Farbartproben bei jeder vierten Wiedergabezeile benötigen. Im Zeilenrücklaufintervall unmittelbar vor jeder vierten Wiedergabezeile kann eine neue Zeile von C&sub1;-Unterabtastproben in das jeweils passende der Zeilenspeicher-RAMs 101 und 102 geladen werden, und im Zeilenrücklaufintervall unmittelbar nach der vierten Wiedergabezeile kann eine Zeile von C&sub2;-Unterabtastproben in das jeweils passende der Zeilenspeicher-RAMs 103 und 104 geladen werden. Das heißt, eine Zeile von C&sub1;-Proben und die entsprechende Zeile von C&sub2;-Proben werden aus dem VRAM 4 über die Dauer zweier Zeilenrücklaufintervalle ausgelesen, anstatt während nur eines Zeilenrücklaufintervalls. Dies erlaubt eine Halbierung der Auslesetaktrate für C&sub1;- und C&sub2;-Proben aus dem VRAM 4 während Zeilenrücklaufintervallen. Dieser zweite Weg zum Reduzieren der C&sub1;- und C&sub2;- Taktrate beim Lesen am VRAM 4 erfordert keine Modifikation der Speicherung von C&sub1;- und C&sub2;-Daten im VRAM 4.
Ein dritter Weg zum Reduzieren der C&sub1;- und C&sub2;-Taktrate beim Auslesen aus dem VRAM 4 hängt davon ab, daß die C&sub1;- und C&sub2;- Unterabtastproben nicht in räumlicher Ausrichtung sind, wie zuvor beschrieben. Stattdessen werden die C&sub1;-Unterabtastproben zumindest in der Richtung senkrecht zu den Abtastzeilen der Bildwiedergabe und vorzugsweise auch in Richtung parallel zu den Abtastzeilen der Wiedergabe räumlich verschachtelt mit den C&sub2;-Unterabtastproben. Diese Modifikation des Unterabtastschemas wird am besten dadurch realisiert, daß im VRAM 4 von den C&sub1;-Unterabtastproben eine Zeile mehr als von den C&sub2;-Unterabtastproben gespeichert wird oder daß im VRAM 4 von den C&sub2;- Unterabtastproben eine Zeile mehr als von den C&sub1;-Unterabtastproben gespeichert wird. Wenn die C&sub1;- und C&sub2;-Proben in einer 4:1-Unterabtastung in Richtung senkrecht zu den Abtastzeilen der Bildwiedergabe vorliegen, können die C&sub1;-Unterabtastproben bei jedem vierten Zeilenrücklaufintervall aus dem VRAM 4 genommen werden, und die C&sub2;-Unterabtastproben können bei jedem vierten Zeilenrücklaufintervall aus dem VRAM 4 genommen werden, vorzugsweise mit einem Offset von zwei Wiedergabezeilen zwischen den Zeilenrücklaufintervallen, in denen C&sub1;- Unterabtastproben abgeladen werden, und den Zeilenrücklaufintervallen, in denen C&sub2;-Unterabtastproben abgeladen werden.
Ein vierter Weg zum Reduzieren der C&sub1;- und C&sub2;-Taktrate während der Übertragung aus dem VRAM 4 kombiniert den zweiten Weg und den dritten Weg in dessen bevorzugter Ausführungsform, wie sie oben beschrieben wurde. Zeilen von C&sub1;-Proben werden aus dem VRAM 4 während zugeordneter Paare aufeinanderfolgender Zeilenrücklaufintervalle übertragen, die verschachtelt sind mit anderen Paaren aufeinanderfolgender Zeilenrücklaufintervalle, während welcher zugeordnete Zeilen von C&sub2;-Proben aus dem VRAM 4 übertragen werden.
FIGUR 17 zeigt, wie bei dem ursprünglich beschriebenen Fernseh-Übertragungssystem nach FIGUR 1 die Instruktionen für das Auslesen des VRAM 4 an die Farbartabfrage-Umbildungseinrichtung 10 erzeugt werden können. Die VRAM-Auslesesteuer- schaltung 17 nach FIGUR 1 enthält einen Wiedergabezeilenzähler 170. Der Zähler 170 hat in der gezeigten Form einen acht Bit breiten Zählwertausgang, was bis zu 512 aktiven Zeilen in der Bildwiedergabe erlaubt. Dieser Zählwert kann um Offsets erhöht werden, um verschiedene Vollbilder des Bildspeichers zu wählen. Der Zähler 170 zählt die Vorderflanken der Zeilenrücklaufimpulse, die in der gleichen Weise numeriert sind wie die jeweils vorangehenden Hinlaufintervalle aktiver Bildzeilen. Während des Teilbildrücklaufintervalls wird der Zähler 170 zweimal auf den Wert Null zurückgesetzt, einmal vor einem Vorlade-Zeilenrücklaufimpuls, der dem Zähler 170 eine volle Zeilenzeit vor einem Zeilenrücklaufimpuls direkt vor der Teilbildabtastung angelegt wird, und einmal nach dem Vorlade- Rücklaufimpuls. Ein Decoder 171 decodiert die Bedingung 01 in den beiden niedrigstwertigen Bits des Zählwertausgangs des Zählers 170, um ein Ausgangssignal EINS zu liefern. Dieses Ausgangssignal EINS wird als erstes Eingangssignal auf ein UND-Glied 172 gegeben, dessen zweites Eingangssignal die auf EINS gehenden Flanken der Zeilenrücklaufimpulse sind. In Ansprache auf jedes sukzessive EINS-Ausgangssignal vom UND- Glied 172 wird von einem Befehlsgenerator 173 ein Befehl zum Auslesen einer sukzessiven Zeile von C&sub1;-Unterabtastproben aus dem VRAM 4 gegeben, und von einem Befehlsgenerator 174 wird ein Befehl zum Auslesen einer sukzessiven Zeile von C&sub2;- Unterabtastproben aus dem VRAM 4 gegeben. So lädt der Vorlade- Zeilenrücklaufimpuls erste Zeilen von C&sub1;- und C&sub2;-Unterabtastproben aus dem VRAM 4 in die Farbartabfrage-Umbildungseinrichtung 10. Zweite Zeilen von C&sub1;- und C&sub2;-Unterabtastproben werden kurz vor der ersten Bildzeilenabtastung in Ansprache auf den nächsten Zeilenrücklaufimpuls aus dem VRAM 4 in die Farbartabfrage-Umbildungseinrichtung 10 geladen. Dann bewirkt während des Zeilenrücklaufintervalles unmittelbar vor vor jeder (1+4p)- ten Wiedergabezeile das Zusammentreffen des Zeilenrücklaufimpulses und einer EINS am Decoder 170, daß das UND-Glied 172 eine EINS an den Befehlsgenerator 173 liefert. In Ansprache auf diese an ihn gelieferte EINS verfügt der Generator 173 das Laden einer nachfolgenden Zeile von C&sub1;-Unterabtastproben und einer nachfolgenden Zeile von C&sub2; -Unterabtastproben.
FIGUR 18 veranschaulicht, wie die Vorrichtung nach FIGUR 17 modifiziert werden kann, um den zweiten Weg des Reduzierens der C&sub1;- und C&sub2;-Taktrate während des Auslesens des VRAM 4 zu realisieren. Statt nur eines Vorlade-Zeilenrücklaufimpulses werden zwei solche Impulse zwischen den Nullrücksetzungen des Zählers 170 während des Teilbildrücklaufintervalls geliefert. Wie in FIGUR 17 gibt der Befehlsgenerator 173 während des ersten Vorlade-Zeilenrücklaufintervalls und des Zeilenrücklaufintervalls, das einer (1+4p)-ten Wiedergabezeile vorangeht, Befehle zum Laden der nächsten Zeile von C&sub1;-Unterabtastproben aus dem VRAM 4 in die Farbartabfrage-Umbildungseinrichtung 10. Ein weiterer Decoder 175 decodiert die Bedingung 10 am Zählwertausgang des Zählers 170, um eine EINS als erstes Eingangssignal an ein UND-Glied 176 zu liefern, dessen anderer Eingang den auf EINS gehenden Zeilenrücklaufimpuls empfängt. Ein Befehlsgenerator 174 spricht auf eine EINS am Ausgang des UND-Gliedes 176 an, um während des zweiten Vorlade-Zeilenrücklaufintervalls und der Zeilenhinlaufintervalle, die einer (2+4p)-ten Wiedergabezeile vorangehen, Befehle zu erteilen für das Laden der nächsten Zeile von C&sub2;-Unterabtastproben aus dem VRAM 4 in die Farbartabfrage-Umbildungseinrichtung 10.
FIGUR 19 veranschaulicht, wie die Vorrichtung nach FIGUR 18 modifiziert werden kann, um den dritten Weg des Reduzierens der C&sub1;- und C&sub2;-Taktrate während des Auslesens des VRAM 4 zu realisieren. Statt nur eines oder zweier Vorlade-Zeilenrücklaufimpulse werden drei solche Impulse zwischen den Nullrücksetzungen des Zählers 170 während des Teilbildrücklaufintervalls geliefert. Der Decoder 175 ist durch einen Decoder 177 ersetzt, der die Bedingung 11 am Zählwertausgang des Zählers 170 decodiert. Der Decoder spricht nur auf diese 11-Bedingung an, um eine EINS als Eingangssignal zum UND-Glied 176 zu liefern.
-FIGUR 20 veranschaulicht, wie Befehle erzeugt werden können, um das VRAM 4 gemäß dem beschriebenen vierten Weg auszulesen. Die Antwort des Decoders 171 und die Antwort des Decoders 175 werden als Eingangssignale einem ODER-Glied 178 angelegt, und die Antwort des ODER-Gliedes 178 wird gemeinsam mit Zeilenrücklaufimpulsen auf die Eingänge des UND-Gliedes 172 gegeben. Der Befehlsgenerator 173 spricht an, wenn das Ausgangssignal des UND-Gliedes 172 auf EINS geht, um das Auslesen halber Zeilen von C&sub1;-Proben aus dem VRAM 4 während Paaren aufeinanderfolgender Zeilenrücklaufintervalle zu verfügen, die mit anderen Paaren aufeinanderfolgender Zeilenrücklaufintervalle verschachtelt sind. Während dieser anderen Paare von Zeilenrücklaufintervallen verfügt der Befehlsgenerator 174 das Auslesen halber Zeilen von C&sub2;-Proben aus dem VRAM 4. Zu diesem Zweck wird die Antwort des Decoders 177 mit der Antwort eines Decoders 179 in einem ODER-Glied 180 verknüpft, und die Antwort des ODER-Gliedes 180 wird gemeinsam mit Zeilenrücklaufimpulsen an die Eingänge des UND-Gliedes 176 gelegt. Der Decoder 179 fühlt, wann die beiden niedrigstwertigen Bits des Ausgangs des Zählers 170 Null sind, um dann eine EINS an das ODER-Glied 180 zu liefern. Dem Zähler 170 werden nach seiner Nullrücksetzung und vor der Wiederaufnahme aktiver Teilbildabtastung vier Zeilenrücklaufimpulse angelegt.
Man kann die Erfindung, die bis hier in Einzelheiten beschrieben worden ist, allgemeiner sehen, wie es im ersten Absatz des die Erfindung zusammenfassenden Abschnitts beschrieben ist. Andere Formen dieser allgemeinen Erfindung sind von R. A. Dischert, D. L. Sprague, N. J. Fedele und L. D. Ryan in anderen US-Patentanmeldungen beschrieben. Im US-Patent US-A-4 745 462, eingereicht am 2. März 1987 und betitelt "IMAGE STORAGE USING SEPARATELY SCANNED COLOR COMPONENT VARIABLES", besteht die schmalbandige Videoinformation aus zwei Komponenten, die aus schmalbandigen Rot-, Grün- und Blaukomponente ausgewählt sind; und die breitbandige Videoinformation besteht aus der restlichen Schmalbandkomponenten plus Leuchtdichtefeinheiten. Im US-Patent US-A-4 779 144, eingereicht am 2. März 1987 und betitelt "IMAGE STORAGE USING SEPARATELY SCANNED LUMINANCE-DETAIL AND NARROWBAND COLOR COMPONENT VARIABLES", besteht die breitbandige Videoinformation aus Leuchtdichtefeinheiten, und die schmalbandige Videoinformation hat getrennte Rot-, Grün- und Blau-Komponenten. Varianten dieser anderen Formen sind möglich, worin die breitbandige Videoinformation aus Leuchtdichtefeinheiten besteht. In einer solchen Variante sind die drei schmalbandigen Komponenten der Videoinformation eine Leuchtdichtekomponente und zwei Farbartkomponenten. Bei einer anderen Variante sind die drei schmalbandigen Komponenten der Videoinformation Gelb-, Cyan- und Magenta- Komponenten. Diese Formen der allgemeinen Erfindung sind repräsentativ für andere Formen der allgemeinen Erfindung, und der Bereich der unten aufgeführten allgemeinen Patentansprüche ist dementsprechend auszulegen.

Claims

1. System zur Speicherung und Wiedergewinnung elektrischer Signale die Farbbilder darstellen, mit einem Video-RAM- Speicher (4), VRAM, des Typs mit einem parallelen Eingangs-/Ausgangsanschluß und einen Seriellzugriffs-Ausgangsanschluß (6), welcher VRAM eine Vielzahl van Speicherstellen besitzt, welche Signale in Komponentenform gespeichert sind, wobei das System gekennzeichnet ist durch:

Mittel (3) zum Schreiben elektrischer Signale, die zweidimensionale Farbbilder darstellen, in den Video-RAM- Speicher über dessen Eingangsanschluß zur Speicherung an dessen Speicherstellen entsprechend einer separaten Bitkarten-organisation für jede der Vielzahl von Farbbildkomponenten;

Mittel (3) zur Bereitstellung einer ersten Vielzahl von Startadressen und einer zweiten Vielzahl von Startadressen, wobei jede Startadresse der ersten Vielzahl von Startadressen den Startadressen einer Vielzahl von Speicherstellen in den VRAM zum Speichern von Information entspricht, die eine erste Komponente der Vielzahl von Farbbildkomponenten darstellt, und wobei jede Startadresse der zweiten Vielzahl von Startadressen den Startadressen einer Vielzahl von Speicherstellen in dem VRAM zur Speicherung von Information entspricht, die eine zweite Komponente der Vielzahl von Farbbildkomponenten darstellt;

Mittel (17), die mit dem Mittel zur Bereitstellung der ersten und zweiten Vielzahl von Startadressen verbunden sind, zum zyklischen Auswählen von Datenzeilen auf Zeit-Teilungs- Basis, die jede der Farbbildkomponenten betreffen, die von dem Video-RAM-Speicher gelesen werden sollen;

Mittel (34) , zum zeitlichen Ausrichten sich räumlich entsprechender Abfrageproben der Farbbildkomponente; und

Mittel (16) zum Erzeugen von Komponenten-Farbsignalen in Reaktion auf die zeitlich ausgerichteten sich räumlich entsprechenden Abfrageproben;

wobei das Mittel (17) zum zyklischen Auswählen ferner umfaßt:

Mittel (60) zum Auswählen aufeinanderfolgender Reihen von Speicherstellen, die Breitband-Video-Information speichern, zum Auslesen von dem Video-RAM-Speicher über dessen Seriellzugriffs-Ausgangsanschluß mit einer Zeile der Breitband-Videoinformation pro Wiedergabezeilen-Hinlaufintervall;

Mittel (70), zum Auswählen aufeinanderfolgender Reihen von Speicherstellen, die Schmalband-Videoinformation speichern, zum Auslesen von dem Video-RAM-Speicher über dessen Seriellzugriffs-Ausgangsanschluß, während ausgewählter Wiedergabezeilen-Rücklaufintervalle; und

wobei das Mittel (34) zum zeitweiligen Ausrichten sich entsprechender Abfrageproben ferner umfaßt:

Mittel (10) zum Umbilden der Abfrage der Schmalband-Videoinformation in dieselbe Abfragedichte wie der Breitband-Videoinformation;

Mittel (34) zum zeitlichen Ausrichten entsprechender Abfrageproben der Breitband-Videoinformationen und Schmalband- Videoinformationen derselben Abfragedichte.

2. System gemäß Anspruch 1, bei dem zumindest zeitweilig der Video-RAM-Speicher (4) eine verhältnismäßig dicht abgefragte Bitkarten-Organisation für die Breitband-Videoinformation und mindestens eine verhältnismäßig spärlich abgefragte Bitkarten-Organisation für die Schmalband-Videoinformation verwendet.

3. System nach Anspruch 2, bei dem die Bit-Kartenorganisationen in dem Video-RAM-Speicher (4) linear gepackt sind.

4. System gemäß Anspruch 3, bei dem die Breitband-Videoinformation Leuchtdichte-Informationen und die Schmalband- Videoinformation Farbart-Informationen sind.

5. System gemäß Anspruch 4, bei dem die Schmalband-Videoinformationen aus ersten Farbart-Komponenten-Informationen und zweiten Farbart-Informationen bestehen.

6. System gemäß Anspruch 5, bei dem die Abfrageproben der ersten Farbart-Komponenten-Informationen räumlich mit Abfrageproben der zweiten Farbart-Informationen in den Farbbildern ausgerichtet sind, die in dem Video-RAM-Speicher (4) gespeichert sind.

7. System gemäß Anspruch 5, bei dem die spärlichen Abfrageproben der ersten Farbart-Komponenten-Informationen in mindestens der Richtung parallel zu den Wiedergabezeilen räumlich mit Abfrageproben der zweiten Farbart-Informationen in den Farbbildern überlappt sind, die in dem Video-RAM- Speicher gespeichert sind.

8. System gemäß Anspruch 5, bei dem die spärlichen Abfrageproben der ersten Farbart-Komponenten-Informationen in mindestens der Richtung senkrecht zu den Wiedergabezeilen räumlich mit Abfrageproben der zweiten Farbart-Komponenten- Informationen in den Farbbildern überlappt sind, die in dem Video-RAM-Speicher gespeichert sind.

9. System zur Speicherung und Wiedergewinnung elektrischer Signale, die Farbbilder darstellen, mit einem Video-RAM- Speicher (4) VRAM, des Typs mit einem parallelen Eingangs-/Ausgangsanschluß und einem Seriellzugriffs-Ausgangsanschluß (6), welcher VRAM eine Vielzahl von Speicherstellen besitzt, welche Signale in Komponentenform gespeichert sind, wobei das System gekennzeichnet ist durch:

Mittel (3) zum Schreiben elektrischer Signale, die zweidimensionale Farbbilder darstellen, in den Video-RAM-Speicher über dessen Eingangsanschluß zur Speicherung an dessen Speicherstellen entsprechend einer separaten Bitkarten- Organisation für jede der Vielzahl von Farbbildkomponenten;

Mittel (3) zur Bereitstellung einer ersten Vielzahl von Startadressen und einer zweiten Vielzahl von Startadressen, wobei jede Startadresse der ersten Vielzahl von Startadressen den Startadressen einer Vielzahl von Speicherstellen in dem VRAM zur Speicherung von Information entspricht, die eine erste Komponente der Zahl von Farbbildkomponenten entspricht, und wobei jede Startadresse der zweiten Vielzahl von Startadressen den Startadressen einer Vielzahl von Speicherstellen in VRAM Speichern von Information entspricht, die eine zweite Komponente der Vielzahl von Farbbildkomponenten entspricht,

Mittel (17), die mit dem Mittel zur Bereitstellung der ersten und zweiten Vielzahl von Startadressen verbunden sind, zum zyklischen Auswählen von Datenzeilen auf Zeitmultiplex- Basis, die jede der Farbbildkomponenten betreffen, die von dem Video-RAM-Speicher gelesen werden sollen,

Mittel (34) zum zeitlichen Ausrichten sich räumlich entsprechender Abfrageproben jeder Farbbildkomponenten;

wobei die erste Komponente der Vielzahl von Farbbildkomponenten Leuchtdichte-Informationen darstellt und die zweite Komponente der Vielzahl von Farbbildkomponenten Farbart-Informationen darstellt und wobei das Mittel (17) zum zyklischen Auswählen ferner umfaßt:

Mittel (60) zum Auswählen aufeinanderfolgender Reihen von Speicherstellen, die Leuchtdichte-Informationen in einer dicht abgefragten Bitkarten-Organisation speichern, zum Auslesen aus dem Video-RAM-Speicher über dessen Seriellzugriffs-Ausgangsanschluß mit einer Zeile der Leuchtdichte-Information während jedes Zeilen-Hinlaufintervalls der Wiedegabe,

Mittel (70) zum Auswählen aufeinanderfolgender Reihen von Speicherstellen, die Farbart-Informationen in einer spärlich abgefragten Bitkarten-Organisation speichert, zum Auslesen von dem Video-RAM-Speicher über dessen Seriellzugriffs-Ausgangsanschluß während ausgewählter Zeilen-Rücklaufintervalle der Wiedergabe;

wobei das System ferner umfaßt:

einen ersten Zeilenspeicherungs-Speicher (101) zum Speichern von Abfrageproben von ungeradzahligen Abtastzeilen der ersten Farbart-Informationen, der einen Eingangsanschluß, mit dem der Seriellzugriffs-Ausgangsanschluß des Video-RAM- Speichers verbunden ist, und einen Ausgangsanschluß aufweist;

einen zweiten Zeilenspeicherungs-Speicher (102) zum Speichern von Abfrageproben von geradzahligen Abtastzeilen der ersten Farbart-Informationen, der einen Eingangsanschluß, mit dem Seriellzugriffs-Ausgangsanschluß des Video-RAM-Speichers verbunden ist, und einen Ausgangsanschluß aufweist;

einen ersten zweidimensionalen Rauminterpolator vom Durchfluß-Typ ("pipe-line type") (105) mit zwei Eingangsanschlüssen und einem Ausgangsanschluß;

Mittel (34), die zu ausgewählten Zeitpunkten betätigbar sind, zum parallelen Auslesen von den Ausgangsanschlüssen der ersten und zweiten Zeilenspeicherungs-Speicher zu dem Eingangsanschluß des ersten zweidimensionalen Rauminterpolators, welche ausgewählten Zeitpunkte derart sind, daß erste Farbart-Informations-Abfrageproben, die von dem Ausgangsanschluß des ersten zweidimensionalen Rauminterpolators, geliefert werden, zeitlich mit entsprechenden Leuchtdichte-Informations-Abfrageproben ausgerichtet werden, die von dem Seriellzugriffs-Ausgangsanschluß des Video-RAM-Speichers während Wiedergabezeilen-Hinlaufintervallen geliefert wird;

einen dritten Zeilenspeicherungs-Speicher (103) zum Speichern von Abfrageproben von ungeradzahligen Abtastzeilen von zweiten Farbart-Informationen, der einen Eingangsanschluß, mit dem der Seriellzugriffs-Ausgangsanschluß des Video-RAM- Speichers verbunden ist, und einen Ausgangsanschluß aufweist;

einen vierten Zeilenspeicherungs-Speicher (104) zum Speichern von Abfrageproben von geradzahligen Abtastzeilen von zweiten Farbart-Komponenten-Informationen, der einen Eingangsanschluß, mit dem der Seriellzugriffs-Ausgangsanschluß des Video-RAM-Speichers verbunden ist, und einen Ausgangsanschluß aufweist;

einen zweiten zweidimensionalen Rauminterpolator vom Durchflußtyp (106), der zwei Eingangsanschlüsse und einen Ausgangsanschluß aufweist;

Mittel (34), die während ausgewählter Zeitpunkte betätigbar sind, zum parallelen Auslesen von den Ausgangsanschlüssen der dritten und vierten Zeilenspeicherungs- Speicher zu den Eingangsanschlüssen des zweiten zweidimensionalen Rauminterpolators, welche ausgewählten Zeitpunkte derart sind, daß zweite Farbart-Informations-Abfrageproben, die von dem Ausgangsanschluß des zweiten zweidimensionalen Rauminterpolators geliefert werden, mit entsprechenden Leuchtdichte-Informations-Abfrageproben zeitlich ausgerichtet werden, die an dem Seriellzugriffs-Ausgangsanschluß des Video- RAM-Speichers während Wiedergabezeilen-Hinlaufintervallen geliefert werden; und

Mittel (16), zur Erzeugung von Komponenten-Farbsignalen in Reaktion auf die zeitlich ausgerichteten Abfrageproben der Leuchtdichte-Informationen, ersten Farbart-Informationen und zweiten Farbart-Informationen.

10. System gemäß Anspruch 9, bei dem eine Zeile der ersten Farbart-Informationen, die räumlich mit einer Zeile der zweiten Farbart-Informationen überlappt ist, von dem Video- RAM-Speicher (4) während jeder der ausgewählten Zeilen-Rücklaufintervalle der Anzeige gelesen wird.

11. System gemäß Anspruch 9, bei dem eine Zeile der ersten Farbart-Informationen, die durch eine Zeile der zweiten Farbart-Informationen gefolgt wird, von dem Video-RAM-Speicher (4) während jeder der ausgewählten Zeilen-Rücklaufintervalle der Anzeige gelesen wird.

12. System gemäß Anspruch 9, bei dem die ausgewählten Zeilen- Rücklaufintervalle auf Basis von Paaren von zeitlich aneinander angrenzenden Zeilen ausgewählt sind, wobei eine jeweils folgende Zeile der ersten Farbart-Informationen von dem Video-RAM-Speicher (4) während des früheren Zeilen-Rücklaufintervalis in jedem Paar gelesen wird und eine jeweilige folgende Zeile der zweiten Farbart-Information von dem Video-RAM-Speicher (4) während des späteren Zeilen-Rücklaufintervalls in jedem Paar gelesen wird.

13. System gemäß Anspruch 9, bei dem die ausgewählten Zeilen- Rücklaufintervalle auf zyklischer Basis ausgewählt und aufeinanderfolgend in der Reihenfolge des zeitlichen Auftretens während einer Vollbildabtastung ordnungszahlmäßig numeriert sind, wobei eine jeweilige folgende Zeile der ersten Farbart- Informationen von dem Video-RAM-Speicher (4) während jedes folgenden ungeradzahligen Zeilen-Rücklaufintervalls und eine jeweilige Zeile der zweiten Farbart-Informationen von dem Video-RAM-Speicher (4) während jedes folgenden geradzahligen Zeilen-Rücklaufintervalls gelesen wird.

14. System gemäß Anspruch 91 wobei der erste zweidimensionale Rauminterpolator vom Durchflußtyp (105) umfaßt:

einen ersten Multiplexer (21) zur Auswahl auf Abtastzeilen-zu-Abtastzeilen-Basis zwischen einerseits einer Auslesung, die an einen Eingangsanschluß (IN) des ersten zweidimensionalen Rauminterpolators von dem Ausgangsanschluß des ersten Zeilenspeicherungs-Speicher (101) geliefert wird, und andererseits einer Auslesung, die an den anderen Eingangsanschluß (IN') des ersten zweidimensionalen Rauminterpolators von dem Ausgangsanschluß des zweiten Zeilenspeicherungs-Speicher (102) geliefert wird;

Mittel (22) zum gleichzeitigen Verfügbarmachen der gegenwärtigen Auswahl und der gerade vorgehenden Auswahl des ersten Multiplexers;

Mittel (23, 24) zur Ermittlung der Hälfte der Summe der gegenwärtigen Auswahl des ersten Multiplexers (21) und seiner gerade vorhergehenden Auswahl;

Mittel (27) zum Summieren der Auslesungen, die an die Eingangsanschlüsse (IN, IN') des ersten zweidimensionalen Rauminterpolators (105) von dem Ausgangsanschluß der ersten und zweiten Zeilenspeicherungs-Speicher (101, 102) geliefert worden sind;

Mittel (31) zum gleichzeitigen Verfügbarmachen einerseits der Hälfte der Summe der gerade vorherigen Auslesungen, die den Eingansanschlüssen des ersten zweidimensionalen Rauminterpolators (105) geliefert worden sind, und andererseits eines Viertels der Summe der laufenden und der gerade vorhergehenden Auslesungen, die den Eingangsanschlüssen des ersten zweidimensionalen Rauminterpolators geliefert worden sind; und

einen zweiten Multiplexer (25) zum Auswählen auf Pixel- zu-Pixel-Basis unter der gerade vorhergehenden Auswahl des ersten Multiplexers, der Hälfte der Summe der laufenden Auswahl des ersten Multiplexers und seiner gerade vorhergehenden Auswahl, der Hälfte der Summe der gerade vorhergehenden Auslesungen, die zu den Eingangsanschlüssen des ersten zweidimensionalen Rauminterpolators geliefert worden sind, und einem Viertel der Summe der laufenden und gerade vorhergehenden Auslesungen, die zu den Eingangsanschlüssen des ersten zweidimensionalen Rauminterpolators geliefert worden sind,

und wobei der zweite zweidimensionale Rauminterpolator vom Durchflußtyp (106) umfaßt:

einen dritten Multiplexer (21) zur Auswahl auf Abtastzeilen-zu-Abtastzeilen-Basis zwischen einerseits einer Auslesung, die zu einem Eingangsanschluß (IN) des zweiten zweidimensionalen Rauminterpolators (106) von dem Ausgangsanschluß des dritten Zeilenspeicherungs-Speichers (103) geliefert wird, und andererseits einer Auslesung, die zu dem anderen Eingangsanschluß (IN') des zweiten zweidimensionalen Rauminterpolators von dem Ausgangsanschluß des vierten Zeilenspeicherungs-Speicher (104) gelieferten wird;

Mittel (22) zum gleichzeitigen Verfügbarmachen der gegenwärtigen Auswahl und der gerade vorhergehenden Auswahl des dritten Multiplexers;

Mittel (23, 24) zum Erhalten der Hälfte der Summe der gegenwärtigen Auswahl des dritten Multiplexers (21) und dessen gerade vorhergehenden Auswahl;

Mittel (27) zum Summieren der Auslesungen, die zu den Eingangsanschlüssen (IN, IN') des zweiten zweidimensionalen Interpolators (106) von den Ausgangsanschlüssen der dritten und vierten Zeilenspeicherungs-Speichern (103, 104) geliefert worden sind;

Mittel (31) zum gleichzeitigen Verfügbarmachen einerseits der Hälfte der Summe der gerade vorhergehenden Auslesungen, die den Eingangsanschlüssen (IN, IN') des zweiten zweidimensionalen Rauminterpolators (106) geliefert worden sind, und andererseits einem Viertel der Summe der laufenden und der gerade vorhergehenden Auslesungen, die den Eingangsanschlüssen des zweiten zweidimensionalen Rauminterpolators geliefert worden sind; und

einen vierten Multiplexer (25) zum Auswählen auf Pixel-zu-Pixel-Basis unter der gerade vorhergehenden Auswahl des dritten Multiplexers, der Hälfte der Summe der laufenden Auswahl des dritten Multiplexers seiner gerade vorhergehenden Auswahl, der Hälfte der Summe der gerade vorhergehenden Auslesungen, die zu den Eingangsanschlüssen (IN, IN') des zweiten zweidimensionalen Rauminterpolators (106) geliefert worden sind, und einem Viertel der Summe der laufenden und gerade vorhergehenden Auslesungen, die den Eingangsanschlüssen des zweiten zweidimensionalen Rauminterpolators (106) geliefert worden sind.

15. System gemäß Anspruch 9, bei dem der erste zweidimensionale Rauminterpolator (105) vom Durchflußtyp umfaßt:

einen Ausgangsmultiplexer (32) für den ersten zweidimensionalen Rauminterpolator, welcher erste und zweite Eingangsanschlüsse und einen Ausgangsanschluß aufweist, der der Ausgangsanschluß des ersten zweidimensionalen Rauminterpolators ist; und

eine Kaskadenverbindung einer ersten Vielzahl von Zwei- Eingangs-Anschluß-/Zwei-Ausgangs-Anschluß-Interpolatormodulen (20-1, 20-3) zwischen den Ausgangsanschlüssen der ersten und zweiten Zeilenspeicherungs-Speicher (101, 102) und den Eingangsanschlüssen des Ausgangsmultiplexers (32) für den ersten zweidimensionalen Rauminterpolator, wobei der zweite Rauminterpolator (106) vom Durchflußtyp umfaßt:

einen Ausgangsmultiplexer (33) für den zweiten zweidimensionalen Rauminterpolator (106), der erste und zweite Eingangsanschlüsse und einen Ausgangsanschluß aufweist, der der Ausgangsanschluß des zweiten zweidimensionalen Rauminterpolators ist; und

eine Kaskadenverbindung einer zweiten Vielzahl von Zwei-Eingangs-Anschluß-Interpolator-Modulen (20-2, 20-4) zwischen den Ausgangsanschlüssen der dritten und vierten Zeilenspeicherungs-Speicher (103, 104) und den Eingangsanschlüssen des Ausgangsmultiplexers (33) für den zweiten zweidimensionalen Rauminterpolator, und wobei jedes des Interpolatormodul (20-1, 20-2, 20-3, 20-4) in den ersten und zweiten Vielzahlen von Interpolatormodulen (20, Fig. 2) umfaßt:

einen jeweiligen Eingangsmultiplexer (21) zur Auswahl zwischen ersten und zweiten der Eingangsanschlüsse (IN, IN') dieses Interpolatormoduls (20);

jeweilige Mittel (21) zum gleichzeitigen Verfügbarmachen der laufenden Auswahl und der gerade vorhergehenden Auswahl des Eingangsmultiplexers dieses Interpolatormoduls;

Mittel (23, 24) zum Erhalten der Hälfte der Summe der laufenden und der gerade vorhergehenden Auswahlen von seinem jeweiligen Eingangsmultiplexer (21);

einen jeweiligen ersten Ausgangsmultiplexer (24) zum Auswählen zu einem ersten der Ausgangsanschlüsse (OUT) von diesem Interpolatormodul von zwischen einerseits der gerade vorhergehenden Auswahl des Eingangsmultiplexers (21) von diesem Interpolatormodul und andererseits der Hälfte der Summe der laufenden und der gerade vorhergehenden Auswahlen des Eingangsmultiplexers dieses Interpolatormoduls;

jeweilige Mittel (26) zum Summieren der Auslesungen, die zu den ersten und zweiten Eingangsanschlüssen von diesem Interpolatormodul geliefert worden sind;

jeweilige Mittel (27-30) zum gleichzeitigen Verfügbarmachen einer Hälfte der gerade vorhergehenden Summe der Auslesungen, die zu den ersten und zweiten Eingangsanschlüssen (IN, IN') von diesem Interpolatormodul geliefert worden sind, und einem Viertel der Summe der laufenden und der gerade vorhergehenden Summen von diesen Auslesungen; und

einen jeweiligen zweiten Ausgangsmultiplexer (31) zum Auswählen zu einem zweiten der Ausgangsanschlüsse (OUT') von diesem Interpolatormodul von zwischen einerseits einer Hälfte der gerade vorhergehenden Summe der Auslesungen, die zu den ersten und zweiten Eingangsanschlüssen (IN, IN') von diesem Interpolatormodul geliefert worden sind, und andererseits einem Viertel der Summe der laufenden und gerade vorhergehenden Summen von diesen Auslesungen.

16. System zur Speicherung und Wiedergewinnung elektrischer Signale, die Bilder darstellen, mit einem Video-RAM-Speicher (4), VRAM, des Typs mit einem parallelen Eingangs-/Ausgangsanschluß und einem Seriellzugriffs-Ausgangsanschluß (6), welcher VRAM eine Vielzahl von Speicherstellen besitzt, welche Signale in Komponentenform gespeichert sind, wobei das System gekennzeichnet ist durch:

Mittel (3) zum Schreiben elektrischer Signale, die zweidimensionale Farbbilder darstellen, in den Video-RAM- Speicher, über dessen Eingangsanschluß zur Speicherung an dessen Speicherstellen entsprechend einer separaten Bitkarten-Organisation für jede der Vielzahl von Farbbildkomponenten;

Mittel (3) zur Bereitstellung einer ersten Vielzahl von Startadressen und einer zweiten Vielzahl von Startadressen, wobei jede Startadresse der ersten Vielzahl von Startadressen den Startadressen einer Vielzahl von Speicherstellen in den VRAM zum Speichern von Information entspricht, die eine erste Komponente der Vielzahl von Farbbildkomponenten darstellt, und jwobei jede Startadresse der zweiten Vielzahl von Startadressen den Startadressen einer Vielzahl von Speicherstellen in den VRAM zur Speicherung von Information entspricht, die eine zweite Komponente der Vielzahl von Farbbildkomponenten darstellt;

Mittel (17), die mit dem Mittel zur Bereitstellung der ersten und zweiten Vielzahl von Startadressen verbunden sind, zum zyklischen Auswählen von Datenzeilen auf Zeitmultiplex- Basis, die jede der Farbbildkomponenten betreffen, die von dem Video-RAM-Speicher gelesen werden sollen;

Mittel (34) zum zeitlichen Ausrichten sich räumlich entsprechender Abfrageproben jeder Farbbildkomponente; und

Mittel (60) zum Auswählen aufeinanderfolgender Reihen von Speicherstellen, die Leuchtdichte-Informationen in einer dicht abgefragten Bitkarten-Organisation speichern, zum Auslesen von dem Video-RAM-Speicher über seinen Seriellzugriffs-Ausgangsanschluß mit einer Zeile der Leuchtdichte-Information während jedes Zeilen-Hinlaufintervalls der Anzeige;

Mittel (70) zum Auswählen aufeinanderfolgender Reihen der Speicherstellen, die Farbart-Komponenten-Informationen in einer spärlich abfragten Bitkarten-Organisation speichern, zum Auslesen von dem Video-RAM-Speicher über seinen Seriellzugriffs-Ausgangsanschluß während ausgewählter Zeilen-Rücklaufintervalle der Anzeige;

und wobei das System ferner umfaßt:

einen ersten Zeilenspeicherungs-Speicher (111), um während zwei Zeilen-Abtastzeiten Abfrageproben von ungeradzahligen Abtastzeilen von Farbart-Karten-Leseadresseninformationen zu speichern, der einen Eingangsanschluß, mit dem der Seriellzugriffs-Ausgangsanschluß des Video-RAM-Speichers verbunden ist, und einen Ausgangsanschluß aufweist;

einen zweiten Zeilenspeicherungs-Speicher (112) , um während zwei Zeilen-Abtast-Zeiten, Abfrageproben von geradzahligen Abtastzeilen von Farbart-Karten-Leseadressinformationen zu speichern, der einen Eingangsanschluß, mit dem der Seriellzugriffs-Ausgangsanschluß des Video-RAM-Speichers verbunden ist, und einen Ausgangsanschluß aufweist;

Mittel (113), die während des Auslesens der ersten und zweiten Zeilen-Speicherungspeicher während der Zeilen-Rücklaufintervalle betätigbar sind, zum alternierenden Multiplexen von dem Ausgangsanschluß des ersten Zeilen-Speicherungs- Speicher und dem Ausgangsanschluß des zweiten Zeilenspeicherungs-Speichers, um einen Strom von zeitüberlappten Farbart- Leseadressinformations-Abfrageproben bereitzustellen;

einen ersten Farbart-Karten-Speicher (115), der den Strom von zeitlich überlappten Farb-Karten-Leseadressinformations- Abfrageproben zur Erzeugung eines Stroms von entsprechenden Abfrageproben erster Farbart-Informationen aufnimmt;

einen ersten zweidimensionalen Rauminterpolator vom Durchflußtyp (105) mit zwei Eingangsanschlüssen und einem Ausgangsanschluß;

Mittel (34) zum zeitlichen Ausrichten von Abfrageproben der ersten Farbart-Informationen, die in Reaktion auf die Abfrageproben der Farbart-Karten-Leseadressinformationen von dem ersten Zeilenspeicherungs-Speicher und von dem zweiten Zeilenspeicherungs-Speicher erzeugt worden sind, zum Anlegen an entsprechende der Eingangsanschlüsse des ersten zweidimensionalen Rauminterpolators;

einen zweiten Farbart-Karten-Speicher (116), der den Strom von zeitlich überlappten Farb-Karten-Leseadressinformations-Abfrageproben zur Erzeugung eines Stroms von entsprechenden Abfrageproben zweiter Farbart-Komponenten- Informationen aufnimmt;

einen zweiten zweidimensionalen Rauminterpolator vom Durchflußtyp (106) mit zwei Eingangsanschlüssen und einem Ausgangsanschluß;

Mittel (34) zum zeitlichen Ausrichten von Abfrageproben der zweiten Farbart-Information, die in Reaktion auf Abfrageproben der Farbart-Karten-Leseadressinformationen von dem ersten Zeilenspeicherungs-Speicher erzeugt worden sind, zum Anlegen an entsprechende der Eingangsanschlüsse der Eingangsanschlüsse des zweiten zweidimensionalen Rauminterpolators; und

Mittel (16) zum Erzeugen von Komponenten-Farbsignalen während Wiedergabezeilen-Rücklaufintervallen in Reaktion auf Abfrageproben von Leuchtdichte-Informationen und von dem Seriellzugriffs-Ausgangsanschluß des Video-RAM-Speichers, von zweidimensional räumlich interpolierten ersten Farbart-Informationen von dem Ausgangsanschluß des ersten zweidimensionalen Rauminterpolators und zweidimensionalen räumlich interpolierten zweiten Farbart-Informationen von dem Ausgangsanschluß des zweiten zweidimensionalen Rauminterpolators.