KR920002837B1 - 텔레비젼 수상기 신호 처리 시스템 - Google Patents

텔레비젼 수상기 신호 처리 시스템 Download PDF

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로웰 맥닐리 데이빗
토마스 플링 러셀
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알 씨 에이 라이센싱 코포레이션
에릭 피. 허만
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Abstract

내용 없음.

Description

텔레비젼 수상기 신호 처리 시스템
제1도는 본 발명의 원리에 따른 비디오 특징 처리기를 포함하는 TV 수상기의 표시 블록 다이어그램이다.
제2도는 출력부, 타이밍과 제어부, 스위칭 신호 삽입부, 입력부 아날로그 대 디지털부(A/D)를 포함하는 제1도의 비디오 특징 처리기 표시 블록 다이어그램이다.
제3도는 A/D부의 상세한 블록 다이어그램이다.
제4도는 입력부의 상세한 블록 다이어그램이다.
제5도는 스위칭 신호 삽입부의 상세한 블록 다이어그램이다.
제6도는 타이밍 및 제어부의 상세한 블록 다이어그램이다.
제7도는 출력부의 상세한 블록 다이어그램이다.
제8도는 페스트 스위칭 신호 FSS 발생을 위한 회로의 표시 블록 다이어그램이다.
제9도는 제1도의 비디오 특징 처리기의 동작을 이용하는 블록 다이어그램 묘사도이다.
본 발명은 줌(zoom) 및 화상-내-화상과 같이 특별한 효과를 발생하기 위한 디지털 오버레이 특징을 가지는 텔레비젼 수상기에 관한 것이다.
값싼 가격의 디지털 하드웨어 및 메모리의 큰 이용으로 인해 디지털 텔레비젼의 관심이 증가되고 있다. 상기 디지털 텔레비젼은 수입 비디오 신호의 재포맷을 사용자에게 허용한다. 예를들어, 핍(pip) 특징 또는 화상-내-화상으로 제공된 디지털 텔레비젼에서, 보조 또는 제2차 비디오 신호 SVS(즉, VCR 제2검출기로부터)는 주 또는 제1차 비디오 신호 PVS(즉 TV 제2검출기로부터)에 의해 제한된 전체 화상을 오버레이하는 표시부 스크린에 작은 화상을 제한한다.
형태적으로는, 상기 제2비디오 신호 SVS는 샘플링 클럭 신호에 의해 결정되는 것과 동시에 디지털되고 샘플링된다. 상기 제2의 비디오 SVS로 표시되는 디지털 샘플은 감소된 사이즈 영상으로 표시되는 샘플 스트림을 발생하기 위하여, 수평 및 수직의 2개로 서브 샘플된다. 상기 화상 사이즈에서 3대1 감소에 대하여, 매번 제3의 0샘플과 제3의 라인이 기억되며, 중간 샘플과 라인은 버려지게 된다.
상기 제2의 비디오 신호 SVS의 프레임 또는 하나의 필드동안 나온 디지털 샘플은 메모리에 기억된다. 이들 샘플은 표시 편향 신호(즉 제1차 비디오 신호 PVS의 수평 및 수직 동기 신호 성분)에 관계하여 바람직한 클럭 신호로 사용하는 메모리로부터 순차적으로 판독된다. 상기 메모리로부터 판독되는 샘플은 감소 사이즈 제2화상으로 표시되는 아날로그 신호 SVS'로 변환된다. 비디오 출력 스위치는 감소 사이즈 제2비디오 신호 SVS' 및 제1비디오 신호 PVS를 수신하기 위해 연결된 입력 단자를 가지며, 큰 화상에서 작은 화상발생을 위해 페스트 스위칭 신호 FSS에 응답하여 표시 장치에 대해 2개의 입력 신호의 적당한 하나를 공급한다. 미크넬리 등의 미합중국 특허출원에서 일련번호 087,060의 명칭 ＂TV 신호용 다중 디지털 비디오 특징 처리기＂는 설명된 화상내 텔레비젼 수상기에 상술되어 있다.
상기 발명에 따라, n 비트 스위칭 신호 SS는 m 비트 제2비디오 신호 SVS와 연결되어 있으며, 여기서 m 및 n은 1보다 큰 정의 정수이다(즉 m=6 및 n=2). 상기 결합 디지털 신호는 메모리에 기억되고 표시 장치를 가지고 동기화되어 판독된다. 한쌍의 신호로 발생하는 메모리 출력은 수신부와 연결되어 있다.
문맥 코드 신호 CCS에 응답하고 재구성 스위칭 신호 SS'를 수신하기 위해 연결된 디코더는 페스트 스위칭 신호 FSS를 공급한다. 출력 스위치는 제1의 비디오 신호 PVS 및 재구성 제2의 비디오 신호 SVS'를 수신하기 위해 연결되어 있으며 페스트 스위칭 신호 FSS에 응답하며, 상기 페스트 스위칭 신호 FSS가 각각 제1 및 제2상태일 때 재구성 제2비디오 신호 SVS'와 제1의 비디오 신호 PVS 장치 표시를 위한 루트이다.
상기 발명의 또다른 양상에 따라, 상기 제2의 비디오 신호 SVS는 우수 필드 EF 및 기수 필드 OF로 구성되는 교착 비디오 신호이다. 상기 메모리는 제2의 비디오 신호 SVS의 우수 및 기수 필드를 각각 기억하기 위해 2개의 영역에 제공한다. 상기 메모리 2개의 영역에서 기억된 스위칭 신호 SS의 값은 각각 키네스코프상에 삽입 화상처럼 표시된 제2의 비디오 신호 SVS의 우수 및 기수 필드로 각각 표시되어진다. 메모리 어디에서나 기억된 스위칭 신호 SS의 값은 키네스코프에 대해 재구성 제2비디오 신호의 비 통로로 표시되어진다.
예를들어, 2비트 스위칭 신호 SS는 상기 제2의 비디오 신호 SVS의 우수 및 기수 필드를 각각 기억하는 메모리의 영역에서 10 및 01과 동일하게 셋된다. 상기 2비트 스위칭 신호 SS는 상기 메모리의 나머지 영역에서 00과 동일하게 셋된다. 제2의 비디오 신호의 우수 및 기수 필드가 표시용으로 요구될 때, 상기 문맥 코드 신호 CCS 각각 10 및 01과 동일하게 셋된다. 상기 디코더는 페스트 스위칭 신호 FSS의 적당한 상태에 대해 문맥 코드 신호 CCS와 함께 메모리로부터 판독된 스위칭 신호 SS와 비교된다.
상기 페스트 스위칭 신호 SS는, (1) 우수 필드가 요구될 때 위치 1과 동일하게 셋되며, (2)기수 필드가 요구될 때 상기 메모리로부터 회복된 스위칭 신호 SS는 10과 동일해지며 상기 회복된 스위칭 신호 SS는 01과 동일하게 된다. 상기 페스트 스위칭 신호 FSS는 위치 0과 동일하게 셋되며, 다른 말로 말하면, 제1의 비디오신호 PVS는 상기 표시장치에 대하여 통과한다.
도면에서, 여러 블록으로 상호 연결된 라인은 케이스와 같이, 2진 디지털 신호 수행 버스 또는 아날로그 신호를 수행하는 단일 전도체 접속중 하나로 표시된다. 슬래시 마크 차단에 대한 다음 값은 버스 또는 라인의 다수 병렬 상태로 표시되며 차단 라인에 대한 다음 삽입에서의 값은 차단 라인의 샘플 반복비로 표시된다.
그것은 또한 NTSC표준 포맷에 접합한 보통의 수입 비디오 신호를 취한다. 상기 NTSC 표준 포맷에 대한 보통의 적합신호는 비디오 마스크 플레이어(후에 비표준 비디오 신호) 또는 비디오 카세트 기록기에 의해 발생된 비디오 신호이다.
제1도는 2개의 비관련 소스(22,24)로부터 비디오 신호의 동시 처리를 위한 메모리 베이스 텔레비젼 수상기를 도시한다. 상기 소스(22)(즉, 텔레비젼 제2검출기) 제1 기저대 복합 비디오 신호 CV1을 제공한다. 상기 소스(24)(즉, VCR 제2검출기)는 제2기저대 복합 비디오 신호 CV2를 발생한다.
상기 제1 및 제2복합 비디오 신호 CV1 및 CV2는 각각 한쌍의 스위치(26,28)에 공급된다. 선택 스위치에 응답한, 스위치(26)는 제3의 스위치(80)(비디오 출력 스위치로서 보내지는)의 제1의 입력 단자 응용을 위해 2개의 입력 신호 CV1 및 CV2(후에 제1의 비디오 신호 PVS로 보내지는)의 하나를 선택한다. 또다른 선택 신호에 응답한 제2의 스위치(28)은 디코더(30) 및 동기 분리기(32)에 대해 2개의 입력 신호 CV1 및 CV2(후에 제2의 또는 보조 비디오 신호 SVS로 보내지는)에 다르게 또는 같게 공급된다. 상기 스위치(26,28)는 교환 스위치로서 공지되어 있다.
앞에서 지적한 바와 같이, 제1의 비디오 신호 PVS가 텔레비젼 스크린상에 전체 사이즈가 큰 화상을 발생하며, 상기 제2의 비디오 신호 SVS에 의해 발생된 작은 화상, 감소 사이즈는 오버레이된다. 상기 사용자는 2개의 수입 비디오 신호 CV1 및 CV2를 지시하며 큰 화상을 제한하기 위해 사용되며 하나는 작은 화상을 제한하기 위해 사용된다.
상기 디코더(30)는 저역 필터(LPF) 및 대역 필터(BPF)를 구비한다. 상기 저역 필터는 대략 1.5MHz의 상측 차단 주파수를 가지며, 색도 신호의 탈선에 대해 휘도 신호(제2휘도 신호 Y로 표시된)를 통과한다. 상기 대역 필터는 대략 3.58MHz± 0.5MHz의 통과 대역을 가지며 제2비디오 신호 SVS로부터 휘도 성분 C를 리커버한다. 상기 휘도신호 C를 수신하기 위해 연결된 휘도 복조기는 한쌍의 기저대 칼라 차분 신호 U 및 V(즉, R-Y, 및 B-Y)를 개선한다.
상기 동기 분리기(32)는 상기 제2비디오 신호 SVS로부터 수평 및 수직 동기 신호 HSSs 및 VSSs를 리커버한다. 상기 동기 분리기(32) 및 디코더(30)에 제공된 회로는 일반적인 것이 되며, 더욱 상세히 상술되지 않았다.
상기 동기 분리기 블록(즉, Y,U,V,HSSs 및 VSSs) 및 디코더로부터의 출력 신호는 본 발명의 비디오 특징 처리기(VFP)(100)에 공급된다. 상기 Y,U,V 신호는 샘플되며, 후에 상술되는 수단에는 4비트 디지털 샘플의 스트림 발생을 위해 곱해지며 디지털화된다. 상기 4비트 샘플은 기억을 위해 비디오 랜덤 억세스 메모리(VRAM)에 대해 루트된다. 상기 기억된 4비트 샘플은 상기 수평 및 수직 레스터 주사 신호 HDSD및 VDSD, 비디오 특징 처리기(100)에 대한 루트 블록과 함께 동기되어 상기 메모리 (900)로부터 판독된다.
상기 비디오 특징 처리기(100)에 있어, 상기 메모리(900)으로부터 판독된 4비트 샘플은 아날로그 Y',U' 및 V' 신호에서 반대로 번역된다. 상기 아날로그 Y',U' 및 V' 신호는 메트릭스 회로(70)에 공급되며, 여기서 Y',U' 및 V' 신호는 각각의 R,G,B 신호에서 변환된다. 상기 제1의 비디오 신호 PVS의 칼라 서보 캐리어 신호 성분 CSSp에 응답하고, R,G,B 신호를 수신하기 위해 연결된 인코더(72)는, 상기 감소 사이즈 제2화상 표시의 재구성 제2비디오 신호 SVS'를 발생한다.
상기 재구성 제2비디오 신호 SVS'는 상기 비디오 출력 스위치(80)의 제2입력 단자에 공급되며, 제1의 입력 단자는 제1의 비디오 신호 PVS를 수신하기 위해 연결되어 있다. 상기 비디오 스위치(80)는, 상기 비디오 특징 처리기(100)로부터 페스트 스위칭 신호 FSS에 응답하며, 출력 단자에서 화상내 화상(pip) 발생을 위해 상기 제1의 비디오 신호 PVS 및 재구성 제2비디오 신호 SVS' 사이에 스위치되어 있다. 상기 pip 비디오 신호는 재구성 제2의 비디오 신호 SVS'를 표시하는 제2의 감소 사이즈 영역 및 제1의 비디오 신호 PVS를 표시하는 제1영역을 가지는 복합 영상으로 표시된다.
상기 비디오 출력 스위치(80)로부터의 pip 비디오 신호는 텔레비젼 수상기의 주 신호 처리 회로(82)에 공급된다. 상기 주 신호 처리 회로(82)는 상기 pip 비디오 신호로부터 적 녹, 청의 구동 신호를 개선한다. 이들 신호들은 키네스코프(90)의 각각의 적, 녹, 청 전자총에 공급된다. 상기 주 신호 처리 회로(82)는 첨가적으로 키네스코프(90)의 수평 및 수직 편향 권선(92)는 응용에 대해 한쌍의 수평 및 수직 편향 신호 HDSD및 VDSD를 발생한다. 상기 적, 녹, 청 전자총은 각각의 구동 및 편향 신호에 응답하며, 큰 화상에서 바람직한 작은 화상 발생을 위해 스크린(94)에 레지스터를 주사한다.
상기 주 신호 처리 회로(82)는 또한 제1의 비디오 신호 PVS의 수평 및 수직 동기 신호 성분 HSSD및 VSSD를 리커버한다. 상기 표시 편향 신호 HDSD및 VDSD는 제1의 비디오 신호 PVS의 수평 및 수직 동기 신호 성분 HSSD및 VSSD대해 로크되어 있다.
제1의 비디오 신호 PVS의 수평 동기 신호 성분 HSSD는 제1의 클럭 신호 FCS 발생을 위해 사용되며, 위상 및 주파수로 로크되어 있다. 상기 제1의 클럭 신호 FCS의 보통 주파수는 상기 HSSD신호의 주파수 FH시간 1280에 설정되어 있다. 상기 NTSC 시스템에서, 상기 수평 동기 신호 주파수 FH는 3.58MHz의 칼라 서브 캐리어 주파수 2/455시간에서 셋되어 있다. 바꿔 말하면, 대략 20MHz에서 FFCS및 15.734KHz에서 FH로 설정되어 있다.
제1도에 도시한 바와 같이, 상기 제1의 클럭 신호 FCS는 상기 제1의 비디오 신호 PVS의 수평 동기 신호 성분 HSSD의 주파수 FH의 거의 동일한 주파수 및 제1의 클럭 신호 FCS에 정렬된 위상을 가지는 신호를 발생하기 위하여 1280만큼 나누어져 있다. 위상 검출기(102)는 위상 에러 신호 PESc(클럭에 대한 첨자 ＂C＂표준)를 발생하기 위해 상기 수평 동기 신호 HSSD(텔레비젼 수상기의 수평 편향 회로로부터 재생신호의 형태로)의 위상과 함께 FCS/1280위상과 비교된다. 상기 위상 에러 신호 PESc는 상기 위상 검출기(102)에 대해 입력 주파수를 제거하기 위하여 노이즈 면역 증가에 대해 필터(40)에서 직접 필터로 되어 있다. 상기 저역 필터 위상 에러 신호 PESc(LPF)는 20MHz 제1의 클럭 신호 FCS를 발생하기 위해 전압 제어 발진기(VCO)(42)에 공급되며, 제1의 비디오 신호 PVS의 수평 동기 신호 성분 HSSD와 함께 위상 및 주파수로 로크되어 있다.
상기 비디오 특징 처리기(100)는 2개의 클럭 신호로 사용되며 : (1) 제1의 클럭 신호 FCS(라인 로크 클럭 신호 또는 표시 로크 주 시스템처럼 보내진)는 상기 제1의 비디오 신호 PVS의 수평 동기 신호 성분 HSSD에 대한 위상 및 주파수에서 로크된 (2) 제2의 클럭 신호 SCS(또한 스키우 시프트 클럭 신호로서 보내지는)는 제1클럭 신호의 위상 시프트 변환이다. 상기 제2클럭 신호 SCS는 제2의 비디오 신호 SVS의 위상 정렬에 대해 하나의 매 수평 라인 시프트 위상과, 연속적인 위상 조절 사이에서 제1의 클럭 신호 FCS와 동일한 주기를 가진다.
복합 비디오 신호가 비디오 신호(샘플된)의 수평 동기 성분에 대해 라인 로크 또는 위상 로크중 하나의 클럭 신호에 의해 샘플되는 경우에, 화소 또는 샘플은 수직으로 정렬되지 않는다. 상기 문제는 표시 화상에서 톱니 수직 엣지처럼 명백해지며, 위상 에러 문제 또는 스키우로서 보내진다. 상기 발명의 특별한 실시예에서, 상기 제2의 비디오 신호 SVS는 제2클럭 신호 SCS에 의해 샘플되며, 스키우 에러를 피하기 위하여 매 라인 수평 동기 신호 성분 HSSs에 위상 정렬되어 있다.
상기 제2비디오 신호 SVS가 위상 정렬 제2클럭 신호 SCS에 의해 샘플된 반면에, 이들 샘플들은 제1 의 비디오 신호 PVS의 수평 동기화 신호 성분 HSSD에 대해 로크된 제1의 클럭 신호 FCS를 가지고 동기 되어 표시된다. 다른 말로 말하면, 스키우 에러는 상기 HSSD신호(표시 레스터의 타이밍 조절) 및 상기 SCS 클럭 신호(삽입 화상을 제한하는 샘플의 타이밍 조절하는)사이의 잘못된 정렬로 인해 표시된 삽입 화상에서 발생한다.
후에 설명되는 바와 같이, 상기 비디오 특징 처리기(100)는 제1의 클럭 신호 FCS 로크 표시를 가지고 동기적으로 발생하는 샘플에 대해 제2클럭 신호 SCS를 가지고 동기적으로 발생하는 제2비디오 신호 SVS의 변환 샘플에 대한 클럭 전송 회로를 포함한다. 상기 위에서 상술된 미크넬리 등의 미합중국 특허출원(일련 번호 087,060)에는 그러한 2개의 클럭 비디오 신호 처리 시스템의 자세한 설명이 나타나 있다.
제2도의 설명과 같이, 상기 비디오 특징 처리기(100)은 아래 리스트된 색숀으로 구성된다.
Figure kpo00001
A/D 색숀 300,
Figure kpo00002
입력 색숀 400,
Figure kpo00003
신호 삽입 색숀 500,
Figure kpo00004
타이밍 및 제어 색숀 600,
Figure kpo00005
출력 색숀 700,
이들 색숀은 첫 번째로 간단히 상술되며 각각의 위의 색숀은 제3도 내지 제9도 결합에 의해 상세히 설명될 수 있다.
상기 A/D 색숀(300)이 주 기능은 디코더(30)로부터 아날로그 Y,U 및 V 신호를 수신하는 것이며, 상기 FCS 클럭비에서 6비트 디지털 샘플의 스트림에서 변환하며 아래에 따른 순서를 가지고 있다.
Y0,U0,Y1,U0,Y2, U0,Y3,U0,Y4,U0,Y5,V0,Y6,V0,Y7,V0,Y8,U1Y9, U1, …,
여기서 0,1,2,…는 샘플 넘버를 표시한다. 상기 A/D 색숀(300)은 첨가적으로 상기 입력 색숀(400)에 신호 HRSTF를 공급하기 위해 제공되며, 제1샘플의 타이밍 또는 제2비디오 신호 SVS의 각각의 라인에서 화소를 표시한다(제9도를 보라).
상기 입력 색숀(400)은 상기 FCS 비에서 A/D 색숀(300)으로부터 6비트 디지털 샘플을 수신하며, FCS/N 비에서 발생하는 4비트 니블 순서에서 그들을 변화하며, 여기서 N은 십진비 또는 샘플 감소의 표시 정수이다. 예를 들어, 상기 전 화상의 사이즈에 하나의 제3의 작은 화상을 발생하기 위하여, N은 3과 동일하게 셋된다. 상기 4비트 니블의 포맷은 아래에 주어진다.
[표 1]
Figure kpo00006
Figure kpo00007
여기서 첨자 0,N,2N…은 샘플 넘버를 표시한다.
Figure kpo00008
여기서 괄호의 넘버 0,1,2,…는 6비트 샘플의 비트 넘버를 표시한다.
Figure kpo00009
여기서 X는 2비트 스위칭 신호 SS의 2개의 비트 하나에 대해 블랭크 공간을 표시한다. 상기 스위칭 신호 삽입 색숀(500)은 입력 색숀(400)으로부터 얻어진 4비트 니블에서 제공된 블랭크 공간내의 2비트 스위칭 신호 SS의 각각의 비트를 삽입한다. 상기 스위칭 신호 삽입 색숀(500)의 4비트 출력은 상기 메모리(900)에 대해 루트되며, 아래에 지시된 포맷을 가진다.
[표 2]
Figure kpo00010
Figure kpo00011
여기서 첨자 0,N,2N…은 샘플 넘버를 표시한다.
Figure kpo00012
여기서 괄호의 넘버 0,1,2,…는 비트 넘버를 표시한다.
상기 메모리(900)에 기억된 4비트 니블은 상기 출력 색숀(700)에 대해 루트되고 타이밍 및 제어 색숀(600)으로부터 6비트 메모리 제어 신호에 응답하여 검색된다. 상기 출력 색숀(700)은 4비트 니블을 수신하며, 아날로그 색도에서 그들을 변환하며 칼라 차분 신호 Y',U' 및 V'는 제1의 비디오 신호 PVS에 의해 형성된 주 화상에 삽입처럼 표시된 감소 사이즈 화상으로 표시된다. 덧붙이면 상기 Y',U' 및 V'신호, 출력 색숀(700)은 출력 스위치(80)에 응용에 대해 페스트 스위칭 신호 FSS을 제공한다.
상기 타이밍 및 제어 색숀(600)은 제1 및 제2 비디오 신호 PVS 및 SVS의 수평 및 수직 동기 신호 성분을 수신하며, 다수의 제어 신호를 발생하며, 6비트 메모리 제어 신호를 구비한다.
제3도는 A/D 색숀(300)을 묘사한다. 상기 제2비디오 신호 SVS의 Y,U 및 V 성분을 각각의 샘플 및 홀드 회로(302,304,306)에 공급된다. 상기 샘플 및 홀드 회로(302)는 상기 SCS/2 클럭 신호에 의해 결정된 순간 색도 신호 Y를 샘플하며, 연속적인 샘플링점 사이에서 값을 홀드한다. A/D변환기(380)는 SCS/2 클럭 신호에 응답하며, 샘플 색도 신호 Y를 SCS/2 비(즉 대략10MHz)에서 샘플되는 6비트 디지털 샘플 스트림으로 변환한다. 상기 휘도 A/D 변환기(308)의 출력은 멀티플렉서(310)(이후에는 ＂MUX＂)의 제1의 입력 단자에 공급된다.
상기 샘플 및 홀드 회로(304,306)는 SCS/16 클럭 (대략 1.25MHz)에 응답하며, U 및 V 신호의 샘플을 발생한다. 상기 샘플된 U 및 V 신호는, SCS/16 비에서 발생하며, MUX(312)에 공급된다. 상기 MUX(312)는 SCS/16 클럭에 응답하며 SCS/8 비에서 발생하는 곱셈된 샘플의 스트림을 발생하며 아래에 따른 순서를 갖는다.
U0,V0,U1,U2,V2…등
A/D 변환기(314)는 SCS/8 클럭에 응답하며, 직렬 6비트 디지털 샘플에서 스트림 U0,V0,U1,V1을 변환한다. 상기 A/D 변환기(314)로부터 SCS/8 비에서 샘플된 6비트 U0,V0,U1및 V1…등은 상기 MUX(310)의 제2입력 단자에 대해 루트되며, 제1의 입력 단자는 SCS/2 비에서 발생하는 6비트 휘도 샘플 Y0,Y1,Y2,.…을 발생한다. 상기 MUX(310)은 SCS/2 클럭 신호에 응답하며, SCS 비(대략 20MHz)에서 발생하는 6비트 디지털 샘플의 스트림을 발생하며, 아래의 순서를 가진다.
Y0,U0,Y1,U0,Y2, U0,Y3,U0,Y4,U0,Y5,V0,Y6,V0,Y7,V0,Y8,U1Y9, U1, …,등.
상기 MUX(310)의 출력은 클럭 전달 회로(316)에 대한 루트가 되며, 기초적인 제1내의 제1출력(FIFO) 전달 장치가 된다. 상기 클럭 전달 회로(316)은 제1 및 제2클럭 신호 FCS 및 SCS에 응답하며, FCS 클럭 신호를 가지고 동기적으로 발생되는 YUV 샘플의 스트림에 대한 SCS 클럭 신호와 함께 동기적으로 발생되는 YUV 샘플 스트림을 변환한다. 상기 앞의 미크넬리의 미합중국 특허출원(일련변호 087,060)는 적당한 클럭 전달 회로로 상술되어 있다.
상기 제3도의 A/D 색숀(300)은 제2의 클럭 신호 SCS 발생을 위해 위상 정렬 회로(318) 또는 스키우시프터로 설치되어 있다. 상기 스키우 시프트 회로(318)는 안정한 기준 신호 HSSs를 요구한다. 상기는 제1도에 도시된 위상 로크 루프(104)에 의해 이루어진다. 전압 제어 발진기(VCO)(52)는 저역 필터 위상에 에러 신호 PESH(LPF)에 응답하며, 안정화된 HSS' 신호를 발생한다(여기서 첨자 ＂H＂는 수평 동기 신호에 대해 표준된다), 위상 검출기(106)은 2개의 신호 HSSC및 HSSS의 위상과 비교되고 위상 에러 신호 PESH를 발생한다. 상기 위상 에러 신호 PESH는 저역 필터(LPF)(50)을 통해 루트되고 VCO(52)에 공급된다.
제9도에 도시된 파형은 스키우 시프트 회로(318)의 동작을 설명한다. 상기 SCS 신호를 개선하기 위하여, 제1의 클럭 신호 FCS의 위상은 각각의 신호 변이 사이에서 고정된 공간 δ을 위하여(즉 상승 엣지) 제2의 비디오 신호 SVS의 수평 동기 신호 성분 HSSS모든 펄스 발생에 응답하여 시프트된다. 미합중국 특허출원에서 082,419호에서 명치 ＂신호 위상 정렬 회로＂로 되어 있으며 미크 넬리를 위해 필드되어 있으며 적절한 스키우 시프터 회로(318)로 상술되어 있다.
덧붙이면 FCS 클럭을 가지고 동기적으로 발생하는 샘플링에 대해 SCS 클럭을 가지고 동기적으로 발생하는 샘플링이 변환되며, 상기 클럭 전달 회로(316)은 리셋 신호 HRSTF로 제공되며, 제9도에서 묘사된, 제1의 클럭 신호 FCS로 정렬된 제2비디오 신호 SVS의 제1샘플이 표시된다. 제9도에서, 상기 HRSTS는 SCS 클럭 신호를 가지고 동기적으로 발생하는 제2비디오 신호 SVS의 제1샘플의 타이밍을 표시한다. 상기 리셋 신호 HRSTF는 비디오 특징 처리기(100)에서 다양한 신호 처리 동작 타이밍을 위해 사용된다.
제4도는 입력 색숀(400)을 도시한다. 앞에서 지시한 바와 같이, 상기 입력 색숀(400)은 FCS 비에서 발생하는 6비트 YUV 샘플을 수신하며, FCS/N 비에서 발생하는 데이터 또는 4비트 니블의 스트림에서 그들을 변환한다. 여기서 N은 샘플 감소비이다. 화상 사이즈 3대 1 감소에 대해 N은 3과 동일하다. 상기 말단에 대해, 상기 A/D 색숀(300)으로부터 6비트 YUV 신호는 디멀티플렉서(402)(후에 ＂demux＂)에 대해 루트된다. 상기 demux(402)는 FCS 클럭 신호에 응답하며, 2개의 6비트 샘플 스트림에서 수입 샘플 스트림을 스필드한다 : (1) 샘플 스트림 Y0,Y1,Y2,…상기 FCS/2 비(대략 10MHz)에서 발생하며, (2) 색도 샘플 스트림 U0,V0,U1,V1,U2,V2,…는 FCS/8 비(대략 2.5MHz)에서 발생한다.
상기 6비트 휘도 샘플 Y는 수평 안티얼라이징 필터(404)에 공급된다. 상기 수평 안티얼라이징 필터(404)의 출력은 휘도 수직 안티얼라이징 필터(406)에 공급된다. 상기 수평 및 수직 안티얼라이징 필터(404,406)은 각각 수평 및 수직방향에서 화소내 화소 모드에서 감소된 사이즈 삽입 화상에서 얼라이싱 영향을 감소하도록 휘도 신호 Y의 가장 높은 주파수를 제한한다.
상기 휘도 수직 안티얼라이지 필터 블록(406)은 또한 십진 회로를 구비한다. 상기 화소내 화소 모드에서, 상기 휘도 십진 회로는 수직 방향에서 매 N번째 라인 및 수평 방향에서 매 N번째 샘플을 제공한다. 중간 화소 및 라인은 버려진다. 설명하면, 상기 감소 인자 N은 정수값 2,3,4,… 등의 어떤 하나가 된다. 좀 및 프로즈 프레임 도드에서, 상기 감소 요소 N은 메모리(900)에 기억된 비디오 신호가 서브 샘플되지 않도록, 하나에서 셋된다.
상기 6비트 휘도의 3MBS'S및 3LSB's는 Y0,Y1,Y2,…등으로 샘플된다. 상기 FCS/2N 비[즉 …(FCS/2)(1/N)]에서 발생된 MUX(408)의 제1 및 제2입력 단자에 대해 루트된다. 상기 MUX(408)은 FCS/2N 클럭 신호에 응답하며, FCS/N 비에서 발생하는 3비트 샘플 스트림을 발생하며, 이와 같은 포맷을 가진다.
[표 3]
Figure kpo00013
Figure kpo00014
여기서 첨자 0,N,2N…은 샘플 넘버를 표시한다.
Figure kpo00015
여기서 괄호안의 넘버 0,1,2,…는 6비트 샘플의 비트 넘버를 표시한다.
상기 6비트 색도 U0,V0,U1,V1…를 샘플한다.
상기 demux(402)로부터(FCS/8 비에서 발생하는)휘도 수평안티얼라이싱 필터(410)에 공급되며, 얼라이싱 영향으로 피하기 위해 수평 방향에서 가장 높은 색도 주파수를 제한한다. 상기 색도 수평 안티얼라이싱 필터(410)은 6비트 스트림 U0,U1,U2…등으로 색도 신호를 분리하기 위해 demux를 구비한다. 6비트 스트림 및 샘플 V0,V1, V2…등은 FCS/16비(대략 1.25MHz)에서 각각의 발생에 대해 샘플된다.
상기 2개의 6비트 색도 샘플 스트림은 휘도 MUX 및 십진 블록(312)에 대해 공급된다. 상기 블록(312)에서 십진회로는 수직 방향에서 매 N번째 및 수평 방향에서 매 N번째 샘플을 제공한다. 중간 화소 및 라인은 2개의 샘플 스트림으로부터 버려진다. 상기 MUX 회로는 2개의 샘플 스트림과 연결된 블록(412)에서 포함되며 FCS/N 비에서 발생하는 1비트 샘플 스트림을 발생하며 아래에 다른 포맷을 가진다.
[표 4]
Figure kpo00016
Figure kpo00017
여기서 첨자 0,N,2N…은 샘플 넘버를 표시한다.
Figure kpo00018
여기서 괄호안의 넘버 0,1,2,…는 6비트 샘플의 비트 넘버를 표시한다.
Figure kpo00019
여기서 X는 2비트 스위칭 회로 SS의 2개의 비트 하나에 대해 블랭크 스페이스를 표시한다.
상기 3비트 휘도 샘플 스트림은 FCS/N 발생하며 1비트 휘도 샘플 스트림은 FCS/N 비에서 발생하며, FCS/N 비에서 발생하는 4비트 니블을 발생하기 위해 연결되어 있으며 표 1에 주어진 포맷을 가진다.
제5도에 도시된 스위칭 신호 삽입 색숀(500)은 4비트 니블 또는 표 2에서 나타난 포맷을 갖는 4비트 신호 발생을 위해 연결된 2비트 스위칭 신호 SS를 가지고 비디오 데이터를 제공한다. 상기 4비트 니블을 상기 입력 색숀(400) 또는 비디오 메모리 (900)중 하나로부터 수용된다. 상기 입력 색숀(400)으로부터 들어오는 데이터는 샘플되고 제2비디오 신호 SVS부터 들어와 디지트된다. 상기 메모리(900)으로부터 들어오는 데이터는 앞의 메모리에 샘플되고 디지트되고 기억되는 제2비디오 신호 SVS로 표시되며, 상기 스위칭 신호 삽입 색숀(500)에 대해 응용되어 판독된다.
상기 메모리(900)으로부터 4비트 데이터가 스위칭 삽입 색숀(500)을 통해 루트되는데는 여러 이유가 있다. 예를들어, 데이터 블록을 검색하는 것이 가능하게 되며, 메모리(900)(스크린상의 합성과 같은 영향)의 또 다른 위치에서 말한 것과 같이 그것을 카피한다. 또 다른 예는 데이터 블록을 판독하기에 바람직한 것이 되며, 그것과 연결된 2비트 스위칭 신호를 변화하며, 같은 위치 또는 다른 위치 둘중 하나에서 메모리 (900)에서 뒤로 기억된다.
상기 후자 특징은 기억된 정보에서 알파벳숫자 캐릭터를 삽입하기 위해 사용된다. 상기 기억된 정보는 다른 프로그램(즉,9)을 표시하는 비디오 신호의 각각의 필드 형태이다. 상기 캐릭터는 정보(즉 네트워크 표시)를 확인하는 다른 적당한 프로그램 또는 채널 넘버의 형태이다. 이들 캐릭터는 이러한 목적으로 배타적으로 지시된 메모리 (900)의 부분에서 기억된다. 이들 캐릭터가 상기 메모리(900)으로부터 판독되는 것이 요구될 때, 적당한 스위칭 신호 SS와 결합되어 있으며 채널 넘버 확인을 제공하기 위해 메모리내의 적당한 위치에 루트된다.
상기 입력 색숀(400) 및 비디오 메모리(900)로부터의 4비트 데이터는 제5도에 도시된 수단에서 MUX(502)에 대해 루트된다. 상기 입력 색숀(400)으로부터의 데이터는 FCS/N비에서 반복되며, 여기서 N은 샘플 감소비이다. 화상내 화상모드에서, 상기 샘플 감소비 M은 2,3,4,…등으로 셋되며, 삽입 화상 사이즈에서 요구된 감소에 의존한다. 좀 및 프리즈 화상 모드에서, N은 1과 동일하게 셋된다.
상기 비디오 메모리(900)으로부터 판독된 데이터는 FCS/K비에서 NUX(502)에 대해 루트된다. 상기 메모리(900)비는 텔레비젼 수상기의 모드에 의존하여 판독된다. 화상내 화상 및 프리즈 화상 모드에 있어, 상기 메모리(900)은 전 FCS 클럭비(즉, K=1)에서 판독된다. 좀 모드에서, 상기 메모리(900)은 감소 FCS/K비에서 판독되며, 여기서 K는 확대 또는 요구된 배율에 의존하여 2,3,4,…등과 동일하게 셋된다. 예를들어, 화상 부분의 2대 1 확대에 대하여 K는 2로 셋된다.
상기 MUX(502)는 타이밍 및 제어 색숀(600)으로부터 제어 신호에 응답하여, 스위칭 신호 컴바이너(504)의 제1의 입력 단자 응용을 위해 2개의 입력 스트림의 하나를 선택한다. 상기 스위칭 신호 컴바이너(504)의 다른 입력 단자는 2비트 스위칭 신호 SS를 수신하기 위해 연결되어 있다.
상기 스위칭 신호 SS는 4개의 가능한 상태(00,01, 및 10,11)을 갖는다. 이들 4개의 상태는 다수의 다른 방법으로 배당된다. 이 상태의 배당을 이해하기 위하여, 어떻게 상태 신호 SS가 페스트 스위칭 신호 FSS를 개선하기 위해 사용되는가를 아는 것은 중요하다. 앞서 지적한 바와 같이, 상기 상태 신호 SS는 비디오 메모리(900)으로부터 판독된 4비트 데이터로부터 회복된다. 상기 재구성 신호 SS'는 페스트 스위칭 신호 FSS(즉, 0 또는 1)를 개선하기 위해 문맥 코드 신호 CCS(타이밍 및 제어 색숀(500)에 의해 제공된)와 비교된다.
제5도의 실시예에서, 제2의 비디오 신호 SVS의 상측 또는 우수 필드는 첫 번째로 표시된 영역에서 상기 메모리(900)에 기억된다. 상기 첫 번째 메모리(900)의 영역(즉 제2의 비디오 신호 SVS의 상측 필드와 연결된)에 기억된 스위칭 신호는 값 10으로 배당된다.
제2의 비디오 신호 SVS의 상기 하측 필드 또는 기수 필드는 두 번째로 표시된 영역에서 메모리(900)에 기억된다. 상기 메모리(900)(즉, 제2의 비디오 신호 SVS의 하측 필드에 연결된)의 두 번째 영역에서 기억된 스위칭 신호 SS는 값 01로 배당된다.
제1의 비디오 신호 PVS의 상측 필드(또는 우수)가 표시되며, 삽입처럼 재구성 제2비디오 신호 SVS'의 상측 필드로 표시되며, 타이밍 및 제어 색숀(600)은 문맥 코드 신호 CCS 셋에 대해 프로그램되며 10과 동일하다. 상기 메모리(900)(상기 SVS'의 신호의 상측 필드를 포함하는)의 표시 영역이 판독될 때 오직 하나의 위치로 FSS 신호를 야기한다.
상기 제1의 비디오 신호 PVS의 하측(또는 기수) 필드가 표시되고 작은 화상으로서 재구성 제2의 비디오 신호 SVS'의 하측 필드 표시에 대해 요구될 때, 상기 타이밍 및 제어 색숀(600)은 01과 동일하게 문맥코드 신호 CCS를 셋한다. 바꿔 말하면, 상기 메모리(900)(SVS' 신호의 하측 필드를 포함하는)의 제2표시 영역이 판독될 때 오직 하나의 위치에 대한 FSS 신호 상태이다.
상기 비디오 메모리(900)의 나머지 영역에서 기억된 상기 스위칭 신호 SS의 값은 00에서 셋된다. 상기 재구성 스위칭 신호 SS'가 00일 때, 상기 제1의 비디오 신호 PVS는 키네스코프(90)에 대한 루트이다. 상기 스위칭 신호 SS의 상태 11은 특별한 실시예에서 사용되지 않는다.
상기 인-메모리 스위칭 신호 시스템의 또 다른 실시예에서, 상기 비디오 메모리(900)은 3개의 영역으로 나뉘게 된다. 상기 제2의 비디오 신호 SVS(즉, 우수, 기수, 우수, …등)의 연속적 수입 필드는 원형 또는 라운드 로빈 구성에서 상기 메모리(900)의 3영역에 기억되게 된다. 예를들어, 제1고우-라운드에서, 상기 수입 제2비디오 신호 SVS의 제3의 우수 필드 및 제2의 기수 필드, 제1의 우수 필드는 각각 상기 메모리(900)의 제1, 제2,제3의 영역에서 기억된다. 상기 제2고우-라운드에서, 제4기수 필드, 제5우스 필드 및 제6의 기수 필드는 각각 상기 메모리 등의 제1, 제2 및 제3영역에 기억된다.
상기 원형 메모리 시스템의 장점은 메모리(900)에서 동시에 기록된 수입 제2비디오 신호 SVS의 필드(즉, 우수 및 기수)에 문제되지 않으며, 표시용으로 이용가능한 같은 종류(즉, 우수 및 기수)의 또 다른 필드가 되며, 위로 기록되지 않는다. 예로, 상기 제4의 기수 필드가 상기 메모리내의 제1영역에서 동시에 기록되고 기수 필드가 표시용으로 요구될 때, 제1의 고우-라운드 동안 메모리의 제1영역에 앞서 기록된 제2의 기수 필드가 메모리로부터 판독되며 키네스코프(90)에 대한 루트가 된다.
신호가 다른 속도에서 메모리(900)의 판독 및 기록되기 때문에, 텔레비젼 수상기(즉, pip zoom등)의 모델에 의존하여, 판독 및 동시에 기록되는 메모리의 주어진 영역에서 위치를 피하기 위해 중요하게 된다. 상기 상태는 기록 및 판독 발생 사이에서 크로스-오버점에서 표시 화상에서 티어를 야기한다. 상기 원형 기억 특징은 상기 문제를 피하기 위해 위해서 상술되어 있다.
상기 원형 기억 특징 수단에 대해 상기 메모리(900)의 제1,제2,제3영역에 기억된 상기 스위칭 신호 SS는 각각 01,10,11과 동일하게 셋된다. 상기 메모리(900) 어디서나 기억된 스위칭 신호 SS의 상태 또는 값은 00이 된다. 상기 타이밍 및 제어 색숀 (600)은 메모리(900)의 제3의 영역에서 기억된 필드의 트랙을 지키며, 화상 티어 문제 또는 크로스 오버를 피하는 수단에서 문맥 코드 신호 CCS의 값을 설정한다.
본 발명의 인-메모리 스위칭 신호 시스템은 여러 가지 관련될 수 있는 특징을 가지고 있다. 상기 재구성 스위칭 신호 SS'는 상기 페스트 스위칭 신호 FSS의 상태를 결정하는 그 자체가 아니다. 상기 FSS 신호의 상태는 상기 비디오 특징 처리기(100)의 타이밍 및 제어 색숀(600)에 의해 제공된 문맥 코드 신호 CCS와 연결되어 재구성 스위칭 신호 SS'에 의해 결정된다.
제5도의 실시예에서, MUX(506)은 2개의 입력을 가지고 있다. 수입 제2비디오 신호의 하측 필드 또는 상측 필드가 메모리(900)에 기억되는지 아닌지에 의존하여 2비트 신호가 10 또는 01중 하나가 되며, (b) 2비트 신호는 상기 비디오 특징 처리기 (100)의 IMBUS 색숀(508)에 의해 제공된다. 상기 제2비디오 신호 SVS의 상측 필드가 메모리(900)에 기록될 때, 상기 라인(510)의 로우어/기록 신호는 스위칭 신호 SS의 최소 함축 비트(LSB0)을 제한하며, 로우가 된다. 변환기(512)는 라인(514)상의 신호 SS의 가장 함축적인 비트(MSB)를 제공하기 위해 라인(510)상의 신호 변환하며, (10)에서 SS 신호의 값을 설정한다. 상기 제2의 비디오 신호 SVS의 하측 필드가 상기 메모리(900)에 대해 루트될 때, 상기 라인(510)의 로우어/기록 신호는 하이로 되고 라인(514) 위의 신호는 로우가 되며, 반면에 SS 신호는 01에서 셋된다.
앞에서 상술한 바와 같이, 인-메모리 스위칭 신호 시스템의 실시예의 하나에서, 알파벳 숫자 캐릭터는 이 목적을 위해 배타적으로 지시된 비디오 메모리(900)의 부분에서 기억된다. 상기 메모리(900)의 부분에서 기억된 캐릭터와 연결된 스위칭 신호 SS는, 이들 캐릭터가 메모리 부분이 판독될 때 표시되지 않기 위해, 00에서 설정된다. 상기 프로그램 소스를 확인하는 목적으로 기억된 비디오 신호의 각각의 필드에서 이들 캐릭터를 삽입하기 위해, 상기 캐릭터는 메모리(900)으로부터 판독되며, 적당한 스위칭 신호 SS(즉, 10 또는 01)를 기지고 캐릭터 결합을 위해 스위칭 신호 삽입부(500)을 통해 통과된다. 이 모드에 있어서, 상기 IMBUS 색숀(508)은 바람직한 스위칭 신호 SS와 함께 MUX(506)을 제공한다. 상기 MUX(506)은 제어 신호에 응답하며, 스위칭 신호 컴바이어(504)의 제2입력 단자에 대해 요구된 2비트 스위칭 신호 SS의 루트이며, 상기 제1의 입력 단자는 4비트 비디오 데이터를 수신하기 위해 연결되어 있다. 상기 4비트 비디오 데이터의 포맷은 소스에 의존하여 컴바이어(504)에 공급된다. 상기 비디오 데이터가 입력 색숀(400)으로부터 나올 때, 포맷은 표 1에 주어졌다. 상기 데이터가 메모리 (900)으로부터 나올 때, 상기 포맷은 표(2)에 도시되어 있다.
상기 스위칭 컴바이어(504)는 유한 상태 머신이며, 각각 클럭 신호(FCS/N 또는 FCS/K)에 응답한 라운드 로빈 구성(이 실시예에서 8)에서 직렬 상태를 통한 순서이다. 외형적으로, 상기 신호 컴바이어(504)는 4비트 데이터 스트림에서 스위칭 신호 SS의 2개의 비트를 삽입하기 위한 결합 로직 회로 및 각각의 상태 트랙을 지키기 위한 카운터를 구비한다. 상기 스위칭 신호 SS의 2개의 비트는 표 2에서 도시한 수단으로 적당한 장소에서 삽입되어 있다. 그것은 보더 칼라(즉, 청)를 가지고 비디오 메모리(900)의 전체를 채우는데 바람직하다. 상기 말단에 대해, 상기 스위칭 신호 삽입 색숀(500)은 출력 MUX(518)에 제공된다. 상기 MUX(518)의 제1 및 제2입력 단자는 각각 IMBUS 색숀(580) 및 스위칭 신호 컴바이너(504)에 각각 연결되어 있다. 상기 IMBUS 색숀(508)은 필요할 때 바람직한 보더 칼라를 제한하는 비디오 데이터와 함께 MUX(518)에 제공된다. 상기 MUX(518)은 제어 신호에 응답하며, 비디오 메모리 (900)에 대한 통과를 위해 2개의 입력 신호의 하나에 적당하게 선택된다.
상기 표 2에 도시된 포맷을 가지는 4비트 니블은 6비트 메모리 제어 신호에 응답하여 비디오 메모리(900)에서 기록된다. 상기 메모리(900)은 자기 순차가 되며, 분리 입력 및 출력 포트를 가지는 이중의 포트 메모리이다. 상기 메모리(900)은 셀 또는 4비트 기억 위치의 그리드처럼 배열되어 있다. 텔레비젼 신호(즉, 대략 218또는 262,144, 4비트 니블)의 하나의 전체 필드를 유지하기 위하여 4비트 기억 위치의 28(256)행 및 210(1024)열이 된다.
미합중국 특허출원 제008,729호의 명칭 ＂세미 동기 데이터 입력과 출력을 가지는 이중의 포트 비디오 메모리 시스템＂에 이런 형태의 적당한 메모리의 자세한 상술이 설명되어 있다. 상기 메모리는 집적 회로 형태로, 모델 번호 HM 530519의 히타치 코포레이션에 의해 제조되어 있다.
상기 기록 및 판독 어드레스 WA 및 RA는 각각 13비트 폭을 가진다. 13비트 밖의, 상기 8MSB's(28또는 256위치)는 로우 어드레스로 한정된다. 상기 5LSB's(25또는 32블럭)은 32열의 블럭에 보내지는 어드레스를 제한한다.
화상내 화상 모드에 있어서, 상기 수입 비디오 신호 SVS는 감소된 속도(즉, FCS/N 및 F/N)에서 메모리(900)에서 기록되며, 반면에 전체 속도(즉, FCS 및 F)에서 메모리를 판독한다. 말단에 대해, 상기 기록 어드레스 신호 WA(즉,13비트)의 로우 어드레스 성분(즉, 5MSB's)는 수직 동기 신호에 응답하여 메 필드의 적당한 로우 어드레스에 대해 응답하며, 매 N수평 라인(또는 수평 동기 신호 펄스, 여기서 N(2,3,…)은 감소 요소이다)은 앞선다. 전에 지시된 바와 같이, N은 화상내 화상 모드에서 2,3,…과 동일하게 셋되며 좀 모드에서는 1과 동일하게 셋된다. 상기 기록 어드레스 신호 WA의 열 어드레스 성분(즉, 8LSB's)는 수평 동기 신호에 응답한 매 수평 라인의 적당한 열값에 대해 리셋되며, 상기 클럭 신호 FCS의 매 N펄스에 앞선다. 따라서, 그것은 연속되는 위치에서 기억된 감소 사이즈 삽입 화상(즉 서보 샘플된 제2의 비디오 신호)를 표시하는 디지털 샘프를 보여준다. 여러 값에 대한 열 및 행 어드레스 리셋 가능성은 피드 메모리내의 다중 감소 사이즈 필드(즉,2)의 기억을 허용한다. 3대 1 감소에 대하여, 3의 연속적인 수평 라인 밖의 하나 및 3개의 연속적인 화소의 밖의 하나는 상기 메모리(900)에 기억되어 있다.
화소내 화소 모드에 있어서, 판독 어드레스 신호 RA의 열 어드레스 성분은 매 필드 행 어드레스의 적당한 출발에 대해 리셋되며, 매 수평 라인이 앞선다. 상기 열 어드레스 성분은 매 수평 라인의 열 어드레스 적당한 시작에 대해 리셋되며, 매 클럭 사이클에 앞선다. 상기는 주 화상과 함께 동기적으로 메모리(900)의 판독된 제2비디오 신호 SVS를 허용한다.
상기 메모리 어드레스 및 레스터 사이의 일치 또는 표시 위치는 행 및 열 어드레스 시작에 의해 결정된다. 같이 감소된 비디오 영상의 2개의 다른 필드는 2개의 다른 위치에서 필드 메모리에 기억되며, 상기 시작 행 및 열 어드레스 값은 표시 영역(즉, 하측 오른쪽 코너)에서 볼 수 있는 연속적은 감소 필드에 대해 문맥 코드 신호 CCS를 가지고 동기적으로 변화한다.
좀 모드에 있어서, 상기 수입 비디오 신호 SVS는 전속도(즉, FCS 및 F)에서 메모리(900)에 기억되며 감소된 속도(즉 FCS/K 및 F/K)에서 메모리의 판독이 되며, 여기서 K는 확대 인자이다. 말단에 대해, 상기 기록 어드레스 신호 WA의 행 어드레스 성분은 매 라인에 앞서며 매 필드에 리셋된다. 상기 기록 어드레스 신호 WA의 열 어드레스 성분은 매 라인에 리셋되며 매 클럭 사이클에 앞선다.
좀 모드에 있어서, 상기 판독 어드레스 신호 RA의 행 어드레스 성분은 매 필드의 적당한 초기 행 어드레스에 리셋되며, 매 K 수평 라인에 앞선된, 상기 열 어드레스 성분은 매라인의 적당한 초기 열 어드레스에 리셋되며 매 K 클럭 사이클에 앞선다. 상기 좀 모드에서 상기 메모리 출력측상에 시간 K를 반복하기 위해 매 라인 및 매 화소를 야기한다. 상기 표시된 좀 영역의 상측 왼쪽 코너는 초기 행 및 열 어드레스에 의해 결정된다.
앞서 지시한 바와 같이, 상기 비디오 메모리(900)의 본래 순서 특징은 상기 메모리로부터 판독되거나 또는 판독된 각 샘플과 함께 동시에 어드레스를 판독 및 기록을 제공하기 위한 필요가 면제된다. 대신에, 상기 기록 및 판독 어드레스 WA 및 RA는 오직 동기화를 위해 요구될 때 초기화된다. 연속적인 어드레스는 마지막으로 수신된 어드레스를 가지고 시작하는 상기 메모리(900)에서 자동적으로 발생된다.
위의 지시와 같이, 상기 핍 및 좀 모드에 있어서, 상기 정보는 기록되며 감소된 속도(즉, FCS/N, F/N 및 FCS/K,F/K)에서 메모리(900)에 판독된다. 상기에 의한 메카니즘은 아래에 따른 신호 사용을 통해 이루어진다.
Figure kpo00020
CGW, 클럭 게이트 기록
Figure kpo00021
WE, 기록 인에이블
Figure kpo00022
CGR, 클럭 게이트 판독
상기 핍 모드에서 연속적 메모리 위치에서 매 N번째 샘플을 기억하기 위하여, 상기 클럭 게이트 기록 신호 CGW는 매 N 클럭 펄스마다 한 번 높게 된다. 상기 중간(N-1) 라인을 스키프하고 상기 메모리(900)에서 매 N번째 라인을 기록하기 위해, 상기 클럭 게이트 기록 신호 CGW는 N 라인 밖의 매 N-1 라인마다 로직 제로 상태가 된다. 상기 기록 인에이블 신호 WE는 하이로 남아 있게 된다.
상기 같이 감소된 비디오 영상의 우수 및 기수 필드가 2개의 다른 위치에서 필드 메모리에 기억될 때, 상기 기록 인에이블 신호 WE는 필드 메모리의 제2표시 영역이 기수 및 제1의 표시 영역에서 우수 필드의 선택적 기억을 허용하기 위해 사용된다.
상기 좀 모드에서 매 샘플 K번 반복하기 위하여, 상기 클럭 게이트 판독 신호 CGR은 매 K 클럭 펄스마다 한번 하이가 되는 상태이다. 매 라인 K번 반복을 위해, 각각의 행 어드레스는 K라인에 대해 일정하게 유지된다.
제6도는 메모리(900)(즉, WA,CGW,WE, PA,CGR,…등)의 기록 및 판독 동작 타이밍에 대한 여러 제어 신호를 발생하는 타이밍 및 제어 색숀(600)을 설명한다. 상기 타이밍 및 제어 색숀(600)은 입력 타이밍 블럭(602), 출력 타이밍 블럭(604)및 직렬 어드레스 인터페이스 블럭(606)으로 구성된다.
상기 입력 타이밍 블럭(602)는 수직 및 수평 리셋 신호 VRST 및 HRST를 수신하기 위해 연결되어 있으며, 상기 메모리(900)의 동기화에 대해 요구된 것처럼 행 및 열 어드레스 리셋팅을 위해 사용된다. 상기 수입 제2비디오 신호 SVS가 메모리(900)에 기억될 때, 상기 제2비디오 신호 및 HRSF신호(FCS 클럭과 정렬되어 제2비디오 신호의 제1샘플을 지시하는)의 수직 동기 신호 성분 VSSS는 상기 입력 타이밍 블럭(602)에 의해 각각 수직 및 수평 리셋 신호 VRST 및 HRST처럼 사용된다.
상기 메모리(900)으로부터의 비디오 데이터가 표시 편향 회로(즉, 또 다른 위치에서 데이터 블록 카피를 위해)를 가지고 동기화되어 메모리(900)에 대해 뒤로 재루트되며, 상기 HRSTD신호(상기 FCS 클럭으로 정렬되어 메모리로부터 판독된 비디오 신호의 제1샘플을 지시하는) 및 제1비디오 신호 PVS의 수직 동기 신호 성분 VSSD는 입력 타이밍 블록(602)에 의해 각각의 VRST 및 HRST 신호처럼 대신 사용된다. 상기 MUX(608) 및 (610)은 각각의 제어 신호에 응답하여 적당한 수직 및 수평 리셋 신호 VRST 및 HRST를 선택한다.
상기 입력 타이밍 블록(602)는 최신 기록 어드레스 신호 WA를 위해 직렬 어드레스 인터페이스 블록(606) 응용에 대해 1비트 기록 요구 신호 WR을 발생한다. 비슷하게 상기 출력 타이밍 블록9604)는 판독 요구 신호 RR을 가지고 직렬 어드레스 인터페이스(606)에 공급된다.
상기 입력 타이밍 블록(602)로부터의 기록 요구 신호 WR 및 기록 어드레스 신호 WA는 상기 직렬 어드레스 인터페이스 블록(606)에 대한 루트이다. 상기 클럭 게이트 기록 신호 CGW 및 기록 인에이블 신호 WE는 직렬 어드레스 인터페이스 블록 (606)의 3비트 출력에 직접 합쳐진다.
상기 출력 타이밍 블록(604)는 제1의 비디오 신호 PVS의 수직 및 수평 동기 신호 성분 VSSD및 HSSD에 응답하며, 상기 판독 어드레스 신호 RA, 클럭 게이트 판독 신호 CGR 및 판독 요구 신호 RR을 발생한다. 상기 판독 어드레스 신호 RA 및 판독 요구 신호 RR은 직렬 어드레스 인터페이스 블록(606)에 대한 루트이다. 상기 출력 타이밍 블록(604)로부터 클럭 게이트 판독 신호 CGR은 상기 직렬 인터페이스 블록(606)의 3비트 출력과 함께 직접 합쳐진다.
상기 직렬 어드레스 인터페이스블럭(606)은 상기 기록 및 판독과 기록 및 판독 어드레스를 수용하기 위해 연결되어 있으며, 3개의 1비트 신호를 발생한다.
Figure kpo00023
Figure kpo00024
, 어드레스 클럭신호,
Figure kpo00025
Figure kpo00026
, 직렬 어드레스신호,
Figure kpo00027
Figure kpo00028
, 어드레스 전달신호,
기초적으로,는 상기 메모리(900)에 대해 직렬 어드레스 데이터의 전달비를 제어하는 게이트 클럭신호이다.
Figure kpo00030
는 13비트 기록 어드레스신호, 13비트 판독 어드레스신호 및 제어정보의 6비트(즉 플랙등)를 포함하는 32비트 패키트로 구성된다. 사익
Figure kpo00031
신호는 그것이 로우일 때 데이터의 32비트 실제 전달의 영향을 받는다.
상기 직렬 어드레스 전달블럭(606)의 3비트 출력은 6비트 메모리 제어신호 MCL을 제한하기 위해 1비트 신호 CGW, WE 및 CGR의 3개의 신호와 함께 합쳐진다. 참고문헌은 여러 메모리 제어신호에 상세히 기술된 월리의 미합중국 특허출원번호 제 008,729호에 있다.
제7도는 복합신호 인코더(72) 및 RGB매트릭스(70)을 응용하기 위한 상기 아날로그 Y',U' 및 V'신호에서 상기 메모리로부터 4비트 비디오데이터를 변환하는 출력 색숀(700)을 도시한다. 앞서 상술한 바와 같이, K는 확대 인자이며, 좀 모드에서 2,3,4…와 동일하게 셋된다. 상기 화소내 화소 모드에 있어서, K는 1과 동일하게 셋된다.
상기 4비트 비디오 데이터의 3 MSB's는 표(2)에 도시된 포맷을 가지며 FCS/K비에서 발생하며, 2개의 FCS/K 클럭신호에 의해 구동된 한쌍의 직렬 연결 래치(702,704)를 공급한다. 상기 제1의 래치(702)는 FCS/K 클럭신호와 함께 데이터를 동기화한다. 상기 래치(704)의 입력에서 3MSB's는 6비트 휘도 샘플 Y를 개선하기 위해 그것의 출력에서 3 LSB's에 결합된다.
상기 6비트 휘도 샘플 Y는 16단 6비트 시프트레지스터(706)에서 공급된다. 상기 16단 시프트레지스터(706)은 FCS/2K 클럭신호에 응답하며, 그것이 결합된 U' 및 V'샘플을 정렬하기 위해서 수입 휘도 샘플 Y를 지연시킨다.
MUX(708)은 출력타이밍 블록(604)로부터 복합 블랭킹신호에 응답하며, 휘도 신호 Y'에 바람직한 블랙 레벨을 삽입한다. 상기 D/A변환기(710)는 FCS/2 클럭신호에 응답하며 아날로그 휘도 신호 Y'를 개선한다.
상기 메모리(900)으로부터 4비트 비디오 데이터의 LSB는 8단(직렬 입력-병렬 출력) 시프트레지스터(712)에 공급되며, 상기 FCS/K 클럭신호에 의해 구동된다. 상기 8비트 시트프레지스터(712)는 그것의 출력에서 8비트 샘플을 발생하며, 상기 2개의 LSB's는 재구성 스위칭신호 SS'로 표시된다 6MSB's는 교번 구성에서 6비트 U 및 V신호로 표시된다. 래치(714)는 6비트 U 및 V 샘플로 늘어서 있다. 래치(716) 및 (718)쌍은 각각 U' 및 V'샘플로 각각 분리되어 있다.
상기 래치(716,718)의 출력은 각각의 인터폴리에이터(720,722)에 공급된다. 상기 인터폴리에이터(720,722)는 첨가적 샘플발생에 의한 U' 및 V'신호에서 샤프단계에 부드럽게 되어 있다. 상기 MUX(724,726)은 복합 블랭킹신호에 응답하여 U' 및 V'신호에서 바람직한 블랙 레벨을 삽입한다. 상기 D/A변환기(728,730)은 아날로그 U' 및 V'신호를 발생한다.
제8도는 디코더(800)을 설명하며, 비디오 특징 처리기(700)의 출력 색숀(700)의 부분이다. 상기 디코더(800)는 제7도장치(700) 및 타이밍 및 제어 색숀(600)으로부터 문맥 코드 신호 CSS로부터 재구성 스위칭 신호 SS'를 수신한다. 상기 디코더(800)의 출력은 1비트 페스트 스위칭신호 FSS가 되며, 비디오 출력 스위치(80)에 공급된다. 앞에서 상술한 수단에 있어, 상기 출력스위치(80)은 FSS신호에 응답하며, 큰 주 화상에서 작은 삽입화상을 제한하기 위해 제1의 비디오신호 PVS 및 재구성 제2의 비디오신호 SVS'사이에 스위치되어 있다. 상기 2비트 스위칭신호 SS'는 래치(804)에 공급되며, 상기 FCS/8K 클럭신호를 가지고 수입 SS'샘플에 정렬된다. 상기 스위칭신호 SS' 및 문맥 코드 신호 CCS의 MSB's는 한쌍의 AND 게이트(806,808)의 각각의 제1 및 제2입력 단자에 공급된다. 상기 AND 게이트(806,808)의 출력은 OR게이트(810)에 공급된다. 상기 OR게이트(810)의 출력은 FSS신호가 된다.
상기 2개의 AND 게이트(806,808) 및 OR게이트(810), 및 그들 각각의 출력은 아래의 표 5에서 요약된다.
[표 5]
Figure kpo00032
(a) SS' 및 CCS는 11과 동일하게 되는 것으로부터 제외된다.
(b) 상기 OR게이트(810)의 출력은 1비트 FSS신호가 된다.
상기 2개의 신호 SS' 및 CCS(표 5의 1 및 4)의 LSB's 및 MSB's사이에서 어울릴 때, 상기 OR게이트(810)의 출력 FSS는 논리 1이 된다. 다른말로 말하면 상기 OR게이트(810)의 출력 FSS는 논리 0가 된다.
상기 OR게이트(810)의 출력은 FSS는 결합된 Y',U' 및 V'신호를 가지고 FSS신호에 정렬되게 하기위해 프로그램 가능한 지연(816) 및 한쌍의 직렬 접속 래치(812,814)에 공급된다. 상기 프로그램 가능한 지연(816)의 출력은 비디오 출력 스위치(80)에 대한 투트이다.

Claims (13)

  1. 제1의 비디오신호 FVS의 소스(22)와 : 제2의 비디오신호 SVS의 소스(24)와 : m이 1보다 큰 양의 정수인 클럭신호를 가지고 동기적으로 발생된 m비트 디지탈 제2의 비디오 신호 샘플 발생을 위해 클럭 신호 FCS에 응답하고 제2 비디오 신호를 수신하기 위해 연결된 샘플링 수단을 포함하는 수단(300)을 구비하는 텔레비젼 수상기 신호처리 시스템에서, 있어서, 클럭신호를 가지고 동기적으로 발생되는 n비트 디지털 스위칭신호 샘플의 스트림 형성에서 스위칭신호 SS의 소스(60,508)와 (여기서 n은 1보다 큰 양의 정수이며)상기 클럭신호를 가지고 동기적으로 발생하는 샘플로 구성되는 디지털 결합신호 형성에 대해 샘플 스위칭신호와 함께 샘플된 제2비디오신호 결합용 수단(500)과 : 상기 클럭신호를 가지고 동기적으로 출력단자에서 상기 결합샘플신호 제공을 위해 그리고 연결샘플신호 기억을 위해 클럭된 신호에 응답한 메모리 수단(900)을 구비하는 수단과 : 상기 스위칭신호 및 제2의 비디오신호 재구성을 위해 상기 클럭신호에 응답하고 결합샘플신호 수신을 위해 연결된 수단(702,712)과 : 문맥코드신호 CCS의 소스 (664)와 : 상기 클럭신호와 함께 동기적으로 페스트 스위칭신호 FSS발생을 위해 상기 문맥코드신호 CCS에 응답하고 재구성 스위칭신호(후에 SS')수신을 위해 연결된 디코딩수단(800)과 : 상기 페스트 스위칭 신호 FSS가 각각 제1상태 및 제2상태일 때, 제1의 비디오신호 FVS 및 재구성된 제2비디오신호 SVS'의 출력단자에서 제공하기 위해 상기 페스트 스위칭신호 FSS에 응답하고 재구성 제2비디오신호(후에, SVS') 및 제1의 비디오신호 FVS를 수신하기 위해 연결된 스위칭수단(80)을 구비하는 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
  2. 상기 제2의 비디오신호 SVS는 우수 및 기수 필드를 포함하는 교착 비디오신호인 제1항에서 청구된 텔레비젼 수상기 신호 처리 시스템에 있어서, 메모리는 상기 제2비디오신호 SVS의 각각의 우수 및 기수 필드 기억을 위해 2개의 영역에 제공되며 ; 반면에 상기 메모리의 2개의 영역에 기억된 상기 스위칭신호 SS는 상기 스위칭수단 출력 단자에 공급된 제2비디오신호의 우수 및 기수 필드로 각각 표시되며 : 상기 메모리의 나머지 영역에 기억된 스위칭신호 SS는 상기 메모리에서 상기 스위칭수단 출력단자까지 재구성 제2비디오신호의 비통과로 표시되는 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
  3. 상기 제2비디오신호 SVS가 한쌍의 다른 칼라신호 U 및 V와 휘도신호 Y를 포함하는 제2항에서 청구된 텔레비젼 수상기 신호 처리시스템에 있어서, Y0,U0,Y1,U0,Y2, U0,Y3,U0,Y4,U0,Y5,V0,Y6,V0,Y7,V0,Y8,U1의 순서를 가지는 6비트 디지털 샘플의 스트림발생을 위해 상기 제2의 비디오신호 SVS 수신을 위해 연결된 수단을 포함하는 상기 샘플링 수단을 구비하는 수단과(여기서 첨자 0,1,2,…는 샘플넘버를 표시한다), 상기 샘플이 클럭비 FCS에서 발생하는 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
  4. 제3항에 있어서, 상기 샘플링수단을 포함하는 수단은 FCS/N비에서 발생하는 4비트 니블 비디오신호의 스트림 발생에 대한 6비트 제2비디오신호 샘플을 수신하기 위해 연결된 수단을 구비하며, N은 십진비 또는 감소 샘플의 정수로 표시되며, 4비트 니블은 아래의 포맷을 가지고 있으며,
    Figure kpo00033
    여기서 첨자 O.N,2N,…은 샘플넘버를 표시하며, 괄호안의 0.1,2,…는 6비트 샘플의 비트넘버를 표시하며, X는 2비트 스위칭신호 SS의 2개의 비트중 하나에 대해 블랭크 스페이스를 표시되는 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
  5. 상기 스위칭신호는 2비트 신호인 제4항에서 청구된 텔레비젼 수상기 신호 처리시스템에 있어서, 4비트 결합신호 니블의 순서발생을 위해 FCS/N 비클럭 신호에 응답하고, 상기 4비트 제2비디오신호 니블 및 2비트 스위칭신호 SS를 수신하기 위해 연결된 수단을 구비하며 FCS/N 비에서 발생하고 아래의 포맷을 가지며,
    Figure kpo00034
    여기서 첨자 0,N,2N…은 샘플넘버를 표시하며 괄호안의 넘버 0,1,2…는 비트 넘버를 표시하는 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
  6. 제5항에 있어서, 메모리수단은 4비트 저장 셀 또는 위치의 행 및 열을 구비하는 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
  7. 제6항에 있어서, 상기 재구성 수단은 한쌍의 6비트 재구성 칼라 차이신호 U' 및 V'와 2비트 재구성 스위칭 신호 SS', 6비트 재구성 휘도 신호 Y'를 발생하기 위해 클럭신호와 동기적으로 발생하는 4비트 결합 신호 니블을 수신하는 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
  8. 제7항에 있어서, 재구성수단은 칼라 차 신호와 재구성 아날로그 휘도 발생을 위해 상기 클럭신호에 응답하고 6비트 재구성 디지털 휘도 및 칼라 차 신호 Y',U' 및 V'를 수신하기 위해 연결된 수단을 포함하는 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
  9. 제8항에 있어서, 재구성수단은, 상기 스위칭수단 응용을 위해 상기 제2의 비디오신호로 표시되는 재구성 기저대 혼합 비디오 신호 SVS' 발생을 위해 칼라 차 신호 및 재구성 아날로그 휘도 수신을 위해 연결된 인코딩수단을 구비하는 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
  10. 상기 제2의 비디오신호 SVS는 교번 우수 및 기수 필드를 포함하는 교착 비디오신호인 제1항에 청구된 텔레비젼 수상기 신호 처리시스템에 있어서, 상기 메모리는 원형 또는 라운드로빈 구성에서 상기 제2의 비디오신호 SVS의 연속적인 수입 필드 기억을 위해 최소 3개의 영역에 제공되며, 상기 최소 3개의 영역에 기억된 스위칭신호 SS는 상기 스위칭신호의 다수상태의 각각 하나에 고정되어 정렬되어 있으며, 상기 메모리의 다른 곳에서 기억된 스위칭 신호 SS는 상기 스위칭신호의 또다른 상태에 고정되어 정렬된 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
  11. 한쌍의 칼라 차 신호 성분 U 및 V와 휘도 신호 성분 Y를 포함하는 비디오신호 소스와 : 클럭신호의 소스를 구비하는 텔레비젼 수상기 신호 처리 시스템에 있어서, 샘플링수단은 상기 비디오신호 성분, Y,U 및 V를 수신하기 위해 연결되어 있으며, 상기 클럭신호와 동기적으로 발생되는 6비트 디지털 샘플 스트림 발생을 위해 상기 클럭신호에 응답하며 Y0,U0,Y1,U0,Y2, U0,Y3,U0,Y4,U0,Y5,V0,Y6,V0,Y|7,V0,Y8,U1Y9,U1,…,에 따른 순서를 가지며, 여기서 첨자 0,1,2…는 클럭비 CK에 발생하는 샘플넘버를 표시하며, 상기 CK/N비에서 발생하는 4비트 디지털 니블의 스트림발생을 위해 상기 CK비에서 6비트 샘플을 수신하기 위해 연결되어 있으며, N은 1과 동일하거나 또는 1보다 큰 정수이며 상기 4비트 니블은 아래와 같은 포맷을 가지며,
    Figure kpo00035
    여기서 첨자 0,N,2N,…은 샘플넘버를 표시하며 괄호안의 0.1,2,…는 6비트 샘플의 비트넘버를 표시하며 X는 블랭크 스페이스를 표시하며, 상기 CK/N비에서 4비트니블을 기억하기 위해 상기 클럭신호에 응답하고 4비트 저장 셀을 포함한 메모리 수단을 구비하는 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
  12. 제11항에 있어서, 상기 클럭신호와 동기적으로 발생하는 2비트 디지털 샘플스트림 형성의 스위칭 신호 소스와 : 상기 CK/N비에서 형성하며, 4비트 결합신호 니블의 순서를 발생하기 위한 CK/N 클럭신호에 응답하고 2비트 스위칭신호 샘플 및 4비트 니블을 수신하기 위해 연결된 수단을 구비하며,
    Figure kpo00036
    여기서 첨자 0,N,2N…은 샘플넘버이며 괄호안의 0,1,2,…는 비트넘버로 표시되는 위와 같은 포맷을 포함하는 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
  13. 제11항에 있어서, 상기 클럭신호에 동기적으로 발생되는 1비트 스위칭 신호 소스와 : 상기 CK/N비에서 발생하는 4비트 결합신호 니블의 순서를 발생하기 위해 CK/N 클럭신호에 응답하고 상기 1비트 스위칭 신호 및 4비트 니블을 수신하기 위해 연결된 수단을 구비하며,
    Figure kpo00037
    여기서 첨자 0,N,2N…은 샘플넘버로 표시되며, 괄호안의 0,1,2,…는 비트넘버로 표시되며 Y는 상기 1비트 스위칭신호용으로 제공된 스페이스를 표시하는 위의 포맷을 구비하는 것을 특징으로 하는 텔레비젼수상기 신호처리시스템.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2698105B2 (ja) * 1987-07-28 1998-01-19 三洋電機株式会社 ディジタルテレビジョン受像機
DE3876358D1 (de) * 1987-09-30 1993-01-14 Thomson Brandt Gmbh Schaltungsanordnung zur bearbeitung von videokomponenten.
US4992874A (en) * 1989-07-03 1991-02-12 Rca Licensing Corporation Method and apparatus for correcting timing errors as for a multi-picture display
US5432560A (en) * 1990-06-01 1995-07-11 Thomson Consumer Electronics, Inc. Picture overlay system for television
GB9012326D0 (en) * 1990-06-01 1990-07-18 Thomson Consumer Electronics Wide screen television
DE4028424A1 (de) * 1990-09-07 1992-03-12 Philips Patentverwaltung Schaltungsanordnung zur a/d-umsetzung der farbinformationen zweier bildsignale
DE69206796T2 (de) * 1991-04-24 1997-02-13 Michael Sussman Digitale dokumentenvergroesserungsvorrichtung
TW220024B (ko) * 1992-01-08 1994-02-01 Thomson Consumer Electronics
US5280344A (en) * 1992-04-30 1994-01-18 International Business Machines Corporation Method and means for adding an extra dimension to sensor processed raster data using color encoding
US5262864A (en) * 1992-07-10 1993-11-16 Thomson Consumer Electronics, Inc. Frame based vertical panning system
US5294987A (en) * 1992-07-10 1994-03-15 Thomson Consumer Electronics, Inc. Field to field vertical panning system
CN1046072C (zh) * 1993-11-08 1999-10-27 厦门达真磁记录有限公司 多套频率合成数字调谐和画中画的控制系统
US5396296A (en) * 1993-11-08 1995-03-07 Motorola, Inc. Video feedback matching circuit and method therefor
CN1043398C (zh) * 1993-11-08 1999-05-12 厦门达真磁记录有限公司 卫星接收、双高频电视、画中画的遥控和数字调谐系统
JP3801242B2 (ja) * 1995-10-31 2006-07-26 株式会社日立製作所 縮小画像表示装置
US5808659A (en) * 1997-02-10 1998-09-15 Lucent Technologies Inc. Device and method for centralized processing of picture-in-picture images
DE19709976C1 (de) * 1997-03-11 1998-10-01 Siemens Ag Schaltungsanordnung zur Filterung und Dezimation eines Videosignals
EP0935385A3 (en) * 1998-02-04 2002-06-19 Hitachi, Ltd. Decoder device and receiver using the same
DE50001137D1 (de) * 1999-03-04 2003-02-27 Infineon Technologies Ag Ansteuerung eines Speichers für die Bild-in-Bild-Einblendung
EP1169854B1 (de) * 1999-04-13 2002-08-28 Infineon Technologies AG Verfahren und schaltungsanordnung zur bild-in-bild einblendung
TWI271104B (en) * 2005-09-19 2007-01-11 Novatek Microelectronics Corp Device and method for zooming images

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS559742B2 (ko) * 1974-06-20 1980-03-12
US4015286A (en) * 1975-01-23 1977-03-29 Eli S. Jacobs Digital color television system
GB1594341A (en) * 1976-10-14 1981-07-30 Micro Consultants Ltd Picture information processing system for television
US4200890A (en) * 1977-07-11 1980-04-29 Nippon Electric Company, Ltd. Digital video effects system employing a chroma-key tracking technique
US4149184A (en) * 1977-12-02 1979-04-10 International Business Machines Corporation Multi-color video display systems using more than one signal source
JPS54105920A (en) * 1978-02-07 1979-08-20 Matsushita Electric Ind Co Ltd Picture display device
JPS551743A (en) * 1978-06-19 1980-01-08 Matsushita Electric Ind Co Ltd Television receiver
US4249213A (en) * 1978-09-14 1981-02-03 Hitachi, Ltd. Picture-in-picture television receiver
US4490797A (en) * 1982-01-18 1984-12-25 Honeywell Inc. Method and apparatus for controlling the display of a computer generated raster graphic system
GB2164518B (en) * 1984-09-14 1987-12-02 Philips Electronic Associated Rotating television pictures
US4639784A (en) * 1985-02-19 1987-01-27 Rca Corporation Video signal recursive filter adaptively controlled responsive to the history of image motion
US4656515A (en) * 1985-03-25 1987-04-07 Rca Corporation Horizontal compression of pixels in a reduced-size video image utilizing cooperating subsampling and display rates
US4638360A (en) * 1985-09-03 1987-01-20 Rca Corporation Timing correction for a picture-in-picture television system
JP2575108B2 (ja) * 1985-10-29 1997-01-22 ソニー株式会社 ２画面テレビ受像機
US4750039A (en) * 1986-10-10 1988-06-07 Rca Licensing Corporation Circuitry for processing a field of video information to develop two compressed fields
US4789960A (en) * 1987-01-30 1988-12-06 Rca Licensing Corporation Dual port video memory system having semi-synchronous data input and data output
US4724487A (en) * 1987-02-17 1988-02-09 Rca Corporation Interlace inversion detector for a picture-in-picture video signal generator
US4782391A (en) * 1987-08-19 1988-11-01 Rca Licensing Corporation Multiple input digital video features processor for TV signals

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CN1032893A (zh) 1989-05-10

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