KR960006532B1 - 텔레비젼 신호 처리 회로 - Google Patents

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KR960006532B1
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헨리 윌리스 도날드
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알 씨 에이 코포레이션
글렌 에이취. 브르스틀
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
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Abstract

내용 없음.

Description

텔레비젼 신호 처리 회로
제 1 도는 보조 신호로부터 발생된 고정 영상을 주영상내에 삽입물로서 제공하기 위한 회로를 포함하는 비디오 신호 처리 시스템의 블럭도.
제 2 도는 제 1 도에 도시된 비디오 신호 처리 시스템에 사용될 수 있는 본 발명의 실시예를 구체화한 2 필드 수직 보간 회로의 블럭도.
제 3 도는 본 발명의 동작 원리를 설명하는데 유용한 원래의 압축 영상 신호의 샘플 라인의 그래프도.
* 도면의 주요부분에 대한 부호의 설명
10 : 주 합성 비디오 신호 소스 12 : 동기 신호 분리 회로
14 : 휘도/색도 분리 회로 22 : 멀티플렉서 제어 회로
30 : 보조 합성 비디오 신호 소스 36 : 휘도/색도 분리 필터 시스템
214,222,234,244 : 가산기 218,240 : 1-H 지연 소자
250 : 모듈로 3 계수기
본 발명은 압축 영상을 나타내는 신호의 한 프레임을 구성하는 두개의 필드를 발생하기 위해 비디오 신호의 한 필드를 처리하는 회로에 관한 것이다.
"축소 해상도 비디오 영상을 발생하기 위한 필터링 시스템(Filtering System For Porducing A Reduced Resolution Video Image)이란 제목의 미합중국 특허 제4,652,908호는 주 소스로부터 유도된 영상내에 축소된 크기의 삽입물로서 보조 소스로부터 유도된 영상을 표시하기 위한 회로를 포함하는 텔레비젼 수상기에 관한 것이다. 이것의 특징은 픽쳐 인 픽쳐(picture-within-a-picture 혹은 pix-in-pix)로서 잘 알려져 있다. 참조된 특허에 기술된 시스템에 있어서, 보조 신호는 휘도 및 색차 신호 성분으로 분리된다. 상기 신호가 서브 샘플되었을때 발생할 수도 있는 표시 영상내의 왜곡을 저감시키기 위해 상기 각각의 성분은 수평 및 수직 안티앨리어싱(antialiasing) 필터에 의해 처리된다. 상기 수평 안티앨리어싱 필터에 의해 제공되는 신호는 독립된 서브 샘플링 회로를 사용하여 수평 방향으로 서브 샘플링된다. 그러나 수직 서브 샘플링은 수직 안티앨리어싱 필터의 일부로서 수행된다. 필터 처리되고 서브 샘플링된 신호는 발생시의 상태로 보조 필드 메모리에 기억된다. 이들 신호는 보조 영상이 주영상 표시내에 부착 삽입물로서 표시될 수 있도록 주영상 표시와 동시에 상기 메모리로부터 판독된다.
예를들어 텔레비젼 디렉토리 표시의 일부로서 삽입 영상을 고정시키는 것이 바람직할 수도 있다. 상기 형태의 표시에 있어서는, 시청자에게 많은 채널 사이에서 수상기를 수동으로 스위치하지 않고 각각의 채널에 의해 전송되고 있는 프로그램을 결정하도록 허용하면서, 비교적 많은 수의 다른 채널(즉, 9 혹은 12)로부터의 정지 삽입 영상이 순차적으로 표시된다. 다양한 신호로부터 유도된 축소된 크기의 정지 영상은 다수의 필드 주기 동안에 표시될 수 있기 때문에, 각각의 삽입 영상에 대해 두 필드 혹은 한 프레임의 비디오 신호를 기억하는 것이 바람직하다. 상기 형태의 표시는 축소된 크기의 영상에서 수직 해상도를 유지하기 위해 표준 텔레비젼 수상기내에서 비월 주사를 이용한다. 두개의 다른 필드 영상으로 구성된 영상은 단일 필드를 두번 표시함으로써 형성된 영상의 두배 만큼의 수직 해상도를 가질 수 있다.
단일 정지 프레임으로 표시될 수도 있는 두개의 필드를 발생하는 한가지 방법은 비디오 신호의 한 프레임이 언제라도 기억되도록 참조된 특허에 사용된 메모리의 크기를 증가시키는 것이다. 그때 정지 영상은 두개의 연속 필드로부터 발생된 압축 신호를 교대로 표시함으로써 제공되게 된다. 상기 방법은 두개의 기억된 필드 사이의 필드간 동작(interfield motion)에 기인하여 필드 표시 주파수에서 진동하는 것처럼 보이는 "정지(still)" 영상을 발생할 수도 있다.
본 발명은 원래의 비디오 신호의 한 필드 간격으로부터 압축 비디오 영상의 한프레임을 나타내는 두개의 다른 샘플 필드를 발생하기 위한 회로로 실현된다. 상기 회로중 원 신호의 소정 수의 수평 라인 간격을 나타내는 제 1 그룹의 샘플에 응답하는 부분은 압축 영상의 제 1 필드의 한 수평 라인 간격을 나타내는 샘플을 발생한다. 상기 회로의 다른 부분은 상기 제 1 그룹의 샘플에 의해 표시된 샘플로부터 오프셋된 소정 수의 수평 라인 간격을 나타내는 제 2 그룹의 샘플에 응답하여, 압축 영상의 제 2 필드의 한 수평 라인 간격을 나타내는 샘플을 발생한다.
도면에서 굵은 화살표는 다중 비트 정렬 디지탈 신호용 버스를 나타낸다. 선으로 된 화살표는 아날로그신호 혹은 단일 비트 디지탈 신호를 전송하는 연결을 나타낸다. 장치의 처리 속도에 따라, 특정 신호 경로에 지연 보상이 필요할 수도 있다. 디지탈 신호 처리 회로 설계 기술에 숙련된 사람은 특정 시스템의 어디에 상기 지연이 필요한지를 알 것이다.
제 1 도에 도시된 비디오 신호 처리 시스템에 있어서, 주 합성 비디오 신호 소스(10)는 주 비디오 신호를 동기 분리 회로(12)에 제공한다. 상기 동기 신호 분리 회로(12)는 상기 주 합성 비디오 신호로부터 수직 및 수평 동기 신호 성분을 분리하여 이 성분들을 각각 신호 MVSYNC와 MHSYNC로서 제공한다. 상기 신호는 아래에서 설명하는 바와 같이 제 1 도에 도시된 회로에 의해 사용된다. 소스(10)에 의해 제공된 상기 신호는 또한 휘도/색도 분리 회로(14)에 인가된다. 예를 들어 콤(comb) 필터를 포함할 수도 있는 휘도/색도 분리 회로(14)는 주합성 비디오 신호로부터 휘도 신호 성분과 색도(cherominance)신호 성분을 분리한다. 분리 회로(14)에 의해 제공된 휘도 신호 성분은 휘도 처리기(16)에 인가되는데 상기 휘도 처리기(16)는 예를들어 고주파 휘도 성분을 피킹(peaking)하고 주영상의 명도 및 대비(contrast)가 변하도록 신호를 조절하는 회로를 포함할 수도 있다. 휘도 처리기(16)에 의해 제공되는 처리된 휘도 신호 Ym는 통상적인 행렬 회로(19)에 인가된다.
분리 회로(14)에 의해 발생된 색도 신호는 색도 처리기(18)에 인가된다. 색도 처리기(18)는 예를들어 상기 색도 신호를 동위상(Im) 및 직교 위상(Qm) 색차 신호 성분으로 분리하여 분리된 색차 신호 성분의 색상(hue) 및 채도(saturation)를 보정할 수도 있다. 처리된 색차 신호 Im과 Qm은 행렬 회로(19)에 인가된다. 종래 설계로 만들어질 수도 있는 행렬 회로(19)는 주 휘도 신호 Ym과 주 색차 신호 Im 및 Qm을 결합하여 주영상의 적, 녹, 청의 원색 신호 성분을 각각 나타내는 신호 Rm, Gm 및 Bm을 발생시킨다. 상기 신호 Rm, Gm 및 Bm은 멀티플렉서(20)에 인가되는데, 상기 멀티플렉서(20)는 멀티플렉서 제어 회로(22)의 제어하에서, 각각의 주 원색 신호 Rm, Gm 및 Bm 대신에 보조 원색 신호 RA, GA, 및 BA를 적당하게 사용하여 주영상내에 삽입물로서 압축 보조 영상을 표시한다. 상기 멀티플렉서 제어 회로(22)는 동기 신호 분리회로(12)에 의해 제공된 신호 MVSYNC 및 MHSYNC에 응답하여 상기 주영상의 선택된 그룹의 수평 라인 간격 각각의 소정 부분 동안에 상기 주 원색 신호 대신에 상기 보조 원색 신호를 사용한다.
상기 보조 원색 신호를 발생하기 위해, 보조 합성 비디오 신호 소스(30)는 보조 비디오 신호를 동기 신호 분리 및 클럭 신호 발생 회로(32)에 인가한다. 상기 회로(32)는 보조 비디오 신호로부터 수평 및 수직 동기 신호 성분을 분리하여 이들 신호를 아래에서 설명하는 바와같이 각각 신호 AHSYNC 및 AVSYNC로서 상기 비디오 신호 처리 시스템에 제공한다. 상기 회로(32)는 또한 클럭 신호 CK를 발생하는 회로를 포함하는데, 상기 클럭 신호는 예를들어 칼라 부반송파 신호의 주파수 fc의 3배인 3fc의 주파수를 가질 수도 있고, 보조 합성 비디오 신호의 칼라 동기 버스트 신호 성분과 동상으로 위상 고정될 수도 있다.
소스(30)에 의해 제공된 보조 합성 비디오 신호는 클럭 신호 CK에 의해 결정된 순간에 보조 비디오 신호를 나타내는 디지탈 샘플을 발생하는 아날로그/디지탈 변환기(ADC) (34)에 인가된다. ADC(34)에 의해 제공된 샘플링된 데이타 비디오 신호는 휘도/색도 분리 필터 시스템(36)에 인가된다. 상기 필터 시스템(36)은, 예를들어, 상기 보조 비디오 신호로부터 색도 대역 신호 성분을 분리하기 위한 대역 통과 필터와 휘도 신호 성분을 분리하기 위한 저역 통과 필터를 포함할 수도 있다.
상기 저역 통과 필터는, 예를들어, 0에서 1MHz 대역의 주파수 응답 특성을 가질 수도 있다. 이 예에서, 상기 저역 통과 필터는 휘도 신호의 주파수 스펙트럼의 대역 폭을 서브 샘플링된 휘도 신호의 나이퀴스트(Nyquist) 한계 주파수 미만으로 축소시키는 수평 안티앨리어싱 필터로서 작용한다. 상기 보조 비디오 신호로부터 색도 대역 신호 성분을 분리하는데 사용되는 대역 통과 필터는, 예를들어, 상기 칼라 부반송파 신호의 주파수를 중심으로 하는 1MHz 대역 폭의 주파수 특성을 가질 수도 있다. 또한 축소된 대역 폭의 색도 대역 신호가 복조되면 500MHz 대역 폭을 갖는 색차 신호는 재생된 보조 영상에서 앨리어싱 왜곡이 발생하지 않고 거의 fc의 샘플링 주파수를 갖도록 서브 샘플링 회로에 의해 서브 샘플링될 수도 있다.
상기 휘도/색도 분리 필터 시스템(36)에 의해 제공된 상기 휘도 신호는 색도 신호의 매 세개의 샘플마다 하나를 선택하여 fc와 거의 같은 샘플링 주파수를 갖는 신호를 제공하는 서브 샘플링 회로(37)에 인가된다.
서브 샘플링된 휘도 신호는 본 발명의 실시예를 포함하는 2-필드 보간기(40)에 인가된다. 제 2 도는 보간기(40)로서 사용하기에 적당한 2-필드 보간기의 블럭도이다. 상기 2-필드 보간기는 압축된 영상의 두 연속 필드 A, B에 대한 휘도 신호의 수평 라인 간격을 나타내는 샘플을 발생시키기 위해 서브 샘플링된 휘도 신호의 한 필드로부터 연속 수평 라인 간격을 평균한다. 상기 보간기는 필드 A 및 B에 대해 각각 샘플을 발생시키는 두개의 회로(200,260)을 포함한다. 두 필드에 대한 샘플은 출력 신호 Y'를 통해 제공된다. 상기 보간기는 또한 메모리 인에이블 신호 MEY와 필드 식별 신호 FIDY를 제공하는데, 이들은 각각 신호 Y'가 유효 데이타를 전송할때와 상기 데이타가 어느 필드에 속하는지를 나타내다.
제 2 도의 회로(200)에 있어서, 서브 샘플링 회로(37)에 의해 제공된 서브 샘플링된 휘도 신호 Y는 멀티플렉서(210)의 입력 단자 D0와 샘플 증배기(212)에 인가된다. 상기 증배기(212)는 그 입력 단자에 인가된 샘플값을 4 인자에 의해 스케일(scale)한다. 증배기(212)에 의해 제공된 샘플은 가산기(214)의 한 입력 단자에 인가된다. 상기 가산기(214)의 다른 입력 단자는 1-H 지연 소자(218)로부터 샘플을 수신하도록 결합 된다. 상기 가산기(214)의 출력 샘플은 분할기(216)에 인가되는데, 상기 분할기 는 그 입력 단자에 인가된 샘플을 8로 나눈다. 상기 분할기(216)에 의해 제공된 샘플은 멀티플렉서(210)의 입력 단자 D1에 인가 된다. 상기 멀티플렉서(210)의 입력 단자 D2는 예를 들어 0의 디지탈 값을 제공하는 상수 값 소스(220)에 결합된다. 상기 멀티플렉서(210)는 보조 수평 동기 신호 AHSYNC의 펄스를 계수하는 모듈로 3 계수기(250)에 의해 제어된다. 상기 계수기에 의해 제공된 값이 0,1 및 2이면, 상기 멀티플렉서(210)는 각각 입력 단자 D0, D1및 D2에 인가된 신호를 그 출력 단자에 제공하도록 조절된다. 상기 멀티플렉서(210)에 의해 제공된 상기 신호는 상기 1-H 지연 소자(218)에 인가된다. 상기 지연 소자(218)는, 예를 들어, 서브 샘플링된 휘도 신호의 한 수평 라인 간격을 보유하기에 충분한 수의 기억 소자를 갖는 시프트 레지스터일 수도 있다. 지연 소자(218)에 의해 제공되는 지연된 신호는 전술된 바와같이 가산기(214)에 인가되고 또한 가산기(222)의 한 입력 단자에 인가된다. 상기 서브 샘플링된 휘도 신호 Y는 증배기(224)에서 3만큼 증배된 후 분할기(226)에서 8로 나누어진다.
분할기(226)의 출력 신호는 상기 가산기(222)의 제 2 입력 단자에 인가된다. 상기 가산기(222)에 의해 발생된 신호 즉 상기 회로(200)의 출력 신호는 멀티플렉서(254)의 입력 단자 D2에 인가된다. 상기 멀티플렉서(254)는, 계수기(250)에 의해 제공된 신호의 값이 0일때 널(null) 값을, 1일때 상기 회로 (260)에 의해 제공된 신호를, 2일때 상기 회로(200)에 의해 제공된 신호를 각각 제공하도록 조절된다.
회로(260)에서, 서브 샘플링된 휘도 신호 Y는 멀티플렉서(230)의 입력 단자 D2와 증배기(232)에 인가된다. 증배기(232)는 그 입력 단자에 인가된 샘플 값을 4 인자에 의해 스케일한다. 증배기(232)의 출력 샘플은 가산기(234)의 한 입력 단자에 인가되며, 상기 가산기(234)의 다른 입력 단자는 증배기(236)에 의해 3인자로 스케일된 1-H 지연 소자(240)로부터의 샘플을 수신하도록 결합된다. 상기 가산기(234)에 의해 제공된 샘플은 분할기(238)에 인가되며, 상기 분할기(238)는 상기 샘플을 8로 나누고, 나눠진 샘플을 멀티플렉서(230)의 입력 단자 D0인가한다. 멀티플렉서(230)의 입력 단자 D1은 예를 들어 0인 디지탈 상수 값을 제공하는 상수 값 소스(242)에 결합된다.
멀티플렉서(230)는 그 출력 단자에, 계수기(250)에 의해 제공된 신호 값이 0일 경우에는 D0입력 단자에 인가된 샘플을, 1일 경우에는 D1에 인가된 샘플을, 2일 경우에는 D2에 인가된 샘플을 각각 결합하도록 계수기(250)에 의해 조절된다. 상기 멀티플렉서(230)의 출력 단자는 상기 1-H 지연 소자(240)의 입력 단자에 결합된다. 지연 소자(218)와 동일할 수도 있는 지연 소자(240)는 상기 서브 샘플링된 휘도 신호 Y의 한 수평 라인 간격을 나타내는 샘플을 보유하기에 충분한 수의 기억 소자를 포함한다. 상기 1-H 지연 소자(240)의 출력 단자는 위에서 설명된 바와같이 증배기(236)에 결합되며, 가산기(244)의 한 입력 단자에 결합된다. 상기 가산기(244)의 다른 입력 단자는 분할기(246)에서 1/8 인자에 의해 스케일된 상기 서브 샘플링된 휘도 신호 Y를 수신하도록 결합된다. 상기 가산기(244)에 의해 제공된 출력 신호, 즉 상기 회로(260)의 출력 신호는 멀티플렉서(254)의 입력 단자 D1에 인가된다.
모듈로 3계수기(250)에 의해 제공된 신호는 또한 제어 회로(252)에 인가되는데, 상기 제어 회로(252)는 메모리 인에이블 신호 MEY와 필드 식별 신호 FIDY를 발생한다.
상기 메모리 인에이블 신호 MEY는 상기 계수기(250)에 의해 제공된 신호가 1 혹은 2의 값을 가지면 논리 1이 되고, 상기 계수기(250)에 의해 제공된 신호가 0의 값을 가지면 논리 0이 된다. 필드 식별 신호 FIDY는 상기 계수기(250)에 의해 제공된 신호가 1의 값을 가지면 논리 1이 되고, 2의 값을 가지면 논리 0이 된다.
회로(200)는 다음과 같이 동작한다. 상기 계수기(250)에 의해 제공된 신호의 값이 0이면, 상기 서브 샘플링된 휘도 신호 Y는 멀티플렉서(210)에 의해 1-H 지연 소자(218)에 결합된다. 한 수평 라인 주기후에, 상기 계수기 값은 1로 변화되고, 상기 가산기(214)에서는 그 다음 연속 라인으로부터의 휘도 신호 Y의 4배에 지연 소자(218)로부터의 샘플이 더해진다. 더해진 샘플은 분할기(216)에서 8로 나누어지고, 1-H 지연 소자(218)에 기억된다. 그 다음 연속 라인 간격 동안에, 상기 계수기(250)에 의해 제공된 값은 2가 되고, 가산기(222)에서는 두개의 이전 수평 라인 주기로부터의 샘플의 가중 평균을 나타내는 1-H 지연 소자(218)로 부터의 샘플이 현재의 수평 라인 주기로부터의 휘도 신호 Y(3/8로 스케일됨)에 더해진다. 전술된 논의에서 설명된 휘도 신호의 세개의 연속 라인 간격에 라벨 L1, L2 및 L3를 지정하면, 계수기(250)의 값이 2일때, 상기 가산기(222)에 의해 제공된 샘플 라인 LA는 다음 방정식으로 설명된다.
LA=(4*L2+3*L3+L1)/8 (1)
유산한 분석을 회로(260)에 적용하면, 상기 계수기(250)의 출력 신호가 1일때 상기 가산기(244)에 의해 제공된 샘플 라인 LB는 다음 방정식으로 설명된다.
LB=(4*L4+3*L3+L5)/8 (2)
여기서 L4 및 L5는 라인 L3에 뒤따르는 두개의 연속 라인에 지정된 라벨이다.
제 3 도는 상기 서브 샘플링된 휘도 신호 Y의 라인에 대해, 보간되고 서브 샘플링된 휘도 신호 Y'의 라인의 유효 공간 위치를 도시하는 단면이다. 상기 유효 위치는 보간된 샘플을 발생하는데에 사용되는 가중 인자에 의해 결정된다.
제 3 도에서, 방정식(1)의 라인 LA에 대응하는 라인 A1은 라인 L2 아래의 1/4 라인이고, 라인 L3 위의 3/4 라인이다.
유사하게, 방정식(2)의 라인 LB에 대응하는 라인 B1은 라인 L3 아래의 3/4 라인이고, 라인 L4 위의 1/4 라인이다. 이 상대적 간격은 1 대 3의 비율로 효과적으로 수직 서브 샘플링된 상기 라인이 삽입 영상에 표시될때 사용되는 것과 동일한 간격이다. 재생 영상에서 공간적으로 똑바른 휘도 샘플 라인을 발생시킬 뿐만 아니라, 상기 회로(40)는 수직 서브 샘플링으로부터 발생할 수도 있는 앨리어싱 왜곡을 축소하는 안티앨리어싱 필터(즉, 수직 저역 통과 필터)로서 작용한다. 입력 샘플의 세개의 연속 라인이 가중 평균으로 결합되어 출력 샘플의 한 라인을 발생시키므로, 상기 샘플 라인은 수직 방향으로 저역 통과 필터 처리된다.
제 1 도를 참조하면, 2-필드 보간기(40)에 의해 각각 제공되는, 보간되고 서브 샘플링된 휘도 신호 Y'와, 메모리 인에이블 및 필드 식별 신호 MEY, FIDY는 휘도 프레임 메모리(42)에 인가된다. 상기 메모리(42)는 상기 신호 MEY및 FIDY와 상기 보조 수직 및 수평 동기 신호 AVSYNC 및 AHSYNC에 의해, 오직 상기 신호들이 유효하고(MEY=1) 적당한 필드에 있을때(FIDY=1 혹은 0)에만 상기 신호 Y'의 샘플을 기억하도록 제어된다. 상기 메모리(42)의 어드레스 계수기는, 예를들어, 상기 신호 AVSYNC에 의해 리셋트되고, 3으로 나누어진 상기 신호 AHSYNC에 의해 증가되며, 상기 신호 FID는 어드레스 값의 최상위 비트를 제공한다. 상기 방법으로 동작하여, 상기 메모리(42)는 서브 샘플링되고 보간된 휘도 샘플 Y'를 적당한 순서로, 그것들이 발생되는 것과 같은 분리 필드로 기억한다. 상기 메모리(42)는 또한 상기 주비디오 신호와 동시 발생하는 표시용 메모리로부터 샘플을 판독하는 회로(도시되지 않음)에 의해 제어된다. 디지탈 텔레비젼 회로 설계 기술에 숙련된 사람이라면 다중 화상 텔레비젼 디렉토리 표시에 사용되는 주비디오 신호는 내부적으로 발생된 동기 신호를 포함할 수도 있다는 것을 알 수 있을 것이다. 삽입 영상이 고정되면, 상기 주비디오 신호의 한 필드 간격 동안에 필드 A를 나타내는 샘플이 판독되고 표시되며, 상기 주비디오 신호의 그 다음 연속 필드 간격 동안에 필드 B를 나타내는 샘플이 판독되고 표시된다. 그러므로 압축 영상의 필드 A와 필드 B는 정상적인 인터레이스(interlaced) 방법으로 표시된다. 고정 영상이 표시되는 동안 상기 순서는 반복된다. 고정된 삽입 영상이 표시되는 동안에 메모리로 기억되는 데이타는 없기 때문에, 상기 메모리(42)의 샘플의 기록과 상기 메모리(42)로부터의 샘플이 판독을 동시에 시도함으로써 발생하는 충돌의 가능성이 존재하지 않는다.
그러나, 충돌 가능성이 존재하고, 삽입 영상이 이동 영상이면, 상기 메모리에 데이타를 기록하고 데이타를 판독하는 동작은 바람직하게 동기화 된다. 픽쳐 인 픽쳐(pix-in-pix) 표시 시스템에 대해 메모리의 기록 및 판독을 동기화 하는 회로는 상기에서 참조된 미합중국 특허 제4,652,908호에 설명되어 있다.
메모리(42)에 의해 제공된 샘플은 디지탈/아날로그 변환기(DAC)(52)에 인가되는데, 상기 변환기(52)는 상기 보조 신호의 서브 샘플링되고 보간된 휘도 샘플을 나타내는 아날로그 신호 YA를 발생시킨다. 상기 신호는 행렬 회로(58)에 인가된다. 상기 행렬 회로(58)에 인가되는 다른 두 입력 신호는 서브 샘플링되고 보간된 아나로그 형태의 색차 신호(IA및 QA)이다. 이들 신호는 아래에서 설명되는 회로에 의해 상기 휘도/색도 분리 필터 시스템(36)에 의해 제공된 색도 샘플 C로 부터 발생된다.
상기 색도 샘플 C는 색도 신호 복조기(38)에 인가되는데, 상기 복조기(38)는, 예를들어, 샘플된 데이타 색도 대역 신호를 동기적으로 복조하여 기본 대역의 동위상 I 및 직교 위상 Q 색차 신호를 발생시킨다. 상기 신호 I 및 Q는 각각의 색차 신호를 1 대 3 비율로 서브 샘플링하는 각각의 서브 샘플링 호로(39),(41)에 인가된다. 상기 각각의 서브 샘플링 회로(39),(41)에 의해 제공된 샘플은 각각 2-필드 보간기(44),(48)에 인가된다.
각각의 보간기(44),(48)은 제 2 도 및 제 3 도를 참조하여 전술한 보간기(40)와 동일할 수도 있다. 상기 보간기(44),(48)의 동작은 전술한 바와 동일하다. 그러나 제 2 도에 도시된 보간 필터를 사용하여 색차 신호를 처리하는 부가적 장점이 있다. 전술한 바와같이, 상기 휘도/색차 분리 필터 시스템(36)에 의해 제공된 색도 신호 C는 색도 대역 신호이고, 그러므로 순수 색도 신호는 아니다. 상기 신호 C는 공교롭게도 상기 필터 시스템(36)의 색도 대역 통과 필터 성분이 통과한 주파수 대역내의 주파수를 갖는 휘도 신호 성분을 포함할 수도 있다. 상기 색도 신호의 휘도 신호 혼재(contamination)는 임의의 두개의 연속 수평 라인 간격과 거의 동일하다. 상기 색도 신호가 복조되면, 복조되는 부반송파의 위상이 라인간에 반전되기 때문에 혼재하는 휘도 성분의 극성이 라인간에 반전되다. 그러므로 상기 휘도 신호 성분은 연속 라인을 평균함으로써 실질적으로 제거될 수 있다. 방정식(1),(2)에 의해 설명된 세개의 연속 라인의 가중 평균은 두개의 연속 라인의 비가중 평균과 거의 같은 효과를 갖는다. 따라서 상기 2-필드 보간기(44),(48)에 의해 제공된 신호 I' 및 Q'의 휘도 신호 혼재는 상기 입력 신호 I 및 Q의 휘도 신호 혼재 보다 실질상 적게될 수도 있다.
상기 보간기(44)에 의해 제공된 서브 샘플링되고 보간된 색차 신호 I'와 메모리 인에이블 및 필드 식별 신호 MEI및 FIDI는 색차 신호 프레임 메모리(46)에 인가된다.
마찬가지로, 2-필드 보간기(48)에 의해 제공되는 샘플링되고 보간된 색차 신호 Q'와 메모리 인에이블 및 필드 식별 신호 MEQ및 FIDQ는 색차 신호 프레임 메모리(50)에 인가된다.
전술된 휘도 신호 프레임 메모리(42)와 동일할 수도 있는 메모리(46),(50)는 압축 보조 영상의 색차 신호 성분의 두개의 연속 필드를 나타내는 샘플을 기억한다. 메모리(46 및 50)에 의해 제공된 디지탈 신호는 DAC(54 및 56)에 의해 각각 아날로그 신호 IA및 QA로 변환된다. 신호 IA및 QA는 전술된 행렬 회로(58)에 인가된다. 상기 행렬 회로(58)는 상기 색차 신호(IA및 QA)와 상기 휘도 신호 YA를 처리하여, 각각 압축 보존 영상을 나타내는 적, 녹, 청의 원색 신호인 신호 RA, GA및 BA를 발생시킨다. 상기 신호들은 픽쳐 인 픽쳐 표시를 발생하기 위해 상기 주 원색 신호 Rm, Gm 및 Bm의 일부로 대용된다.
본 명세서에서 설명된 시스템은 1 대 3의 서브 샘플링 비율을 사용하지만, 본 발명은 다른 서로 샘플링 비율을 사용하는 비디오 신호 처리 회로로 실용화될 수도 있다고 생각된다. 예를들어, 1 대 4의 서브 샘플링 비율이 사용되었다면, 상기 2-필드 보간기에 사용되는 평균 회로는, 서브 샘플링된 신호의 제 1 쌍의 연속 라인을 평균하여 필드 A에 대한 보간된 라인을 발생시키고, 서브 샘플링된 신호의 제 2 쌍의 연속 라인을 평균하여 필드 B에 대해 대응하는 보간된 라인을 발생시킨다.

Claims (6)

  1. 입력 비디오 신호의 한 필드 간격으로부터 유도된 압축 영상을 나타내는 출력 비디오 신호를 발생시키고, 상기 입력 비디오 신호의 한 필드 간격을 처리하여 상기 출력 비디오 신호의 제1 및 제 2 필드 간격을 발생시키는 수단을 포함하는 텔레비젼 신호 처리 회로에 있어서, 상기 입력 비디오 신호의 한 필드 간격의 연속 수평 라인 간격을 나타내는 샘플을 제공하는 샘플 데이타 신호의 소스(30,37) 및 ; 상기 입력 신호의 한 필드의 제 1 그룹의 연속 수평 라인 간격동안 동작하여 상기 출력 비디오 신호의 제 1 필드 간격의 한 수평 라인을 구성하는 샘플을 발생시키고, 상기 제 1 그룹의 수평 라인 간격에서부터 시간상 한 필드 간격 미만으로 떨어진, 상기 입력 신호의 한 필드의 제 2 그룹의 연속 수평 라인 간격동안 동작하여 상기 출력 비디오 신호의 제 2 필드 간격의 한 수평 라인을 구성하는 샘플을 발생시키는 샘플 스케일링 및 결합 수단을 포함하는, 상기 샘플 데이타 신호 소스에 결합된 보간 수단(200,250,254,260)을 더 포함하는 것을 특지으로 하는 텔레비젼 신호 처리 회로.
  2. 제 1 항에 있어서, 상기 제 1 그룹의 연속 수평 라인 간격의 제 1 수평 라인 간격에서의 샘플은, 상기 제 2 그룹의 연속 수평 라인 간격의 제 1 수평 라인 간격에서의 대응하는 샘플로부터, 시간상 두개의 수평 라인 간격 이하로 떨어져 있는 것을 특징으로 하는 텔레비젼 신호 처리 회로.
  3. 제 1 항에 있어서, 상기 출력 비디오 신호의 제 1 필드 간격의 한 수평 라인을 구성하는 샘플을 발생시키는 보간 수단은, 제 1 그룹의 스케일 인자로부터의 각각의 스케일 인자에 의해 상기 제 1 그룹의 수평 라인 간격의 각각의 수평 라인 간격 동안에 상기 샘플 데이타 신호의 소스에 의해 제공된 샘플을 스케일링 하기 위한 샘플 증배 수단(212,224)과 ; 상기 제 1 그룹의 수평 라인 간격내의 각각의 수평 라인 간격의 대응하는 스케일된 샘플을 결합하여 상기 출력 비디오 신호의 제 1 필드의 한 수평 라인 간격을 구성하는 샘플을 제공하는 수단(222)을 포함하고, 상기 출력 비디오 신호의 제 2 필드 간격의 한 수평 라인을 구성하는 샘플을 발생시키는 보간 수단은, 제 2 그룹의 스케일 인자로 부터의 각각의 스케일 인자에 의해 상기 제 2 그룹의 수평 라인 간격의 각각의 수평 라인 간격 동안에 상기 샘플 데이타 신호의 소스에 의해 제공된 샘플을 스케일링 하기 위한 샘플 증배 수단(232,236)과 ; 상기 제 2 그룹의 수평 라인 간격내의 각각의 수평 라인 간격의 대응하는 스케일된 샘플을 결합하여 상기 출력 비디오 신호의 제 2 필드의 한 수평 라인 간격을 구성하는 샘플을 제공하는 수단(244)을 포함하는 것을 특징으로 하는 텔레비젼 신호 처리 회로.
  4. 제 3 항에 있어서, 상기 샘플의 각각의 제1 및 제 2 그룹의 연속 수평 라인 간격에서의 샘플의 수는 실질적으로 동일하며, 상기 제 1 그룹의 스케일 인자내의 스케일 인자는 상기 제 2 그룹의 스케일 인자내의 스케일 인자와 다른 것을 특징으로 하는 텔레비젼 신호 처리 회로.
  5. 제 4 항에 있어서, 상기 제 1그룹의 연속 수평 라인 간격은 세개의 수평 라인 간격을 포함하고, 상기 제 2 그룹의 연속 수평 라인 간격은 세개의 수평 라인 간격을 포함하며, 여기서 상기 제 2 그룹의 제 1 수평 라인 간격의 샘플은 상기 제 1 그룹의 제 1 수평 라인 간격내의 대응하는 샘플로부터 시간상 두개의 수평 라인 간격으로 떨어져 있고, 상기 제 1 그룹의 스케일 인자내의 스케일 인자는 각각 1/8, 1/2 및 3/8이고, 상기 제 2 그룹의 스케일 인자내의 스케일 인자는 각각 3/8, 1/2 및 1/8인 것을 특징으로 하는 텔레비젼 신호 처리 회로.
  6. 제 1 항에 있어서, 상기 출력 비디오 신호의 제 1 필드 간격의 한 수평 라인을 구성하는 샘플을 발생시키는 보간 수단은, 상기 샘플 데이타 신호의 소스에 결합되어 상기 입력 비디오 신호의 제 1 수평 라인 간격을 나타내는 샘플을 기억하는 제 1 샘플 기억 수단(218) 및 ; 상기 샘플 데이타 신호의 소스에 결합되어 상기 입력 비디오 신호의 제 2 수평 라인 간격을 나타내는 샘플을 상기 제 1샘플 기억 수단에 의해 제공된 각각의 샘플과 제 1 소정 비율로 결합시키는 수단(222)을 포함하며, 상기 출력 비디오 신호의 제 2 필드 간격의 한 수평 라인을 구성하는 샘플을 발생시키는 보간 수단은, 상기 샘플 데이타 신호의 소스에 결합되어 상기 입력 비디오 신호의 제 3 수평 라인 간격을 나타내는 샘플을 기억하는 제 2 샘플 기억 수단(240) 및 ; 상기 샘플 데이타 신호의 소스에 결합되어 상기 입력 비디오 신호의 제 4 수평 라인 간격을 나타내는 샘플을 상기 제 2 샘플 기억 수단에 의해 제공된 각각의 샘플과 제 2 소정 비율로 결합시키는 수단(224)을 포함하는 것을 특징으로 하는 텔레비젼 신호 처리 회로.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4821086A (en) * 1987-10-28 1989-04-11 Rca Licensing Corporation TV receiver having in-memory switching signal
JPH01246978A (ja) * 1988-03-28 1989-10-02 Toshiba Corp 画像情報受信表示装置
KR910004274B1 (ko) * 1988-04-16 1991-06-25 삼성전자 주식회사 픽처-인-픽처에 있어서 복수화면 회전 이동 간격 제어회로 및 제어방법
JPH0254688A (ja) * 1988-08-19 1990-02-23 Toshiba Corp 文字多重放送受信機内蔵のカラーテレビジョン受像機
DE68912095D1 (de) * 1988-10-31 1994-02-17 Nec Corp Bildgrössenreduzierungsschaltung zur Reduzierung eines Bildes normaler Grösse in eine kleinere Fläche.
US5018167A (en) * 1989-06-26 1991-05-21 Perelman Frank M Modem employing pulse width modulation for data transmission
US4987493A (en) * 1989-08-01 1991-01-22 Rca Licensing Corporation Memory efficient interlace apparatus and method as for a picture in a picture display
JPH03113984A (ja) * 1989-09-27 1991-05-15 Pioneer Electron Corp ２画面用映像信号処理回路
JP2765188B2 (ja) * 1990-05-28 1998-06-11 松下電器産業株式会社 信号処理回路
US6104863A (en) * 1990-08-17 2000-08-15 Samsung Electronics Co., Ltd. Video signal encoded with additional detail information
US5557302A (en) * 1990-09-10 1996-09-17 Next, Inc. Method and apparatus for displaying video data on a computer display
JPH04180373A (ja) * 1990-11-14 1992-06-26 Matsushita Electric Ind Co Ltd 二画面テレビジョン受像機
US5293540A (en) * 1991-07-29 1994-03-08 Nview Corporation Method and apparatus for merging independently generated internal video with external video
EP0555756A3 (en) * 1992-02-10 1994-06-22 Hitachi Ltd Colour video signal processing method and device
TW335241U (en) * 1992-11-30 1998-06-21 Thomson Consumer Electronics A video display system
JP3801242B2 (ja) * 1995-10-31 2006-07-26 株式会社日立製作所 縮小画像表示装置
US5793426A (en) * 1996-06-24 1998-08-11 Tektronix, Inc. Video compression enhancement
US5838385A (en) * 1996-08-30 1998-11-17 Texas Instruments Incorporated Sampling analog video signal for secondary images
JP3349638B2 (ja) * 1996-11-15 2002-11-25 シャープ株式会社 表示装置を駆動する方法および回路
JP4300446B2 (ja) 1998-10-20 2009-07-22 ソニー株式会社 画像処理装置及び画像処理方法
EP1292133A1 (en) * 2001-09-06 2003-03-12 Koninklijke Philips Electronics N.V. Multi-picture display
KR101681059B1 (ko) * 2009-09-22 2016-12-01 삼성전자주식회사 밝기 신호와 색차 신호간의 크로스토크를 최소화하는 비디오 신호 생성 장치 및 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS551743A (en) * 1978-06-19 1980-01-08 Matsushita Electric Ind Co Ltd Television receiver
JPS5568772A (en) * 1978-11-20 1980-05-23 Sony Corp Television picture receiver
US4322750A (en) * 1979-05-08 1982-03-30 British Broadcasting Corporation Television display system
US4298888A (en) * 1979-06-08 1981-11-03 Hughes Aircraft Company Non-interlaced to interlaced format video converter
GB2132443A (en) * 1982-12-22 1984-07-04 Philips Electronic Associated Television transmission system
US4583113A (en) * 1983-08-26 1986-04-15 Rca Corporation Progressive scan television display system employing interpolation in the luminance channel
GB8333245D0 (en) * 1983-12-13 1984-01-18 British Broadcasting Corp Video signal processing
US4623915A (en) * 1984-09-21 1986-11-18 Rca Corporation Apparatus for processing multiple time division multiplexed asynchronous composite video signals
US4627333A (en) * 1984-11-27 1986-12-09 The Andersons Storage structure
JPS61163778A (ja) * 1985-01-14 1986-07-24 Matsushita Electric Ind Co Ltd ２画面テレビジヨン受像機
US4652908A (en) * 1985-03-25 1987-03-24 Rca Corporation Filtering system for processing a reduced-resolution video image

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Publication number Publication date
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JPS63104582A (ja) 1988-05-10
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HK11397A (en) 1997-02-05
JP2852743B2 (ja) 1999-02-03
DE3776059D1 (de) 1992-02-27

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