KR960003439B1 - 디스플레이 프로세서 - Google Patents

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빅 쉐릴 제임스
레로이 스프레그 데이비드
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알 씨 에이 코포레이션
글렌 에이취. 브르스틀
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Abstract

내용 없음.

Description

디스플레이 프로세서
제1도는 본 발명에 이용된 한 컴퓨터의 블럭 아이어그램이다.
제2도는 칼라 맵 메모리와 그들을 선택적으로 판독 및 기록시키기 위한 회로.
제3도는 제2도의 디스플레이 프로세서에 행해질 수 있는 변경된 블럭 다이어그램이다.
* 도면의 주요부분에 대한 설명
10 : 이중 포토형 11 : 드도링 프로세서
16 : 디스플레이 프로세서 17 : 직렬 출력 포트
18 : 키네스코프 20 : 칼라 매트릭스 회로
21, 22, 23 : 비데오 증폭기 25 : 수평 편향 코일
26 : 수직 편향 코일 35 : 픽셀 입력 래치
36 : 기록 제어 회로 37 : 접속부
41, 42, 44 : 어드레스 멀티플렉서
본 발명은 영상 메모리로부터의 픽셀 데이타를 영상 픽셀의 원색 성분의 크기를 표시하는 선형 코드로 변환하기 위한 컴퓨터용 개선된 디스플레이 프로세서에 관한 것이다.
예를들어, 영상을 표시한 원색 성분은 부가된 원색 성분의 적, 녹 및 청색일 수 있다. 대안으로써, 그들 원색 성분은 하나의 휘도-전용(luminance-only) 원색과 두개의 색도-전용(chrominance-only) 원색일 수도 있으며, 그것은 적절한 색혼합에 의해 부가된 원색으로 변환될 수 있다. 본 발명은 휘도-전용 원색과 같은 하나의 원색 성분만으로 동작하는 디스플레이 프로세서에 응용할 수 있다.
어떤 컴퓨터에 있어서, 영상은 비트-맵-구조에 따라 영상 메모리에 저장된다. 각각의 화소 또는, “픽셀”은 영상 메모리내의 각각의 위치(location)에 기억된다. 각각의 디스플레이 필드동안, 영상 메모기의 기억 위치는 컴퓨터 디스플레이 모니터상에 주사 라인의 트랙킹과 동기 순차적으로 어드레스되는데, 이것은 통상적으로 래스터-주사된 음극선관 혹은, 키네스코프를 이용한다. 소형 컴퓨터에 있어서, 영상 메모리는 종종 일반적으로 메모리인 컴퓨터 주 메모리내에 포함된다. 디스플레이 프로세서는 주메모리의 출력 포트로부터 디스플레이 정보를 수신한다. 최근에, 소위 비데오 랜덤 액세스 메모리(VRAM)가 상업적으로 이용되고 있다. VRAM은 랜덤 액세스 입/출력 포트와 직렬 출력 포트를 갖는 이중 포트형 메모리이다. 상기 직렬 출력 포트는 주 메모리내의 시프트 레지스터의 단부에 위치되고, 상기 시프트 레지스터의 연속적인 단은 라인 리트레이스 기간(retrace intervals) 이전의 리트레이스 기간동안 연속적인 영상 픽셀의 주사 라인과 평행하게 측면-로드(side-loaded)된다. 그 측면-로딩 시간은 랜덤 액세스 포트로부터 판독하기 위한 시간과 동일하지만, 로우(row)열내의 모든 위치가 병렬로 판독되는것은 아니다. 그로인해, 픽셀 데이타를 디스플레이 프로세서에 공급하기 위하여, 상기 시프트 래지스터는 각각의 라인 트레이스 기간(line trace interval) 동안 직렬 출력 포트를 통하여 직렬로 판독된다. 시프트 레지스터는 메모리의 과대한 소비 전력없이, 비데오 비율로 픽셀 데이타를 공급하도록 높은 시프트 비율로 동작될 수 있다. 명백히 높은 시프트 비율을 얻기 위하여, 제어하에 전력 소비를 유지시키는 종안, 시프트 레지스터는 다상(poly-phase) 시프트 클럭을 사용하는 뱅크 동작(banked operation)을 위해 구성될 수 있다. 따라서, 이중 포트형 메모리내의 연속적인 위치는, 랜덤 액세스 포트를 통해 한 위치로부터 기록, 혹은 판독을 위해 동작되는 메모리의 정상적인 듀티 사이클보다 훨씬 더 높은 비율로 이중 포트형 메모리의 직렬 출력 포트를 통하여 로우(row)씩 판독될 수 있다.
주 메모리의 다른 포트는 랜덤 액세스 입/출력 포트이다. 상기 랜덤 액세스 포트는 메모리에 데이타를 기록하거나, 메모리로 부터 데이타를 판독하는데 유용하다. 상기 랜덤 액세스 포트를 사용하면, 영상데이타는 영상 메모리에 할당되는 컴퓨터 주 메모리로부터 삭제 혹은, 그 메모리에 기록될 수 있다. 또한, 상기 랜덤 액세스 포트는 통상 디스플레이를 보조하는 것 이외에 계산적인 작업을 위하여 컴퓨터 주 메모리에 대해 액세스하는데 사용된다. 상기 랜덤 액세스 포트로부터 판독하고, 그 메모리에 기록하기 위한 사이클 시간은 현재 이용될 수 있는 이중 포트형 메모리에 있어서, 픽셀 주사 비율 주파수(pixel scan vate frequency)의 한 사이클보다 훨씬 더 길다.
영상 메모리내에 기억된 각각의 픽셀 디스크리션(discription)은 원색 성분의 선형 코딩을 포함하지만, 이것은 일반적으로 긴 코드를 포함한다. 각각의 칼라 맵(map) 메모리는 원색 성분 각각의 값을 기억하기 위해 제공된다. 상기 영상 메모리는 칼라 맵 메모리에 대한 판독 어드레서로서 사용되는 “포인트”인 픽셀 디스크립션을 기억한다. 짧은 판독 어드레스 코드는 가깝게 임의의 색을 기재하기 위한 원색 성분 각각의 다중-비트 선형 코딩을 액세스할 수 있다.
원색 성분중 하나는 휘도-전용 성분으로 선택될 수도 있다. 휘도-전용 성분값을 기억하는 맵 메모리는 때때로 휘도 맵 메모리로 불리우며, 다른 두 원색 성분 값을 기억하는데 맵 메모리는 칼라 맵 메모리로서 칭하게 된다. 본 명세서에 있어서, “칼라 맵 메모리”의 용어는 일반적으로 두 형태의 맵 메모리로 이용될 것이다.
상기 칼라 맵 메모리는 통상적으로 디스플레이 동안 판독-전용 메모리로서 동작하게 된다. 그러나, 종래 기술에 있어서, 특정 디스플레이의 필요성에 더욱 적합하게 칼라 맵 메모리의 내용을 변경하는 것은 알려져 있다. 그래서, 칼라 맵 메모리는 일반적으로 디스플레이동안 판독-전용 메모리로서 동작하는 랜덤 액세스 메모리이다. 그들 칼라 맵 메모리는, 종래 기술에 있어서, 컴퓨터 주 메모리의 랜덤 액세스 포트의 데이타를 이용하여 재기록 된다. 이것은 칼라 맵 메모리가 재기록될 수 있는 비율에 따라 실제 제한된다. 행한다. 많은 엔트리를 갖는 칼라 맵 메모리의 완전한 재기록은 디스플레이에 있어서 필드 리트레이스 기간동안에만 행하는 것이 편리하며, 종래 기술에서의 커스텀(custom)이다. 소소의 엔트리를 갖는 칼라 맵의 메모리의 재기록이 행해져 왔지만, 일반적으로, 필드 리트레이스 기간이 실제로 너무 짧아서 칼라 맵 메모리를 재기록할 수 없게 되어 있다.
본 발명자는 그 대신에 컴퓨터 주 메모리 또는, 영상 메모리로서 사용된 비데오랜덤-액세스 메모리의 직렬 출력 포트로부터 칼라 맵 메모리의 재기록을 주장하였다. 상기 칼라 맵 메모리는 비데오 랜덤-액세스 메모리보다 더 작은 랜덤 액세스 메모리로서, 그것은 상기 메모리가 비데오 랜덤-액세스 메모리의 직렬 출력 포트로부터 픽셀 주사 비율로 픽셀 데이타를 수용하게 되는 지속기간내에 그들의 랜덤 액세스 입/출력 포트에서 동작 사이클을 충분히 짧게 되도록 허용한다. 따라서, 칼라 맵 메모리는 디스플레이 라인 리트레이스 기간동안 전체에 또는, 그 전체의 일부에 재기록될 수 있다. 이러한 능력은 새로운 모드의 디스플레이 동작을 허용한다.
제1도는 본 발명에 이용된 한 컴퓨터의 블럭 다이어그램이다.
제2도는 칼라 맵 메모리와 그들을 선택적으로 판독 및 기록시키기 위한 회로를 나타내는 제1도의 컴퓨터내의 디스플레이 프로세서의 상세한 블럭 다이어그램이다.
제3도는 제2도의 디스플레이 프로세서에 행해질 수 있는 변경된 블럭 다이어그램이다.
제1도의 컴퓨터에 있어서, 이중 포트형 동적 비데오 랜덤-액세스 메모리(VRAM)(10)는 컴퓨터 주메모리로서 제공된다. VRAM(10)의 랜덤 액세스 입/출력 포트에 대한 액세스 및, 그 입/출력 포트로부터의 액세스는 드로잉 프로세서(11)내의 회로에 의해 제어된다. 드로잉 프로세서(11)는 마이크로 코드내에 마이크로 명령을 저장하는 내부 랜덤 액세스 메모리, 마이크로 코드 어드레스 시퀀스 및, 마이크로 코드 디코더를 포함한다. 그것은 “데이타 경로”로써 공지된 기능 블럭의 집단을 포함한다. 상기 데이타 경로는 일반적인 목적 프로세서내에 존재하는 것과 유사한 연산 및 기억 장치를 포함한다. 그들 기능 블럭은 VRAM(10)의 영상 메모리부내에 저장된 비트 맵을 발생하는데 필요한 수학적 및 논리적 동작을 실행한다. 그 데이타 경로는 픽셀에 대한 2차원 공간 보간기를 포함할 수 있다. 드로잉 프로세서(11)는 영상부와 비영상부 사이의 VRAM(10)의 분할(partitioning)을 결정하고, 그 분할은 프로그램 가능하다.
드로잉 프로세서(11)는 컴퓨터 주 시스템 버스(12)로 부터의 비데오 데이타를 취할 수있으며, 그 비데오 데이타는 기록을 위해 버스(13)을 통해 VRAM(10)에 공급한다. 드로잉 프로세서(11)는 기록 절차동안 기록 어드레스로서 어드레스 버스(14)를 통하여 공급된 어드레스를 VRAM(10)에 발생시킨다. 상업적으로 이용가능한 마이크로프로세서와 같은 일반적인 목적 프로세서(15)는 주 시스템 버스(12)에 대해 액세스 한다. 그로 인해, 프로세서(15)는 드로잉 프로세서(11)을 통하여 VRAM(10)에 기록할 수 있다. 특히, 그것은 영상 기억 장치 이외 장치에 사용하기 위해 드로잉 프로세서(11)에 의해 분할된 VRAM(10)의 부분에 기록할 수 있다. 드로잉 프로세서(11)는 데이타 판독을 위해 VRAM(10) 랜덤 액세스 포트를 프로세서(15)가 액세스할 수 있도록 한다.
디스플레이 프로세서(16)는 버스(17)를 통하여 VRAM(10)의 직렬 출력 포트의 데이타를 수신하고, 칼라 키네스코프로 도시된 디스플레이 모니터 키네스코프(18)에 인가되는 아날로그 구동 신호를 나타내는 디지탈 신호를 발생한다. 그들 디지탈 신호는 D/A 변환기(DAC) 회로(19)에 의해 연속적인 아날로그 신호로 각각 변환된다. 그들 아날로그 신호가 적, 녹 및 청색의 부가 원색 성분을 나타내지 않는다면, 칼라 매트릭스 회로(20)는 통상적으로 그들 신호를 상기 부가 원색 성분으로 변화시키는데 사용된다. 비데오 증폭기(21,22 및 23)는 상기 부가 원색 성분 신호에 증폭된 응답 신호를 제공하며, 그 증폭된 응답 신호는 구동 신호로서 키네스코프(18)에 인가된다. D/A 변환기 회로(19)의 아날로그 신호가 적, 녹 및 청색의 부가 원색 성분을 변함없이 나타낸다면, 그들 신호는 비데오 증폭기(21,22 및 23)의 입력에 직접 인가될 수 있고, 칼라 매트릭스 회로(20)는 배제될 수도 있다.
디스플레이 프로세서(16)는 수평 동기화(H SYNC) 펄스 및 수직 동기화(V SY NC) 펄스를 발생하는 위한 동기화 신호 발생 회로를 포함한다. 그들 펄스의 타이밍은 마스터 클럭 발생기의 발진을 카운팅하므로써 결정된다. H SYNC 동기화 펄스 및 V SYNC 동기화 펄스는 수평 편향 코일(25) 및 수직 편향코일(26)을 포함하는 것으로 제1도에 도시된 키네스코프(18)의 편향 장치에 인가되는 편향 신호를 발생하는 편향 발생기(24)에 공급된다.
다수의 픽셀 주사 비율의 주파수에서 발진하는 마스터 클럭 발생기의 카운팅은 디스플레이 프로세서(16)로부터 VRAM(10)에 공급되는 픽셀 주사 비율 펄스의 트레인(trains)을 발생시킨다. 그들 펄스 트레인은 버스(17)을 통하여 디스플레이 프로세서(16)에 전송될 픽셀 데이타를 갖는 VRAM(10)의 직렬 출력 포트에 공급하는 시프트 레지스터를 전방으로 클럭시킨다.
마스터 클럭 발생기의 발진 카운팅는 다중 비트 버스(28)를 통하여 디스플레이 프로세서(16)로부터 드로잉 프로세서(11)에 전송되는 갱신 요청 신호를 또한 발생시킨다. 드로잉 프로세서(11)는 갱신 요청 신호가 수신되었을때 연속적인 영상 메모리 로우 어드레스를 통하여 단계화 하는 시퀀서를 포함한다. 각각의 갱신 요청 신호가 수신되었을 때, 로우 어드레스는, 어드레스 버스(14)를 통하여 드로잉 프로세서(11)로부터 VRAM(10)에 공급되고, 드로잉 프로세서(11)는 순차적으로 데이타를 VRAM(10)의 직렬 출력 포트에 공급하게 될 시프트 레지스터의 연속적인 단을 병렬로 로딩시키기 위해 접속부(29)를 통해 VRAM(10)에 통해 명령한다. 디스플레이 프로세서(16)의 카운트-다운 회로는, 디스플레이의 각각의 프레임 이후에, 드로잉 프로세서(11)내의 로우 어드레스 시퀀서를 리세트하기 위해 버스(28)를 통해 명령을 제공한다.
디스플레이 프로세서(16)는, 데이타가 매 픽셀 이상으로 증가하여 전송된다면, VRAM(10)의 직렬 출력 포트로부터 버스(17)를 통하여 디스플레이 프로세서(16)에 전송된 데이타를 연속적인 픽셀로 분할하기 위한 픽셀 언랩핑(unwrapping) 회로를 포함한다. 상기 픽셀 언랩핑 회로는 VRAM(10)의 직렬 출력 포트로부터 두개의 (또는 하나 및 부분) 연속 판독의 비트를 위한 병렬 기억 장치를 포함한다. 픽셀 언랩핑 회로는 픽셀 주사 비율로 픽셀을 선택하기 위한 멀티 플렉서를 포함하고, 그 멀티플렉서는 시퀀스에 따라 제어된다.
지금까지 설명한 동작은 칼라 키네스코프(18)의 스크린상에 VRAM(10)의 영상 메모리부에 포함된 디스플레이 정보를 기록한다. 제2도는 어떻게 칼라 맵 메모리(31,32 및 33)가 디스플레이 프로세서(16)에 이용되고, 본 발명에 있어서, 어떻게 그들 칼라 맵 메모리가 VRAM(10)의 직렬 출력 포트로부터 재기록되는가를 이해하는데 이용된다.
제2도에서, VRAM(10)의 직렬 출력 포트로부터 판독되고, 버스(17)를 통하여 디스플레이 프로세서(16)에 루트된 연속적인 데이타는, VRAM(10)의 직렬 출력이 매 픽셀 성분상에 공급되지 않는다면, 픽셀 언랩퍼(34)에 공급된다. 픽셀 언랩퍼(34)으로부터 또는, VRAM(10)의 직렬 출력이 매 픽셀 성분상에 공급되므로 연속 픽셀 디스크립션, 또는, 픽셀 코드는 픽셀 입력 래치(35)에 연속적으로 허용한다.
칼라 맵 판독/기록 제어 회로(36)는 칼라 맵 메모리(31,32 및 33)의 판독 및 기록을 제어한다. 디스플레이 프로세서(16)내의 디스플레이 동기 발생기(40)는 디스플레이가 칼라 맵 메모리(31,32 및 33)롭터 판독된 출력을 사용하여 현재 기록되는지를 결정하는데 필요한 타이밍 정보를 제어 회로(36)에 공급한다. 디스플레이가 그렇기 기록되지 않는다면, 칼라 맵 판독/기록 제어 회로(36)는 VRAM(10)이 입력 픽셀 래치(35)에 공급한 칼라 맵 기록 명령을 수신하도록 조정된다.
디스플레이가 칼라 맵 메모리(31,32 및 33)의 판독 출력으로부터 기록되어졌을 때의 동작 상태를 먼저 고려한다. 디스플레이가 현재 기록되어짐을 나타내는 디스플레이 동기 발생기(40)로부터의 타이밍 정보에 응답하여, 칼라 맵 판독/기록 제어 회로(36)는 칼라 맵 메모리(31,32 및 33), 어드레스 멀티플렉서(41,42 및 43) 및, 입/출력 멀티플렉서(44,45 및 46)에 대한 접속부(37)상의 제1전압 상태(예를 들어,1)를 설정한다. 상기 제1전압은 칼라 맵 메모리(31,32 및 33)가 판독되도록 조정한다. 입/출력 멀티플렉서(44,45 및 46)는, 각각의 원색 성분 출력 단자에 디지탈 형태로 제1, 제2 및 제3원색 출력을 각각의 판독 출력으로서 전달하기 위해 칼라 맵 메모리(31,32 및 33)의 각각의 입/출력 버스(47,48 및 49)를 접속하도록 조정된다. 어드레스 멀티플렉서(41,42 및 43)는 칼라 맵 메모리(31,32 및 33)의 기록 동작 동안 이용되는 어드레스 주사 발생기(39)의 출력 이외에 포맷터(38)의 각각의 출력에 칼라 맵 메모리(31,32 및 33)의 어드레스 입력을 접속하도록 조정된다.
칼라 키네스코프(18)의 스크린상에 영상을 디스플레이 위하여 칼라 맵 메모리(31,32 및 33)의 판독동안, 포맷터(38)는 제1, 제2 및 제3원색 성분을 각각 표시하는 픽셀 코드의 부분을 디코드하는 칼라 맵 메모리(31,32 및 33)에 어드레스를 공급한다. 포맷터(38)는 칼라 맵 메모리(31)에 판독 어드레스로서 인가하기 위해 어드레스 멀티플렉서(41)에 대하여 필셀 입력 래치(35)로부터 공급되는 픽셀 코드의 제1부분을 선택한다. 포맷터(38)는 칼라 맵 메모리(32)에 판독 어드레스로서 인가하기 위해 어드레스 멀터플렉서(42)에 대하여 픽셀 입력 래치(35)로부터 공급되는 픽셀 코드의 제2부분을 선택한다. 포맷터(38)는 칼라 맵 메모리(33)에 판독 어드레스로서 인가하기 위해 어드레스 멀티플랙서(45)에 대하여 픽셀 입력 래치(35)로부터 공급되는 픽셀 코드의 제3부분을 선택한다. 발명자 엘. 디. 리얀 등에 의해 1986년 6월 18일 RCA 코포레이션으로 출원된 발명의 명칭이 “색 픽셀의 디스크립션을 가변-길이 코드에 적합시킨 디스플레이 프로세서”인 영국 특허원 제8,614,876호에는 포맷터(38)의 실시예에 대해 상세하게 기술되어 있다. 상기에 기재된 포맷터(38)는 그들 모두 칼라 맵 메모리(31,32 및 33)에 대하여 판독 어드레스로서 픽셀 입력 래치(35)내의 동일 비트를 선택 하도록 프로그램될 수 있다. 이것은 종래기술의 실시예의 유사한 방법으로 판독중 칼라 맵 메모리를 동작시킨다. 대안으로서, 포맷터(38)는 칼라 맵 메모리에 대한 각각의 판독 어드레스로서 픽셀 입력 래치(35)로부터의 독립 그룹의 비트를 선택 할 수도 있다. 또한, 포맷터(38)는 칼라 맵 메모리(31,32 및 33)중 2개에 대해서 동일한 판독 어드레스와, 다른 칼라 맵 메모리에 대해서 분리 판독 어드레스를 선택하는 형태로 될수 있다.
칼라 맵 판독/기록 제어 회로(36)가 디스플레이 동기 발생기로부터 라인 트레이스 기간이 초과되었음을 나타내는 표시를 수신하였을 때, 그 제어 회로(36)는 직렬 출력 포트를 통하여 VRAM(10)으로부터 명령을 수신하도록 제어한다. 그들 명령은 드로잉 프로세서(11)를 이용하여 이전에 VRAM(10)에 기록되어진 것이다. 상기 명령은 다른 루트에 의해 버스(17)를 분리시킬지라도 픽셀 입력 래치(35)로부터 제어 회로(36)에 선택된다. 그들 명령은 어떻게 칼라 맵 메모리(31,32 및 33)에 기억된다. 그들 명령은 어떻게 칼라 맵 메모리(31,32 및 33)가 그들 내용을 재기록해야하는지, 혹은, 하지않아야 하는지를 지정한다. 명령을 처리하는 시간이후에, 칼라 맵 메모리의 재기록이 명령되었다면, 판독/기록 제어회로(36)는 접속부(37)에 제2전압(예를들어,0)을 제공한다. 상기 제2전압은 기록되는 칼라 맵 메모리(31,32 및 33)를 조정한다.
상기 제2전압 레벨은 기록 어드레스로서 어드레스 주사 발생기(39)의 출력을 칼라 맵 메모리(31,32 및 33)의 어드레스 입력에 인가하기 위해 어드레스 멀티플렉서(41,42 및 43)를 조정한다. 어드레스 주사 발생기(39)는 칼라 맵 메모리(31,32 및 33)내에 재기록되는 그들 어드레스를 주사한다. 발생기(39)는 예를들어, 칼라 맵 메모리(31,32 및 33)내에 연속 어드레스를 주사하기 위한 카운터를 포함할 수 있다. 제어 회로(36)에 제공된 명령은 카운터가 카운트될 범위에 관한 정보를 전달한다. 카운팅은 재기록 칼라 맵 메모리(31,32 및 33)에 대한 정보가 픽셀 입력 래치(35)를 통하여 클럭되는 비율에 상응하는 어드레스 주사 비율로 처리된다.
접속부(37)의 제2전압 레벨은 포맷터(38)의 각 출력 단자를 상응하는 칼라 맵 메모리(31,32 및 33)의 입/출력 단자에 결합하도록 입/출력 멀티플렉서(44,45 및 46)을 조절하여, 각각의 입/출력 버스(47,48 및 49)를 통하여 포맷터(38)의 출력을 각각을 칼라 맵 메모리(31,32 및 33)에 기록한다. 그 명령이 수신된 이후에, 픽셀 입력 래치는 칼라 맵 메모리(31,32 및 33)에 대한 기록 입력을 병렬로 수신한다. 포맷터(38)는 칼라 맵 메모리(31,32 및 33)에 대한 각각의 기록 입력을 그들 각각의 입/출력 멀티플렉서(44,45 및 46)에 공급한다.
종래의 디스플레이 모니터에 있어서, 라인 리트레이스 기간은 라인 트레이스 기간에 대해 5분의 1이거나, 그보다 약간 더 길다. 칼라 맵 메모리(31,32 및 33)는 디스플레일 주사 라인내의 픽셀 만큼의 많은 어드레스 가능한 기억 위치를 갖고, 기록하는 동안 발생기(39)의 어드레스 주사 비율은 픽셀 주사 비율과 동일하다고 가정한다. 그러면, 칼라 맵 메모리 내용의 5분의 1까지 라인 리트레이스 기간동안 재기록될 수 있다. 여러 라인 기간(및, 필드 대 필드 라인 인터레이스가 사용 되었다면, 부가적인 1/2 라인 기간)을 포함하는 더 긴 필드 트레이스 기간에 있어서, 칼라 맵 메모리(31,32 및 33)의 전체 내용은 발생기(39)의 어드레스 주사 비율이 픽셀 주사 비율과 동일한 가정하에 라인 트레이스 기간과 동일한 시간내에 재기록될 수 있다.
실제에 있어서, 칼라 맵 메모리내의 다수의 어드레스 가능한 기억 위치가 감소되도록 시스템 설계가 종종 고려되기 때문에, 발생기(39) 어드레스 주사 비율은 픽셀 주사 비율과 동일하다고 가정할지라도 칼라 맵 메모리(31,32 및 33)는 디스플레이 라인 리트레이스 기간내에 칼라 맵 메모리(31,32 및 33)가 전체적으로 재기록될 수 있다. 예를들어, 디스플레이 프로세서(16)는 디스플레이 프로세서(16) 이외의 수단에 의해 디스플레이 스크린에 공급된 배경 영상을 대체시키는 몽타지 영상(montage images)을 독단적으로 발생시키는데 이용될 수 있다. 몽타지된 영상이 임의의 디스플레이 라인 트레이스 기간의 5분의 1보다 결코 넓지 않으면, 칼라 맵 메모리(31,32 및 33)는 디스플레이 리트레이스 기간내에서 전체적으로 재기록될 수 있다.
임의의 라인 리트레이스 기간동안 재기록되어질 필요가 있는 칼라 맵 메모리(31,32 및 33)중 임의의 한 메모리의 어드레스 가능한 위치의 수는 상기 칼라 맵에 기억된 화상 변수의 동일 값을 갖는 라인 또는, 쌍의 인접 라인내의 여러 픽셀이 있을 때 감소된다. 많은 영상은 인접 픽셀 가운데 상당한 상관 관계를 갖는다. 이것은 특히, 컴퓨터로 형성된 그래픽이 관계되는 경우 실현되고, 카메라로 형성된 영상이 관계되는 경우에도 실현된다.
제2도의 디스플레이 프로세서(16)는 또한, 본 발명을 구체화하는 있을 수 있는 변경 실시예를 도시한 것이다. 접속부(37)는 3개의 독립 제어 라인 즉, 메모리(31)와 한쌍의 멀티플렉서(41 및 44)쌍에 대한 제1제어 라인, 메모리(32)와 한쌍의 멀티플렉서(42 및 45)에 대한 제2제어 라인과, 메모리(33)와 한쌍의 멀티플렉서(43 및 46)에 대한 제3제어 라인으로 대체될 수도 있다. 이것은 각각의 칼라 맵 메모리(31,32 및 33)을 판독 및 기록하는 독립적인 제어를 허용한다. 동일한 동작은 코드된 형태로 판독/기록 명령을 전송하는 2-비트 와이드 스(wide bus)로 접속(37)을 대체시키거나, 칼라 맵 메모리(31 내지 33) 및 멀티플렉서(41 내지 46)내에 적절한 명령 디코더를 사용하여 성취될 수 있다. 독립 어드레스 주사 발생기는, 기록하는 동안, 칼라 맵 메모리(31,32 및 33)에 대해 제공될 수도 있다.
신호를 제어하기 위한 다수의 레지스터는 제2도에 도시된 디스플레이 프로세서(16)에 포함될 수도 있다. 예를들어, 포맷터(38)(리얀 등에 기술된 바와 같은, 이전에 언급된 포맷터가 프로그램 가능한 경우에, 레지스터는 픽셀 입력 래치(35)내의 비트가 각각이 출력에 선택되는 것에 관한 명령을 저장하는데 바람직하다. 또한 레지스터는 칼라 맵 메모리(31, 32 및 33)에 인가되는 어드레스의 멀티플렉싱에 관한 명령을 저장하는데 바람직할 수도 있다. 그들 레지스터는, 칼라 맵 메모리(31,32및33)가 버스 (17)로부터 로드되었을때 이외의 필드 리트레이스 기간동안의 시간에서 버스(17)로부터 편리하게 로드된다. 상기 레지스터는 칼라 맵 메모리(31,32및33)가 재로드되지 않았을 때의 라인 리트레이스 기간동안 상기 레지스터의 재로딩을 위해 배열될 수도 있다.
디스플레이 프로세서(16)보다 더 단순한 본 발명에 관련된 디스플레이 프로세서는 동작 유연성(flexi-bility)에 있어서의 부대손실에도 불구하고 바람직하게 될 수 있다. 리얀등은, 한쌍의 칼라 맵 메모리가 공통으로 어드레스를 수신하고 제1 및 제2색도 전용 성분 예를들어, I 및 Q또는 (R-Y)및 (B-Y)의 값을 저장하는 디스플레이 프로세서를 기술한다. 휘도 전용 원색 성분 칼라 맵 메모리는 그러한 장치와 함께 사용될 수도 있거나 제3칼라 맵 메모리의 비사용을 도모하도록 선형적으로 코드화된 각각의 픽셀의 휘도 전용 색 성분이 배치될 수 있다.
제3도는 디스플레이 리트레이스 기간동안 칼라 맵 메모리(31,32 및 33)에 데이타를 기록시키기 이전에 명령의 이용을 피하기 위해 제2도의 디스플레이 프로세서(16)로 구성될 수 있는 변경안을 도시한 것이다. 이것은 칼라 맵 메모리(31,32 및 33)를 재기록하기 위한 라인 리트레이스 기간동안 이용 가능한 시간을 연장시킨다. 한 랜덤 액세스 메모리(50)는 칼라 맵 판독/기록 제어 회로(36')가 각각의 주사 라인을 실행시킬 명령을 저장하기 위해 제공된다. RAM(50)은 명령 RAM 어드레스 멀티플렉서(51)로부터 그 RAM(50)에 제공된 주사 라인수에 의해 어드레스된다. RAM(50)용 로드 제어 회로(52)는 라인 주사수의 소스 선택을 제어한다. 디스플레이 주사동안, 명령어가 RAM(50)으로부터 판독되었을때, 라인 카운터(53)는 그들 주사 라인수를 제공한다. RAM(50)의 기록 동안, 그들 주사 라인수는 어드레스 주사 발생기(39)로부터 공급된다.
RMA(50)은 필드 리트레이스 기간의 지정된 시간동안 기록된다. 상기 지정된 시간의 발생은 디스플레이 동기 발생기(40)로부터 칼라 맵 판독/기록 제어 회로(36')까지 발생하는 기록 명령에 의해 신호화 된다. 회로(30')는 명령 RAM(50)에 대한 로드 제어 회로(52)에 기록 명령을 중계하고, RAM(50)에 기록 어드레스를 제공하도록 어드레스 주사 발생기(39)를 조정한다. 로드 제어 회로(52)는 기록 명령에 응답하여, 픽셀 입력 래치(35)의 데이타를 명령 RAM(50)의 데이타 입/출력 단자에 결합하도록 기록 입력으로서 데이타를 픽셀 입력 래치(35)가 수용하는 입/출력 멀티 플렉서(54)를 조정하고, 어드레스 주사 발생기(39)의 출력 단자를 명령 RAM(50)의 어드레스 단자에 연결되도록 어드레스 주사 발생기(39)에 의해 제공된 주사 라인 수(기록 어드레스)를 선택하는 어드레스 멀티플렉서(51)를 조정한다. 로드 제어 회로(52)는 기록 신호를 RAM(50)에 공급한다.
RAM(50)을 기록하기 위해 지정된 기간이 종료되었을 때, 로드 제어 회로는 판독 신호를 RAM(50)에 인가하고, 라인 카운터(53)의 출력 단자를 명령 RAM(50)의 어드레스 단자에 결합되도록 라인 카운터(53)에 의해 제공된 주사 라인수(판독 어드레스)를 선택하는 멀티플렉서(51)를 제어하고, 명령RAM(50)의 데이타 입/출력 단자를 칼라 맵 판독/기록 제어 회로(36')의 입력 단자에 결합되도록 RAM(50)으로부터 칼라 판독/기록 제어 회로(36')까지 판독 출력을 제공하는 입/출력 멀티플렉서(54)를 제어한다.

Claims (6)

  1. 랜덤 액세스 입/출력 포트 및 직렬 출력 포트를 갖는 랜덤 액세스 메모리, 상기 랜덤 액세스 메모리의 직렬 출력 포트로부터 디스플레이 프로세서에 공급되는 데이타에 응답하여 디스플레이를 표시하는 디지탈 출력 신호를 발생시키기 위한 디스플레이 프로세서와, 제1칼라 맵 메모리에 어드레스로서 인가되는 상기 랜덤 액세스 메모리의 직렬 출력 포트로서 상기 디스플레이 프로세서에 공급된 데이타의 최소한 선택된 부분에 응답하는 상기 디지탈 출력 신호중 각각의 한 신호를 판독하기 위해 상기 디스플레이 프로세서에 포함된 최소한 하나의 제1칼라 맵 메모리를 포함하는 프로세서에 있어서, 기록하는 동안 상기 제1칼라 맵 메모리(31)에 어드레스를 인가하기 위한 수단과, 상기 랜덤 액세스 메모리의 직렬 출력 포트(17)로부터 상기 디스플레이 프로세서(16)에 공급된 데타의 최소한 선택된 부분을 기록하는 동안 상기 제1칼라 맵 메모리(31)에 기록 입력 데이타로서 인가하기 위한 수단(44)을 포함하는 것을 특징으로 하는 디스플레이 프로세서.
  2. 제1항에 있어서, 판독하는 동안 제2칼라 맵 메모리에 어드레스로서 인가되는 상기 랜덤 액세스 메모리의 직렬 포트(17)로부터 상기 데이타 프로세서에 공급된 데이타의 최소한 선택된 부분에 응답하여 상기 디지탈 출력 신호중 각각의 한 신호를 판독하기 위해 상기 디스플레이 프로세서(16)에 포함된 제2칼라 맵 메모리(32) ; 기록하는 동안 상기 제2칼라 맵 메모리(32)에 어드레스를 인가하기 위한 수단과 ; 상기 랜덤 액세스 메모리의 직렬 출력 포트(17)로부터 상기 디스플레이 프로세서에 공급된 데타의 최소한 선택된 부분을 기록하는 동안 상기 제2칼라 맵 메모리(32)에 기록 입력 데이타로서 인가하기 위한 수단(45)을 더 포함하는 것을 특징으로 하는 디스플레이 프로세서.
  3. 제2항에 있어서, 판독하는 동안 제3칼라 맵 메로리(33)에 어드레스로서 인가되는 상기 랜덤 액세스 메모리의 직렬 포트(17)로부터 상기 데이타 프로세서에 공급된 데이타의 최소한 선택된 부분에 응답하여 상기 디지탈 출력 신호중 각각의 한 신호를 판단하기 위해 상기 디스플레이 프로세서(16)에 포함된 제3칼라 맵 메모리(33) ; 기록하는 동안 상기 제3칼라 맵 메모리(33)에 어드레스를 인가하기 위한 선택 수단과 ; 상기 랜덤 액세스 메모리의 직렬 출력 포트(17)로부터 상기 디스플레이 프로세서(16)에 공급된 데이타의 최소한 선택된 부분을 기록하는 동안 상기 제3칼라 맵 메모리(33)에 기록 입력 데이타로서 인가하기 위한 수단(46)을 더 포함하는 것을 특징으로 하는 디스플레이 프로세서.
  4. 제1항에 있어서, 상기 제1칼라 맵 메모리(31)에 어드레스를 인가하기 위한 수단은, 상기 제1, 제2 및 제3칼라 맵 메모리중 임의의 한 메모리의 기록동안 순차 어드레스를 발생하기 위한 수단과 ; 기록하는 동안 상기 순차 어드레스를 상기 제1칼라 맵 메모리(31)에 인가하기 위한 수단(41)을 포함하는 것을 특징으로 하는 디스플레이 프로세서.
  5. 제2항에 있어서, “상기 제2칼라 맵 메모리(32)에 어드레스를 인가하기 위한 수단은, 상기 제1, 제2 및 제3칼라 맵 메모리중 임의의 한 메모리의 기록 동안 순차 어드레스를 발생하기 위한 수단(39)과 ; 기록하는 동안 상기 순차 어드레스를 상기 제2칼라 맵 메모리(32)에 인가하기 위한 수단(42)을 포함하는 것을 특징으로 하는 디스플레이 프로세서.
  6. 제3항에 있어서, 상기 제3칼라 맵 메모리(33)에 어드레스를 인가하기 위한 수단은, 상기 제1, 제2 및 제3칼라 맵 메모리중 임의의 한 메모리의 기록동안 순차 어드레스를 발생하기 위한 수단(39)과 ; 기록하는 동안 상기 순차식 어드레스를 상기 제3칼라 맵 메모리(33)에 인가하기 위한 수단(43)을 포함하는 것을 특징으로 하는 디스플레이 프로세서.
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