JPH02206217A - デジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術 発明が解決しようとする問題点 課題を解決するための手段 作用 実施例 発明の効果 ［概要］ 入力されたデータ列の各データに対し重み付けを行なっ
でそれらを加算出力できるデジタルフィルタに間し、 高速動作が可能となるデジタルフィルタの提供を目的と
し、 入力されたデータ列を時分割して複数のデータ列を生成
するデータ列分割回路と、生成されたデ−タ列が分配さ
れるｒｉ数のフィルタ回路と、を有し、各フィルタ回路
は、分配されたデータ列から各データを抽出する抽出手
段と、与えられたデータ列に各々所定の係数を乗する複
数の乗算手段と、各乗算結果の加算処理を行なう加算処
理手段と、を含む、ことにより構成される。

［産業上の利用分野］ 本発明は、入力されたデータ列の各データに対して重み
付けを行ない、それらを加算出力できるデジタルフィル
タに間する。

デジタルフィルタは符号量干渉を解消するロールオフ特
性が得られる波形整形用のフィルタとして衛星通信なと
で使用されている。

そしてトランスバーサル型のデジタルフィルタでは、フ
ィードバックが行なわれないので、出力カットが不要と
なり、また良好な直線性が容易に得られる。

［従来の技術］ 第３図ではトランスバーサル型とされたフィルタ回路１
２の一般的な構成が説明されており、このフィルタ回路
１２はＬＳＩ化されている。

そしてフィルタ回路１２にはデータ抽出部１４が設けら
れており、データ抽出部１４は直列接続された複数のＭ
延素子３０−１．３０−２・・・３Ｏ−ｎ−１，３０−
ｎで構成されている。

これら遅延素子３０−１．３０−２・・・３Ｏ−ｎ−１
，３０−ｎには所定数周波数のサンプルクロックが外部
から供給されており、先頭の遅延素子３０−１には外部
からデータ列ｘｎが与えられる。

これによりデータ列Ｘ。の各データＸ。−１−８は順に
遅延され、データ抽出部１４で抽出された各データｘｌ
、−１−１は加算部３２の乗算器１６−１．１６−２．
１６−３φ・−１６−ｎ−２，１８−ｎ　−１，１６−
ｎに各々供給される。

加算部３２０乗算器１６−１．１６−２．１６−３・・
・１６−ｎ−２，１６−ｎ−１，１６−ｎでは供給され
たデータｘｎ−ｉ−１に重み付は用の係数＆＠、ａ、、
ａ２°”　”　ａ杓−２ｓ　＆ｎ−２１ａｌｌ−１が各
々乗算され、それらの乗算結果は加算処理部１８に設け
られたセレクタ３４へ入力される。

セレクタ３４では加算部３２から入力された各乗算結果
が逐次選択され、選択された乗算結果は時分割加算器３
６へ出力される。

この時分割加算器３６ではセレクタ３４から選択出力さ
れた乗算器１６−１．１６−２．１６−３・・・１６−
ｎ−２，１６−ｎ−１，１６−ｎが逐次加算されており
、その加算結果がフィルタ出力ｙｎとして外部へ送出さ
れる。

第４図ではタップ数＝５とされたフィルタ回路１２の構
成が説明されている。

この例ではタップ数＝５とされているので、データ抽出
回路１４には遅延素子３０−１．３０−２．３０−３．
３０−４が、また加算部３２には乗算器１６−１．１６
−２．１６−３．１６−４゜１６−５が各々設けられ、
加算処理部１８によるフィルタ出力ｙ。は、 ３／１１＝ΣａｌＸｎ−＋−１ １＝０ （ｎ＝０．　１．　２　・　・　・） の式で表わされる。

以上のように入力データ列ｘｎから抽出されたデータＸ
ｎ−１−１にタップ係数ａｌｌｓ　　ａｌｌ　　＆２”
　”　”　ａ。−３＋　　ａ、−２１ａ、−ｌが各々乗
算されて得られたデータが加算処理部１８で時分割加算
されることによりフィルタ出力ｙ。が得られている。

［発明が解決しようとするｒ４題］ したがっであるデータ列が入力されてから次のデータ列
が入力されるまでの閏（すなわちサンプルクロックの周
期）に各乗算結果の時分割加算を終了することが必要と
なる。

このため、動作速度が制限され、その結果、動作速度の
飛躍的な向上が困難とされていた。

本発明は上記従来の課題に鑑みてなされたものであり、
その目的は、高速動作が可能となるデジタルフィルタを
提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明に係るデジタルフィ
ルタは次のように構成されている。

第１図において外部から人力されたデータ列Ｘ０はデー
タ列分割回路１０により時分割され、その結果、複数の
データ列が生成される。

このデータ列分割回路１０で生成されたデータ列は複数
のフィルタ回路１２−１．１２−２・・・１２−ｋに分
配される。

第２図において、各フィルタ回路１２−１．１２−２は
第１図におけるフィルタ回路１２−１゜１２−２・・・
１２−ｋに対応しており（ｋ　＝　２）、これらには、
分配されたデータ列Ｘ　２１．、　　Ｘ　２ｎｌから各
データを抽出する抽出手段（データ抽出部）１４−１．
１４−２、与えられた抽出データに各々所定の係数（＆
＠＋　　ａ＋＊　　ａ２＋　　ａ３＋　　＆ａ）を乗す
る複数の乗算手段（乗算器）１Ｇ−１，１６−２゜１８
−３．１６−４．１６−５、各乗算結果を時分割加算す
る加算手段（加算処理部）１８−１゜１８−２、が含ま
れている。

［作用］ 本発明では、与えられたデータ列（Ｘ　２．、ｅ　　１
２ｎ３．）から抽出した各データに各々所定の係数ａＳ
。

ａ、、ａ２．、・ａ３．ａ４を乗することにより得られ
た乗算結果を時分割加算するフィルタ回路１２−１゜１
２−２・番・１２−にへ、フィルタ入力のデータ列ｘｎ
を時分割して生成したデータ列が分配されるので、乗算
結果の時分割加算を並行して行なえる。

［実施例］ 以下、図面に基づいて本発明に係るデジタルフィルタの
好適な実施例を説明する。

第１図において、データ列Ｘ。はデータ列分割回路１０
のシフトレジスタ２０に人力されており、シフトレジス
タ２０にはサンプルクロックも入力されている。

そしてシフトレジスタ２０によりシフトされたデータ列
Ｘ。の各データＸ　、＊　　Ｘ　２・・・ｘｋはフリッ
プフロップ２２−１．２２−２・・・２２−ｋに各々与
えられており、それらフリップフロップ２２−１．２２
−２・φ・２２−ｋにはに倍のサンプルクロックが供給
されている。

その結果、データ列ｘｎのデータＩｎ−１−１をに−１
ずつシフトしたものがフリップフロップ２２−１．２２
−２・・・２２−にで各々セットされ、これらがフィル
タ回路１２−１．１２−２・・・１２−にへ各々出力さ
れる。

すなわち、入力されたデータ列Ｘ。の各データＸ３．−
２をに−１ずつシフトして時分割することにより複数の
データ列が得られ、これらがフィルタ回路１２−１．１
２−２・・・１２−ｋに分配される。

本実施例ではフィルタ回路１２−１．１２−２・・・１
２−ｋに第３図及び第４図で示されたフィルタ回路１２
と同一構成のものが使用されており、それらフィルタ回
路１２−１．１２−２・・・１２−にで得られた時分割
加算の出力ｙ１１　５’２・・・ｙｋは加算処理部２４
へ出力される。

この加算処理部２４は第３図で示された加算処理部１８
のセレクタ３４及び時分割加算器３６を含む構成とされ
ており、フィルタ回路１２−１゜１２−２・・−１２−
ｋから人力された加算結果ｙ＋＋３’２・・・ｙ、を時
分割加算することにより最終的なフィルタ出力ｙｎが得
られる。

ただし、フィルタ回路！２−１．１２−２・・・１２−
にの加算出力ｙ１１　３’２・・・ｙ、を時分割加算し
た値かに倍の冗長性を有しているので、ｌ／にの割合で
時分割加算の結果を間引いたものがフィルタ出力ｙ、、
ｌとされる。

以上のように本実施例では、人力のデータ列Ｘ。かに倍
にデータ列分割回ｒ＊ｔｏで時分割され、それらのデー
タ列がフィルタ回路１２−１．１２−２・会・１２−に
で並列処理されるので、動作速度をに倍に高めることが
可能となる。

第２図ではタップ数＝５とされた第２実施例の構成が説
明されており、データ列Ｘ。の各データＸＲ−１−１を
１つ飛びに時分割して得られた偶数番データ列Ｘ２ｎと
奇数番データ列Ｘ２ｎｅｌとが、２つのフィルタ回路１
２−１．１２−２に各々配分される。

そしてフィルタ回路１２−１のデータ抽出部１４−１は
遅延素子３０−１．３０−３で構成されており、データ
列Ｘ２ｎは遅延素子３０−１へ人力される。

さらに加算部３０−１は係数ａｓ、ａ、、、ａ４を用い
た乗算を行なう乗算器１６−１．１６−３．１６−５で
構成されており、それらの乗算結果は加算処理部１８−
１で時分割加算される。

また、フィルタ回路１２−２のデータ抽出部１４−２は
遅延素子３０−２のみで構成されており、加算部３２−
２は係数ａｌ、ａ３で乗算を各々行なう乗算器１６−２
．１６−４により構成されている。

さらに乗算ａｘ　６−２．１６−４の乗算結果は加算処
理部１８−２で時分割加算されており、その加算結果ｙ
２は、フィルタ回路１２−１側の加算処理部１８−１で
得られた加算結果ｙ、とともに、加算処理部２４へ出力
されている。

その結果、加算処理部２４では ３／２１１＝Σ＆　２＋　Ｘ　ａｎ−２１＋Σａ２１１
Ｘ２ｎ−２１−１ｉ＝Ｏｉ＝０ の式で示される加算結果が加算処理部２４で得られる。

この実施例によれば、第４図における加算処理部１８の
逐次加算が加算処理部１８−１．１８−２により分担さ
れ、それらで逐次加算が並行して行なわれるので、フィ
ルタ動作を第４図の場合に比して２倍に高速化すること
が可能となる。

［発明の効果］ 以上説明したように本発明によれば、与えられたデータ
列から抽出した各データに各々所定の係数を乗じて各乗
算結果を時分割加算する複数のフィルタ回路へ、入力デ
ータ列を時分割したデータ列が配分されるので、各フィ
ルタ回路において処理が並列に実行され、したがって、
デジタルフィルタの動作速度を飛躍的に高めることが可
能とな

【図面の簡単な説明】

第１１！Ｉは第１実施例の構成説明図、第２図は第２実
施例の構成説明図、 第３図は第１従来例の構成説明図、 第４図は第２従来例の構成説明図、 である。 ３０−１゜ ３０−ｎ　１１ ３２−１゜ ３４　・　・　・ ３６１　・ ３０−２　　・　・　・　３Ｏ−ｎ−１゜・・遅延素子
、 ３２−２・・・加算部、 セレクタ、 時分割加算器。 ｌ　Ｏ−・　ψ １２−１゜ １４−１゜ １６−１゜ １８−１゜ ２００　番　働 ２２−１゜ ２４　φ　ψ　争 データ列分割回路、 １２−２拳拳・１２−に フィルタ回路、 １４−２・・・データ抽出部、 １６−２・・・１６−ｎ 乗算器、 １８−２−・番加算処理部、 シフトレジスタ、 ２２−２Φ−・２２−に フリップフロップ、 加算処理部、

Claims (1)

1. 【特許請求の範囲】 入力されたデータ列を分割して複数のデータ列を生成す
   るデータ列分割回路（１０）と、 生成されたデータ列が分配される複数のフィルタ回路（
   １２）と、 を有し、各フィルタ回路（１２）は、 分配されたデータ列から各データを抽出する抽出手段（
   １４）と、 与えられた抽出データに各々所定の係数を乗する複数の
   乗算手段（１６）と、 各乗算結果の加算処理を行なう加算処理手段（１８）と
   、 を含む、 ことを特徴とするデジタルフィルタ。