JPH04266210A

JPH04266210A - 入力加重型トランスバーサルフィルタ

Info

Publication number: JPH04266210A
Application number: JP3027318A
Authority: JP
Inventors: Masaki Nishikawa; 正樹西川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-02-21
Filing date: 1991-02-21
Publication date: 1992-09-22
Also published as: KR920017352A; EP0500394A3; US5280255A; CA2061639A1; KR960014116B1; EP0500394B1; DE69223166T2; DE69223166D1; EP0500394A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】この発明は、入力信号を実時間で
フィルタ演算する入力加重型トランスバーサルフィルタ
に関する。

【０００３】

【従来の技術】入力信号を実時間演算でディジタル処理
するフィルタが、例えば「１ＥＥＥ，Ｔｒａｎｓａｃｔ
ｉｏｎｓ　ｏｎ　Ｃｏｎｓｕｍｅｒ　Ｅｌｅｃｔｒｏｎ
ｉｃｓ　Ｖｏｌ　ＣＥ−２６，Ｆｅｂｒｕａｒｙ　１９
８０　」のＰＥＲＦＯＲＭＡＮＣＥ　ＥＶＡＬＵＡＴＩ
ＯＮＳ　ＯＦ　ＳＥＬＥＣＴＥＤ　ＡＵＴＯＭＡＴＩＣ
　ＤＥＧＨＯＳＴＩＮＧ　ＳＹＳＴＥＭＳ　ＦＯＲＴＥ
ＬＥＶＩＳＩＯＮ　に記載されている。

【０００４】図９は、この種の６タップの入力加重型ト
ランスバーサルフィルタ（以下トランスバーサルフィル
タと記す）を示している。この例は、タップ数の多いト
ランスバーサルフィルタの一部を切り取った形となって
おり、一般的なものである。期間Ｔ毎にサンプルされて
標本化された標本化系列信号｛ｘ（ｉ）｝は、入力端子
１を介して６個の係数器１０〜１５に入力される。係数
器１０〜１５は、それぞれ入力信号に対して係数Ｃ０〜
Ｃ５を掛けて出力し、その出力をそれぞれ加算器２０〜
２５に供給する。また、期間Ｔ毎にサンプルされた標本
化系列信号｛ｚ（ｉ）｝が入力端子３を通して加算器２
５に入力される。加算器２０〜２５は、遅延素子３０〜
３４と交互になるように直列接続され、加算器２０の出
力は出力確定遅延素子４を介して出力端子２に導出され
る。遅延素子３０〜３４及び４はクロックＣＫにより駆
動されている。

【０００５】上記のトランスバーサルフィルタの遅延素
子４の出力系列信号｛ｙ（ｉ）｝は　　　　　　　　　　　　　　　　　　　　５　　　　
　　　　　　　ｙ（ｉ）　＝　　ΣＣ（ｊ）・ｘ（ｉ−
ｊ−１）　−ｚ（ｉ−６）　　　　……　（１）　　　
　　　　　　　　　　　　　　　　ｊ＝０　　と表され
る。この出力系列信号｛ｙ（ｉ）｝がトランスバーサル
フィルタの最終的な出力系列となる。

【０００６】また、前記入力端子３はカスケード入力端
子と呼ばれ、トランスバーサルフィルタ同士を直列接続
する為のものであり、単独で使用する場合は不要となる
。

【０００７】上記（１）式で示される演算処理は、広範
囲な技術分野で用いられている。特にテレビジョンゴー
スト除去、テレビジョン信号デジタル処理の分野では、
Ｔ＝７０ｎｓ〜９３ｎｓで用いられ、高速でかつ実時間
で（１）式を実行するために、係数器１０〜１５として
はランダムロジックによる乗算器以外にＲＯＭ（ｒｅａ
ｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）、ＲＡＭ（ｒａｎｄｏｍ
　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）などが用いられている
。

【０００８】ところで、トランスバーサルフィルタの集
積回路化を考えた場合、上記の係数器の回路規模は比較
的大きく、１つのＩＣチップで確保できるタップ数は高
々６４タップ程度である。通常ゴースト除去装置では、
色副搬送波周波数ｆｓｃの４倍の周波数である１４．３
２ＭＨｚ、つまりＴ＝７０ｎｓでトランスバーサルフィ
ルタを用いる。この時６４タップのトランスバーサルフ
ィルタは４．４ｕｓ幅となる。一般に遅延時間の範囲−
１ｕｓ〜２４ｕｓの間にゴーストの９０％が発生してい
るといわれており、この範囲のゴーストに対応する実用
的なゴースト除去装置を実現するためには、３５７タッ
プ以上のトランスバーサルフィルタが必要となる。すな
わち、同じＩＣチップが６個以上も必要となり、部品点
数が多いこと、基板面積が大きくなることなどの理由か
ら経費が高くなり問題である。

【０００９】

【発明が解決しようとする課題】上記のように、高速動
作で実時間演算を得る従来のトランスバーサルフィルタ
は、係数器の回路規模が大きくなり、ＩＣ化しても充分
な数のタップ数を得られないという問題点があった。

【００１０】そこで、この発明は、従来と同一タップ数
のフィルタを実現するのに回路規模は従来より格段に小
さくてよく、従来と同じ係数器規模で実現するとタップ
数は従来よりも格段と大きくすることができる入力加重
型トランスバーサルフィルタを提供することを目的とす
る。

【００１１】［発明の構成］

【００１２】

【課題を解決するための手段】この発明は、係数器を時
分割動作させるもので、期間Ｔ毎にサンプル標本化され
た入力標本化系列に対して乗算される係数を前記期間Ｔ
の間にｎ（ｎは２以上の自然数）回切り換えて乗算する
。そしてこの係数器の出力をパイプライン形加算手段に
より加え合わせ、このパイプライン形加算手段の出力を
前記Ｔ期間毎に標本化系列出力として出力する。同時に
このパイプライン形加算手段の出力の一部をパイプライ
ン形加算手段自身の入力に設けられた入力選択手段に入
力する。この入力選択手段は前記期間Ｔの間に最低２回
、パイプライン形加算手段の出力か一定値もしくは別の
加算入力とを切り換えるように構成されるものである。

【００１３】また、上記パイプライン形加算手段は、前
記複数の係数器の出力が入力される複数の加算器と、こ
の複数の加算器の間をそれぞれ（Ｔ／ｎ）の遅延時間を
持つ遅延素子がｎ個直列接続された遅延手段とを備える
ものである。

【００１４】

【作用】上記の手段により、係数器が期間Ｔの間に時分
割使用されるために、パイプライン形加算手段の遅延素
子列からは期間Ｔの間に複数の係数乗算結果を得ること
ができる。これらの係数乗算結果のうち遅延時間の充分
でないものは前記パイプライン形加算手段の入力に加え
られ前記遅延素子列を再度通ることにより充分な遅延時
間を得ることができ、正しいフィルタ出力が得られる。

【００１５】よって、係数器は、従来の複数個分の機能
を果たしており、係数器の規模を低減できる。また従来
と同じ規模の係数器を使用すればタップ数を格段と増加
することができる。

【００１６】

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の第１の実施例である。タップ
数ｋが従来と同じ６個、係数の時分割多重度ｎが２の時
の例を示している。

【００１７】入力端子１１には、期間Ｔ毎に標本化され
た標本化系列信号ａ＝｛ｘ（ｉ）｝が入力される。この
標本化系列信号ａは、係数器１１０〜１１２に入力され
る。係数器１１０〜１１２にはそれぞれセレクタ１９０〜１
９２からの係数が供給されるもので、各係数器１１０〜
１１２における係数は、期間Ｔの間に２種類切り換えら
れる。セレクタ１９０では係数Ｃ０とＣ３、セレクタ１
９１では係数Ｃ１とＣ４、セレクタ１９２では係数Ｃ２
とＣ５が切り換えられる。セレクタ１９０〜１９２はセ
レクト信号Ｓが“１”の時は小さい番号のタップ係数（
Ｃ０，Ｃ１，Ｃ２）を選択し、“０”の時は大きい番号
のタップ係数（Ｃ３，Ｃ４，Ｃ５）を選択する。

【００１８】係数器１１０〜１１２の出力はそれぞれ加
算器１２０〜１２２に供給される。加算器１２０と１２
１の間には、遅延時間（Ｔ／２＝Ｔ／ｎ）の遅延素子１
３０と１３１が直列接続され、また、加算器１２１と１
２２の間には、遅延時間（Ｔ／２＝Ｔ／ｎ）の遅延素子
１３２と１３３が直列接続されている。

【００１９】上記加算器１２０から加算器１２２までの
遅延回路は、パイプライン形加算手段１７０を形成して
いる。

【００２０】このパイプライン形加算手段１７０の出力
は、遅延時間（Ｔ／２＝Ｔ／ｎ）の遅延素子１５０に入
力され、遅延素子１５０の出力は遅延時間Ｔの遅延時間
を持つ出力確定遅延素子１４０に入力される。この出力
確定遅延素子１４０の出力が出力端子１２に接続されて
いる。また、パイプライン形加算手段１７０の出力は、
遅延時間（Ｔ／２＝Ｔ／ｎ）の遅延素子１６０にも入力
される。

【００２１】カスケード入力端子１３には、期間Ｔ毎に
標本化されたカスケード入力系列信号ｅ＝｛ｚ（ｉ）｝
が入力される。この標本化系列信号ｅは、セレクタ１８
０に入力されている。セレクタ１８０は標本化系列信号
ｅと遅延素子１６０の出力が供給されており、期間Ｔの
間にこの２種類が切り換えられる。セレクタ１８０はセ
レクト信号Ｓが“１”の時は遅延素子１６０の出力を選
択し、“０”の時は標本化系列信号ｅを選択する。セレ
クタ１８０の出力はパイプライン形加算手段１７０内の
加算器１２２に接続されている。

【００２２】図２は、上記トランスバーサルフィルタの
動作を説明するタイミングチャートである。

【００２３】ここで、図１及び図２を用いて上記トラン
スバーサルフィルタの動作を説明する前に、まず図３及
び図４を用いて、基本的原理を説明する。

【００２４】図３は図１に示したこの発明の一実施例を
説明するための図である。図３は図１では接続していた
遅延素子１６０の出力とセレクタ１８０の入力とを切り
離し、遅延素子１６０の出力を仮出力端子１４とし、セ
レクタ１８０の切り離された入力には、仮入力系列ｍが
入力される仮入力端子１５が設けられ、期間Ｔ毎に標本
化された標本化系列信号｛α（ｉ）｝がセレクタ１８０
のセレクト信号Ｓが“１”の時だけ入力されるものとし
た以外は図１とまったく同一である。各構成要素の動作
、信号の種類、付られた数字も同一であるので各々の説
明は省略する。

【００２５】図４は、図３における動作を説明する為に
示したタイミングチャートである。図４に示すように、
セレクト信号Ｓ及び出力確定遅延素子１４０で使用され
るクロックＣＫ１は、周期Ｔであり、クロックＣＫ２は
（Ｔ／２＝Ｔ／ｎ）の周期である。

【００２６】本発明において、第１の周期Ｔのクロック
ＣＫ１に対しｎ倍（ｎは２以上の整数）の周波数を持つ
第２のクロックＣＫｎにより、ＣＫ１の１周期をｎ等分
した区間をそれぞれ時間的に早いものから順にフェーズ
１、フェーズ２、…、フェーズｎと呼ぶことにする。図
１及び図３の例はフェーズ１とフェーズ２の２つである
。

【００２７】標本化系列信号ａは、周期Ｔでサンプリン
グされているので、クロックＣＫ１及びセレクト信号Ｓ
の周期でｘ（ｉ−２），ｘ（ｉ−１），ｘ（ｉ），ｘ（
ｉ＋１）…で示すようにデータ内容が変わる。

【００２８】これに対して係数器１１０〜１１２の出力
ｄ，ｃ，ｂは係数が周期（Ｔ／２）で切り換えられるの
でそれぞれ係数器１１０の場合、Ｃ０・ｘ（ｉ−２），Ｃ３・ｘ（ｉ−２），Ｃ０・ｘ（
ｉ−１），Ｃ３・ｘ（ｉ−１），Ｃ０・ｘ（ｉ），Ｃ３
・ｘ（ｉ），Ｃ０・ｘ（ｉ＋１），Ｃ３・ｘ（ｉ＋１）
，…… 係数器１１１の場合、Ｃ１・ｘ（ｉ−２），Ｃ４・ｘ（ｉ−２），Ｃ１・ｘ（
ｉ−１），Ｃ４・ｘ（ｉ−１），Ｃ１・ｘ（ｉ），Ｃ４
・ｘ（ｉ），Ｃ１・ｘ（ｉ＋１），Ｃ４・ｘ（ｉ＋１）
，…… 係数器１１２の場合、Ｃ２・ｘ（ｉ−２），Ｃ５・ｘ（ｉ−２），Ｃ２・ｘ（
ｉ−１），Ｃ５・ｘ（ｉ−１），Ｃ２・ｘ（ｉ），Ｃ５
・ｘ（ｉ），Ｃ２・ｘ（ｉ＋１），Ｃ５・ｘ（ｉ＋１）
，…… のように周期（Ｔ／２）の系列の出力が得られる。

【００２９】また、カスケード入力系列信号ｅは、周期
Ｔではサンプリングされているので、クロックＣＫ１及
びセレクト信号Ｓの周期でｚ（ｉ−２），ｚ（ｉ−１）
，ｚ（ｉ），ｚ（ｉ＋１）……で示すようにデータ内容
が変わる。標本化系列信号ｍは、クロックＣＫ１及びセレクト信号
Ｓの“１”の時に、周期Ｔ毎に周期Ｔでサンプリングさ
れた信号｛α（ｉ）｝が入力され、クロックＣＫ１及び
セレクト信号Ｓの“１”、“０”の周期でα（ｉ−２）
，＊，α（ｉ−１），＊，α（ｉ），＊，α（ｉ＋１）
，＊……で示すようにデータ内容が変わる。“＊”の期
間では信号の内容は問わない。

【００３０】これらに対して加算器１２２の出力ｆは、
セレクタ１８０が周期（Ｔ／２）で切り換えられるため
、Ｃ２・ｘ（ｉ−２）＋α（ｉ−２），Ｃ５・ｘ（ｉ−２
）＋ｚ（ｉ−２），Ｃ２・ｘ（ｉ−１）＋α（ｉ−１）
，Ｃ５・ｘ（ｉ−１）＋ｚ（ｉ−１），Ｃ２・ｘ（ｉ）
　　＋α（ｉ），Ｃ５　　・ｘ（ｉ）　　＋ｚ（ｉ），
Ｃ２・ｘ（ｉ＋１）＋α（ｉ＋１），Ｃ５・ｘ（ｉ＋１
）＋ｚ（ｉ＋１），…… のように周期（Ｔ／２）の系列の出力が得られる。

【００３１】さて、係数器１１０〜１１２の出力ｄ〜ｂ
をパイプライン形加算手段１７０で加算するとき、各係
数器出力の時間差を、１つの係数器で切り換えられる係
数の数ｎに対して、ｎ（この実施例では２）個の遅延素
子で設定すると、図４に示すように加算器１２０の出力
ｇとして、フェーズ１に添え字の小さなタップの出力和
ΣＳとフェーズ２に添え字の大きなタップの出力和ΣＬ
とが交互に現れる。例えば区間（ｉ−１）Ｔを例に挙げ
ると、期間（ｉ−２）Ｔのフェーズ１には、　　　　Σ
Ｓ＝ＣＯ・ｘ（ｉ−１）＋Ｃ１・ｘ（ｉ−２）＋Ｃ２・
ｘ（ｉ−３）＋α（ｉ−３）が現われ、フェーズ２では
、　　　　ΣＬ＝Ｃ３・ｘ（ｉ−１）＋Ｃ４・ｘ（ｉ−２
）＋Ｃ５・ｘ（ｉ−３）＋ｚ（ｉ−３）が現われる。

【００３２】ここで、ΣＳを周期（Ｔ／２）の遅延素子
１５０で（Ｔ／２）だけ遅延させ更に期間Ｔの間出力確
定遅延素子１４０で保持するように動作させれば、ΣＬ
は無視され、最終出力ｈは図４に示すように出力端子１
２に現れる出力系列信号｛ｙ’（ｉ）｝として、　　　
　ｙ’（ｉ）＝ＣＯ・ｘ（ｉ−１）＋Ｃ１・ｘ（ｉ−２
）＋Ｃ２・ｘ（ｉ−３）＋α（ｉ−３）……　（２）が
得られる。

【００３３】加算器１２０の出力ｇにおいて、ΣＬを（
Ｔ／２）進めるとΣＳと同相になる。そこで、ΣＬを２
．５Ｔ遅られてΣＳに加え、α（ｉ）＝０とすれば　　
　　ＣＯ・ｘ（ｉ−１）＋Ｃ１・ｘ（ｉ−２）＋Ｃ２・
ｘ（ｉ−３）＋Ｃ３・ｘ（ｉ−４）　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　５　　　　　　　＋Ｃ４・ｘ
（ｉ−５）＋Ｃ５・ｘ（ｉ−６）＋ｚ（ｉ−６）＝　　
ΣＣｊ・ｘ（ｉ−ｊ−１）＋ｚ（ｉ−６）　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　ｊ＝０　　となり、（１
）式と同じ形になる。ｇでこの信号が得られれば、周期
（Ｔ／２）の遅延素子１５０で（Ｔ／２）だけ遅延させ
更に期間Ｔの間出力確定遅延素子１４０で保持するよう
に動作させることにより、最終出力ｈには出力系列信号
｛ｙ’　（ｉ）｝として、　　　　ｙ’（ｉ）＝ＣＯ・ｘ（ｉ−１）＋Ｃ１・ｘ（
ｉ−２）＋Ｃ２・ｘ（ｉ−３）＋Ｃ３・ｘ（ｉ−４）　
　　　　　　　　　　　＋Ｃ４・ｘ（ｉ−５）＋Ｃ５・
ｘ（ｉ−６）＋ｚ（ｉ−６）　　　　　　　　　　　　
　　５　　　　　　　　　　　　　＝　　ΣＣｊ・ｘ（
ｉ−ｊ−１）＋ｚ（ｉ−６）　　　　　　　　　　　　
　　　　　　　　……　（３）　　　　　　　　　　　
　　ｊ＝０　　が得られる。これは（１）式で示した所
望のトランスバーサルフィルタの出力に等しい。つまり
、所望のトランスバーサルフィルタの出力を得るにはΣ
ＬはΣＳに比べ更に２．５Ｔの遅延が必要である。

【００３４】ところで、図３において、仮出力端子１４
を仮入力端子１５に接続し、遅延素子１６０の出力をセ
レクタ１８０に入力すると、ΣＬは遅延素子１６０によ
り、（Ｔ／２）だけ遅延すると、α（ｉ）＝ΣＬとする
ことができる。このようにした図３は図１に等しい。（
２）式にα（ｉ）＝ΣＬを代入すると、　　　　ｙ’（ｉ）＝ＣＯ・ｘ（ｉ−１）＋Ｃ１・ｘ（
ｉ−２）＋Ｃ２・ｘ（ｉ−３）＋Ｃ３・ｘ（ｉ−４）　
　　　　　　　　　　　＋Ｃ４・ｘ（ｉ−５）＋Ｃ５・
ｘ（ｉ−６）＋ｚ（ｉ−６）　　　　　　　　　　　　
　　５　　　　　　　　　　　＝　　ΣＣｊ・ｘ（ｉ−ｊ−１）
＋ｚ（ｉ−６）　　　　　　　　　　　　　ｊ＝０　　
　　　　　　　　　　＝ｙ（ｉ）となる。つまり、図１の構成では、ΣＬを遅延素子１６
０に通して位相をΣＳに一致させ、パイプライン形加算
手段１７０によりΣＳと足し合わせながらΣＬの足りな
い遅延時間を補うことにより所望のトランスバーサルフ
ィルタの出力を得ているということができる。

【００３５】これまで、図３から図１の構成の動作原理
を説明した。ここからは図１のタイミングチャートであ
る図２を用いて、改めて図１の動作を簡単に説明する。

【００３６】セレクト信号Ｓ及び出力確定遅延素子１４
０で使用されるクロックＣＫ１は、周期Ｔであり、クロ
ックＣＫ２は、（Ｔ／２＝Ｔ／ｎ）の周期である。標本
化系列信号ａ、係数器１１０〜１１２の出力ｂ〜ｄ、カ
スケード入力系列信号ｅは、図４の説明とまったく同じ
であり説明は省略する。

【００３７】これらに対して加算器１２２の出力ｆは、
セレクタ１８０が周期（Ｔ／２＝ＴＴ／ｎ）で切り換え
られるため、図４において、　　　　α（ｉ）＝Ｃ３・ｘ（ｉ−１）＋Ｃ４・ｘ（ｉ
−２）＋Ｃ５・ｘ（ｉ−３）＋ｚ（ｉ−３）を代入した
結果となり、Ｃ２・ｘ（ｉ−２）＋Ｃ３・ｘ（ｉ−３）＋Ｃ４・ｘ（
ｉ−４）＋Ｃ５・ｘ（ｉ−５）＋ｚ（ｉ−５），Ｃ５・
ｘ（ｉ−２）＋ｚ（ｉ−２），Ｃ２・ｘ（ｉ−１）＋Ｃ３・ｘ（ｉ−２）＋Ｃ４・ｘ（
ｉ−３）＋Ｃ５・ｘ（ｉ−４）＋ｚ（ｉ−４），Ｃ５・
ｘ（ｉ−１）＋ｚ（ｉ−１），Ｃ２・ｘ（ｉ）　　＋Ｃ３・ｘ（ｉ−１）＋Ｃ４・ｘ（
ｉ−２）＋Ｃ５・ｘ（ｉ−３）＋ｚ（ｉ−３），Ｃ５・
ｘ（ｉ）　　＋ｚ（ｉ），Ｃ２・ｘ（ｉ＋１）＋Ｃ３・ｘ（ｉ）　　＋Ｃ４・ｘ（
ｉ−１）＋Ｃ５・ｘ（ｉ−２）＋ｚ（ｉ−２），Ｃ５・
ｘ（ｉ＋１）＋ｚ（ｉ＋１），……のように周期（Ｔ／
２）の系列の出力が得られる（図２参照）。また、加算
器１２０の出力ｇには、やはり図４において　　　　α（ｉ）＝Ｃ３・ｘ（ｉ−１）＋Ｃ４・ｘ（ｉ
−２）＋Ｃ５・ｘ（ｉ−３）＋ｚ（ｉ−３）を代入した
結果が出力され、図２に示すようになる。

【００３８】ここで、図２に示す出力ｇのフェーズ１に
注目すると各係数Ｃ０〜Ｃ５の要因を含み、かつ入力信
号系列の要因もすべて含み（１）式と同じになる。

【００３９】そこで、加算器１２０の出力ｇの各フェー
ズ１を周期（Ｔ／２）の遅延素子１５０で（Ｔ／２）だ
け遅延させ、更に期間Ｔの間出力確定遅延素子１４０で
保持するように動作させれば、出力端子１２に所望の出
力系列信号ｆ＝｛ｙ（ｉ）｝を得ることができる。

【００４０】図５はこの発明の第２の実施例である。こ
のフィルタは、タップ数ｋが従来と同じ６個、係数の時
分割多重度ｎが２の場合を示している。第２の実施例で
は第１の実施例においてタップ係数の選択の順序を変え
た場合を説明する。

【００４１】図５の構成は図１とほぼ同様であるが、セ
レクタの入力がセレクト信号Ｓが“１”の時は大きい番
号のタップ係数（Ｃ３，Ｃ４，Ｃ５）を選択し“０”の
時は小さい番号のタップ係数（Ｃ０，Ｃ１，Ｃ２）を選
択するようにした点が大きな違いである。このようにし
てもパイプライン形加算手段１７０の出力から自分自身
の入力にいたる帰還路の遅延量、パイプライン形加算手
段１７０の出力から出力確定遅延素子１４０との間の遅
延量を調整することで、本実施例の構成によりトランス
バーサルフィルタが実現できる。つまり、図１の遅延素
子１５０がなくなり、加算器１２０の出力が直接、出力
確定遅延素子１４０の入力につながっている。また、加
算器１２０の出力は直列に接続された周期（Ｔ／２＝Ｔ
／ｎ）の遅延素子５６０、５６１、５６２を通してセレ
クタ１８０の入力につながっている。セレクタ１８０は
、標本化系列信号ｅと遅延素子５６２の出力が供給され
ており、期間Ｔの間にこの２種類が切り換えられる。セレクタ１８０はセレクト信号Ｓが“１”の時は標本化
系列信号ｅを選択し、“０”の時は遅延素子５６２の出
力を選択するようになっている。その他の点については
図５の構成は図１とまったく同様であり、付られた数字
も同じであるので説明は省略する。

【００４２】図６は、図５で示した第２の実施例の動作
を説明するタイミングチャートである。

【００４３】図６に示すように、セレクト信号Ｓ及び出
力確定遅延素子１４０で使用されるクロックＣＫ１は、
周期Ｔであり、クロックＣＫ２は（Ｔ／２＝Ｔ／ｎ）の
周期である。

【００４４】標本化系列信号ａは、周期Ｔでサンプリン
グされているので、クロックＣＫ１及びセレクト信号Ｓ
の周期でｘ（ｉ−２），ｘ（ｉ−１），ｘ（ｉ），ｘ（
ｉ＋１）……で示すようにデータ内容が変わる。これに
対して係数器１１０〜１１２の出力ｄ，ｃ，ｂは係数が
周期（Ｔ／２）で切り換えられるのでそれぞれ係数器１１０の場合、Ｃ３・ｘ（ｉ−２），Ｃ０・ｘ（ｉ−２），Ｃ３・ｘ（
ｉ−１），Ｃ０・ｘ（ｉ−１），Ｃ３・ｘ（ｉ），Ｃ０
・ｘ（ｉ），Ｃ３・ｘ（ｉ＋１），Ｃ０・ｘ（ｉ＋１）
，…… 係数器１１１の場合、Ｃ４・ｘ（ｉ−２），Ｃ１・ｘ（ｉ−２），Ｃ４・ｘ（
ｉ−１），Ｃ１・ｘ（ｉ−１），Ｃ４・ｘ（ｉ），Ｃ１
・ｘ（ｉ），Ｃ４・ｘ（ｉ＋１），Ｃ１・ｘ（ｉ＋１）
，…… 係数器１１２の場合、Ｃ５・ｘ（ｉ−２），Ｃ２・ｘ（ｉ−２），Ｃ５・ｘ（
ｉ−１），Ｃ２・ｘ（ｉ−１），Ｃ５・ｘ（ｉ），Ｃ２
・ｘ（ｉ），Ｃ５・ｘ（ｉ＋１），Ｃ２・ｘ（ｉ＋１）
，…… のように周期（Ｔ／２）の系列の出力が得られる。

【００４５】また、カスケード入力系列信号ｅは、周期
Ｔでサンプリングされているので、クロックＣＫ１及び
セレクト信号Ｓの周期でｚ（ｉ−２），ｚ（ｉ−１），
ｚ（ｉ），ｚ（ｉ＋１）……で示すようにデータ内容が
変わる。加算器出力１２０の出力ｇは、直列に接続され
た周期（Ｔ／２）の遅延素子５６０，５６１，５６２を
通してセレクタ１８０に入力されている。加算器１２２
の出力ｆは、セレクタ１８０が周期（Ｔ／２）でカスケ
ード入力系列信号ｅと加算器出力１２０の出力ｇの１．
５Ｔ時間遅れた信号を交互に切り換えるため、Ｃ５・ｘ（ｉ−２）＋ｚ（ｉ−２），Ｃ２・ｘ（ｉ−２）＋Ｃ３・ｘ（ｉ−３）＋Ｃ４・ｘ（
ｉ−４）＋Ｃ５・ｘ（ｉ−５）＋ｚ（ｉ−５），Ｃ５・
ｘ（ｉ−１）＋ｚ（ｉ−１），Ｃ２・ｘ（ｉ−１）＋Ｃ３・ｘ（ｉ−２）＋Ｃ４・ｘ（
ｉ−３）＋Ｃ５・ｘ（ｉ−４）＋ｚ（ｉ−４），Ｃ５・
ｘ（ｉ）　　＋ｚ（ｉ），Ｃ２・ｘ（ｉ）　　＋Ｃ３・ｘ（ｉ−１）＋Ｃ４・ｘ（
ｉ−２）＋Ｃ５・ｘ（ｉ−３）＋ｚ（ｉ−３），Ｃ５・
ｘ（ｉ＋１）＋ｚ（ｉ＋１），Ｃ２・ｘ（ｉ＋１）＋Ｃ３・ｘ（ｉ）　　＋Ｃ４・ｘ（
ｉ−１）＋Ｃ５・ｘ（ｉ−２）＋ｚ（ｉ−２），……の
ように周期（Ｔ／２）の系列の出力が得られる。また、
加算器１２０の出力ｇは、図６に示すようになる。

【００４６】ここで、図６に示す出力ｇのフェーズ２に
注目すると各係数Ｃ０〜Ｃ５の要因を含み、かつ入力信
号系列の要因もすべて含み、（１）式と同じになる。

【００４７】そこで、各フェーズ２を期間Ｔの間出力確
定遅延素子１４０で保持するように動作させれば、出力
端子１２に所望の出力系列信号ｆ＝｛ｙ（ｉ）｝を得る
ことができる。

【００４８】つまり、第２の実施例は第１の実施例にお
いて、タップ係数の選択順序を変え、それに伴いフィー
ドバック用のセレクタの選択順序と信号の位相を合わせ
るための遅延素子の数を調整しただけであり、本発明に
よるタップ数６、時間多重度２の時の同一構成のバリエ
ーションの一つに過ぎない。

【００４９】図７はこの発明の第３の実施例である。こ
のフィルタは、タップ数ｋが従来と同じ６個、係数の時
分割多重度ｎが３の場合を示している。

【００５０】入力端子１１には、期間Ｔ毎に標本化され
た標本化系列信号ａ＝｛ｘ（ｉ）｝が入力される。この
標本化系列信号ａは、係数器７１０，７１１に入力され
る。係数器７１０，７１１にはそれぞれ係数レジスタ７９０
，７９１からの係数が供給されるもので、各係数器７１
０，７１１における係数は、期間Ｔの間に３種類切り換
えられる。係数レジスタ７１０では係数Ｃ０，Ｃ２，Ｃ
４が切り換えられ、係数レジスタ７１１では係数Ｃ１，
Ｃ３，Ｃ５が切り換えられる。係数レジスタ７９０，７
９１は、（Ｔ／３）の周期のクロックＣＫ３で駆動され
、入力系列信号｛ｘ（ｉ）｝の標本化クロックの立ち上
がりと同位相時に、それぞれＣ０とＣ１を出力し、中間
位相時にＣ２とＣ３を出力し、最終位相時にＣ４とＣ５
を出力する。各位相期間を以後それぞれフェーズ１、フ
ェーズ２、フェーズ３と呼ぶ。

【００５１】係数器７１０の出力は加算器７２０に供給
され、係数器７１１の出力は加算器７２１に供給される
。加算器７２０と７２１の間には、遅延時間（Ｔ／３）
の遅延素子７３０〜７３２が直列接続される。

【００５２】上記加算器７２０から加算器７２１までの
遅延回路は、パイプライン形加算手段７７０を形成して
いる。

【００５３】このパイプライン形加算手段７７０の出力
は、直列接続された遅延時間（Ｔ／３）の遅延素子７５
０，７５１に入力され、出力は遅延時間Ｔの遅延時間を
持つ出力確定遅延素子７４０に入力される。この出力確
定遅延素子７４０の出力が出力端子１２に接続されてい
る。また、パイプライン形加算手段７７０の出力は、二
つの経路を通ってセレクタ７８０に入力される。一つは
直列接続された遅延時間（Ｔ／３）の遅延素子７６０と
遅延素子７６１を通してセレクタ７８０に入力される経
路、もう一つは直列接続された遅延時間（Ｔ／３）の遅
延素子７６２と遅延素子７６３を通してセレクタ７８０
に入力される経路である。

【００５４】これらの遅延素子７３０〜７３２、遅延素
子７５０，７５１、遅延素子７６０〜７６３はすべてク
ロックＣＫ３で駆動される。また、出力確定遅延素子７
４０はクロックＣＫ１で駆動される。

【００５５】カスケード入力端子１３には、期間Ｔ毎に
標本化されたカスケード入力系列信号ｄ＝｛ｚ（ｉ）｝
が入力される。この標本化系列信号ｄは、セレクタ７８
０に入力されている。セレクタ７８０は標本化系列信号
ｄと遅延素子７６１の出力及び遅延素子７６３の出力が
供給されており、期間Ｔの間にこの３種類が切り換えら
れる。セレクタ７８０はフェーズ１で遅延素子７６３の
出力を選択し、フェーズ２で遅延素子７６１の出力、フ
ェーズ３で標本化系列信号ｄを選択する。セレクタ７８
０の出力はパイプライン形加算手段７７０内の加算器７
２１に接続されている。

【００５６】図８は、上記実施例のトランスバーサルフ
ィルタの動作を説明する為に示したタイミングチャート
である。

【００５７】図８に示すように、係数レジスタ７１０，
７１１の係数を切り換えるクロックＣＫ３は標本化サン
プル周期Ｔの１／３である。したがって標本化系列ａは
、係数器７１０と７１１の出力においてそれぞれ、図８
に示す信号列ｃ，ｂのように係数が時分割多重された信
号となる。したがって、第１の実施例と同様に加算器７
２１の出力と加算器７２０の出力はそれぞれ、図８のｅ
，ｆで示すようになる。このように加算器７２０の出力
ｆのフェーズ３の信号が遅延素子７６０，７６１を通し
て加算器７２１で出力ｅのフェーズ２に加えられる。同様に加算器７２０の出力ｆのフェーズ２の信号が遅延
素子７６２，７６３を通して加算器７２１で出力ｅのフ
ェーズ１の信号に加えられる。

【００５８】そこで、加算器７２０の出力ｆの各フェー
ズ１を周期（Ｔ／３）の遅延素子７５０，７５１で（２
Ｔ／３）だけ遅延させ更に期間Ｔの間出力確定遅延素子
７４０で保持するように動作させれば、出力端子１２に
所望の出力系列信号ｇ＝｛ｙ（ｉ）｝を得ることができ
る。

【００５９】以上、本発明の実施例を３つの実施例によ
り説明したが、この発明はこのような実施例に限定され
るものではない。例えば、第１，第２の実施例において
、タップ数ｋが従来と同じ６個、係数の時分割多重度ｎ
が２の時、タップ係数の選択順序を変えた場合を示した
。第３の実施例では、タップ数ｋが従来と同じ６個、係
数の時分割多重度ｎが３の時の例を示した。時分割多重
度３においてもタップ係数の選択の順序は様々に変える
ことができる。この場合、時分割多重度２の時の例と同
様、パイプライン形加算手段７７０の出力から自分自身
の入力にいたる２つの帰還路をそれぞれの遅延量、帰還
路を選択するセレクタ７８０の選択順序、パイプライン
形加算手段７７０の出力から出力確定遅延素子７４０と
の間の遅延量を調整することで、図７の実施例と同様に
トランスバーサルフィルタが実現できる。図７に示した
第３の実施例では、２つの帰還路の構成がたまたま一致
したに過ぎない。

【００６０】また、図１の実施例において、遅延要素１
５０と遅延要素１６０に別々の遅延素子を用いたが、こ
れは本発明の原理を説明するためであり、遅延素子１６
０を省略し、遅延素子１５０の出力とセレクタ１８０を
接続しても良い。また、図５の遅延素子５６０〜５６２
を周期（Ｔ／２）の遅延素子と周期Ｔの遅延素子の合計
２個で構成できるのは明らかである。また、図７におい
て、遅延素子７６０，７６１と、遅延素子７６２，７６
３の経路を分け、セレクタ７８０を３入力のセレクタで
説明したが、これは説明を容易にするためであり、同一
の効果が得られれば特に分ける必要はない。また、遅延
素子７５０の出力をセレクタ７８０に入力することによ
り、遅延素子７６０〜７６３を省略する事が可能である
。また、帰還路の遅延量を設定する手段として、帰還路
につながっているセレクタとパイプライン形加算手段の
入力の間に適当な遅延素子を設けても良い。

【００６１】また、本発明において、カスケード入力は
特に重要ではなく、カスケード入力が必要なければｚ（
ｉ）　＝０とみなせば、回路の構成を更に簡単にするこ
とができるのは明らかである。

【００６２】このように、これらの係数の選択順序や遅
延量をどうするか、実際の回路をどのように構成するか
は設計事項である。これらの実施例を応用すれば、タッ
プ数ｋ（ｋは２以上の自然数）のトランスバーサルフィ
ルタを、適当な時分割多重度ｎを用いて、本発明の構成
により実現することができる。

【００６３】この他にも、この発明は要旨を逸脱しない
範囲で種々様々に変形実施可能であることは勿論である
。

【００６４】

【発明の効果】以上説明したようにこの発明によれば、
従来と同じタップ数が要求される場合、係数器を時分割
多重して使うことにより、実時間フィルタの構成要素で
最も大きな回路規模の係数器の数を格段に低減できる。よってＩＣ化したときはチップ面積が小さくなり同一機
能あたりのコストが低減される。

【００６５】また、従来と同一回路規模が許容される場
合には、タップ数を大幅に増大することができ、特にゴ
ースト除去装置等に使用して有効なハードウェアの実現
が可能となる。

【図面の簡単な説明】

【図１】この発明の第１の実施例の入力加重型トランス
バーサルフィルタを示す回路図。

【図２】図１の回路の動作を説明するために示したタイ
ミングチャート。

【図３】第１の実施例を説明するための回路図。

【図４】図３の回路の動作を説明するために示したタイ
ミングチャート。

【図５】この発明の第２の実施例を示す回路図。

【図６】図５の回路の動作を説明するために示したタイ
ミングチャート。

【図７】この発明の第３の実施例を示す回路図。

【図８】図７の回路の動作を説明するために示したタイ
ミングチャート。

【図９】従来の入力加重型トランスバーサルフィルタを
示す回路図。

【符号の説明】

４，３０〜３４，　１４０，　７４０……………………
周期Ｔの遅延素子１３０　　〜　１３３，　１５０，　１６０，　５６０
〜５６２……周期（Ｔ／２）の遅延素子７３０　　〜　７３２，　７５０，　７５１，　７６０
〜７６３……周期（Ｔ／３）の遅延素子１０　〜１５，　１１０〜　１１２，　７１０，　７１
１…………係数器１８０　　，　１９０〜　１９２，　
７８０……………………セレクタ７９０　　，　７９１
……………………………………係数レジスタ１７０　　，　７７０……………………………………パ
イプライン形加算手段

Claims

【特許請求の範囲】

【請求項１】期間Ｔ毎に標本化された標本化系列信号が
入力され、この標本化系列信号に対して乗算される係数
が前記期間Ｔの間にｎ（ｎは２以上の自然数）回切り換
えられる複数の係数器と、この係数器の出力を加え合わ
せるパイプライン形加算手段と、前記パイプライン形加
算手段の入力には、その少なくとも１つは前記パイプラ
イン形加算手段自身の出力となる複数の入力を選択する
入力選択手段とを具備したことを特徴とする入力加重型
トランスバーサルフィルタ。
【請求項２】前記パイプライン形加算手段は、前記複数
の係数器の出力が入力される複数の加算器と、この複数
の加算器の間を接続し、それぞれ（Ｔ／ｎ）の遅延期間
をもつ遅延素子がｎ個直列接続された遅延手段とを具備
したことを特徴とする請求項１記載の入力加重型トラン
スバーサルフィルタ。