DE3853188T2

DE3853188T2 - Taktwiedergewinnungssystem mit Mittelwertabschätzung eines Bipolarmusters.

Info

Publication number: DE3853188T2
Application number: DE3853188T
Authority: DE
Inventors: Jesus Guinea; Hee Wong
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1987-10-14
Filing date: 1988-10-11
Publication date: 1995-10-26
Anticipated expiration: 2008-10-12
Also published as: DE3853188D1; JP2852932B2; JPH02153629A; EP0311974A3; US4888790A; EP0311974B1; EP0311974A2; CA1327639C

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf Datenübertragungssysteme und im einzelnen auf eine Bipolarmuster-Zentrumsabschätzschaltung für das Wiedergewinnen von Zeitlageinformation aus einem empfangenen Signal.

2. Diskussion des Standes der Technik.

Ein typisches Datenempfangssystem ist in Fig. 1 dargestellt. Vor der Übertragung werden die Daten codiert als eine Sequenz von Basisbandimpulsen. Bei dem Durchlaufen des Übertragungskanal unterliegen die Daten systematischer Verzerrung und Rauschverschmutzung. Am Empfangsende des Übertragungssystems werden die Daten gefiltert zum Verbessern des Signalrauschverhältnisses und dann abgeglichen. Die Zeitlageinformation wird aus der übertragenen Impulssequenz wiedergewonnen durch einen Zeitlageextrahierschaltkreis, der Abtastzeitlagepunkte für die Impulserkennung liefert und die Daten-Symbol-Zeitgrenzen definiert. Das heißt, jedes Symbol nimmt eine Zeitspanne ein, definiert durch das Inverse der Datenrate. Die Empfängereffizienz hängt stark ab von der Abtastpunktgenauigkeit wie auch von der Empfängerstabilität und Rauschimmunität. Demgemäß muß der Zeitlageextraktor des Empfängers in Basisbandsystemen richtig arbeiten, unabhängig von der empfangenen Reihenfolge von Symbolen, und periodische und verläßliche Phaseninformation für den empfangenden Phasenverriegelungsschaltkreis liefern.
In trägermodulierten Systemen erzeugt der Träger periodische Abtastungen als stabile Zeitlagequellen. Beispielsweise ist gewöhnlich der Träger eine "kontinuierliche Welle" mit regelmäßigen periodischen Nulldurchgängen.
In verschiedenen Basisbandmodulationstechniken, (beispielsweise Rücklauf-auf-Null (RZ), alternierende Markierungsinversion (AMI), Teilreaktionscodierung), erzeugt das Abschneiden bei Nullpegel Abtastsignale, die indikativ sind für einen Signalübergang. Einige dieser übergänge können zutreffende Information mit sich bringen. Andere beruhen ausschließlich auf Rauschen, und deren Vorhandensein erzeugt eine Systemungleichheit. Leitungsgröße und Phasenverzerrung sowie Intersymbolinterferenz erzeugen zusätzliche Unregelmäßigen, die zu falschen Zeitlagesignalen führen. Demgemäß ist die Kanalegalisierung erfordert, um die Zeitlagevarianz herabzusetzen. Die Kanalegalisierung wird jedoch gewöhnlich nur mit inhärent damit verbunderer Rauschverstärkung ausgeführt.
Eine Verbesserung bei der Extraktion von Zeitlageinformation wird erhalten durch Auswählen von Wellenformpunkten in der Zeit, die weniger empfindlich oder immun gegen Verzerrungen sind. Beispielsweise ist das Suchen von Zeitlage- und spezifischen Datenmustern bekannt als indexfreie Technik. Die indexfreie Wiedergewinnung jedoch erzeugt nichtperiodische Nulldurchgänge, die teure Bandpaßfilter benötigen zum Wiedergewinnen des Zeitlagesignals. Ausgewählte Muster geben verringerte Interferenz wieder an dem Punkt der Phasenfehlerbeobachtung.
Einige dieser Techniken leiden auch an dem Problem der herabgesetzten Phasenkorrekturrate, weil die Korrektur statistisch an ausgewählten Mustern ausgeführt wird.
Ein Kompromiß zwischen der Intersymbolinterferenz und der Korrekturrate, erhalten mit einigen bipolaren Codes, ist die Verwendung einer einzigen Markierungsmarke, deren Präsenz höchst wahrscheinlich ist, und nachfolgendes Verriegeln auf die Nulldurchgänge beim Zentrum eines benachbarten Markenübergangs.
Das Dokument US-A-4,635,277 offenbart einen biplaren Musterzentrumabschätzer für das Gewinnen von Zeitlageinformation aus einem empfangenen Signal. Die Schaltung umfaßt einen Schwellenabschneider für das Abschneiden eines empfangenen Signals an einem ersten Schwellenpegel oberhalb einer Referenz, um so Impulse zu gewinnen mit positiver Polarität, und bei einem zweiten Schwellenpegel unter der Referenz, um so Pulse von negativer Polarität zu gewinnen. Mittel sind vorgesehen für die Bestimmung des Vorhandenseins eines bipolaren Musters, und Mittel sind vorgesehen für das Identifizieren des Zentrums des bipolaren Musters, welches Zentrum benutzt wird um Aufbauen der gewonnen Zeitlageinformation.
Die Schaltung arbeitet derart, daß der Mittelpunkt eines digitalen Impulses bestimmt wird, indem zuerst die Dauer einer Anzahl von Impulsen bestimmt wird und nachfolgend eine Mittelwertbildetechnik angewandt wird, um das Zentrum der Mehrzahl von Impulsen zu bestimmen.

Zusammenfassung der Erfindung

Die vorliegende Erfindung schafft eine neue Zeitlagewiedergewinnungstechnik für basisbandcodierte Datensequenzen. Die Technik ist anwendbar auf Leitungscodes mit innerhalb des Bandes liegender Zeitlageinformation, was typischerweise eingebettet ist in periodische Signalübergänge, wie Nulldurchgänge. Die Technik verwertet eine Auswahl von Datenmustern, wie Markierungsmarken, die Nulldurchgänge aufweist im "Zentrum" eines überganges von einer positiven zu einer negativen Marke. Diese sogenannten "Bipolarmuster" bestehen aus zwei Polaritätssignalen entgegengesetzer Polarität, die benachbarte Baud-Intervalle teilen.
Die zufällige Natur einer Datensequenz ergibt Zeitlageinformation mit statischem Verhalten. Demgemäß gewinnt ein Zeitlagewiedergewinnungssystem ein zeitliches Mittel. Die Effizienz des Systems ist gegeben in Ausdrücken der Zeitlagevarianz. Eine niedrige Varianzabschätzung für das Bipolarmusterzentrumszeitlagesignal kann durch geeignete Filterung gewonnen werden.
Ein Bipolarmusterzentrumsabschätzer für das Gewinnen von Zeitlageinformation aus einem empfangenen Signal gemäß der vorliegenden Erfindung ist durch Anspruch 1 definiert. Bevorzugte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen offenbart.
Demgemäß schafft die vorliegende Erfindung eine robuste Bipolarmusterzentrumserkennung und macht die Zeitlageextraktion stark immun gegen System- und Musterrauschen. Die Nulldurchgangsregeneration, die üblicherweise die Verwendung von teuren Bandpaßfiltern erfordert, wird eliminiert. Darüberhinaus wird Phasenjitter am Eingang der Phasenverriegelungsschleife abgesenkt, was die PLL-Konstruktionsaufwendungen herabsetzt und das Verhalten verbessert.

Beschreibung der Zeichnungen

Fig. 1 ist ein schematisches Blockdiagramm zur Darstellung eines konventionellen Datenempfängers.
Fig. 2 ist ein einfaches Wellenformdiagramm zur Illustration eines Bipolarmusters.
Fig. 3 ist ein Zeitlagediagramm zur Illustration der Erkennung eines polaren Signals durch Abschneiden.
Fig. 4 ist ein schematisches Blockdiagramm zur Illustration des Frontendeabtrenners und Filters eines Datenempfängers.
Fig. 5 ist ein Zeitlagediagramm zur Illustration der geeigneten Bedingungen für polare Präsenz und Nachbarschaft.
Fig. 6A ist ein Zeitlagediagramm zur Illustration des Filterausgangs für unterschiedliche Taktverhältnisse.
Fig. 68 ist ein Zeitlagediagramm zur Illustration einer Niederpegelintegrationsfehlerbedingung.
Fig. 6C ist ein Zeitlagediagramm zur Illustration einer zweiten Fehlerbedingung.
Fig. 7 ist eine Graphik zur Illustration der "Nachbarschaft" gegenüber dem "Integrationspegel".
Fig. 8A-1 bis BE-3 werden kombiniert zum Herstellen eines schematischen Diagramms einer Empfängerschaltung, die einen Bipolarmusterzentrumsabschätzer gemäß der vorliegenden Erfindung verwendet.

Detaillierte Beschreibung der Erfindung

Die Bipolarmusterzentrumabschätzschaltung der vorliegenden Erfindung ist ein "Maximal-Wahrscheinlichkeitsdetektor", der zuerst ein Bipolarsignal durch Abschneiden erkennt. Das heißt, wie in Fig. 3 wiedergegeben, ergeben sich P-Impulse und N-Impulse aus zwei Abtrennprozessen bei Schwellenpegeln oberhalb und unterhalb null zum Diskriminieren des Rauschens niedrigen Pegels. In der folgenden Beschreibung können die N-Impulse und P-Impulse in ihren Rollen invertiert werden zum Erreichen derselben Schlüsse. Die Signalverarbeitung, wie sie sich durch die Frontendeabtrenner und Filter ergibt, ist generell in Fig. 4 dargestellt.
Die Zeitlageerkennung in einem rauschfreien Falle verwendet einen Abschneider, der das Signal in asynchrone binäre Impulse umsetzt, mit einem bestimmten Taktverhältnis innerhalb einer Baud-Periode. Für verrauschte Kanäle können Störimpulse erscheinen, eingebettet in die P-Impuls- und N-Impulssignale, und irgendeine Filterung muß vorgesehen werden. Die Rauschvorfilterung hilft nicht in Fällen, wo dominierende Störungen herrühren von übersprechen, das dasselbe Band wie das interessierende teilt. Digitale Filterung, angewandt in übereinstimmung mit der vorliegenden Erfindung am Ausgang des Abschneiders, entfernt wirksam Rauschimpulse und führt zu Rauschunterdrückung ohne Verlust an Bandbreite oder Signal-Rausch-Verhältnis.
Die Rauchimmunität in der Datenzeitlagewiedergewinnung ist ein Parameter, der gegenüber der Genauigkeit überwiegt infolge der verrauschten und dispersiven Charakteristiken von typischen Datenübertragungskanälen. Demgemäß wird ein rauschimmuner Abschätzer der hier beschriebenen Bauart ein besseres Verhalten zeigen als ein genauer Zeitlageextraktion, der rauschempfindlich ist.
Bei dem Abschätzschaltkreis der vorliegenden Erfindung liefert ein einfaches digitales Transversalfilter Fensterintegration zum Erkennen des Vorhandenseins eines tatsächlichen Datenimpulses. Diese verlustlose Integration mit finitem Speicher liefert eine Sinus x/x übertragungsfunktion. P-Impulse und N-Impulse werden gefiltert unter Erzeugung eines akkumulierten Tastverhältnismaßes über eine Zeitspanne von einem Baud. "Akkumuliertes Tastverhältnis" wird definiert als das Tastverhältnis der akkumulierten Zeit, die ein Signal oberhalb des Abschneidepegels einnimmt zu der gesamten Baud-Periode, beispielsweise indiziert 50%, daß ein Signal während des halben Baud über dem Erfassungspegel gelegen hat, ohne Berücksichtigung, wie oft es die Erkennungsschwelle gekreuzt hat. Wenn das Tastverhältnismaß des Integrators erreicht ist, unterscheidet es das Vorhandensein eines tatsächlichen polaren Signals von Rauschstörungen.
Basierend auf diesen überlegungen werden zwei Parameter bezüglich eines polaren Impulses erzeugt durch jeweils eine Frontendeabschneide/Filterschaltung der vorliegenden Erfindung. Das erste ist das Tastverhältnismaß DCM. Das zweite ist die Integratorausgangswellenform, die ein Maß für die Verteilung von Impulsen innerhalb eines Baud ist.
Das Vorhandensein eines Bipolarmusters wird bestimmt durch die Erkennung von zwei entgegengesetzten aufeinanderfolgenden polaren Signalen, d.h. zwei benachbarten Marken in der AMI-Codierung. Die Nachbarschaft wird überprüft durch Ausfluchten des Tastverhältnismaßwertes jeder Signalpolarität in den beiden Transversalfiltern, die die Fensterintegration liefern der Dauer L, wobei der Ausgang derselben dann verschwindet innerhalb einer gegebenen Zeitkonstante unter Erzeugung eines Dreieckimpulses für jede empfangene Marke einer gegebenen Polarität. Nicht benachbarte Marken erzeugen Dreiecksimpulse mit Steigungen, die sich zeitlich nicht durchsetzen, und der Filterausgang kehrt zum Nullpegel zurück. Wenn die beiden Steigungen sich im rauschfreien Falle durchsetzen, schätzt der Zeitpunkt der Durchsetzung genau das Bipolarmustervorhandensein und Zentrum ab.
Die Zeitkonstante der Integration in den Filtern wird gewonnen aus dem Abtasttakt und ist viel höher als die Baudrate. Das Aufintegrieren wird bestimmt durch ein Signal, das die Schwelle übersteigt und ist eine gerade Linie für sich gut verhaltende Impulse und sättigt sich, wenn der maximale Integratorpegel erreicht ist, wie in Fig. 5 gezeigt.
Jedes Polaritätsfilter "aufintegriert" bis zu dem Tastverhältnismaßwert und hält den Wert für L-W, worin W die akkumulierte Impulsbreite ist als eine Reaktion auf ein Signal, und schwindet dann auf null in umgekehrter Reihenfolge der Schritte, angewandt in der Aufintegrationsperiode.
Die Haltezeit L-W bedeutet, daß schmale Impulse ignoriert werden oder ausgefiltern werden und nicht den erreichten Tastverhältnismaßwert beeinflussen. Wenn der Impuls breiter ist als L, dann sättigt sich der Ausgang auf einen Maximal-Tastverhältnismaßwert MDCM und bleibt für W-L-Einheiten, bevor das Abintegrieren beginnt bei der letzten Flanke des Stromimpulse oder der Stromimpulse. Der Integratorausgang ist dreieckig oder trapezförmig, wenn Sättigung erreicht ist. Die Ausgangswellenformbasisbreite ist auf 2L fixiert.
Für Rauschimpulse hat die Schwelle die Tendenz, oftmals durchsetzt zu werden, und Abschnitte der Integration werden unterbrochen durch Konstantwerthorizontalpegel.
Die Aufintegrations- und Abintegrationsneigungen kreuzen sich bei einem "Kreuzungspegel" LI, dessen Wert die richtigen Bedingungen für Polarpräsenz und "Nachbarschaft" definiert, wie in Fig. 7 gezeigt. Ein isolierter Impuls trifft ein, wenn der vorhergehende Tastverhältnismaßwert vollständig verschwunden ist und keine Bipolarmusterpräsenz erzeugt wird.
Extremwerte von Kreuzungspegel LI indizieren eine Fehlerbedingung. Niedrige Kreuzungspegelwerte können niedrige Tastverhältnisse in irgendeiner Polarerkennung indizieren, was durch Rauschen hervorgerufen sein kann. Hohe Kreuzungspegelwerte können auch unzuverläßig empfangene Impulse indizieren.
Mögliche Neigungsdurchkreuzungen können im Fall von dichten "entgegengesetzten Neigungen" in dem Fall auftreten, wenn eine Neigung horizontal ist, während sie sich in der entgegengesetzten Richtung zu der andern bewegt, oder in dem Falle, wenn eine Neigung horizontal ist und in derselben Richtung verläuft. Fig. 6A zeigt den Filterausgang für unterschiedliche Tastverhältnisse. Fehlersituationen werden illustriert durch die Graphiken in Fig. 68 und 6C. Diese fehlerhaften Situationen sind dargestellt worden als selten genug, um keine Probleme hervorzurufen, selbst für sehr niedrige Signal-Rausch-Verhältnisse (0db).
Die Integratorausgangsneigungen erzeugen eine Abtastung an ihrem Kreuzungspunkt.
Die Abtastzeitlage hat eine festgelegte Phasenbeziehung zu dem tatsächlichen Nulldurchgang, gegeben durch die Hälfte der Filterverzögerungslänge.
Die Abtasterzeugung durch Zentrumsabschätzung ist weitgehend unempfindlich gegenüber Rauschen und verringert den Effekt von Musterrauschintersymbolinterferenz bezüglich des Zeitlagefehlers.
Der Systembetrieb beruht auf mehreren nichtlinearen Prozessen über dem empfangenen Signal. Zum Vereinfachen der Ausführung wird ein digitaler Ansatz verwendet.
Die Fig. 8A-1 bis 8E-3 werden miteinander kombiniert zum Schaffen eines detaillierten Schaltungsschemas einer Empfängerschaltung, die einen Bipolarmusterzentrumabschätzer gemäß der vorliegenden Erfindung verwendet.
Wie in Fig. 8A-1 gezeigt, umfaßt die Schaltung einen Frontende- und adaptiven Ausgleicher, der einen Eingangstransformator 10 umfaßt mit einem 1:1-Verhältnis zum Verhindern einer überlastung der Puffer und des Ausgleichers. Der Ausgang des Transformators 10 wird als einer der Eingänge einem Puffer mit Verstärkungsfaktor 1 zugeführt sowie dem Tiefpaßfilter, bestehend aus Puffer 12, 2,7 K-Widerstand 14 und 47 pF-Kondensator 16 mit einem -3 dB-Abfall bei einer Frequenz von 1,25 MHz. Der Ausgang des Einheitsverstärkerpuffers 12 wird einem Leitungsausgleicherhochpaßfilter zugeführt, bestehend aus dem Puffer 18 und einem Eingangs- RC, bestehend aus 4,7 K-Widerstand 20 und 250 pF-Kondensator 22. Das Hochpaßfilter hat einen -3 dB-Abfall bei einer Frequenz von 135 KHz. Ein Verstärker 24 zusammen mit 1 K-Widerstand 26, 10 K-Widerstand 28 und 2,2 K-Widerstand, kombiniert sich zur Bildung eines invertierenden Summierverstärkers, der den Ausgleicherausgang mit einer Verstärkung von 2,33 erzeugt. Der Grad der Egalisierung wird gesteuert durch Binärcode an Stiften C (msb), B und A der Komponente 19 und deren sieben zugeordneten Widerständen. Demgemäß gibt es acht mögliche Stufen mit einem "0"-Binärcode entsprechend einer flachen Reaktion.
Das Egalisiererausgangssignal von der Komponente 24 wird einer Gruppe von Eingangsabschneidern und Pegelumsetzern (siehe Fig. 8A-5) zugeführt. Die Komponenten 32 und 34 zusammen mit einem automatischen Schwellensteuergerät, das unten im einzelnen beschrieben wird, bilden eine Vollwellenspitzenspannungsverfolgungsschleife. Die Spannungsablesung Vath+ bei dem positiven Eingang der Komponente 34 ist ein Maß für die Spitzenspannung des Egalisiererausgangs, d.h. 0,5 V0 bezeichnet die Ausgangsamplitude = 0,5 V Spitze oder 1 V Spitze-Spitze. Wenn die Ausgangsamplitude unter 0,22 oder über 2,33 V ist, dann wird Vath+ begrenzt auf 0,22 bzw. 2,33 V. Dies erfolgt durch das Widerstadnds-"T"-Netzwerk am positiven Eingang der Komponente 36.
Wenn die Vath+ auf 1 normalisiert wird, dann beträgt die Spannung Vath- am negativen Eingang des selbsttätigen Schwellen-Nullkomparators 32 -1 V, wobei die Spannung V0+ am negativen Eingang des 0+ Signalerkennungsabschneider 38 0,5 V und die Spannung V0- am negativen Eingang des Nullsignalerkennungsabtrenners 40 -0,5 V ist.
Wenn die Spannung Vath+ 1280 mV übersteigt, werden die V0+ und V0- auf 640 mV bzw. -640 mV geklemmt. Die Klemmfunktion ist erforderlich, wenn die Schaltung in dem Netzabschlußmodus NT arbeitet mit Mehrfachklemmenknoten TE, angeschlossen an den Bus. Andernfalls würden die naheliegenden TEs die V0+ oder den V0- Schwellenpegel über die empfangenen Signalspitzen von entfernten TES steuern, was zu Erkennungsfehlern führt.
Der PNP-Transistor 42, angeschlossen an den negativen Eingangsstift der Komponente 38, bewirkt die Klemmfunktion.
Eine Kreuzreferenztabelle zur Darstellung der Beziehung zwischen den Spannungspegeln ist in Tabelle 1 wiedergegeben. Tabelle 1 Vorhergehend Sekundär Spitze
Festzuhalten: Vath- = Vath+, V0- = -V0+
Der Ausgang der selbsttätigen Schwellenkomparatoren 32 und 34 wird einem selbsttätigten Schwellensteuergerät zugeführt. Genauer gesagt, liegt der Ausgang des selbsttätigen Schwellenkomparators 34 über XODER-Gatter 44 an und verläuft über Komponenten 46 und 48 (siehe Fig. 8A-2), wobei seine Bestimmung der selbsttätige Schwellensteuerkreis ROM ist (siehe Fig. 8A-3). Das Codierprogramm "ATHCTL.src" für den automatischen Schwellensteuerer ROM 50 ist als Anhang A am Ende dieser Beschreibung beigefügt.
Das Signal am Stift A3 von ROM 50 wird als "TOPP" bezeichnet und zeigt, wenn es hoch liegt, daß die 0+ Impulse von dem Egalisierer entweder höher als Vath+ sind, oder der 0- Impuls niedriger ist als Vath-(O+ bzw. 0- Impulse sind exklusiv). Das "TOPP"-Signal wird verwendet zum Erzeugen der Fehlerrückkopplungssteuerung für die Schleife. Unter Normalbetrieb wird die Steuerschleife die Spannungsdifferenzen "ausspuren", welche das Hin- und Herspringen von "TOPP" von 0 V und 5 V hervorrufen.
Es gibt drei Qualifikanten, die an den selbsttätigen Schwellensteuerer ROM 50 angeschlossen sind. Der erste Qualifikant wird bereitgestellt durch den Zentrumsabschätzer ROM 52 (siehe Fig. 8A-7) und ist der abgeschnittene Ausgang von den 0+ und 0- Filtern. Dieses Signal, als "TOPPM" bezeichnet, indiziert, wenn es hoch liegt, daß der "TOPP"- Ausgang auf einem "gesunden" Impuls beruht, d.h. einem, der nicht durch Rauschen hervorgerufen ist. Das "TOPPM"-Signal indiziert auch, wenn das Eingangssignal keine Modulation hat, d.h. binäre Einsen, eingebettet in den Eingangsstrom. In diesem Falle behalten Vath+ wie auch Vath- ihren vorhergehenden Wert während der binären Einserperiode, was zu weniger Wechselüberlagerung in der Steuerspannung führt.
Der zweite Qualifikanteneingang zu ROM 50 wird bereitgestellt von dem adaptiven Egalisierer und wird identifiziert als "AEQWDW". Dieser Qualifikant erlaubt dem selbsttätigen Schwellenschaltkreis, bei denselben Eingangssignalsegmenten wie der adaptive Egalisierer zu arbeiten.
Der dritte Eingang zu ROM 50 stammt von dem Rahmensynchronisier/Verriegelungsdetektor, nachstehend zu beschreiben, und wird identifiziert als "BSLOTS". Dieses Signal entsperrt den selbsttätigen Schwellenschaltkreis von dem zweiten "B"-Bit zu dem Bit nach dem letzten "B"-Bit in den B1- und B2-Kanälen. Die Funktion des BSLOTS-Eingangs besteht darin, den selbsttätigen Schwellenschaltkreis daran zu hindern, auf andere Bits zu reagieren, welche Verzerrungen infolge Bussättigung enthalten können.
Das Signal "AEQSPD", angelegt an Stift A7 von ROM 50, wird abgeleitet von dem Rahmensynchronisier/Verriegelungsdetektor, der hochgesetzt wird nach der Einrahmung plus acht zusätzlichen Rahmen, und wird verwendet zum Entsperren/Sperren der Qualifikanten. Wenn "AEQSPD" nied riggesetzt wird, wird der "TOPP"-Ausgang nur mit "TOPPM" qualifiziert, so daß Vath+ oder Vath- mit maximaler Geschwindigkeit ansteigen. Nachdem Signal "ASQSPD" hochgesetzt worden ist, wird "TOPP" qualifiziert mit "TOPPM", "AQWDW" und "BSLOTS", so daß die Aktivitäten des selbsttätigen Schwellenschaltkreises begrenzt sind auf einen Bruchteil einer Bitperiode innerhalb der B-Kanäle für das Zurückweisen von unerwünschten Eingangsunvollkommenheiten.
Die Komponenten 54, 56 und 58 (siehe Fig. 8A-3) bilden einen Fehlerintegrator für die Steuerschleife. Der Fehlerintegrator, aufwärtsabwärts gesteuert durch das "TOPP"-Signal, wird entsperrt während der Periode, definiert durch die Qualifikanten. Während der Fensteröffnungen zählen die Integratorzähler entweder aufwärts, wenn das Eingangssignal niedriger ist als Vath+ oder abwärts, wenn das Eingangssignal höher ist als Vath+. Das Gegenteil trifft zu für Vath-.
Das Signal TOPP, das Stift D3 von ROM 50 angelegt wird und abgeleitet ist von dem Zentrumabschätzer ROM 52, ist der abgeschnittene 0+ Filterausgang. Dieses Signal ist ähnlich dem TOPPM mit der Ausnahme, daß es keinen Ausgang für die 0- Eingangsimpulse gibt. Während der Anstiegsflanke des TOPP-Signals wird der Integratorausgang zu einem Sigma/Delta- Modulator übertragen, der unten beschrieben wird.
Der Sigma/Delta-Modulator, bestehend aus Komponenten 60, 62 und 64 (siehe Fig. 8A-4) setzt den binären Ausgang von den Integratoren 54, 56, 58 um in ein 1-Bit-impulsdichtemoduliertes PDM-Signal mit einer 7,68 MHz Abtastfrequenz. Der Modulator ist funktionell äquivalent zu einem konventionellen 6-B-Digital-Analog-Umsetzer (DAC). Der Ausgang des Modulators steht an dem Übertragstift zur Verfügung, d.h. Stift C4 des Addierkreises 60. Der Ausgang wird dann durch Komponente 48 geschleust und umgesetzt in eine Steuergleichspannung hinter dem RC"T"-Netzwerk, bestehend aus 6,8 K Widerstand 47 und 6800 pF Kondensator 49, angeschlossen an Stift 1Q von Komponente 48. Die RC-Zeitkonstante wird auf 20 Mikrosekunden eingestellt, wobei es sich um etwa 4 Bitperioden handelt.
Das Signal BIO, das von unten zu beschreibenden Info-Decodern stammt, geht auf niedrig, wenn der Eingang INFO 0 gleichkommt. Wenn INFO 0 erkannt wird, dann wird Vath+ (dasselbe für Vath-, jedoch entgegengesetzte Richtung) nach unten in Richtung des minimalen Spannungspegels, d.h. auf höchst Empfindlichkeit gebracht.
Wie in Fig. 8A-6 gezeigt, sind der 0+ Filterblock, bestehend aus Komponenten 66, 68, 70 und 72 und der 0- Filterblock, bestehend aus Komponenten 74, 76, 78 und 80, identisch. Jeder Filterblock besteht aus zwei 1-Bit-weiten beweglichen Mittelwertfiltern (5 und 15 Abtastpunkte), so daß es vier Filter gibt. Der Filteralgorithmus summiert die Zahlen von Einsen und Nullen innerhalb der spezifizierten Fensterperiode. Wenn die Zahl von Einsen größer ist als die Zahl von Nullen, gibt der Filter eine "1" aus. Wenn das Gegenteil zutrifft, gibt das Filter eine "0" aus. Details des Codieralgorithmus "FTF" werden in Anhang B am Ende dieser Beschreibung wiedergebeben. Die Realisierung der 15-Punkt-Filter ist geringfügig abweichend von den 5-Punkt Filtern, indem die 15-Punkt- Filter Zähler verwenden anstelle von direkter Decodierung aus Kostengründen.
Die 5-Punkt-Filter werden verwertet für die Signalerkennung, d.h. für die Demodulationszwecke. Der 0+ Filterausgang steht zur Verfügung an Stift D0 von Komponente 70, während der 0- Ausgang zur Verfügung steht an Stift D0 von Komponente 78. Diese beiden Ausgänge, nachdem sie durch Komponenten 82 geschleust worden sind, werden PROM 84 zur Verfügung gestellt. PROM 84 empfängt auch Eingänge von den 15-Punkt-Ausgängen der Filter 72 und 80. Der Auswahlstift, d.h. Stift A4 von PROM 84, wählt entweder das 5-Punkt-Paar oder das 15-Punkt-Paar an den Ausgängen von PROM 84. In dieser Ausführungsform ist der Auswahleingang verbunden mit VCC derart, daß die 5-Punkt-Filterausgänge immer ausgewählt werden. Der "RX-POL"-Ausgang von PROM 84 ist identisch mit dem 5-Punkt-Filter plus Filterausgang. Falls hochliegend, Eingang=0+, falls tiefliegend, Eingang=O-. Der RX-DATA-Ausgang ist das logische ODER der 5-Punkt 0+ und 0-Filterausgänge: Falls hochliegend, entspricht der Eingang 0+ oder 0-; falls tiefliegend, ist der Eingang gleich binär 1. Das Codierprogramm "FASEL" von PROM 84 wird in Anhang C am Ende dieser Beschreibung wiedergegeben.
Die 15-Punk-Filter dienen als Frontendschaltung für den unten beschriebenen Zentrumabschätzer. DAS TOPP- und das TOPPM-Signal, angeschlossen an den oben beschriebenen selbsttätigen Schwellenabschnitt, werden abgeleitet von den 0+ und 0- Filtern: Wenn die Anzahl von Einsen ≥ 12 innerhalb eines 15-Punkt-Fensters ist, dann wird der Ausgang auf 1 gesetzt.
Wie oben beschrieben, schneidet ein Frontendesatz von Komparatoren das Signal an Schwellen ab, bestimmt durch eine Spitzendetektorschaltung, typischerweise bei einer Hälfte der empfangenen Signalspitze. Das System wird mit einer Rate fs abgetastet, typischerweise viele Male größer als die Leitungsrate fb. Asynchrone polare Impulse P und N werden mit entsprechender Phase den Filterschaltkreisen zugeführt unter Verwendung von Schieberegistern 66, 68 bzw. 74, 76. Die Integration wird mittels Aufwärts/Abwärts-Zählern 72 und 80 ausgeführt, die in einen Aufwärts/Abwärts-Selbstanhaltemodus abgeschaltet sind. Schaltkreise 70 und 78 erzeugen Integratorsteuersignale, basierend auf der Impulspräsenz für eine Zeitspanne, gegeben durch die Registerlänge. Der Zentrumsabschätzer ROM 52 enthält Diskriminiationslogik plus Detektorschaltkreise. Zustandsübergänge werden vorgesehen durch die FASEL-Program Listing, vorgesehen in Anhang C.
Indem nun auf Fig. 88-5 eingegangen wird, ist die Steuerung ROM 86 verriegelt mit einem PLL-Zeitlagewiedergewinnungsschaltkreis. Die Programmcodierung "AEQCTL.src" für das Egalisierersteuer-ROM 86 ist in Anhang D am Ende dieser Beschreibung wiedergeben. Ein selbsttätiger Schwellenschaltkreis sollte zur Ruhe gekommen sein, beispielsweise der Abtrennpegel der Komponente 34, verfolgt die Spitzen des Egalisiereraugangs. Das DCC-OUT-Signal oder digital gesteuerter Taktausgang steuert das Aufwärts/Abwärts der Fehlerintegratorzähler 88, 90, 92. Der DCC-OUT- Ausgang gleicht auch dem Zeitwiedergewinnungstakt von der PLL oder PLL- Takt, erhältlich an Stift QD der Komponente 85 (siehe Fig. 88-2). Niedrig-Hoch-Übergänge werden normalerweise ausgefluchtet mit dem Zentrum des TOPP-Signals, wenn der Eingang keine Egalisierung benötigt, beispielsweise kurzgeschlossen zwischen TE und NT.
Die Zähler 88, 90, 92 werden entsperrt, wenn das "TANDT"-Signal hochliegt. Dieses Signal steht zur Verfügung durch Unverknüpfung des "TOPP"- und des "TOPPM"-Signals, wenn der selbsttätige Schwellenschaltkreis nicht eingeschwungen ist, hat das TANDT-Signal entweder keinen Ausgang oder einen vollen Ausgang derart, daß keine Aufwärts- oder Abwärtszählungen zu den Zählern übertragen werden. Im Falle von keinem Ausgang werden die Zähler nicht entsperrt. Im Falle eines vollständigen Ausgangs werden die Aufwärtszählungen gleich den Abwärtszählungen sein, da das "DCC-OUT"-Signal zentriert ist um das Entsperrfenster "TANDT". Mit anderen Worten wird der adaptive Egalisierer automatisch gesperrt, wenn die Schwelle nicht eingeschwungen ist.
Wenn der RX-Eingang gut ausgeglichen ist, wird das "TOPP"-Signal auf die PLL-Taktanstiegsflanken zentriert werden, so daß die Aufwärtszählungen den Abwärtszählungen gleich sind und keine Stufenänderungen zu Komponente 19 übertragen werden (Fig. 8A-1).
Die Zähler 88, 90 und 92 bilden einen Zweifach-Geschwindigkeits-(8- oder 12-Bit-)-Fehlerintegrator. Der Integrator hat eine hohe Verfolgungsrate, wenn die Schaltung Signale zu empfangen beginnt nach dem Rücksetzen infolge des INFO 0 Signals- und eine niedrige Verfolgungrate nach dem Rahmenverriegeln plus acht gute Rahmen. Die Auswahl wird gesteuert durch das AEQSPD-Signal, abgeleitet von dem Rahmensynchronisierer/Verriegelungsdetektor. Während des Niedriggeschwindigkeitsmodus sind das "AEQWDW"- und "BSLOTS"-Signal entsperrt. Das "AEQWDW"-Signal steht zur Verfügung am Stift A0 der Komponente 86 (siehe Fig. 88-5) und wird abgeleitet von dem PLL-Takt mit einer Breite des Fensters gleich 25% einer Bitperiode mit Zentrierung auf die Anstiegsflanken des PLL-Taktes. Das "BSLOTS"-Signal steht am Stift A4 der Komponente 86 zur Verfügung.
Wenn der RX-Eingang INFO 0 gleich ist, d.h. das BIO-Signal niedrigliegt, dann wird der Egalisierer aufflache Verstärkung rückgesetzt, d.h. keine Egalisierung. Wenn in NT-festgelegtem Zeitlagemodus, ist der Egalisierer gesperrt, d.h. es erfolgt keine Egalisierung. Die Komponente 94 ist ein Schrittauffrisch-D-Latch-Schaltkreis, der nach Niedrig-zu-Hoch-übergängen des TOPP-Signals getaktet wird, so daß die Verzerrung beim Egalisiererausgang infolge Ladungsinjektion der Komponente 19 während Stufenänderungen gezwungen wird, sich auf 0+ Bitzellen zu zentrieren. Andernfalls werden Erkennungsfehler bewirkt.
Der Quotientalgorithmus-Digitalphasenverriegelungsschleifenabschnitt der Schaltung empfängt das Zeitlageabtastsignal und das BIO-Signal als Eingänge. Ein binärer Phasendetektor mit HALTEN/GEHEN-Gatterung wird implementiert durch Verwendung einer Funktion des Abtastens (F-Strobe) zum Zwischenspeichern eines Zählers, der durch ein Baud zykliert. F-Strobe wird verarbeitet durch die Steuermaschine 96 (siehe Fig. 88-4), welche eine Korrektur für Nichtabtastbedingung vermeidet. Komponenten 98 und 100 sind Nichtabtastauszeitschaltkreise.
Der Geschwindigkeitswert wird berechnet auf einem Sättigungs- (bidirektionalen)-Geschwindigkeitszähler 102 und nur geändert, wenn durch eine Abtastung auf einer Baudperiode getriggert, entsperrt durch das BIO-Signal. Die Geschwindigkeit wird ROM 86 eingegeben zum Erzeugen des HALTEN/GEHEN-Signals auf einer schnellen oder langsamen Basis zum Speisen des digital gesteuerten Taktes. Der Geschwindigkeitswert wird in den F-Strobe-Monitor eingegeben, der ein Gatterungssignal zu dem digital gesteuerten Takt erzeugt, und ermöglicht, eine inkrementale Phase "x"-mal zu exekutieren, abhängig von der Geschwindigkeit.
Gemäß Fig. 88-2 erhalten der digital gesteuerte Takt 104 und die Latch-Schaltung 106 den Quotienten digital gesteuerter Takt und Ausgang QI, welcher das SCLK-Signal zu dem Resultat in "RCLOCK" gattert. Das RCLOCK-Signal wird dividiert durch den Teiler 108, 110 (siehe Fig. 88-3) zum Quantifizieren der Phasenposition auf einem Baud-Intervall (Baud-Rate-wiedergewonnener Takt) für den binären Phasendetektor unter Verwendung der höchststelligen Bits und des Bereichs Phasendetektorschaltkreises unter Verwendung eines Größe-des-Phasenfehlers-Komparators. Der Software-Generationszustand für die sequentiellen Maschinen in ROMS 96, 112, 98 und 104 sind den Anhängen E, F, G bzw. H gezeigt am Ende dieser Beschreibung.
Der Nicht-Strobe-Decoder 98, 100, verwendet in diesem Abschnitt der Schaltung, erhöht die Phasenverriegelungsschleifen verstärkung, wenn sieben aufeinanderfolgende fehlende Synchronisierabtastungen zu der PLL erkannt werden. Im anderen Falle wäre die PLL nicht in der Lage, einen Eingang mit exzessiven Frequenzversatz zu verfolgen. Der Extremfall wäre INFO 3 oder 4 ohne Marken an den B-, D- und SF-Kanälen.
Eine Empfangsdatenabtast- und Taktschaltlogik verwendet ROMS 114 und 116, wobei die Codieralgorithmen für diese in den Anhängen I bzw. J am Ende dieser Beschreibung wiedergeben sind.
In dem TE-Modus unterliegt der erste Abtasttakt, d.h. Stifte LD und CK der Komponente 118 (siehe Fig. 88-5), einer 0,5 Pipeline-Verzögerung nach dem PLL-Takt. Demgemäß wird das "Signalauge" am Filterausgang bei maximaler "Augen"-öffnung abgetastet. Der zweite Abtasttakt, d.h. Stifte LD und CK der Komponente 120 (siehe Fig. 88-6),unterliegen einer Pipeline-Verzögerung nach dem PLL-Takt, was es den Daten ermöglicht, auf den dritten Abtaster zu gelangen. Der dritte Abtasttakt, d.h. Stift CK der Komponente 122, unterliegt einer 4,5 Pipeline-Verzögerung nach dem PLL-Takt. Da dieser Takt auch verwendet wird für den TX-Bittakt, wird der Verzögerungsabschnitt, der Anzapfpunkt an Komponente 124, die Ausfluchtung der TX-Nulldurchgänge mit den RX-Nulldurchgangen bewirken. Ein Versatz von 3 bis 4%, wobei die TX-Nulldurchgänge den RX-Nulldurchgängen nacheilen, wird empfohlen.
In dem NT-adaptiven Zeitlagemodus unterliegt der erste Abtasttakt, d.h. Stifte LD und CK, der Komponente 118, einer 0,5 Pipeline-Verzögerung nach dem PLL-Takt. Demgemäß wird das Signalauge am Filterausgang bei maximaler Öffnung abgetastet. Der zweite Abtasttakt, d.h. Stifte LD und CK der Komponente 120, wird abgeleitet von einem frei laufenden Zähler mit Frequenz synchronisiert auf den TX-Bittakt. Wenn die PLL aus der Verriegelung heraus ist, wird der Zähler phasensynchronisiert mit dem PLL-Takt mit Anstiegsflanken gleich 20 Pipeline-Verzögerung (eine halbe Bitperiode) nach Anstiegsflanken des PLL-Taktes. Wenn die PLL verriegelt ist, wird die synchronisierende Verbindung zu der PLL unterbrochen und der Zähler freilaufen gelassen, und die Frequenz wird synchronisiert mit dem TX-Bittakt. Demgemäß erfolgt die Abtastung bei maximaler Öffnung des Signals I für den ersten Abtaster 118. Der dritte Abtaster ist Takt 122. Demgemäß hat der Empfangsdatenausgang dieselbe Zeitlage wie der Sender.
In dem NT-Festzeitmodus hat der erste Abtasttakt 118 eine 0,5 Pipeline-Verzögerung nach dem Festzeittakt, d.h. Stift A2 der Komponente 114, d.h. eine feste Beziehung zu dem TX-Bittakt. Der zweite Abtasttakt 120 unterliegt einer 1-Pipeline-Verzögerung nach dem Festzeittakt zum Ermöglichen der Daten, auf den dritten Abtaster zu gelangen. Der dritte Abtasttakt 122 ist verbunden mit dem TX-Bittakt, so daß der Empfangsdatenausgang dieselbe Zeitlage hat wie der Sender.
Gemäß Fig. 8C-1 und 8C-2 bilden die Komponenten 128, 130, 132 und 134 einen Rahmentriggerimpulsdecoder.
Wie in Fig. 8C-3 und 8C-4 gezeigt, bilden die Komponenten 136 und 138, 140 und 142, 144 und 146 einen Rahmensynchronisiere/Verriegelungsdetektor. Drei aufeinanderfolgende gute Rahmen plus die PLL verriegelt entsprechen einer Rahmenverriegelung. Drei aufeinanderfolgende schlechte Rahmen entsprechen einer Rahmenentriegelung. Wenn der Eingang INFO 0 gleicht (BIO = niedrig, dann ist der Rahmen aus der Verriegelung). Die RX-Bit-ID-Ausgänge sind die folgenden:
B1-Kanal: B (Stift D1 von Komponente 140) = hoch
F8 (Stift D4 von Komponente 140) = hoch
B2-Kanal: B (Stift D1 von Komponente 140) = hoch
F8 (Stift D4 von Komponente 140) = niedrig
S2-Kanal: S2 (Stift D0 von Komponente 140) = hoch
D-Kanal: Decodiert wie unten beschrieben
SF-Kanal: Decodiert wie unten beschrieben
Festzuhalten: F8 liefert auch die Halbrahmenzeitlage
RPROM 140 (siehe Fig. 8C-3 decodiert auch die Polarität der M-Bits (Superrahmen) für das Erzeugen des M-Taktes in dem TE-Modus.
Gemäß Fig. 8C-1, 8C-2 und 8C-3 kombinieren sich die Komponenten 146, 148, 150, 152, 154, 156 und 158 zur Bildung von INFO-Decodern. Die INFO-Erkennungskriterien sind die folgenden:
INFO 0: Wenn 0+ oder 0- Impuls für 64 Datenbits,
BIO (Bar Info 0) geht nach unten an den Rahmengrenzen.
INFO 1: NT-Modus, 8 aufeinanderfolgende "0011xxxx" Rahmen empfangen, wobei x entweder 0 oder 1 bedeutet, die beiden aufeinanderfolgenden Nullen müssen in der Polarität einander entgegengesetzt sein und konsistent sein durch die acht Rahmen.
INFO IRGENDEIN: Schaltung erkennt INFO IRGENDEIN nach Empfang von zwei entgegengesetzten "0"-Impulsen ("0+, 0-" oder "0-, 0+"). Wenn andere INFO- Typen zweifelsfrei erkannt werden können, wird der Detektor stattdessen die tatsächlichen INFO-Typen ausflaggen. Normalerweise indiziert INFO IRGENDEIN den Empfang von I2, I3 oder I4, wenn die Rahmenbildungsschaltung nicht verriegelt ist, d.h. Verlust des Rahmens oder vor der Verriegelung.
INFO 3: NT-Modus, Rahmen verriegelt
INFO 2: TE-Modus, Rahmen verriegelt, "A"-Bit = binär 0 (0+ oder 0-)
INFO 4: TE-Modus, Rahmen verriegelt, "A"-Bit = binär 1.
Ein D-Kanal-Zugangs/E-Kanal-Logikschaltkreis wird gebildet durch Komponenten 160, 162, 164, 166, 168, 170, 172, 174, 176 und 178 (siehe Fig. 8C-5, 8C-6 und (BC-7). Die Komponenten 160 und 162 sind ein D/E/SF-Übertragungsdatendecoder. Die Stifte D3 und D2 der Komponente 162 liefern die E-Bit-Ausgänge, welche den "C-Zähler 164 steuern. Stift 3Q von Komponenten 160 ist ein Pipeline-E-Bit-Ausgang, der die Komponente 176 ansteuert für die Übertragung von E-Bit-Dateneingang zu dem Sender in dem NT-Modus. Stift 5Q der Komponente 160 ist der Superrahmenübertragungsdatenausgang für nur den NT-Modus. In dem TE-Modus decodiert dieser Stift die invertierten FA/N-Bits von dem NT-Ausgang zum Qualifizieren der Erzeugung des M-Taktes. Komponenten 164 und 166 bilden einen C-Zähler, wobei der Stift D1 der Komponente 166 hochliegt, wenn der D-Kanal zur Verfügung steht, d.h. der C-Zählstand ist größer oder gleich dem laufenden Prioritätspegel. Sowohl die Klasse als auch die Prioritätssignale sind Eingänge zu diesem Zähler. Die Schaltung wird gesperrt, wenn der Rahmen außer Verriegelung ist. Komponenten 168, 170, 172 und 174 kombinieren sich zur Bildung eines D-Kanal-Flaggendecoders. Das LSTD-Signal oder zuletzt übertragene D-Bit von dem lokalen Sender auf Stift 1Q der Komponente 174 speist Komponente 176 für die Fehlerflaggenerzeugung. Wenn diese Flagge als zutreffend befunden wird, wird der D-Kanalzugang sofort beendet, d.h. das DACT-Signal auf Stift A1 der Komponente 176 geht nach unten. Der Sender sendet binäre Einsen in den D-Kanal danach, unabhängig vom Zustand des Senderdateneingangs. Es gibt keine DSHT-Impulse (D-Kanal-Datenverschiebung/Entsperrung) zu der äußeren Welt für die Anforderung von Daten. Die Priorität bleibt der Ursprungswert, d.h. hohe Priorität.
Die HDLC-Abschlußflagge CFLG an Stift 2Q der Komponente 174 geht hoch nach der Übertragung von "01111110 D......D 01111110" im D-Kanal, worin "D......D" = irgendein Datenmuster mit Ausnahme von HDLC- Flaggen ist. Wenn ein Muster von kontinuierlichen sieben Einsen eingebettet ist in die "D D"-Sequenz, dann wird die Flagge "01111110" nach dem Muster der sieben Einsen wieder als Eröffnungsflagge angesehen. Ohne das Muster der sieben Einsen wäre diese Sequenz die Abschlußflagge. Das nächste "01111110", d.h. die dritte Flagge, beginnend vom Anfang der übertragenen Nachricht, wird die aktuelle Abschlußflagge. Es ist festzuhalten, daß die 0 zwischen zwei Flaggen von zwei Flaggen geteilt werden kann, d.h. "011111101111110" enthält eine Eröffnungsflagge und eine Abschlußflagge. Nach der Abschlußflagge wird der D-Kanal als deaktiviert angesehen. Die Schaltung arbeitet in derselben Weise wie die Deaktivierung, hervorgerufen durch die D< > E-Fehlerflagge mit der Ausnahme, daß die Priorität auf niedrige Priorität gesetzt wird.
Das "C8"-Signal am Stift 3Q der Komponente 174 geht hoch, wenn die über den D-Kanal übertragenen Daten acht aufeinanderfolgende Einsen waren. Nach dieser Flagge ist der D-Kanalzugang deaktiviert. Dies ist ähnlich dem Fall der Abschlußflagge mit der Ausnahme, daß es hier keine Prioritätsänderungen gibt.
Der D-Kanal-Anforderungseingang DREG an Stift A8 der Komponente 176, angeschlossen an einen externen Mikrokontroller geht hoch, wenn TE Zugang zum D-Kanal anfordert. Wenn Stift AS der Komponente 176 hochliegt, d.h. der D-Kanal verfügbar ist und DREG hochliegt, dann liegt DACT hoch und zeigt, daß der D-Kanal aktiviert ist. Wenn irgendeine der Fehlerflaggen (E< > D, CFLG, C8) erkannt wird, dann geht DACT nach unten und zeigt, daß der D-Kanal deaktiviert ist. Prioritätsausgang am Stift 12 der Komponente 176 ist hoch (niedrige Priorität), wenn die Deaktiviertung auf CFLG zurückzuführen ist. Wenn der Rahmen außer Verriegelung ist während der Aktivierung, dann wird sofort der D-Kanal-Zugang beendet in derselben Weise wie durch andere Flaggen hervorgerufen. Die Implementierung wird erzielt durch Rücksetzen des D-Kanalkreises einschließlich des C-Zählers auf seinen Einschaltzustand. Mit anderen Worten ist der Zugang zum D-Kanal nur möglich, wenn der Rahmensynchronsierer in Verriegelung ist.
Gemäß Fig. 8D-2 ist eine Aktivierungs/Deaktivierungslogik vorgesehen durch die Komponeten 180, 182, 184, 186, 188 und 190. Der Codieraktivismus "ADLGC.src" für ROMs 180, 182 und 184 ist als Anhang K am Ende dieser Beschreibung wiedergegeben. Der Anhang L liefert die empfohlenen Subroutinen für den externen Auf- und Eingangslatchschaltung für AR (Aktivierungsanforderung), DR (Deaktivierungsanforderung) und T31XP (Zeitgeber 3/1 verstrichen). Es ist festzuhalten, daß I124 den Empfang von INFO 1 (NT) oder INFO 2 (TE) indiziert. Dieses Signal wird zu dem externen Mikroprozessor übertragen über den U-Draht für Aktivierungsbestätigung.
Komponenten 192 und 194 (siehe Fig. 8D-5) bilden einen Rahmenzähler für die Ableitung der Superrahmensequenz, d.h. Modulo=20 im NT- Modus, 5 im TE-Modus. Die Komponenten 196 und 198 (siehe Fig. 8D-4) bilden einen Superrahmenzählerkontroller. In dem TE-Modus ist der Zähler 192 und 194 synchronisiert mit dem SFT-Signal (Superrahmentrigger) von dem oben beschriebenen Rahmentriggerdecoder. Wenn > = 3 aufeinanderfolgende SFTS, dann nimmt die Schaltung Verriegelung an, d.h. der TE-Superrahmen-TX-Kanal ist entsperrt. Wenn drei aufeinanderfolgende SFT-Impulse als fehlend befunden werden oder INFO 0 erkannt wird oder der Rahmensychronisierer außer Verrieglung ist, dann nimmt die Schaltung eine Fehlverriegelung an, d.h. TE-Superrahmen-TX-Kanal ist gesperrt. In dem NT- Modus wird der Zähler 192, 194 mit dem Sender synchronisiert. Wenn TX gleich INFO 4, dann werden Superrahmensequenzen übertragen.
Die Komponente 200 (siehe Fig. 8D-5) liefert Superrahmenentsperr/Sperr- und Taktschaltfunktionen. Stift D3 der Komponente 200 leitet eine "1 aus 20" Rahmensequenz aus den Ausgängen der Zähler 192, 194 ab für das Erzeugen des M-Taktes SFMC in dem NT-Modus, wenn TX=INFO 4. Das SFMC-Signal wird geschaltet zum Empfang seines Eingangs von dem Rahmensynchronisierer im TE-Modus (Stift D3 nicht aktiv). In dem NT-Modus liefert der M-Takt Zeitlageinformation an den Sendedatenprozessor 202 für das Codieren des M(S1)-Bits.
Stift D1 der Komponente 200 leitet eine "1 aus 5"-Rahmensequenz aus den Zähler 192, 194-Ausgängen ab für das Erzeugen des Q-Taktes SFQC. Im NT-Modus ist der Q-Takt entsperrt, wenn TX=INFO 4. Im TE-Modus ist der Q-Takt entsperrt, wenn die Superrahmenzeitlage verriegelt ist. Dieser Takt speist zwei Elemte: Sendedatenprozessor 202 und Rahmensynchronisierertaktdetektor 204. Die erste Verbindung liefert Zeitlageinformation an den Sender für das Codieren von Fa/N (INFO 4) oder Fa/L (INFO 3)-Bits. Die zweite Verbindung verbietet dem Rahmenverriegelungskreis 204, auffehlende Rahmentriggerimpulse während Superrahmen zu reagieren.
Das S2-Signal ist der Datenausgang im TE-Modus und kann decodiert werden aus RXC-DTA mit RX-S2. Das S2-Signal ist auch der Dateneingang zu dem NT-Sender.
Gemäß Fig. 8D-5 und 8D-6 wird der Sendedatenprozessor/Codierer gebildet durch Komponenten 206, 202, 208, 204, 210, 212, 214, 216 und 218. Das Signal TXD am Stift A6 der Komponente 202 ist der TXD TX B/D-Kanaldateneingang, 1=0+ oder 0-. Der B-Kanaldatenpfad wird entsperrt durch BSHT und TXF8 an Stiften 2Q bzw. 1Q der Komponente 218. Der Kanal B1 wird ausgewählt, wenn TXF8 hochliegt und BSHT hochliegt, B2 wird ausgewählt, wenn TXF82 niedrigliegt und BSHT hochliegt.
Das TXF8-Signal liefert auch die Halbrahmenzeitlage. In dem TE-Modus ist der D-Kanaldatenpfad entsperrt durch DSHT an Stift D1 von Komponente 202. Wenn der D-Kanal nicht aktiviert ist (DACT=niedrig), dann werden die DSHT-Impulse nicht ausgegeben, und Sendedaten werden automatisch auf binär 1 gesetzt. Im NT-Modus ist das DRX-Signal an Stift A4 der Komponente 202 und RX der E-Bit-TX-Dateneingang, verbunden mit dem D-Kanal-RX-Ausgang und multiplexiert mittels Komponente 202 in den TX-Datenpfad. Stift A7 der Komponente 202 liefert den Superrahmendateneingang (nur im TE-Modus). Der Sendercodieralgorithmus für Komponenten 212, 214 ist als Anhang O am Ende dieser Beschreibung beigefügt.
Im NT-Modus ist der Sender rahmensynchronisiert mit einer externen Quellen (U-Schnittstelle) durch entweder Verkürzen (39 Zählungen) oder Verlängern (41 Zählungen) der letzten L-Bit-Periode. Im TE-Modus ist der Sender rahmensynchronsiert mit dem RX-Rahmen mit einem 2-Bit- Versatz.
Wie in Fig. 8D-1 gezeigt, liefern Komponenten 220 und 222 TE- NT-Auswahl. In NT-Moden ist der Empfänger konfiguriert als adaptiver Zeitlagemodus (ähnlich dem Empfänger im TE-Modus) für den Empfang des asynchronen INFO 1 Signals. Nachdem INFO 1 erkannt worden ist, wird der Empfänger zum normalen Modus zurückgeschaltet. In dem NT-adaptiven Zeitlagemodus wird, wenn NT von dem G3-Status zum G2-Status wechselt, infolge Verlust des Rahmens oder bei Empfang von INFO 0 der Stift 3Q der Komponenten 222 einen niedriggehenden Impuls für das Rücksetzen der PLL- Verriegelungsschaltung liefern und damit bewirken, daß die Phase des zweiten Abtasttaktes erneut abgeschätzt wird.
Gemäß Fig. 8E-1, 8E-2 und 8E-3 wird ein NT-Rahmensynchronisierer gebildet durch Komponenten 222, 224, 226, 228, 232, 234 und 236. Der NT-Empfangstakt-NTRCLK-Stift QC der Komponente 224 ist bei 192 KHz und wird erzeugt durch Dividieren von 7,68 MHz mit Modulo 40 in Komponenten 232 und 234. Für jede Bitperiode gibt es vier 7,68 MHz-Takte. Der NT- Rahmensynchronisiereingang NTFSYN an Stift B der Komponenten 224 wird bereitgestellt für ein externes 8 KHz-Synchronisiersignal zum Synchronisieren der Rahmenbildung des Senders. Wenn es an diesem Eingang kein Signal gibt, ist der Senderrahmentakt, bereitgestellt am Stift A9 der Komponenten 236, frei laufend bei einem Subvielfachen (/40, 40 Takte pro Bit; und dann /48 Bit pro Rahmen) der Kristallfrequenz (7,68 MHz). Wenn ein externes Synchronsiersignal an diesen Eingang angelegt wird, dann werden die Zähler 232, 234 entweder eine Zählung addieren oder subtrahieren während des letzten Bits jedes Rahmens, bis die Rahmenzeitlage frequenzverriegelt ist mit den positiven Flanken des externen Eingangs. Der Codieralgorithmus der Komponeten 236 erlaubt nicht aufeinanderfolgende entgegengerichtete Änderungen (beispielsweise 39 in einem Rahmen und 41 im nächsten Rahmen): die Zähler müssen durch den Normalzustand gehen (/40) vor der nächsten entgegengesetzten Änderung. Die Zähler 115, 117 (Fig. 88-7), verwendet in dem Abtasttaktprozessor, sind ebenfalls frequenzverriegelt mit dem externen Synchronisationssignal in dem NT- adaptiven Zeitlagemodus. Dies wird bewirkt durch das Signal BC3940, das zwischen D2 der Komponente 236 und Stift ENP der Komponente 117 angeschlossen ist.
Wie in Fig. 8E-2 und 8E-3 gezeigt, wird ein Systemtaktgenerator gebildet von den Komponenten 238, 240, 242, 244, 246 und 248. Der Takteingang ist 15,36 MHz Kristall im TE-Modus und 15.36 MHz externer Eingang im NT-Modus von der U-Schnittstelle. Der Festzeitlageabtasttakt FTMCLK an Stift QB der Komponente 248 kann zu anderen Anzapfungen bewegt werden für unterschiedliche RX-Abtastzeitlagen; diese Verbindung beeinflußt nur den NT-Festzeitlagemodus.
Es versteht sich, daß verschiedene Alternativen zu der Ausführungsform der hier beschriebenen Erfindung bei der Praktizierung der Erfindung verwendet werden können. Es ist beabsichtigt, daß die nachfolgenden Ansprüche den Schutzumfang der Erfindung definieren und daß eine Struktur innerhalb des Schutzumfangs dieser Ansprüche und ihrer Äquivalente dadurch abgedeckt sind. ANHANG A ANHANG A ANHANG B ANHANG B ANHANG C ANHANG C ANHANG D ANHANG D ANHANG E ANHANG E ANHANG F ANHANG F ANHANG G ANHANG G ANHANG H ANHANG H ANHANG I ANHANG I ANHANG J ANHANG J ANHANG K ANHANG K ANHANG K ANHANG K ANHANG K ANHANG L ANHANG L ANHANG L ANHANG L

Claims

1. Ein Bipolarmuster-Mittelwertabschätzer für das Rückgewinnen von Zeitlageinformation aus einem empfangenen Signal, weicher Mittelwertabschätzer umfaßt:

(a) erste Schwellenabtrennmittel für das Abtrennen des empfangenen Signals auf einem ersten Schwellenpegel zum Erzeugen eines ersten Signals, umfassend eine Sequenz von Impulsen mit einer ersten Polarität relativ zu einem Referenzpegel;

(b) zweite Schwellenabtrennmittel für das Abtrennen des empfangenen Signals bei einem zweiten Schwellenpegel zum Erzeugen eines zweiten Signals, umfassend eine Sequenz von Impulsen mit einer Polarität entgegengesetzt der ersten Polarität relativ zu dem Referenzpegel;

(c) Mittel für das Bestimmen des Vorhandenseins eines Bipolarmusters in der Kombination der ersten und zweiten Signale durch Vergleichen der ersten und zweiten Signale in der Zeitdömane zum Identifizieren des sequentiellen Auftretens benachbarter Impulse entgegengesetzter Polarität; und

(d) Mittel für das Identifizieren des Mittelwerts des Bipolarmusters als das Auftreten eines Nulldurchgangs zwischen den genannten benachbarten Impulsen entgegengesetzter Polarität in dem identifizierten Bipolarmuster, welcher Mittelwert verwendbar ist für das Aufbauen wiedergewonnener Zeitlageinformation.

2. Ein Bipolarmuster-Mittelwertabschätzer nach Anspruch 1 und ferner umfassend ein Digitalfilter, angeordnet an dem Ausgang jedes Abtrennmittels zum Aussondern von Rauschimpulsen aus diesem.

3. Ein Bipolarmuster-Mittelwertabschätzer nach Anspruch 1 und ferner umfassend ein digitales Transversalfilter, angeordnet am Ausgang jedes Abtrennmittels zum Bereitstellen von Fensterintegration zur Erfassung des Vorhandenseins eines wahren Datenimpulses.

4. Ein Bipolarmuster-Mittelwertabschätzer nach Anspruch 3, bei dem jedes digitale Transversalfilter ein verlustloser Integrator ist mit einem endlichen Speicher, welcher eine Sinx/x-Übertragungsfunktion bereitstellt, wodurch positive Impulse und negative Impulse gefiltert werden zum Erzeugen eines akkumulierten Tastverhältnismaßes über eine Zeitspanne von einem Baud.

5. Ein Bipolarmuster-Mittelwertabschätzer nach Anspruch 4, bei dem, wenn der Tastverhältnismeßwert erreicht ist, er das Vorhandensein eines wahren polaren Signals von einer Rauschstörung unterscheidet.

6. Ein Bipolarmuster-Mittelwertabschätzer nach Anspruch 5 und ferner umfassend Mittel für das überprüfen der Benachbartheit von zwei polaren Impulsen entgegengesetzter Polarität.

7. Ein Bipolarmuster-Mittelwertabschätzer nach Anspruch 6, bei dem die Benachbartheit überprüft wird durch Ausfluchten des Tastverhältnismeßwertes jeder Signalpolarität in den zwei Transversalfiltern, die Fensterintegration bewirken, mit der Dauer L, wobei der Ausgang derselben dann verschwindet innerhalb einer gegebenen Zeitkonstante unter Erzeugung eines Dreiecksimpulses für jeden Impuls einer gegebenen Polarität, wobei der Schnitt der Schrägen der Dreieckimpulse das Vorhandensein eines Bipolarmusters identifiziert sowie den Mittelwert.

8. Ein Bipolarmuster-Mittelwertabschätzer nach Anspruch 7, bei dem die Zeitkonstante der Integration in den Filtern gewonnen wird aus einem Abtasttaktgeber und höher ist als die Baud-Rate.

9. Ein Bipolarmuster-Mittelwertabschätzer nach Anspruch 7, bei dem jedes Polaritätsfilter bis zum Tastverhältnismeßwert integriert und den Wert für eine Zeit L-W hält, wobei W die akkumulierte Pulsbreite ist und dann auf Null abklingt.