JPH02153629A - バイポーラパターン中心推定器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １権分災 本発明はデータ伝送方式に関するものであって、更に詳
細には、受け取った信号からタイミング情報を検索する
為のバイポーラパターン中心推定回路に関するものであ
る。

灸来技先 典型的なデータレシーバシステム（方式）を第１図に示
しである。伝送の前に、データを一連のベースバンドパ
ルスとしてコード化させる。伝送チャンネルを介して通
過する間に、データは組織的な歪及びノイズ汚染を蒙る
。伝送システムのシレーバ側において、データはフィル
タ即ち濾波されて信号対ノイズ比を改善し１次いでイコ
ライズ即ち等化される。パスル検知ようのサンプリング
時点を与え且つデータシンボル時間境界を画定するタイ
ミング抽出器回路によって伝送したパルスシーケンスか
らタイミング情報を受け取る。即ち、各シンボルは、デ
ータレートの逆数によって定義される時間間隔を占有す
る。

該レシーバ効率は、サンプリング時点精度及びレシーバ
の安定性及びノイズ免疫性に強く依存する。従って、ベ
ースバンドシステムにおけるレシーバタイミング抽出器
は、シンボルの受け取った順番と独立的に、適切に動作
せねばならず且つ受け取り用のフェーズロックループ回
路へ周期的且つ信頼性の成る位相情報を供給せねばなら
ない。

キャリア変調システムにおいては、安定したタイミング
発生源としてキャリアが周期的なストローブを発生する
０例えば、通常、キャリアは規則的で周期的なゼロ交差
を持った「連続的波形」である。

幾つかのベースバンド変調技術において（例えば、リタ
ーンツーゼロ（ＲＺ）、交互マーク反転（ＡＭＩ）、部
分応答コーディング等）、ゼロレベルでスライス処理は
、信号遷移を表すストローブ信号を発生する。これら遷
移の幾つかは真の端軸を運ぶことが可能である。その他
は単にノイズに起因するものであり且つそれらの存在は
システム不良を発生させる。ライン大きさ及び位相歪及
びシンボル間干渉は付加的な不良を発生し、それは偽の
タイミング信号となる。従って、タイミング変動を減少
させる為にチャンネル等化が必要となる。然し乍ら、チ
ャンネル等化は、通常、本来的に関連するノイズ向上で
もってのみ実施される。

タイミング情報を抽出する上での改善は、歪に対しての
影響がより少ないか又は免疫性である時間における波形
点を選択することによって、得られる。例えば、調査時
間及び特定データパターンはインデックスフリー技術と
して知られている。

然し乍ら、インデックスフリー回復は、非周期的なゼロ
交差を発生し、それはタイミング信号を再構築するのに
高価なバンドパスフィルタを必要とする。選択したパタ
ーンは、位相エラー観察の点において減少した干渉を表
示する。

これらの技術の幾つかも、補正は選択したパターン上で
統計的に実施されるので、位相補正レート（速度）を減
少させるという問題がある。

幾つかのバイポーラコードで得られる補正レート及びシ
ンボル間干渉の間の妥協は、単一マーク−マーク（それ
が存在することは高度の蓋然性がありＬを使用すること
であり、次いで隣のマーク遷移の中心においてゼロ交差
上にロックすることである。

ｌ在 本発明は、以上の点に鑑みなされたものであって上述し
た如き従来技術の欠点を解消し、ベースバンドコード化
データシーケンス用の新規なタイミング回復技術を提供
することを目的とする。

１−玖 本発明技術は、例えばゼロ交差等の周期的な信号遷移内
に典型的に埋め込まれているバンド内タイミング情報を
有するラインコードへ適用する。

本発明技術は、正から負のマークの遷移の「中心」にお
いてゼロ交差を持っているマーク対マーク等の°データ
パターンの選択を利用する。所謂［バイポーラパターン
」とは、隣合うボー間隔を共用する反対極性の２個の極
性信号から構成されている。

データシーケンスのランダムな特性は、タイミング情報
に統計的な動向を与える。従って、タイミング回復シス
テムは、タイミング平均を回復する。該システムの効率
はタイミングの分散乃至は変動量によって与えられる。

バイポーラパターン中心タイミング信号に対する低分散
推定は適切なフィルタ処理によって得ることが可能であ
る。

本発明に基づいて受け取った信号からタイミング情報を
検索する為のバイポーラパターン中心推定器は、正の極
性パルスを得る為に基準を越えた第１スレッシュホール
ドレベルにおいて及び負極性パルスを得る為に前記基準
下側の第２スレッシュホールドレベルにおいて受け取っ
た信号をスライスするスライサを有している。バイポー
ラパターンが存在することは、反対極性の隣接するパル
スを検知することによって決定される。次いで、該バイ
ポーラパターンの中心が識別され、且つ検索したタイミ
ング情報を構築する為に使用される。

本発明の好適実施例によれば、スライサ出力端にデジタ
ルトランスバースフィルタを位置させて。

ウィンドウ積分を与えて真のデータパルスの存在を検知
する。該デジタルトランスバースフィルタは、ｓｉｎｘ
／ｘ伝達関数を与える有限のメモリを持った損失無し積
分器であり、その場合に正及び負のパルスをフィルタし
て１ボーの時間間隔に渡って蓄積デユーティサイクル測
定値を発生する。デユーティサイクル測定値に到達する
と、それはノイズのある外乱から真の極性信号の存在を
識別する。極性パルスの隣接度は、長さしの２つのトラ
ンスバースフィルタ内の各信号極性のデユーティサイク
ル測定値を登録することによってチェックすることが可
能である。次いで、該フィルタの出力は与えられた時定
数内で消え去って与えられた極性の各パルスに対する三
角形状パルスを発生する。該三角形状パルスの傾斜部の
交差点がバイポーラパターンの存在及び中心を識別する
。

従って、本発明は、確実なバイポーラパターン中心検知
を与えており、タイミング抽出をシステム及びパターン
ノイズに対して高度に免疫性とさせている０通常は高価
なバンドパスフィルタを使用することを必要とするゼロ
交差再生が排除されている。更に、フェーズロックルー
プの入力における位相ジッターが低下され、ＰＬＬ設計
努力を減少させ且つ性能を改善させている。

失癒剪 本発明の１実施例に基づいて構成されたバイポーラパタ
ーン中心推定器回路は、「最大蓋然性検知器」であり、
それは最初にスライス処理によって極性信号を検知する
。即ち、第３図に示した如く、ゼロの上及び下における
２つのスレッシュホールドレベルでの２つのスライス処
理からＰパルス及びＮパルスが得られ、低レベルノイズ
を判別する。以下の説明において、Ｎパルス及びＰパル
スの役割を反転させて同一の結論に到達することが可能
である。信号処理は、それが前端スライサ及びフィルタ
を介して流れる場合を、大鴫、第４図に示しである。

ノイズの無い場合におけるタイミング検知は、該信号を
ボー期間内に成るデユーティサイクルを持った非同期二
進パルスへ変換するスライサを使用する。ノイズが存在
するチャンネルの場合、Ｐパルス及びＮパルス信号とイ
ンターリーブして偶発的なパルスが現れることがあり、
何等かのフィルタ処理を行なわねばならない、支配的な
摂動が興味の成る信号と同一の帯域を共用するクロスト
ークから来る場合にはノイズ予備フィルタ処理は役に立
たない０本発明に基づいてスライサ出力に印加されるデ
ジタルフィルタ処理は、ノイズパルスを効果的に除去し
、帯域幅又は信号対ノイズ比を喪失すること無しにノイ
ズ拒否を得ることを可能とする。

データタイミング回復におけるノイズ免疫性は。

典型的なデータ伝送チャンネルのノイズが存在しており
且つ分散性特性に起因して精度よりも優先するパラメー
タである。従って、ここに説明するタイプのノイズ免疫
性エステイメータ即ち推定器は、ノイズに影響される高
精度のタイミング抽出器よりも一層良好な性能を提供す
る。

本発明の推定器回路において、簡単なデジタルトランス
バーサルフィルタは、真のデータパルスの存在を検知す
る為のウィンドウ積分を与える。

この有限のメモリを有する損失の無い積分器はｓｉｎｘ
／ｘの伝達関数を与える。Ｐパルス及びＮパルスがフィ
ルタ即ち濾波されて、１ボー（ｂａｕｄ）の時間間隔に
渡って蓄積デユーティサイクル測定値を発生する。「蓄
積デユーティサイクル」は。

全ボー期間に対するスライサレベルより高いレベルを信
号が持っている蓄積時間の比として定義され５例えば、
５０％とは、それが検知スレッシュホールドを何回交差
したかということとは無関係に、１ボーの半分に対して
信号が検知レベルよりも高いレベルを持っていたことを
表す。積分器デユーティサイクル測定値に到達すると、
それはノイズが存在する外乱から真実の極性信号が存在
することを識別する。

これらの考察に基づいて、極性パルスに関する２つのパ
ラメータが１本発明の前端スライス／フィルタ回路によ
って発生される。その最初のものは、デユーティサイク
ル測定値ＤＣＭである。その２番目のものは、積分器出
力波形であり、それは１ボー内の分布パルスの測定値で
ある。

バイポーラパターンの存在は、２つの反対の連続する極
性信号、即ちＡＭＩコーディングにおける２つの隣接す
るマークの検知によって決定される。その隣接度は、長
さＬの２個のトランスバーサルフィルタ内の各信号極性
のデユーティサイクル測定値を登録することによってチ
ェックされ、その出力は与えられた時定数内に消え去り
、与えられた極性の番受け取ったマークに対して三角形
状パルスを発生する。非隣接マークは時間において交差
することのない傾斜部を持った三角形状パルスを形成し
、且つそのフィルタ出力はゼロレベルへ復帰する。ノイ
ズの無い場合にこれら２つの傾斜部が交差する場合には
１時間−交差部はバイポーラパターンの存在及び中心を
正確に推定乃至は予測する。

該フィルタにおける積分の時定数はサンプリングクロッ
クから得られ且つボーレートよりも一層高い。第５図に
示した如く、積分アップは、信号がスレッシュホールド
を越えることによって決定され、且つ良好に動作するパ
ルスの場合に直線であり、且つ最大積分器レベルに到達
した時に飽和する。

各極性フィルタはデユーティサイクル測定値へ「積分ア
ップ」し且つ信号の応答としてＬ−ｗの間その値を保持
しく尚、Ｗは蓄積パルス幅）、次いで積分アップ期間に
おいて使用されるステップの逆の順番でゼロへ向かって
消失する。

保持時間Ｌ−ｗとは、狭いパルスは無視されるか又はフ
ィルタ除去され且つ到達したデユーティサイクル測定値
に影響を与えることが無いことを意味している。パルス
がＬよりも大きい場合、出力は最大デユーティサイクル
測定値ＭＤＣＭへ飽和し且つ現在の１個又はそれ以上の
パルスの最後の端部において積分ダウンが開始する前に
ｗ−Ｌ単位の間そのままに維持される。積分器出力は、
飽和状態に到達すると、三角形状又は台形形状である。

出力波形ベース幅は２Ｌに固定されている。

ノイズパルスの場合、スレッシュホールドは多数回に渡
り交差される傾向となり且つ積分のセクションが一定値
水平レベルによってインタラブドされる。

積分アップ及び積分ダウン傾斜部は「交差部のレベルＪ
ＬＩにおいて交差し、その値は、第７図に示した如く、
極性存在及び「隣接塵」に対する適切な条件を定義する
。前のデユーティサイクル測定値が完全に消失し且つバ
イポーラパターン不存在が発生される時に分離パルスが
到着する。

交差部レベルＬＩの極端な値は、不正確な条件を表す。

交差部レベルの低い値は、ノイズによって発生されるこ
とのあるいずれかの極性検知における低デユーティサイ
クルを表すことが可能である。交差部レベルの高い値も
、受け取ったパルスに信頼性が無いことを表す場合があ
る。

近いｒ反対傾斜」の場合、一方の傾斜部が水平で他方の
傾斜部に対して反対方向に移動している場合、又は一方
の傾斜部が水平で同一の方向に移動している場合に、傾
斜部交差が発生することが可能である。第６Ａ図は、異
なったデユーティサイクルに対するフィルタ出力を示し
ている。エラー状態は第６Ｂ図及び第６Ｃ図内のプロッ
トによって示しである。これらの不正確な状態は、非常
に低い信号対ノイズ比（ＯｄＢ）に対してであっても、
同等問題を発生することがない程度に十分に希であるこ
とが判明した。

積分器の出力の傾斜部は、それらの交差点においてスト
ローブを発生させる。

ストローブタイミングは、フィルタ遅れ長さの半分によ
って与えられる真のゼロ交差に対して固定した位相関係
を持っている。

中心推定によるストローブ発生は、ノイズによって殆ど
影響を受けること無く、且つタイミングエラーに関する
パターンノイズシンボル間干渉の効果を減少させている
。

システム動作は、受け取った信号に対しての幾つかの非
線形処理に依存する。実施を容易とする為に、デジタル
アプローチを使用する。

第８Ａ−１図乃至第８Ｅ−３図は、組み合わされると、
本発明の１実施例に基づいて構成されたバイポーラパタ
ーン中心推定器を使用するレシーバ回路の全体的な概略
図を与えている。

第８Ａ−１図に示した如く、本回路は、バッファ及び等
化器の過剰負荷を防止する為に１：１の比を持った入力
変圧器１０を有するフロントエンド即ち前端部及び適応
等化器を有している。変圧器１０の出力は、バッファ１
２．２．７に抵抗１４及び４７ＰＦコンデンサ１６から
構成されており且つ１．２５Ｍ）（ｚの周波数で一３ｄ
Ｂのロールオフを持った単位利得バッファ及びローパス
フィルタへの入力の１つとして供給される。単位利得バ
ッファ１２の出力はライン等化バイパスフィルタへ供給
され、該フィルタはバッファ１８及び４．７に抵抗２０
及び２５０ｐＦコンデンサ２２からなる入力ＲＣから構
成されている。該バイパスフィルタは１３５ＫＨｚの周
波数で一３ｄＢのロールオフを持っている。ＩＫ抵抗２
６、ＩＯＫ抵抗２８及び２．２に抵抗３０と共に結合さ
れて。

増幅器２４は、２．３３の利得を持った等信器出力を発
生する反転加算増幅器を形成している０等化の量は、部
品１９のピンＣ（ｍｓ　ｂ）、Ｂ及びＡにおける二進コ
ード及びそれの７個の関連する抵抗によって制御される
。従って、８つの可能なステップがあり、［Ｏ」二進コ
ードはフラット応答に等しい。

部品２４からの等化器出力信号は、−群の入力スライサ
及びレベル変換器へ与えられる（第８八−５図）。部品
３２及び３４は、以下に詳細に説明する自動スレッシュ
ホールドコントローラと共に、全波ピーク電圧トラッキ
ングループを形成している０部品３４の正入力端におけ
る電圧の読みＶａｔｈ＋は１等化器出力のピーク電圧の
測定値であり、即ち０．５ｖは出力振幅＝０．５■、即
ちピーク間１ｖであることを示している。出力振幅が０
．２２Ｖ以下又は２．３３Ｖ以上である場合、Ｖ　ａｔ
ｈ＋は、夫々、０．２２Ｖ又は２．３３ｖに制限される
。このことは、部品３６の正入力端における抵抗「Ｔ」
回路網によって達成される。

電圧Ｖａｔｈ＋かを１に対して正規化させると、自動ス
レッシュホールドＯコンパレ〜り３２の負入刃端にける
電圧Ｖａｔｈ−は一１ｖであり、Ｏ子信号検知スライサ
３８の負入力端における電圧ｖＯ＋は０．５Ｖであり、
且つ〇−信号検知スライサ４０の負入力端における電圧
■０−は一〇、５Ｖである。

電圧Ｖ　ａｔｈ÷が１，２８０ｍＶを越えると、■０＋
及びＶＯ−は、夫々、６４０ｍＶ及び−６４０ｍＶにク
ランプされる。このクランプ機能は、本回路が、バスに
接続したマルチプルターミナルノードＴＥを具備する回
路網終端モードで動作する場合に必要である。そうでな
ければ、近くのＴＥがｖＯ＋及びｖＯ−スレッシュホー
ルドレベルを遠くのＴＥから受け取った信号ピークを越
えてドライブすることがあり、検知エラーを発生させる
こととなる。

部品３８の負入力ピンに接続したＰＮＰトランジスタ４
２は、このクランプ機能を与える。

電圧レベル間の関係を示したテーブルを以下の表１に示
す。

退」− 変圧ｍ二次回路　　ＥｑＯ／　Ｐ　　Ｖａｔｈ＋　　Ｖ
　Ｏ＋１　　　Ｖｐｅａｋ（＋２．５ｄＢ）　　２．３
３Ｖｐｅａｋ　　２．３３Ｖ　　Ｏ，６４ＶＯ，８９Ｖ
ｐｅａｋ（÷１．５ｄＢ）　　２．０７Ｖｐｅａｋ　　
２．０７Ｖ　　０．６４ＶＯ，７５Ｖｐｅａｋ（ＯｄＢ
）　　１．７４Ｖｐｅａｋ　　１．７４Ｖ　　Ｏ，６４
ＶＯ，５５Ｖｐｅａｋ（−２，７ｄＢ）　　１．２８Ｖ
ｐｅａｋ　　１．２８Ｖ　　０．６４ＶＯ，５０Ｖｐｅ
ａｋ（−３，５ｄＢ）　　１．１７Ｖｐｅａｋ　　１．
１７Ｖ　　０．５８ＶＯ，３２Ｖｐｅａｋ（−７，５ｄ
Ｂ）　　０．７４Ｖｐｅａｋ　　Ｏ，７４Ｖ　　０．３
７ＶＯ，０９Ｖｐｅａｋ（−１８，０ｄＢ）　　０．２
２Ｖｐｅａｋ　　０．２２Ｖ　　Ｏ，１ｌＶＯＶｐｓａ
ｋ　　　　　　　　　０Ｖｐｅａｋ　　Ｏ，２２Ｖ　　
Ｏ，ｌＩＶ尚、Ｖａｔｈ−＝　−Ｖａｔｈ十及びｖｏ−
＝−ｖｏ＋。

自動スレッシュホールドコンパレータ３２及び３４の出
力は自動スレッシュホールドコントローラへ供給される
。更に詳細には、自動スレッシュホールドコンパレータ
３４の出力は、ＸＯＲゲート４４を介して供給され且つ
部品４６及び４８を介してパイプライン動作され（第８
Ａ−２図参照）その宛先は自動スレッシュホールドコン
トローラＲＡＭ５０である（第８Ａ−３図参照）。自動
スレッシュホールドコントローラＲＡＭ５０用のコーデ
ィングプログラムｒＡＴＨＣＴＬ、ｓ　ｒｃ」は本明細
書に添付した参考資料Ａに記載されている。

ＲＯＭ５０（７）ピンＡ３における信号はｒＴＯＰＰ」
と命名され、高状態である場合に、等化器からのＯ＋パ
ルスがＶ　ａｔｈ＋よりも高であるか又は〇−パルスが
Ｖａｔｈ−よりも低であるかのいずれかを示す（０＋及
びＯ−パルスは排他的である）、ＴＯＰＰ信号は、該ル
ープに対してエラーフィードバック制御を発生させる為
に使用される。通常の動作状態において、該コントロー
ルループは、電圧差を「トラックアウト」し、ＴＯＰＰ
をＯｖと５■との間で行ったり来たりさせる。

自動スレッシュホールドコントローラＲＡＭ５０に接続
された３個のクワリファイア−即ち資格付与信号がある
。第１の資格付与信号は、中心推定ＲＯＭ５２　（第８
Ａ−７図参照）によって与えられ且つＯ十及びＯ−フィ
ルタからのスライス出力である。この信号は、ｒＴＯＰ
ＰＭＪ　　（ｔｏｐｐ。

５ｉｔｉｖｅ　ａｎｄ　ｍ１ｎｕｓの略）と命名され、
高状態にある場合に、ＴＯＰＰ出力が「有効な」パルス
、即ちノイズによって発生されたものではないパルスに
起因するものであることを示す。このｒＴＯＰＰＭＪ信
号は、又、入力信号が変調を持っていない場合、即ち入
力ストリーム内に二進１が埋め込まれている場合を示す
。この場合に、二進１の期間の間、Ｖ　ａｔｈ÷及びＶ
　ａｔｈ−は以前の値を維持し、その結果制御電圧にお
けるリップルをより少なくさせている。

ＲＯＭ５０への第２の資格付与入力は、適応等化器によ
って与えられ且つｒＡＥＱＷＤＷＪとして識別される。

この資格付与信号は、自動スレッシュホールド回路が、
適応等化器と同一の入力信号セグメントで動作すること
を可能としている。

ＲＯＭ５０への第３の入力は、以下に説明する如く、フ
レーム同期器／ロック検知器からの信号であり、ｒＢｓ
ＬＯＴｓＪとして識別される。この信号は、Ｂ１及び８
２チヤンネル内の最後のｒＢＪ　ビットの後のビットに
対する２番目のｒＢＪビットから自動スレッシュホール
ド回路をイネーブルさせる。ＢＳＬＯＴＳ入力の機能は
、自動スレッシュホールド回路が、バス競合に起因する
歪を有することＱあるその他のビットに応答することを
防止することである。

ＲＯＭ５０のピンＡ７に印加される信号ｒＡＥＱＳＰＤ
Ｊは、フレーム同期器／ロック検知器から派生され、そ
れは該資格付与信号をイネーブル／ディスエーブルさせ
る為にフレーム−イン−ロック＋８個の付加的なフレー
ムを使用した後に高状態にセットされる。ＡＥＱＳＰＤ
が低状態にセットされると、ＴＯＰＰ出力はＴＯＰＰＭ
のみで資格付与され、従ってＶａｔｈ十及びＶ　ａｔｈ
−は最大速度でランプアップする。信号ＡＳＱＳＰＤが
高状態にセットされた後に、ＴＯＰＰはＴＯＰＰＭ。

ＡＷＱＷＤＷ及びＢＳＬＯＴＳで資格付与され、従って
自動スレッシュホールド回路の動作は不要な入力欠陥を
拒否する為にＢチャンネル内にビット期間の一部に制限
される０部品５４，５６．５８（第８Ａ−３図参照）は
、コントロールループ用のエラー積分器を形成する。Ｔ
ＯＰＰ信号によてアップ／ダウン制御されるエラー積分
器は、該資格付与信号によって画定される期間の間イネ
ーブルされる。ウィンドウ開口の期間中、積分器カウン
タは、入力信号がＶ　ａｔｈ十未満である場合にカウン
トアツプするか、又は入力信号がＶａｔｈ＋を越えてい
る場合にカウントダウンするかのいずれかを行なうｅ　
Ｖａｔｈ−に対しては、そのことと逆のことが言える。

ＲＯＭ５０のピンＤ３において印加され且つ中心推定Ｒ
ＯＭ５２から派生される信号ＴＯＰＰは、スライスＯ＋
フィルタ出力である。この信号は、〇−人シカパルス対
して出力が無いことを除いては、ＴＯＰＰＭと同様であ
る。ＴＯＰＰ信号の上昇端の間、積分器出力は、以下に
説明するシグマ／デルタ変調器へ転送される。

部品６０，６２．６４　（第８Ａ−４図参照）から構成
されるシグマ／デルタ変調器は、積分器５４ｊ５６，５
８からの二進出力を、７．６８ＭＨ２サンプリング周波
数を持った１ビツトパルス密度変調ＰＤＭ信号へ変換さ
せる。この変調器は、従来の６ビツトデジタル／アナロ
グ変換器（ＤＡＣ）と機能的に等価である。この変調器
の出力は、加算回路６０の「キャリイ」ピン、即ちＣ４
において得られる。次いで、その出力は１部品４８（ピ
ンＩＤ）を介してパイプライン処理され且つ部品４８の
ピンＩＱにおいて接続され６．８に抵抗４７及び６，８
００ｐＦコンデンサ４９から構成されるＲＣｒＴＪ回路
網の後にＤＣ制御電圧へ変換される。ＲＣ時定数は、約
４ビツト期間である２０マイクロ秒に設定される。

以下に詳細に説明する如く、ｒｉｎｆｏ　　ｄｅｃｏｄ
ｅｒｓＪから派生される信号ｒＢＩＯＪは、入力がＩＮ
ＦＯＯに等し時に低状態となる。ＩＮＦＯＯが検知され
ると、Ｖａｔｈ＋　（Ｖａｔｈ−に付いても同じである
が、方向が反対である）は最小電圧レベル、即ち最高感
度、へ向けてランプダウンされる。

第８Ａ−６図に示した如く、部品６６．６８゜７０．７
２から構成されるＯ＋フィルタブロック、及び部品７４
，７６．７８，８０から構成される０−フィルタブロッ
クは同一である。各フィルタブロックは、２個の１ビツ
ト幅移動平均フィルタ（５及び１５サンプリング点）か
ら構成されており、従って４個のフィルタがある。フィ
ルタアルゴリズムは、特定したウィンドウ（窓）期間内
の１及びＯの数を加算する。１の数が０の数よりも大き
い場合には、該フィルタは「１」を出力する。

その反対である場合には、該フィルタは「０」を出力す
る。コーディングアルゴリズムｒＦＴＦＪの詳細は、本
明細書に添付した参考資料Ｂに記載されている。１５点
フィルタの実施は５点フィルタとは多少異なっており、
１５点フィルタはコストの為に直接的デコーディングの
変わりにカウンタを使用している。

該５点フィルタは、信号検知、即ち復調、の為に使用さ
れる。０＋フイルタ出力は部品７０のピンＤｏにおいて
得られ、一方〇−出力は部品７８のピンＤＯにおいて得
られる。これら２つの出力は、部品８２をパイプライン
処理された後に、ＰＲＯＭ８４へ供給される（第８Ａ−
７図参照）。

ＰＲＯＭ８４もフィルタ７２及び８０の１５点出力から
入力を受け取る。セレクトピン、即ちＰＲＯＭ８４のピ
ン、Ａ　４は、ＰＲＯＭ８４の出力に対し５点対か又は
１５点対かのいずれかを選択する。

この実施例において、セレクト入力は、５点フィルタ出
力が常に選択される様にＶｃｃへ接続されている。ＰＲ
ＯＭ８４からのｒＲＸ−ＰＯＬＪ出力は、５点フィルタ
＋フィルタ出力と同一であり、即ち高状態であれば、入
力＝０＋であり、一方低状態であれば、入力＝０−であ
る。ｒＲＸ−ＤＡＴＡＪ出力は、５点Ｏ十及びＯ−フィ
ルタ出力の論理「ＯＲ」であり、高状態であれば、入力
はＯ＋又は０−と等しく、一方低状態であれば、入力は
二進１に等しい。ＰＲＯＭ８４用のコーディングプログ
ラムｒＦＡｓＥＬＪは本明細書に添付した参考資料Ｃに
記載しである。

該１５点フィルタは、以下に説明するセンターエスティ
メイター即ち中心推定器用のフロントエンド回路即ち前
端回路として機能する。上述した自動スレッシュホール
ド部分に供給されるＴＯＰＰ信号及びＴＯＰＰＭ信号は
、０＋及びＯ−フィルタから派生され、１の数が１５点
ウィンドウ内において１２個以上であると、出力は１に
セットされる。

上述した如く、コンパレータの前端組は、ピーク検知器
回路によって決定されるスレッシュホールド、典型的に
は受け取った信号ピークの半分において信号をスライス
する。システムは、典型的にラインレートｆｂの何倍も
大きなレートｆｓでサンプルされる。夫々、シフトレジ
スタ６６．６８゜７４．７６を使用して、該フィルタ回
路へ適切な位相で非同期極性パルスＰ及びＮが供給され
る。

トップ／ボトム自己停止モードで接続されているアップ
−ダウンカウンタ７２及び８０によって積分が行なわれ
る０回路７０及び７８は、レジスタ長さによって与えら
れる時間長さに対するパルスの存在に基づいて積分器制
御信号を発生する。中心推定器ＲＯＭ５２は、区別論理
＋検知器回路を有している。上述した如く、状態遷移は
、参考資料Ｃ内に記載したＦＡＳＥＬプログラムリステ
ィングによって与えられる。

尚、上述した中心推定器は、ウオン　ヒー及びニーサス
　ガイニアの発明になり本願出願人に譲渡されている本
願と同時に出願される特許出願において更に詳細に説明
されている。

第８Ｂ−５図を参照すると、コントロールＲＯＭ８６は
、以下に説明するＰＬＬタイミング回復回路とロックし
ている。等信器コントローラＲＯＭ８６に対するプログ
ラムコーディングであるｒＡＥＱｃＴＬ、ｓ　ｒｃＪは
本明細書に添付した参考資料りに記載されている。自動
スレッシュホールド回路は、安定化させるべきであり、
即ち部品３４のスライスレベルは等化器出力のピークを
トラックする。ｒＤＣＣ−ＯＵＴＪ信号は、エラー積分
器カウンタ８８，９０．９２のアップ／ダウンを制御す
る（第８Ｂ−１図参照）、ＤＣＣ−ＯＵ　Ｔ　（ｄｉｇ
ｉｔａｌ−ｃｏｎｔｒｏｌｌｅｄ−ｃｌｏｃｋ　ｏｕｔ
ｐｕｔ）も、部品８５のピンＱＤにおいて得られるＰＬ
Ｌ又はＰＬＬクロックからのタイミング復帰クロックと
等しく、低状態から高状態への遷移は、入力が等化を必
要としない１例えばＴＥとＮＴとの間の接続が短い場合
に、ｒＴＯＰＰＪ信号の中心へ正常に整合される。

ｒＴＡＮＤＪ信号が高状態にある場合に、カウンタ８８
，９０，９２はイネーブルされる。この信号は、ＴＯＰ
Ｐ信号及びＴＯＰＰＭ信号をＡＮＤ処理することによっ
て得られる。自動スレッシュホールド回路がセトル即ち
安定化されていないと、該カウンタ八パスされるアップ
又はダウンカウントが存在しない様にＴＡＮＤ信号は出
力を持たないか又は完全な出力を持つ、出力がない場合
。

該カウンタはイネーブルされない。完全な出力の場合、
ＤＣＣ−ＯＵＴ信号はイネーブルウィンドウＴＡＮＤＴ
に関して中心位置決めされるので、アップカウントはダ
ウンカウントと等しい。換言すると、適応等信器は、ス
レッシュホールドがセトラされていない即ち安定化され
ていない場合に自動的にディスエーブルされる。

ＲＸ入力が良好に等化されると、ＴＯＰＰ信号がＰＬＬ
クロック上昇端で中心位置決めし、従ってアップカウン
トがダウンカウントと等しくなり。

且つ同等ステップ変化が部品１９ヘパスされることはな
い（第８Ａ−１図参照）。

カウンタ８８，９０．９２は二重速度（８又は１２ビツ
ト）エラー積分器を形成する。該積分器は、ＩＮＦＯＯ
信号に起因するリセットの後に該回路が信号の受け取り
を開始する場合には高トラッキング速度であり、ｒフレ
ーム　イン−ロック」＋８個の良好フレームの後には低
トラッキング速度である。この選択は、フレーム同期器
／ロック検知器から派生されるｒＡＥＱｓＰＤＪ信号に
よって制御される。低速度モードの期間中、ＡＥＱＷＤ
Ｗ信号及びＢＳＬＯＴＳ信号がイネーブルされる。ＡＥ
ＱＷＤＥ信号は部品８６のピンＡＯにおいて得られ（第
８Ｂ−５図参照）且つＰＬＬクロックから派生され、ウ
ィンドウの幅がビット期間の２５％に等しく、ＰＬＬク
ロック上昇端において中心位置決めされる。ＢＳＬＯＴ
Ｓ信号は部品８６のピンＡ４において得られる。

ＲＸ入力がＩＮＦＯＯと等しい、即ちＢＩＯ信号が低状
態であると、等化器はフラット利得、即ち等化処理無し
、にリセットされる。ＮＴ固定タイミングモードにおけ
る場合、等化器がディスエーブルされ、即ち等化処理は
ない。部品９４はステップアップデートロラッチであり
、それはＴ○ＰＰ信号の低から高への遷移の後にクロッ
ク動作され、従ってステップ変化のｎｕの部品１９の注
入電荷に起因する等化器出力における歪がＯ＋ビットセ
ルの中心に強制される。そうでなければ、検知エラーが
発生される。

本回路の商（ｑｕｏｔｉｅｎｔ）アルゴリズムデジタル
フェーズロックループ部分は、入力として、タイミング
信号ストローブ及びＢＩＯ信号を受け取る。

ホールドゴーゲート動作を有する二進位相検知器は、１
ボー（ｂａｕｄ）へサイクル動作するカウンタをラッチ
する為にストローブ（Ｆストローブ）の機能を使用する
ことによって実現される。Ｆストローブは、ストローブ
無し条件に対する補正を回避する制御マシン９６（第８
Ｂ−４図参照）によって処理される。部品９８及び１０
０はストローブ無しタイムアウト回路である。

速度値は、飽和（双方向）速度カウンタ１０２上で計算
され且つＢＩＯ信号によってイネーブルされる１ボ一期
間上のストローブによってトリガーされるときにのみ変
化される。速度がＲＯＭ９６へ入力されて、デジタル制
御クロックＤＣＣを供給する為に高速又は低速でホール
ド／ゴー信号を発生する。この速度値はＦストローブモ
ニター内に供給され、該モニターはデジタル制御クロッ
クに対してゲート動作信号を形成し、該速度に依存して
「ｘ」回に渡って増分位相を実行することを可能とする
。

第８Ｂ−２図を参照すると、デジタル制御クロック１０
４及びラッチ１０６は、商デジタル制御クロック及び出
力Ｑ１を得、該出力は５ＣＬＫ信号をゲート動作してＲ
ＣＬＯＣＫとさせる。ＲＣＬＯＣＫ信号は分割器１０９
，１１０によって分割されて（第８Ｂ−３図参照）、最
大桁ビットを使用する二進位相検知器及び位相エラーの
大きさコンパレータを使用する位相範囲検知器ＲＰＤに
対してボー間隔（ボーレート回復クロック）上の位相位
置を量化する。上述した如く、ＲＯＭ９６（ｒＰＬＬＣ
ＴＬ、ｓ　ｒｃＪ　）１１２　（ｒＢＲＰＤ、ｓ　ｒｃ
Ｊ　）　、ＲＯＭ９８　（ｒＮＯ８ＴＢ、５ｒｃＪ）及
びＲＯＭｌ０４　（ｒＤＣＣ，ｓ　ｒｃＪ　）内のシー
ケンシャルマシン用のソフトウェア発生状態は、本明細
書に添付した参考資料Ｅ、Ｆ、Ｇ。

Ｈに夫々記載されている。

ＰＬＬに対する７個の連続する消失した同期ストローブ
が検知されると１本回路のこの部分において使用される
ストローブ無しデコーダ９８，１００はフェーズロック
ループ利得を増加させる。

そうでなければ、過剰な周波数オフセットを持って、Ｐ
ＰＬが入力をトラックすることは可能ではない。極端な
場合は、Ｂ、Ｄ、ＳＤチャンネルにおいてマーク無しの
１ｎｆｏ　　３又は４である。

上述した商アルゴリズムデジタルフェーズロックループ
は、ウオン　ヒー及びニーサス　ガイニアの発明になり
本願出願人に譲渡されている本願と同時に出願される別
の特許出願において更に詳細に説明されている。

受け取りデータサンプラー及びクロックスイッチング論
理は、ＲＯＭ１１４及び１１６を使用し、ｒＳＣＬＫＰ
、ｓ　ｒｃＪ及びｒＳＣＰＤＥＣ，５ｒｃＪのコーディ
ングアルゴリズムは本明細書に添付した参考資料Ｉ及び
Ｊに示されている。

ＴＥモードにおいて、第１サンプラークロツク、即ち部
品１１８のピンＬＤ及びＣＫ（第８Ｂ−５図参照）は、
ＰＬＬクロックの後に０．５パイプライン遅れを経験す
る。従って、フィルタ出力における「信号口（Ｓｉｇｎ
ａｌ　　Ｅｙｅ）Ｊは最大ｒＥｙｅＪ開口でサンプルさ
れる。２番目のサンプラクロック、即ち部品１２０のピ
ンＬＤ及びＣＫ（第８Ｂ−６図参照）は、ＰＬＬクロッ
クの後に１パイプライン遅れを経験し、データが第３サ
ンプラヘパスされることを可能とさせる。この第３サン
プラクロツク、即ち部品１２２のピンＣＫは、ＰＬＬク
ロックの後に４．５パイプライン遅れを経験する。この
クロックもＴＸビットクロック用に使用されるので、遅
れセクション、即ち部品１２４におけるタップ点は、Ｔ
Ｉゼロ交差点をＲＸゼロ交差点へ整合させることを可能
とさせる。３−４％のオフセット、即ちＴＸのゼロ交差
点がＲＸ交差点に遅れること、が推奨される。

ＮＴ適応タイミングモードにおいて、第１のサンプラク
ロック、即ち部品１１８のピンＬＤ及びＣＫ、はＰＬＬ
クロックの後に０．５パイプライン遅れを経験する。従
って、フィルタ出力端におけるｒｓｉｇｎａｌ　　Ｅｙ
ｅＪは最大開口でサンプルされる。２番目のサンプラク
ロック、即ち部品１２０のピンＬＤ及びＣＫは、ＴＸビ
ットクロックに同期した周波数で自由走行カウンタから
派生される。ＰＬＬが非ロツク状態であると、該カウン
タは、ＰＬＬクロックの上昇端の後２ｏパイプライン遅
れ（１ビット期間の半分）に等しい上昇端を持ったＰＬ
Ｌクロックに対して位相同期される。ＰＬＬがロック状
態にあると、ＰＬＬへの同期リンクが破壊され且つ該カ
ウンタが自由走行状態のままとされ且つ周波数はＴＸビ
ットクロックと同期される。従って、それは、第１のサ
ンプラ１１８に対する信号Ｉの最大開口でサンプルする
。３番目のサンプラはクロック１２２である。

従って、受け取ったデータ出力は、該トランスミッタ即
ち送信機と同一のタイミングを持っている。

ＮＴ固定タイミングモードにおいて、第１のサンプラク
ロック１１８は、固定タイミングクロック、即ち部品１
１４のピンＡ２、即ちＴＸビットクロックに対し固定し
た関係、の後に０．５パイプライン遅れを持っている。

第２サンプラクロツク１２０は、固定タイミングクロッ
クの後に１パイプライン遅れを経験しデータを第３サン
プラヘパスすることを可能とさせる。第３サンプラクロ
ツク１２２は、ＴＸビットクロックへ接続されており、
従って受け取りデータ出力は送信機と同一のタイミング
を持っている。

第７０−１図及び第７０−２図を参照すると、部品１２
８，１３０，１３２．１３４は、フレームトリガーパル
スデコーダを形成している。

第７Ｃ−３図乃至第７０−４図に示した如く、部品１３
６．１３８，１４０．１４２．１４４．１４６はフレー
ム同期器／ロック検知器を形成する。３個の連続する良
好なフレーム十ＰＬＬインロック（ｉｎｌｏｃｋ）はフ
レームインロック（ｆｒａｍｅ　１ｎ−１ｏｃｋ）と等
しい。３個の連続するＢＡＤ　（不良）フレームは、フ
レームアウトオブロツタ（ｆｒａｍｅ。

ｕｔ−ｏｆ−Ｌｏｃｋ）と等しい。入力がＩＮＦＯＯと
等しいと（ＢＩＯ＝低状態）、該フレームはアウトオブ
ロック即ち非ロツク状態である。ＲｘビットＩＤ出力は
以下の通りである。

８１チャンネル：Ｂ（部品１４０のピンＤｉ）＝高 Ｆ８（部品１４０のピンＤ４） ＝高 Ｂ２チャンネル：Ｂ（部品１４０のピンＤｉ）２高 Ｆ８（部品１４０のピンＤ４） ＝低 ８２チャンネル：８２（部品１４０のピンＤｏ）＝高 Ｄチャンネル：　以下の如くにデコードＳＦチャンネル
：以下の如くにデコード注意：Ｆ８も半フレームタイミ
ングを供給ＦＲＯＭ１４０　（第７．Ｃ，−３図参照）
も、ＴＥモードでＭクロックを′発生する為にＭビット
（スーパーフレーム）の極性をデコードする。

第７０−１図、第７Ｃ−２図、第７Ｃ−３図を参照する
と、部品１４６，１４８，１５６，１５８が結合してＩ
ＮＦＯデコーダを形成する。ＩＮＦＯ認識基準は以下の
如くである。

ＩＮＦＯＯ：６４データピツトニ対してｏ＋又は０−パ
ルスが無い場合、Ｂ Ｉ　Ｏ（Ｂａｒ　Ｉｎｆｏ　Ｏ）はフレーム境界におい
て低となる。

ＩＮＦＯ１：ＮＴ−１＝−１，８個の連続的なｒｏｏ１
１ｘｘｘｘＪフレーム を受け取り、「ｘ」は０又は１ のいずれかを表しており、２つ の連続するＯは極性が反対で且 ＩＮＦＯＡＮＹ　　： ＩＮＦＯ ＮＦＯ つ８フレームを介して一致して いなければならない。

２個の反対の「０」パルス（ ｒＱ＋、Ｏ−Ｊ又はｒｏ−、。

＋」）の後にＩＮＦＯＡＮＹ を回路が検知。その他のＩＮＦ Ｏタイプを明確に認識すること が可能である場合には、検知器 はその変わりに実際のＩＮＦＯ タイプをフラッグする。通常、 ＩＮＦＯＡＮＹは、フレーム 形成回路がインロック即ちフレ ーミング喪失か又はロック前で ある場合に、Ｉ２．Ｉ３．Ｉ４ を受け取ることを表している。

３　：　ＮＴモード、フレームインロック。

２：ＴＥモード、フレームインロッ ク、ｒＡＪ　ビット−二進０（０ ＋又は０−）。

ＩＮＦＯ４：ＴＥモード、フレームインロック、ｒＡＪ
　ビット＝二進１゜ Ｄチャンネルアクセス／Ｅチャンネル論理回路は、部品
１６０，１６２，１６４，１６６．１６８．１７０，１
７２，１７４，１７６．１７８によって形成される（第
７Ｃ−５図、第７０−６図、第７０−７図参照）。部品
１６０及び１６２はＤ／Ｅ／ＳＦ伝送−データデコーダ
である１部品１６２のピンＤ３及びＤ２は、ｒＣＪカウ
ンタ１６４を制御するＥビット出力を供給する。部品１
６０のピン３Ｑはパイプライン型Ｅビット出力であり、
それはＮＴモードでＥビットデータを該送信機へ伝送す
る為の部品１７６をドライブする。部品１６０のピン５
Ｑは、ＮＴモードのみ用のスーパーフレーム伝送データ
出力である。ＴＥモードにおいて、このピンは、ＮＴ比
出力らの反転したＦＡ／ＮビットをデコードしてＭクロ
ックの発生に資格付与を与える。部品１６４及び１６６
は、ｒＣＪカウンタを形成し、Ｄチャンネルが使用可能
である場合には部品１６６のピンＤ１は高状態、即ち「
Ｃ」カウントは現在の優先度レベル以上である。クラス
信号及び優先度信号の両方がこのカウンタへの入力であ
る。該回路は、そのフレームがアウトオブロック即ち非
ロツク状態であるとディスエーブルされる。部品１６８
，１７０，１７２．１７４が結合してＤチャンネルフラ
ッグデコーダを形成する。ＬＳＴＤ信号即ち部品１７４
のピンＩＱ上のローカル送信機からの最後に伝送された
Ｄビットが、エラーフラッグ発生の為に、部品１７６へ
供給される。このフラッグが真であると判別されると、
Ｄチャンネルアクセスは直ぐに終了され、即ち部品１７
６のピンＡ１上のＤＡＣＴ信号は低状態となる。該送信
機は、その後に、送信機データ入力の状態に拘らず、Ｄ
チャンネル内に二進１を送る。データを要求するための
外部世界に対して最早ＤＳＨＴ　（Ｄチャンネルデータ
シフト／イネーブル）パルスは存在しない。優先度は元
の値、即ち高優先度に維持される。

部品１７４のピン２ＱにおけるＨＤＬＣ閉止フラッグＣ
ＦＬＧは、Ｄチャンネル内にｒｏ１１１１１１０　　　
Ｄ、、、、、、、Ｄ　　　０ＩＩＩＩＩＩＯＪを伝送し
た後に高状態となる。尚、ｒｐ、、、　、。

、ＤＪ　＝ＨＤＬＣフラッグ以外の任意のデータパター
ンである。７個の連続する１のパターンがｒＤ、、、、
、、ＤＪシτケンス内に埋め込まれている場合、７個の
１のパターンの後のフラッグｒｏ１１１１１１０Ｊはオ
ープニングフラッグ即ち開始フラッグであると考えられ
る。７個の１のパターンが無い場合、このシーケンスは
クロージングフラッグ即ち閉止フラッグである。次の「
０１１１１１１０」、即ち伝送メツセージの始めから開
始する第３フラツグは、実際の閉止フラッグとなる。注
意すべきことであるが、２つのフラッグの間の［０」は
、２つのフラッグによって共用することが可能であり、
即ちｒｏｌｌｌｌｌｌｏｌｌｌｌｌｌｏ」は開始フラッ
グ及び閉止フラッグを有している。閉止フラッグの後に
、Ｄチャンネルは不活性化されると考えられる０偏光度
が低優先度に設定されることを除いて、本回路は、Ｄ＜
＞Ｅエラーフラッグによって発生される不活性化と同一
の態様で機能する。

Ｄチャンネル伝送データが８個の連続する１であると、
部品１７４のピン３Ｑにおける「Ｃ８」信号は高状態と
なる。このフラッグの後に、Ｄチャンネルアクセスが不
活性化される。このことは、優先度変化がないことを除
いて、閉止フラッグに類似している。

外部マイクロコントローラへ接続されている部品１７６
のピンＡ８におけるＤチャンネル要求入力ＤＲＥＧは、
ＴＥがＤチャンネルをアクセスすることを欲する場合に
、高状態となる。部品１７６のピンＡ５が高状態となる
と、即ちＤチャンネルが使用可能であり、且つＤＲＥＧ
が高状態であると、ＤＡＣＴが高状態であり、Ｄチャン
ネルが活性化されることを示す。エラーフラッグのいず
れか（Ｅ＜＞Ｄ、ＣＦＬＧ、Ｃ８）が検知されると、Ｄ
ＡＣＴが低状態となり、Ｄチャンネルが不活性化される
ことを示す、不活性化がＣＦＬＧに起因する場合、部品
１７８のピン５Ｑにおける優先度出力は高状態（低優先
度）である。活性化の期間中にフレームがアウトオブロ
ック即ち非ロツク状態であると、その他のフラッグによ
って発生されるのと同一の態様で、Ｄチャンネルアクセ
スは直ぐに終了される。その実現は、Ｃカウンタを包含
するＤチャンネル回路をそのパワーアップ状態ヘリセッ
トさせることによって達成される。換言すると、フレー
ム同期器がインロック即ちロック状態にある場合にのみ
Ｄチャンネルアクセスは可能である。

第７Ｄ−２図を参照すると、活性化／不活性化論理が部
品１８０，１８２，１８４，１８６，１８８．１９０に
よって構成されている。ＲＯＭ　１８０．１８２，１８
４用のコーディングアルゴリズムｒＡＤＬＧＣ，ｓ　ｒ
ｃＪは本明細書に添付した参考資料Ｋに記載しである。

参考資料りは、ＡＲ（Ａｃｔｉｖａｔｉｏｎ　Ｒｅｑｕ
ｅｓｔ）、Ｄ　Ｒ（Ｄｅａｃｔｉｖａｔｉｏｎ　Ｒｅｑ
ｕｅｓｔ）及びＴ３１ＸＰ　（タイマー３／１満了）用
の外部アップ及び入力ラッチ回路用の推奨するサブルー
チンを示している。注意すべきことであるが、１１２４
はＩＮＦＯＩ　（ＮＴ）又はＩＮＦ０２／４　（ＴＥ）
の受け取りを表している。この信号は、活性化了承の為
にワイヤを介して外部マイクロプロセサへ送給される。

部品１９２及び１９４（第７Ｄ−５図参照）は、スーパ
ーフレームシーケンス、即ちＮＴモードにおけるモジュ
ロ＝２０．ＴＥモードにおける５、を派生させる為のフ
レームカウンタを形成する。

部品１９６及び１９８（第７Ｄ−４図参照）は、スーパ
ーフレームカウンタコントローラを形成する。ＴＥモー
ドにおいて、カウンタ１９２，１９４は、上述したフレ
ームトリガーデコーダからのＳ　Ｆ　Ｔ　（Ｓｕｐｅｒ
ｆｒａｎ＋ｅ　Ｔｒｉｇｇｅｒ）信号に同期される。

３個の連続するＳＦＴ以上の場合、本回路はインロック
即ちロック状態を取り、即ちＴＥスーパーフレームＴＸ
チャンネルはイネーブルされるＣ３個の連続するＳＦＴ
パルスが喪失していることが判別されるか又はＩＮＦＯ
Ｏが検知されるか又はフレーム同期器がアウトオブロッ
ク即ち非ロツク状態である場合、本回路はアウトオブロ
ック即ち非ロツク状態を取る、即ちＴＥスーパーフレー
ムＴＸチャンネルがディスエーブルされる。ＮＴモード
において、カウンタ１９２，１９４は送信機に同期され
る。ＴＸがＩＮＦＯ４に等しい場合。

スーパーフレームシーケンスが伝送される。

部品２００（第７Ｄ−５図参照）は、スーパーフレーム
イネーブル／ディスエーブル機能及びクロックスイッチ
ング機能を提供する。部品２００のピンＤ３は、ＴＸ＝
ＩＮＦＯ４である場合にＮＴモードにおいてＭクロック
ＳＦＭＣを発生する為に、カウンタ１９２，１９４の出
力がら「１アウトオブ２０（２０の内の１っ）」フレー
ムシーケンスを派生する。ＳＦＭＣ信号は、ＴＥモード
でフレーム同期器からその入力を受け取るべくスイッチ
されている（即ち１部品２００のピンＤ３は活性化され
ていない）、ＮＴモードにおいて。

Ｍクロックは、Ｍ（８１）ビットをコード化させる為に
伝送データプロセサ２０２へタイミング情報を供給する
。

部品２００のピンＤ１は、ＱクロックＳ　ＦＱＣを発生
する為にカウンタ１９２．１９４の出力端から［１アウ
トオブ５（５の内の１つ）」フレームシーケンスを派生
する。ＮＴモードにおいて、ＱクロックはＴＸ＝ＩＮＦ
Ｏ４である場合にイネーブルされる。ＴＥモードにおい
て、スーパーフレームタイミングがインロック即ちロッ
ク状態にある場合にＱクロックがイネーブルされる。こ
のクロックは２つの要素を供給する。即ち、伝送データ
プロセサ２０２及びフレーム同期器／ロック検知器２０
４である（第７Ｄ−６図参照）。第１の接続は、　Ｆ　
ａ　／　Ｎ　（Ｉ　Ｎ　Ｆ　Ｏ４）又はＦ　ａ　／　Ｌ
（ＩＮＦＯ３）ビットをコード化する為に送信機へのタ
イミング情報を与える。第２接続は、フレームロック回
路２０４が、スーパーフレーム期間中に、喪失フレーム
トリガーパルスに応答することを禁止する。

８２信号はＴＥモードにおけるデータ出力であり、且つ
ＲＸ−８２でＲＸＣ−ＤＴＡからデコードすることが可
能である。該信号は、又、ＮＴ送信機への８２データ入
力である。

第７Ｄ−５図及び第７Ｄ−６図を参照すると、伝送デー
タプロセサ／エンコーダは、部品２０６゜２０２．２０
８，２０４，２１０，２１２，２１４．２１６，２１８
によって形成される。部品２０２のピンＡ６における信
号ＴＸＤはＴＸ　　Ｂ／Ｄチャンネルデータ入力、１＝
Ｏ十又は〇−である。Ｂチャンネルデータ経路は、部品
２１８の夫々ピン２Ｑ及びＩＱにおける信号ＢＳＨＴ及
びＴＸＦ８によってイネーブルされる。チャンネルＢ１
は、ＴＸＦ８が高で且つＢＳＨＴが高の場合に選択され
、チャンネルＢ２は、ＴＸＦ８２が低でＢＳＨＴが高で
ある場合に選択される。ＴＸＦ８信号も半フレームタイ
ミングを与える。

ＴＥモードにおいて、Ｄチャンネルデータ経路は、部品
２０２のピンＤ１におけるＤＳＨＴによてイネーブルさ
れる。Ｄチャンネルが活性化されない場合（ＤＡＣＴ＝
低）、ＤＳＨＴパルスは出力されず且つ伝送データは自
動的に二進１にセットされる。ＮＴモードにおいて１部
品２０２のピンＡ４におけるＤＲＸ信号及びＥビットＴ
Ｘデータ入力はＤチャンネルＲＸ出力端へ接続され且つ
部品２０２によってＴＸデータ経路内にマルチプレクサ
処理される０部品２０２のピンＡ７は、スーパーフレー
ムデータ入力を供給する（ＴＥモードのみ）。

ＮＴモードにおいて、該送信機は、最後のＬビット期間
を短絡する（３９カウント）か又は幅広（４１カウント
）とさせることによって、外部源（Ｕインターフェース
）へフレーム同期される。

ＴＥモードにおいて、該送信機は２ビツトオフセツトで
ＲＸフレームへフレーム同期される。

第７Ｄ−１図に示した如く、部品２２０及び２２２はＴ
Ｅ／ＮＴセレクトを供給する。ＮＴモードにおいて、レ
シーバ即ち受信機は非同期ＩＮＦＯ１信号を受け取る為
に適応タイミングモード（ＴＥモードにおけるレシーバ
に類似）としてコンフィギュア即ち形態が構成される。

ＩＮＦＯＬを認識した後に、該レシーバは通常モードへ
スイッチングにより復帰される。ＮＴ適応タイミングモ
ードにおいて、フレーミングの損失又はＩＮＦＯＯの受
け取り後に起因して、ＮＴが０３状態からＧ２状態へ変
化すると、部品２２２のピン３Ｑは、ＰＬＬロック回路
をリセットする為の低移行パルスを発生し、従って第２
サンプリングクロツクの位相再推定乃至は評価を行なわ
せる。

第７Ｅ−１図、第７Ｅ−２図、第７Ｅ−３図を参照する
と、ＮＴフレーム同期器は部品２２２゜２２４．２２６
，２２８，２３２，２３４，２３６によって形成される
。ＮＴ受け取りクロックＮＴＲＣＬＫ、部品２２４のピ
ンＱＣ１は１９２ＫＨｚであり且つ７．６８ＭＨｚを部
品２３２及び２３４中のモジュロ４０で分割することに
よって発生される。各ビット期間に対して、４０個の７
゜６８ＭＨｚクロックがある。部品２２４のピンＢにお
けるＮＴフレーム同期入力信号ＮＴＦＳＹＮは、送信機
のフレーミングを同期させる為に外部８ＫＨｚ同期信号
用に供給される。この入力端に信号が無い場合、部品２
３６のピン４９に供給される送信機フレームクロックは
、クリスタル周波数（７，６８ＭＨｚ）の約数（／４０
、ビット当たり４０クロック；及び／４８、フレーム当
たりのビット）においてフリーランニング即ち自走状態
である。外部同期信号へこの入力端へ印加されると、カ
ウンタ２３２．２３４は、フレームタイミングが外部入
力端の止端に周波数ロック状態とされる迄、各フレーム
の最後のビットの期間中にカウントを加算するか又は減
算するかのいずれかを行なう。部品２３６のコーディン
グアルゴリズムは、連続的な反対の変化（例えば、１つ
のフレームにおける３９と次のフレームにおける４１）
を許容することが無く、次の反対の変化の前にカウンタ
は通常の状態（／４０）を介してステップ動作せねばな
らない。サンプラクロックプロセサ内において使用され
るカウンタ１１５，１１７（第７Ｂ図）も、ＮＴ適応タ
イミングモードにおいて外部同期信号へ周波数ロック状
態とされる。

このことは、部品２３６のピンＤ２と部品１１７のピン
ＥＮＰとの間を接続する信号ＢＣ３９４０によって達成
される。

第７Ｅ−２図及び第７Ｅ−３図に示した如く、部品２３
８，２４０，２４２，２４４，２４６゜２４８によって
システムクロック発生器が形成されている。このクロッ
ク入力は、ＴＥモードにおいて１５．３６ＭＨｚクリス
タルであり、且つＵインターフェースからのＮＴモード
において１５゜３６ＭＨｚ外部入力である。部品２４８
のピンＱＢにおける固定タイミングサンプリングクロッ
ク信号ＦＴＭＣＬＫは異なったＲＸサンプリングタイミ
ング用のその他のタップへ移動させることが可能であり
、この接続はＮＴ固定タイミングモードに影響を与える
のみである。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は従来のデータレシーバを示した概略ブロック図
、第２図はバイポーラパターンを示した簡単な波形概略
図、第３図はスライス処理による極性信号の検知を示し
たタイミング線図、第４図はデータレシーバの前端部ス
ライサ及びフィルタを示した概略ブロック図、第５図は
極性存在及び隣接度に対する適切な条件を示したタイミ
ング線図、第６Ａ図は異なったデユーティサイクルに対
するフィルタ出力を示したタイミング線図、第６Ｂ図は
低積分レベルエラー条件を示したタイミング線図、第６
Ｃ図は第２エラー条件を示したタイミング線図、第７図
は「隣接度」対「積分レベル」との間の関係を示したグ
ラフ図、第８Ａ−１図乃至第８Ｅ−３図は一体に組み合
わされて本発明の１実施例に基づいて構成されたバイポ
ーラパターン中心推定器を使用するレシーバ回路を示し
た各概略部分図、である。 （符号の説明） ５０．５２：ＲＯＭ ６０：加算回路 ７２．８０：フィルタ ８４　　：　　ＦＲＯＭ ８８．９０，９２：カウンタ ９８．１００：デコーダ １０２：速度カウンタ １０４：デジタル制御クロック １０６：ラッチ １０８．１１０：分割器 １１４．１１６：ＲＯｌ １１８：第１サンプラクロツク １２０：第２サンプラクロツク １２２：第３サンプラクロツク １４０：ＦＲＯＭ １６４：カウンタ １９２．１９４：カウンタ ２０２；伝送データプロセサ ２０４：フレームロック回路

Claims (1)

1. 【特許請求の範囲】 １、受け取った信号からタイミング情報を検索する為の
   バイポーラパターン中心推定器において、 （ａ）正極性パルスを得る為に基準より高い第１スレッ
   シュホールドレベルで及び負極性パルスを得る為に前記
   基準よりも低い第２スレッシュホールドレベルで受け取
   った信号をスライスするスライサ、 （ｂ）反対の極性の隣接するパルスを検知することによ
   ってバイポーラパターンの存在を決定する手段、 （ｃ）検索したタイミング情報を構築する為に使用する
   為の前記バイポーラパターンの中心を識別する手段、 を有することを特徴とするバイポーラパターン中心推定
   器。 ２、特許請求の範囲第１項において、ノイズパルスを除
   去する為にスライサー出力端に位置されたデジタルフィ
   ルタを有することを特徴とするバイポーラパターン中心
   推定器。 ３、特許請求の範囲第１項において、真のデータパルス
   の存在を検知する為にウィンドウ積分を与える為にスラ
   イサ出力端に位置されたデジタルトランスバースフィル
   タを有することを特徴とするバイポーラパターン中心推
   定器。 ４、特許請求の範囲第３項において、前記デジタルトラ
   ンスバースフィルタがｓｉｎｘ／ｘ伝達関数を与える有
   限のメモリを有する損失無しの積分器であり、その場合
   に正パルス及び負パルスを供給して１ボーの時間間隔に
   渡って蓄積したデューティサイクル測定値を発生するこ
   とを特徴とするバイポーラパターン中心推定器。 ５、特許請求の範囲第４項において、前記デューティサ
   イクル測定値に到達すると、それはノイズ外乱から真の
   極性信号の存在を識別することを特徴とするバイポーラ
   パターン中心推定器。 ６、特許請求の範囲第５項において、反対極性の２個の
   極性パルスの隣接度をチェックする手段を有することを
   特徴とするバイポーラパターン中心推定器。 ７、特許請求の範囲第６項において、前記隣接度は、長
   さＬの２個のトランスバースフィルタにおける各信号極
   性のデューティサイクル測定値を登録することによって
   チェックし、次いでその出力が所定の時定数内で消え去
   って与えられた極性の各パルスに対して三角形状パルス
   を発生し、該三角形状パルスの傾斜部の交差点がバイポ
   ーラパターンの存在及び中心を識別することを特徴とす
   るバイポーラパターン中心推定器。 ８、特許請求の範囲第７項において、該フィルタにおけ
   る積分の時定数はサンプリングクロックから得られ且つ
   ボーレートよりも一層高いことを特徴とするバイポーラ
   パターン中心推定器。 ９、特許請求の範囲第７項において、各極性フィルタは
   該デューティサイクル測定値迄積分し且つその値をＬ−
   Ｗの間保持し、尚Ｗは蓄積パルス幅であり、次いでゼロ
   へ向かって消失することを特徴とするバイポーラパター
   ン中心推定器。