JP2852932B2

JP2852932B2 - バイポーラパターン中心推定器

Info

Publication number: JP2852932B2
Application number: JP63257470A
Authority: JP
Inventors: ウォングヒー; ギニアジーサス
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1987-10-14
Filing date: 1988-10-14
Publication date: 1999-02-03
Anticipated expiration: 2014-02-03
Also published as: DE3853188D1; JPH02153629A; EP0311974A2; EP0311974B1; US4888790A; DE3853188T2; CA1327639C; EP0311974A3

Description

【発明の詳細な説明】技術分野本発明はデータ伝送方式に関するものであって、更に
詳細には、受け取った信号からタイミング情報を検索す
る為のバイポーラパターン中心推定回路に関するもので
ある。

従来技術典型的なデータレシーバシステム（方式）を第１図に
示してある。伝送の前に、データを一連のベースバンド
パルスとしてコード化させる。伝送チャンネルを介して
通過する間に、データは組織的な歪及びノイズ汚染を蒙
る。伝送システムのレシーバ側において、データはフィ
ルタ即ち濾波されて信号対ノイズ比を改善し、次いでイ
コライズ即ち等化される。パルス検知用のサンプリング
時点を与え且つデータシンボル時間境界を画定するタイ
ミング抽出器回路によって伝送したパルスシーケンスか
らタイミング情報を受け取る。即ち、各シンボルは、デ
ータレートの逆数によって定義される時間間隔を占有す
る。

該レシーバ効率は、サンプリング時点精度及びレシー
バの安定性及びノイズ免疫性に強く依存する。従って、
ベースバンドシステムにおけるレシーバタイミング抽出
器は、シンボルの受け取った順番と独立的に、適切に動
作せねばならず且つ受け取り用のフェーズロックループ
回路へ周期的且つ信頼性の或る位相情報を供給せねばな
らない。

キャリア変調システムにおいては、安定したタイミン
グ発生源としてキャリアが周期的なストローブを発生す
る。例えば、通常、キャリアは規則的で周期的なゼロ交
差を持った「連続的波形」である。

幾つかのベースバンド変調技術において（例えば、リ
ターンツーゼロ（RZ）、交互マーク反転（AMI）、部分
応答コーディング等）、ゼロレベルでスライス処理は、
信号遷移を表すストローブ信号を発生する。これら遷移
の幾つかは真の情報を運ぶことが可能である。その他は
単にノイズに起因するものであり且つそれらの存在はシ
ステム不良を発生させる。ライン大きさ及び位相歪及び
シンボル間干渉は付加的な不良を発生し、それは偽のタ
イミング信号となる。従って、タイミング変動を減少さ
せる為にチャンネル等化が必要となる。然し乍ら、チャ
ンネル等化は、通常、本来的に関連するノイズ向上でも
ってのみ実施される。

タイミング情報を抽出する上での改善は、歪に対して
の影響がより少ないか又は免疫性である時間における波
形点を選択することによって、得られる。例えば、調査
時間及び特定データパターンはインデックスフリー技術
として知られている。然し乍らインデックスフリー回復
は、非周期的なゼロ交差を発生し、それはタイミング信
号を再構築するのに高価なバンドパスフィルタを必要と
する。選択したパターンは、位相エラー観察の点におい
て減少した干渉を表示する。

これらの技術の幾つかも、補正は選択したパターン上
で統計的に実施されるので、位相補正レート（速度）を
減少させるという問題がある。

幾つかのバイポーラコードで得られる補正レート及び
シンボル間干渉の間の妥協は、単一マーク−マーク（そ
れが存在することは高度の蓋然性があり）を使用するこ
とであり、次いで隣のマーク遷移の中心においてゼロ交
差上にロックすることである。

目的本発明は、以上の点に鑑みなされたものであって上述
した如き従来技術の欠点を解消し、ベースバンドコード
化データシーケンス用の新規なタイミング回復技術を提
供することを目的とする。

構成本発明技術は、例えばゼロ交差等の周期的な信号遷移
内に典型的に埋め込まれているバンド内タイミング情報
を有するラインコードへ適用する。本発明技術は、正か
ら負のマークの遷移の「中心」においてゼロ交差を持っ
ているマーク対マーク等のデータパターンの選択を利用
する。所謂「バイポーラパターン」とは、隣合うボー間
隔を共用する反対極性の２個の極性信号から構成されて
いる。

データシーケンスのランダムな特性は、タイミング情
報に統計的な動向を与える。従って、タイミング回復シ
ステムは、タイミング平均を回復する。該システムの効
率はタイミングの分散乃至は変動量によって与えられ
る。バイポーラパターン中心タイミング信号に対する低
分散推定は適切なフィルタ処理によって得ることが可能
である。

本発明に基づいて受け取った信号からタイミング情報
を検索する為のバイポーラパターン中心推定器は、正の
極性パルスを得る為に基準を越えた第１スレッシュホー
ルドレベルにおいて及び負極性パルスを得る為に前記基
準下側の第２スレッシュホールドレベルにおいて受け取
った信号をスライスするスライサを有している。バイポ
ーラパターンが存在することは、反対極性の隣接するパ
ルスを検知することによって決定される。次いで、該バ
イポーラパターンの中心が識別され、且つ検索したタイ
ミング情報を構築する為に使用される。本発明の好適実
施例によれば、スライサ出力端にデジタルトランスバー
スフィルタを位置させて、ウインドウ積分を与えて真の
データパルスの存在を検知する。該デジタルトランスバ
ースフィルタは、sin x/x伝達関数を与える有限のメモ
リを持った損失無し積分器であり、その場合に正及び負
のパルスをフィルタして１ボーの時間間隔に渡って蓄積
デューテイサイクル測定値を発生する。デューテイサイ
クル測定値に到達すると、それはノイズのある外乱から
真の極性信号の存在を識別する。極性パルスの隣接度
は、長さＬの２つのトランスバースフィルタ内の各信号
極性のデューテイサイクル測定値を登録することによっ
てチェックすることが可能である。次いで、該フィルタ
の出力は与えられた時定数内で消え去って与えられた極
性の各パルスに対する三角形状パルスを発生する。該三
角形状パルスの傾斜部の交差点がバイポーラパターンの
存在及び中心を識別する。

従って、本発明は、確実なバイポーラパターン中心検
知を与えており、タイミング抽出をシステム及びパター
ンノイズに対して高度に免疫性とさせている。通常は高
価なバンドバスフィルタを使用することを必要とするゼ
ロ交差再生が排除されている。更に、フェーズロックル
ープの入力における位相ジッターが低下され、PLL設計
努力を減少させ且つ性能を改善させている。

実施例本発明の１実施例に基づいて構成されたバイポーラパ
ターン中心推定器回路は、「最大蓋然性検知器」であ
り、それは最初にスライス処理によって極性信号を検知
する。即ち、第３図に示した如く、ゼロの上及び下にお
ける２つのスレッシュホールドレベルでの２つのスライ
ス処理からＰパルス及びＮパルスが得られ、低レベルノ
イズを判別する。以下の説明において、Ｎパルス及びＰ
パルスの役割を反転させて同一の結論に到達することが
可能である。信号処理は、それが前端スライサ及びフィ
ルタを介して流れる場合を、大略、第４図に示してあ
る。

ノイズの無い場合におけるタイミング検知は、該信号
をボー期間内に或るデューテイサイクルを持った非同期
二進パルスへ変換するスライサを使用する。ノイズが存
在するチャンネルの場合、Ｐパルス及びＮパルス信号と
インターリーブして偶発的なパルスが現れることがあ
り、何等かのフィルタ処理を行なわねばならない。支配
的な摂動が興味の或る信号と同一の帯域を共用するクロ
ストークから来る場合にはノイズ予備フィルタ処理は役
に立たない。本発明に基づいてスライス出力に印加され
るデジタルフィルタ処理は、ノイズパルスを効果的に除
去し、帯域幅又は信号対ノイズ比を喪失すること無しに
ノイズ拒否を得ることを可能とする。

データタイミング回復におけるノイズ免疫性は、典型
的なデータ伝送チャンネルのノイズが存在しており且つ
分散性特性に起因して精度よりも優先するパラメータで
ある。従って、ここに説明するタイプのノイズ免疫性エ
スティメータ即ち推定器は、ノイズに影響される高精度
のタイミング抽出器よりも一層良好な性能を提供する。

本発明の推定器回路において、簡単なデジタルトラン
スバーサルフィルタは、真のデータパルスの存在を検知
する為のウインドウ積分を与える。この有限のメモリを
有する損失の無い積分器はSin x/xの伝達関数を与え
る。Ｐパルス及びＮパルスがフィルタ即ち濾波されて、
１ボー（baud）の時間間隔に渡って蓄積デューテイサイ
クル測定値を発生する。「蓄積デューテイサイクル」
は、全ボー期間に対するスライサレベルより高いレベル
を信号が持っている蓄積時間の比として定義され、例え
ば、50％とは、それが検知スレッシュホールドを何回交
差したかということとは無関係に、１ボーの半分に対し
て信号が検知レベルよりも高いレベルを持っていたこと
を表す。積分器デューテイサイクル測定値に到達する
と、それはノイズが存在する外乱から真実の極性信号が
存在することを識別する。

これらの考察に基づいて、極性パルスに関する２つの
パラメータが、本発明の前端スライス／フィルタ回路に
よって発生される。その最初のものは、デューテイサイ
クル測定値DCMである。その２番目のものは、積分器出
力波形であり、それは１ボー内の分布パルスの測定値で
ある。

バイポーラパターンの存在は、２つの反対の連続する
極性信号、即ちAMIコーディングにおける２つの隣接す
るマークの検知によって決定される。その隣接度は、長
さＬの２個のトランスバーサルフィルタ内の各信号のデ
ューテイサイクル測定値を登録することによってチェッ
クされ、その出力は与えられた時定数内に消え去り、与
えられた極性の各受け取ったマークに対して三角形状パ
ルスを発生する。非隣接マークは時間において交差する
ことのない傾斜部を持った三角形状パルスを形成し、且
つそのフィルタ出力はゼロレベルへ復帰する。ノイズの
無い場合にこれら２つの傾斜部が交差する場合には、時
間−交差部はバイポーラパターンの存在及び中心を正確
に推定乃至は予測する。

該フィルタにおける積分の時定数はサンプリングクロ
ックから得られ且つボーレートよりも一層高い。第５図
に示した如く、積分アップは、信号がスレッシュホール
ド越えることによって決定され、且つ良好に動作するパ
ルスの場合に直線であり、且つ最大積分器レベルに到達
した時に飽和する。

各極性フィルタはデューテイサイクル測定値へ「積分
アップ」し且つ信号の応答としてＬ−ｗの間その値を保
持し（尚、ｗは蓄積パルス幅）、次いで積分アップ期間
において使用されるステップの逆の順番でゼロへ向って
消失する。

保持時間Ｌ−ｗとは、狭いパルスは無視されるか又は
フィルタ除去され且つ到達したデューテイサイクル測定
値に影響を与えることが無いことを意味している。パル
スがＬよりも大きい場合、出力は最大デューテイサイク
ル測定値MDCMへ飽和し且つ現在の１個又はそれ以上のパ
ルスの最後の端部において積分ダウンが開始する前にｗ
−Ｌ単位の間そのままに維持される。積分器出力は、飽
和状態に到達すると、三角形状又は台形形状である。出
力波形ベース幅は2Lに固定されている。

ノイズパルスの場合、スレッシュホールドは多数回に
渡り交差される傾向となり且つ積分のセクションが一定
値水平レベルによってインタラプトされる。

積分アップ及び積分ダウン傾斜部は「交差部のレベ
ル」LIにおいて交差し、その値は、第７図に示した如
く、極性存在及び「隣接度」に対する適切な条件を定義
する。前のデューテイサイクル測定値が完全に消失し且
つバイポーラパターン不存在が発生される時に分離パル
スが到着する。

交差部レベルLIの極端な値は、不正確な条件を表す。
交差部レベルの低い値は、ノイズによって発生されるこ
とのあるいずれかの極性検知における低デューテイサイ
クルを表すことが可能である。交差部レベルの高い値
も、受け取ったパルスに信頼性が無いことを表す場合が
ある。

近い「反射傾斜」の場合、一方の傾斜部が水平で他方
の傾斜部に対して反対方向に移動している場合、又は一
方の傾斜部が水平で同一の方向に移動している場合に、
傾斜部交差が発生することが可能である。第6A図は、異
なったデューテイサイクルに対するフィルタ出力を示し
ている。エラー状態は第6B図及び第6C図内のプロットに
よって示してある。これらの不正確な状態は、非常に低
い信号対ノイズ比（0dB）に対してであっても、何等問
題を発生するいことがない程度に十分に希であることが
判明した。

積分器の出力の傾斜部は、それらの交差点においてス
トローブを発生させる。

ストローブタイミングは、フィルタ遅れ長さの半分に
よって与えられる真のゼロ交差に対して固定した位相関
係を持っている。

中心推定によるストローブ発生は、ノイズによって殆
ど影響を受けること無く、且つタイミングエラーに関す
るパターンノイズシンボル間干渉の効果を減少させてい
る。

システム動作は、受け取った信号に対しての幾つかの
非線形処理に依存する。実施を容易とする為に、デジタ
ルアプローチを使用する。

第8A−１図乃至第8E−３図は、組み合わされると、本
発明の１実施例に基づいて構成されたバイポーラパター
ン中心推定器を使用するレシーバ回路の全体的な概略図
を与えている。

第8A−１図に示した如く、本回路は、バッファ及び等
化路の過剰負荷を防止する為に1:1の比を持った入力変
圧器10を有するフロントエンド即ち前端部及び適応等化
器を有している。変圧器10の出力は、バッファ12、2.7K
抵抗14及び47pFコンデンサ16から構成されており且つ1.
25MHzの周波数で−3dBのロールオフを持った単位利得バ
ッファ及びローパスフィルタへの入力の１つとして供給
される。単位利得バッファ12の出力はライン等化ハイパ
スフィルタへ供給され、該フィルタはバッファ18及び4.
7K抵抗20及び250pFコンデンサ22からなる入力RCから構
成されている。該ハイパスフィルタは135KHzの周波数で
−3dBのロールオフを持っている。1K抵抗26、10K抵抗28
及び2.2K抵抗30と共に結合されて、増幅器24は、2.33の
利得を持った等化器出力を発生する反転加算増幅器を形
成している。等化の量は、部品19のピンＣ（msb）、Ｂ
及びＡにおける二進コード及びそれの７個の関連する抵
抗によって制御される。従って、８つの可能なステップ
があり、「０」二進コードはフラット応答に等しい。

部品24からの等化器出力信号は、一群の入力スライサ
及びレベル変換器へ与えられる（第8A−５図）。部品32
及び34は、以下に詳細に説明する自動スレッシュホール
ドコントローラと共に、全波ピーク電圧トラッキングル
ープを形成している。部品34の正入力端における電圧の
読みVath＋は、等化器出力のピーク電圧の測定値であ
り、即ち0.5Vは出力振幅＝0.5V、即ちピーク間1Vである
ことを示している。出力振幅が0.22V以下又は2.33V以上
である場合、Vath＋は、夫々、0.22V又は2.33Vに制限さ
れる。このことは、部品36の正入力端における抵抗
「Ｔ」回路網によって達成される。

電圧Vath＋を１に対して正規化されると、自動スレッ
シュホールド０コンパレータ32の負入力端にける電圧Va
th−は−1Vであり、０＋信号検知スライサ38の負入力端
における電圧V0＋は0.5Vであり、且つ０−信号検知スラ
イサ40の負入力端における電圧V0−は−0.5Vである。

電圧Vath＋が1,280mVを越えると、V0＋及びV0−は、
夫々、640mV及び−640mVにクランプされる。このクラン
プ機能は、本回路が、バスに接続したマルチプルターミ
ナルノードTEを具備する回路網終端モードで動作する場
合に必要である。そうでなければ、近くのTEがV0＋及び
V0−スレッシュホールドレベルを遠くのTEから受け取っ
た信号ピークを越えてドライブすることがあり、検知エ
ラーを発生させることとなる。

部品38の負入力ピンに接続したPNPトランジスタ42
は、このクランプ機能を与える。

電圧レベル間の関係を示したテーブルを以下の表１に
示す。

自動スレッシュホールドコンパレータ32及び34の出力
は自動スレッシュホールドコントローラへ供給される。
更に詳細には、自動スレッシュホールドコンパレータ34
の出力は、ΧORゲート44を介して供給され且つ部品46及
び48を介してパイプライン動作され（第8A−２図参照）
その宛先は自動スレッシュホールドコントローラRAM50
である（第8A−３図参照）。自動スレッシュホールドコ
ントローラRAM50用のコーディングプログラム「ATHCTL.
src」は本明細書に添付した参考資料Ａに記載されてい
る。

ROM50のピンA3における信号は「TOPP」と命名され、
高状態である場合に、等化器からの０＋パルスがVath＋
よりも高であるか又は０−パルスがVath−よりも低であ
るかのいずれかを示す（０＋及び０−パルスは排他的で
ある）。TOPP信号は、該ループに対してエラーフィード
バック制御を発生させる為に使用させる。通常の動作状
態において、該コントロールループは、電圧差を「トラ
ックアウト」し、TOPPを0Vと5Vとの間で行ったり来たり
させる。

自動スレッシュホールドコントローラRAM50に接続さ
れた３個のクワリファイアー即ち資格付与信号がある。
第１の資格付与信号は、中心推定ROM52（第8A−７図参
照）によって与えられ且つ０＋及び０−フィルタからの
スライス出力である。この信号は、「TOPPM」（top pos
itive and minusの略）と命名され、高状態にある場合
に、TOPP出力が「有効な」パルス、即ちノイズによって
発生されたものではないパルスに起因するものであるこ
とを示す。この「TOPPM」信号は、又、入力信号が変調
を持っていない場合、即ち入力ストリーム内に二進１が
埋め込まれている場合を示す。この場合に、二進１の期
間の間、Vath＋及びVath−は以前の値を維持し、その結
果制御電圧におけるリップルをより少なくさせている。

ROM50への第２の資格付与入力は、適応等化器によっ
て与えられ且つ「AEQWDW」として識別される。この資格
付与信号は、自動スレッシュホールド回路が、適当等化
器と同一の入力信号セグメントで動作することを可能と
している。

ROM50への第３の入力は、以下に説明する如く、フレ
ーム同期器／ロック検知器からの信号であり、「BSLOT
S」として識別される。この信号は、B1及びB2チャンネ
ル内の最後の「Ｂ」ビットの後のビットに対する２番目
の「Ｂ」ビットから自動スレッシュホールド回路をイネ
ーブルさせる。BSLOTS入力の機能は、自動スレッシュホ
ールド回路が、バス競合に起因する歪を有することのあ
るその他のビットに対応することを防止することであ
る。

ROM50のピンA7に印加される信号「AEQSPD」は、フレ
ーム同期器／ロック検知器から派生され、それは該資格
付与信号をイネーブル／ディスエーブルさせる為にフレ
ーム−イン−ロック＋８個の付加的なフレームを使用し
た後に高状態にセットされる。AEQSPDが低状態にセット
されると、TOPP出力はTOPPMのみで資格付与され、従っ
てVath＋及びVath−は最大速度でランプアップする。信
号ASQSPDが高状態にセットされた後に、TOPPはTOPPM,AW
QWDW及びBSLOTSで資格付与され、従って自動スレッシュ
ホールド回路の動作は不要な入力欠陥を拒否する為にＢ
チャンネル内にビット期間の一部に制限される。部品5
4,56,58（第8A−３図参照）は、コントロールループ用
のエラー積分器を形成する。TOPP信号によってアップ／
ダウン制御されるエラー積分器は、該資格付与信号によ
って画定される期間の間イネーブルされる。ウインドウ
開口の期間中、積分器カウンタは、入力信号がVath＋未
満である場合にカウントアップするか、又は入力信号が
Vath＋を越えている場合にカウントダウンするかのいず
れかを行なう。Vath−に対しては、そのことと逆のこと
が言える。

ROM50のピンD3において印加され且つ中心推定ROM52か
ら派生される信号TOPPは、スライス０＋フィルタ出力で
ある。この信号は、０−入力パルスに対して出力が無い
ことを除いては、TOPPMと同様である。TOPP信号の上昇
端の間、積分器出力は、以下に説明するシグマ／デルタ
変調器へ転送される。

部品60,62,64（第8A−４図参照）から構成されるシグ
マ／デルタ変調器は、積分器54,56,58からの二進出力
を、7.68MHzサンプリング周波数を持った１ビットパル
ス密度変調PDM信号へ変換させる。この変調器は、従来
の６ビットデジタル／アナログ変換器（DAC）と機能的
に等価である。この変調器の出力は、加算回路60の「キ
ャリイ」ピン、即ちC4において得られる。次いで、その
出力は、部品48（ピン1D）を介してパイプライン処理さ
れ且つ部品48のピン1Qにおいて接続され6.8K抵抗47及び
6,800pFコンデンサ49から構成されるRC「Ｔ」回路網の
後にDC制御電圧へ変換される。RC時定数は、約４ビット
期間である20マイクロ秒に設定される。

以下に詳細に説明する如く、「info decoders」から
派生される信号「BIO」は、入力がINFO 0に等し時に低
状態となる。INFO 0が検知されると、Vath＋（Vath−に
付いても同じであるが、方向が反対である）は最小電圧
レベル、即ち最高感度、へ向けてランプダウンされる。

第8A−６図に示した如く、部品66,68,70,72から構成
される０＋フィルタブロック、及び部品74,76,78,80か
ら構成される０−フィルタブロックは同一である。各フ
ィルタブロックは、２個の１ビット幅移動平均フィルタ
（５及び15サンプリング点）から構成されており、従っ
て４個のフィルタがある。フィルタアルゴリズムは、特
定したウインドウ（窓）期間内の１及び０の数を加算す
る。１の数が０の数よりも大きい場合には、該フィルタ
は「１」を出力する。その反対である場合には、該フィ
ルタは「０」を出力する。コーディングアルゴリズム
「FTF」の詳細は、本明細書に添付した参考資料Ｂに記
載されている。15点フィルタの実施は５点フィルタとは
多少異なっており、15点フィルタはコストの為に直接的
デコーデイングの変わりにカウンタを使用している。

該５点フィルタは、信号検知、即ち復調、の為に使用
される。０＋フィルタ出力は部品70のピンD0において得
られ、一方０−出力は部品78のピンD0において得られ
る。これら２つの出力は、部品82をパイプライン処理さ
れた後に、PROM84へ供給される（第8A−７図参照）。PR
OM84もフィルタ72及び80の15点出力から入力を受け取
る。セレクトピン、即ちPROM84のピンA4は、PROM84の出
力に対し５点対か又は15点対かのいずれかを選択する。
この実施例において、セレクト入力は、５点フィルタ出
力が常に選択される様にVccへ接続されている。PROM84
からの「ＲΧ−POL」出力は、５点フィルタ＋フィルタ
出力と同一であり、即ち高状態であれば、入力＝０＋で
あり、一方低状態であれば、入力＝０−である。「ＲΧ
−DATA」出力は、５点０＋及びフィルタ出力の論理「O
R」であり、高状態であれば、入力は０＋又は０−と等
しく、一方低状態であれば、入力は二進１に等しい。PR
OM84用のコーデイングプログラム「FASEL」は本明細書
に添付した参考資料Ｃに記載してある。

該15点フィルタは、以下に説明するセンターエスティ
メイター即ち中心推定器用のフロントエンド回路即ち前
端回路として機能する。上述した自動スレッシュホール
ド部分に供給されるTOPP信号及びTOPPM信号は、０＋及
び０−フィルタから派生され、１の数が15点ウインドウ
内において12個以上であると、出力は１にセットされ
る。

上述した如く、コンパレータの前端組は、ピーク検知
器回路によって決定されるスレッシュホールド、典型的
には受け取った信号ピークの半分において信号をスライ
スする。システムは、典型的にラインレートfbの何倍も
大きなレートfsでサンプルされる。夫々、シフトレジス
タ66,68,74,76を使用して、該フィルタ回路へ適切な位
相で非同期極性パルスＰ及びＮが供給される。トップ／
ボトム自己停止モードで接続されているアップ−ダウン
カウンタ72及び80によって積分が行なわれる。回路70及
び78は、レジスタ長さによって与えられる時間長さに対
するパルスの存在に基づいて積分器制御信号を発生す
る。中心推定器ROM52は、区別論理＋検知器回路を有し
ている。上述した如く、状態遷移は、参考資料Ｃ内に記
載したFASELプログラムリスティングによって与えられ
る。

尚、上述した中心推定器は、ウオンヒー及びエーサ
スガイニアの発明になり本願出願人に譲渡されている
本願と同時に出願される特許出願において更に詳細に説
明されている。

第8B−５図を参照すると、コントロールROM86は、以
下に説明するPLLタイミング回復回路とロックしてい
る。等化器コントローラROM86に対するプログラムコー
ディングである「AEQCTL.src」は本明細書に添付した参
考資料Ｄに記載されている。自動スレッシュホールド回
路は、安定化させるべきであり、即ち部品34のスライス
レベルは等化器出力のピークをトラックする。「DCC−O
UT」信号は、エラー積分器カウンタ88,90,92のアップ／
ダウンを制御する（第8B−１図参照）。DCC−OUT（digi
tal−controlled−clock output）も、部品85のピンQD
において得られるPLL又はPLLクロックからのタイミング
復帰クロックと等しく、低状態から高状態への遷移は、
入力が等化を必要としない、例えばTEとNTとの間の接続
が短い場合に、「TOPP」信号の中心へ正常に整合され
る。

「TAND」信号が高状態にある場合に、カウンタ88,90,
92はイネーブルされる。この信号は、TOPP信号及びTOPP
M信号をAND処理することによって得られる。自動スレッ
シュホールド回路がセトル即ち安定化されていないと、
該カウンタへパスされるアップ又はダウンカウントが存
在しない様にTAND信号は出力を持たないか又は完全な出
力を持つ。出力がない場合、該カウンタはイネーブルさ
れない。完全な出力の場合、DCC−OUT信号はイネーブル
ウインドウTANDTに関して中心位置決めされるので、ア
ップカウントはダウンカウントと等しい。換言すると、
適応等化器は、スレッシュホールドがセトツされていな
い即ち安定化されていない場合に自動的にデイスエーブ
ルされる。

ＲΧ入力が良好に等化されると、TOPP信号がPLLクロ
ック上昇端で中心位置決めし、従ってアップカウントが
ダウンカウントと等しくなり、且つ何等ステップ変化が
部品19へパスされることはない（第8A−１図参照）。

カウンタ88,90,92は二重速度（８又は12ビット）エラ
ー積分器を形成する。該積分器は、INFO 0信号に起因す
るリセットの後に該回路が信号の受け取りを開始する場
合には高トラッキング速度であり、「フレームイン−
ロック」＋８個の良好フレームの後には低トラッキング
速度である。この選択は、フレーム同期器／ロック検知
器から派生される「AEQSPD」信号によって制御される。
低速度モードの期間中、AEQWDW信号及びBSLOTS信号がイ
ネーブルされる。AEQWDE信号は部品86のピンA0において
得られ（第8B−５図参照）且つPLLクロックから派生さ
れ、ウインドウの幅がビット期間の25％に等しく、PLL
クロック上昇端において中心位置決めされる。BSLOTS信
号は部品86のピンA4において得られる。

ＲΧ入力がINFO 0と等しい、即ちBIO信号が低状態で
あると、等化器はフラット利得、即ち等化処理無し、に
リセットされる。NT固定タイミングモードにおける場
合、等化等がディスエーブルされ、即ち等化処理はな
い。部品94はステップアップデートＤラッチであり、そ
れはTOPP信号の低から高への遷移の後にクロック動作さ
れ、従ってステップ変化の間の部品19の注入電荷に起因
する等化器出力における歪が０＋ビットセルの中心に強
制される。そうでなければ、検知エラーが発生される。

本回路の商（quotient）アルゴリズムデジタルフェー
ズロックループ部分は、入力として、タイミング信号ス
トローブ及びBIO信号を受け取る。ホールドゴーゲート
動作を有する二進位相検知器は、１ボー（baud）へサイ
クル動作するカウンタをラッチする為にストローブ（Ｆ
ストローブ）の機能を使用することによって実現され
る。Ｆストローブは、ストローブ無し条件に対する補正
を回避する制御マシン96（第8B−４図参照）によって処
理される。部品98及び100はストローブ無しタイムアウ
ト回路である。

速度値は、飽和（双方向）速度カウンタ102上で計算
され且つBIO信号によってイネーブルされる１ボー期間
上のストローブによってトリガーされるときにのみ変化
される。速度がROM96へ入力されて、デジタル制御クロ
ックDCCを供給する為に高速又は低速でホールド／ゴー
信号を発生する。この速度値はＦストローブモニター内
に供給され、該モニターはデジタル制御クロックに対し
てゲート動作信号を形成し、該速度に依存して「ｘ」回
に渡って増分位相を実行することを可能とする。

第8B−２図を参照すると、デジタル制御クロック104
及びラッチ106は、商デジタル制御クロック及び出力Q_I
を得、該出力はSCLK信号をゲート動作してRCLOCKとさせ
る。RCLOCK信号は分割器109,110によって分割されて
（第8B−３図参照）、最大桁ビットを使用する二進位相
検知器及び位相エラーの大きさコンパレータを使用する
位相範囲検知器RPDに対してボー間隔（ボーレート回復
クロック）上の位相位置を量子化する。上述した如く、
ROM96（「PLLCTL.src」）112（「BRPD.src」、ROM98
（「NOSTB.src」及びROM104（「DCC.src」）内のシーケ
ンシャルマシン用のソフトウエア発生状態は、本明細書
に添付した参考資料E,F,G,Hに夫々記載されている。

PLLに対する７個の連続する消失した同期ストローブ
が検知されると、本回路のこの部分において使用される
ストローブ無しデコーダ98,100はフェーズロックループ
利得を増加させる。そうでなければ、過剰な周波数オフ
セットを持って、PPLが入力をトラックすることは可能
ではない。極端な場合は、B,D,SDチャンネルにおいてマ
ーク無しのinfo 3又は４である。

上述した商アルゴリズムデジタルフェーズロックルー
プは、ウオンヒー及びエーサスガイニアの発明にな
り本願出願人に譲渡されている本願と同時に出願される
別の特許出願において更に詳細に説明されている。

受け取りデータサンプラー及びクロックスイッチング
論理は、ROM114及び116を使用し、「SCLKP.src」及び
「SCPDEC.src」のコーディングアルゴリズムは本明細書
に添付した参考資料Ｉ及びＪに示されている。

TEモードにおいて、第１サンプラークロック、即ち部
品118のピンLD及びCK（第8B−５図参照）は、PLLクロッ
クの後に0.5パイプライン遅れを経験する。従って、フ
ィルタ出力における「信号目（Signal Eye）」は最大
「Eye」開口でサンプルされる。２番目のサンプラクロ
ック、即ち部品120のピンLD及びCK（第8B−６図参照）
は、PLLクロックの後に１パイプライン遅れを経験し、
データが第３サンプラへパスされることを可能とさせ
る。この第３サンプラクロック、即ち部品122のピンCK
は、PLLクロックの後に4.5パイプライン遅れを経験す
る。このクロックもＴΧビットクロック用に使用される
ので、遅れセクション、即ち部品124におけるタップ点
は、ＴΧゼロ交差点をＲΧゼロ交差点へ整合させること
を可能とさせる。３−４％のオフセット、即ちＴΧのゼ
ロ交差点がＲΧ交差点に遅れること、が推奨される。

NT適応タイミングモードにおいて、第１のサンプラク
ロック、即ち部品118のピンLD及びCK、はPLLクロックの
後に0.5パイプライン遅れを経験する。従って、フィル
タ出力端における「signal Eye」は最大開口でサンプル
される。２番目のサンプラクロック、即ち部品120のピ
ンLD及びCKは、ＴΧビットクロックに同期した周波数で
自由走行カウンタから派生される。PLLが非ロック状態
であると、該カウンタは、PLLクロックの上昇端の後20
パイプライン遅れ（１ビット期間の半分）に等しい上昇
端を持ったPLLクロックに対して位相同期される。PLLが
ロック状態にあると、PLLへの同期リンクが破壊され且
つ該カウンタが自由走行状態のままとされ且つ周波数は
ＴΧビットクロックと同期される。従って、それは、第
１のサンプラ118に対する信号Ｉの最大開口でサンプル
する。３番目のサンプラはクロック122である。従っ
て、受け取ったデータ出力は、該トランスミッタ即ち送
信機と同一のタイミングを持っている。

NT固定タイミングモードにおいて、第１のサンプラク
ロック118は、固定タイミングクロック、即ち部品114の
ピンA2、即ちＴΧビットクロックに対し固定した関係、
の後に0.5パイプライン遅れを持っている。第２サンプ
ラクロック120は、固定タイミングクロックの後に１パ
イプライン遅れを経験しデータを第３サンプラへパスす
ることを可能とさせる。第３サンプラクロック122は、
ＴΧビットクロックへ接続されており、従って受け取り
データ出力は送信機と同一のタイミングを持っている。

第8C−１図及び第8C−２図を参照すると、部品128、1
30、132、134は、フレームトリガーパルスデコーダを形
成している。

第8C−３図乃至第8C−４図に示した如く、部品136、1
38、140、142、144、146はフレーム同期器／ロック検知
器を形成する。３個の連続する良好なフレーム＋PLLイ
ンロック（inlock）はフレームインロック（frame in−
lock）と等しい。３個の連続するBAD（不良）フレーム
は、フレームアウトオブロック（frame out−of−loc
k）と等しい。入力がINFO 0と等しいと（BI0＝低状
態）、該フレームはアウトオブロック即ち非ロック状態
である。RxビットID出力は以下の通りである。

B1チャンネル:B（部品140のピンD1）＝高 F8（部品140のピンD4）＝高 B2チャンネル:B（部品140のピンD1）＝高 F8（部品140のピンD4）＝低 S2チャンネル:S2（部品140のピンD0）＝高Ｄチャンネル：以下の如くにデコード SFチャンネル：以下の如くにデコード注意:F8も半フレームタイミングを供給 PROM140（第8C−３図参照）も、TEモードでＭクロッ
クを発生する為にＭビット（スーパーフレーム）の極性
をデコードする。

第8C−１図、第8C−２図、第8C−３図を参照すると、
部品146,148,156,158が結合してINFOデコーダを形成す
る。INFO認識基準は以下の如くである。

INFO 0 :64データビットに対して０＋又は０−パル
スが無い場合、BI0（Bar Info 0）はフレーム境界にお
いて低となる。

INFO 1 :NTモード。８個の連続的な「0011xxxx」フ
レームを受け取り、「ｘ」は０又は１のいずれかを表し
ており、２つの連続する０は極性が反対で且つ８フレー
ムを介して一致していなければならない。

INFO ANY:2個の反対の「０」パルス（「０＋,0−」又
は「０−,0＋」）の後にINFO ANYを回路が検知。その他
のINFOタイプを明確に認識することが可能である場合に
は、検知器はその変わりに実際のINFOタイプをフラッグ
する。通常、INFO ANYは、フレーム形成回路がインロッ
ク即ちフレーミング喪失か又はロック前である場合に、
I2,I3,I4を受け取ることを表している。

INFO 3 :NTモード、フレームインロック。

INFO 2 :TEモード、フレームインロック、「Ａ」ビ
ット−二進０（０＋又は０−）。

INFO 4 :TEモード、フレームインロック、「Ａ」ビ
ット＝二進１。

Ｄチャンネルアクセス/Eチャンネル論理回路は、部品
160,162,164,166,168,170,172,174,176,178によって形
成される（第8C−５図、第8C−６図、第8C−７図参
照）。部品160及び162はD/E/SF伝送−データデコーダで
ある。部品162のピンD3及びD2は、「Ｃ」カウンタ164を
制御するＥビット出力を供給する。部品160のピン3Qは
パイプライン型Ｅビット出力であり、それはNTモードで
Ｅビットデータを該送信機へ伝送する為の部品176をド
ライブする。部品160のピン5Qは、NTモードのみ用のス
ーパーフレーム伝送データ出力である。TEモードにおい
て、このピンは、NT出力からの反転したF_A/Nビットをデ
コードしてＭクロックの発生に資格付与を与える。部品
164及び166は、「Ｃ」カウンタを形成し、Ｄチャンネル
が使用可能である場合には部品166のピンD1は高状態、
即ち「Ｃ」カウントは現在の優先度レベル以上である。
クラス信号及び優先度信号の両方がこのカウンタへの入
力である。該回路は、そのフレームがアウトオブロック
即ち非ロック状態であるとディスエーブルされる。部品
168,170,172,174が結合してＤチャンネルフラッグデコ
ーダを形成する。LSTD信号即ち部品174のピン1Q上のロ
ーカル送信機からの最後に伝送されたＤビットが、エラ
ーフラッグ発生の為に、部品176へ供給される。このフ
ラッグが真であると判別されると、Ｄチャンネルアクセ
スは直ぐに終了され、即ち部品176のピンA1上のDACT信
号は低状態となる。該送信機は、その後に、送信機デー
タ入力の状態に拘らず、Ｄチャンネル内に二進１を送
る。データを要求するための外部世界に対して最早DSHT
（Ｄチャンネルデータシフト／イネーブル）パルスは存
在しない。優先度は元の値、即ち高優先度に維持され
る。

部品174のピン2QにおけるHDLC閉止フラッグCFLGは、
Ｄチャンネル内に「01111110 D......D 01111110」を伝
送した後に高状態となる。尚、「D......D」＝HDLCフラ
ッグ以外の任意のデータパターンである。７個の連続す
る１のパターンが「D......D」シーケンス内に埋め込ま
れている場合、７個の１のパターンの後のフラッグ「01
111110」のオープニングフラッグ即ち開始フラッグであ
ると考えられる。７個の１のパターンが無い場合、この
シーケンスはクロージングフラッグ即ち閉止フラッグで
ある。次の「01111110」、即ち伝送メッセージの始めか
ら開始する第３フラッグは、実際の閉止フラッグとな
る。注意すべきことであるが、２つのフラッグの間の
「０」は、２つのフラッグによって共用することが可能
であり、即ち「011111101111110」は開始フラッグ及び
閉止フラッグを有している。閉止フラッグの後に、Ｄチ
ャンネルは不活性化されると考えられる。優先度が低優
先度に設定されることを除いて、本回路は、Ｄ＜＞Ｅエ
ラーフラッグによって発生される不活性化と同一の態様
で機能する。

Ｄチャンネル伝送データが８個の連続する１である
と、部品174のピン3Qにおける「C8」信号は高状態とな
る。このフラッグの後に、Ｄチャンネルアクセスが不活
性化される。このことは、優先度変化がないことを除い
て、閉止フラッグに類似している。

外部マイクロコントローラへ接続されている部品176
のピンA8におけるＤチャンネル要求入力DREGは、TEがＤ
チャンネルをアクセスすることを欲する場合に、高状態
となる。部品176のピンA5が高状態となると、即ちＤチ
ャンネルが使用可能であり、且つDREGが高状態である
と、DACTが高状態であり、Ｄチャンネルが活性化される
ことを示す。エラーフラッグのいずれか（Ｅ＜＞Ｄ、CF
LG、C8）が検知されると、DACTが低状態となり、Ｄチャ
ンネルが不活性化されることを示す。不活性化がCFLGに
起因する場合、部品178のピン5Qにおける優先度出力は
高状態（低優先度）である。活性化の期間中にフレーム
がアウトオブロック即ち非ロック状態であると、その他
のフラッグによって発生されるのと同一の態様で、Ｄチ
ャンネルアクセスは直ぐに終了される。その実現は、Ｃ
カウンタを包含するＤチャンネル回路をそのパワーアッ
プ状態へリセットさせることによって達成される。換言
すると、フレーム同期器がインロック即ちロック状態に
ある場合にのみＤチャンネルアクセスは可能である。

第8D−２図を参照すると、活性化／不活性化論理が部
品180,182,184,186,188,190によって構成されている。R
OM180,182,184用のコーディングアルゴリズム「ADLGC.s
rc」は本明細書に添付した参考資料Ｋに記載してある。
参考資料Ｌは、AR（Activation Request）、（DR（Deac
tivation Request）及びT31ΧＰ（タイマー3/1満了）用
の外部アップ及び入力ラッチ回路用の推奨するサブルー
チンを示している。注意すべきことであるが、I124はIN
FO1（NT）又はINFO2/4（TE）の受け取りを表している。
この信号は、活性化了承の為にワイヤを介して外部マイ
クロプロセサへ供給される。

部品192及び194（第8D−５図参照）は、スーパーフレ
ームシーケンス、即ちNTモードにおけるモジュロ＝20、
TEモードにおける５、を派生させる為のフレームカウン
タを形成する。部品196及び198（第8D−４図参照）は、
スーパーフレームカウンタコントローラを形成する。TE
モードにおいて、カウンタ192,194は、上述したフレー
ムトリガーデコーダからのSFT（Superframe Trigger）
信号に同期される。３個の連続するSFT以上の場合、本
回路はインロック即ちロック状態を取り、即ちTEスーパ
ーフレームＴΧチャンネルはイネーブルされる。３個の
連続するSFTパルスが喪失していることが判別されるか
又はINFO0が検知されるか又はフレーム同期器がアウト
オブロック即ち非ロック状態である場合、本回路はアウ
トオブロック即ち非ロック状態を取る、即ちTEスーパー
フレームＴΧチャンネルがディスエーブルされる。NTモ
ードにおいて、カウンタ192,194は送信機に同期され
る。ＴΧがINFO4に等しい場合、スーパーフレームシー
ケンスが伝送される。

部品200（第8D−５図参照）は、スーパーフレームイ
ネーブル／ディスエーブル機能及びクロックスイッチン
グ機能を提供する。部品200のピンD3は、ＴΧ＝INFO4で
ある場合にNTモードにおいてＭクロックSFMCを発生する
為に、カウンタ192,194の出力から「１アウトオブ20（2
0内の１つ）」フレームシーケンスを派生する。SFMC信
号は、TEモードでフレーム同期器からその入力を受け取
るべくスイッチされている（即ち、部品200のピンD3は
活性化されていない）。NTモードにおいて、Ｍクロック
は、Ｍ（S1）ビットをコード化させる為に伝送データプ
ロセサ202へタイミング情報を供給する。

部品200のピンD1は、ＱクロックSFQCを発生する為に
カウンタ192、194の出力端から「１アウトオブ５（５の
内の１つ）」フレームシーケンスを派生する。NTモード
において、ＱクロックはＴΧ＝INFO4である場合にイネ
ーブルされる。TEモードにおいて、スーパーフレームタ
イミングがインロック即ちロック状態にある場合にＱク
ロックがイネーブルされる。このクロックは２つの要素
を供給する。即ち、伝送データプロセサ202及びフレー
ム同期器／ロック検知器204である（第8D−６図参
照）。第１の接続は、Fa/N（INFO4）又はFa/L（INFO3）
ビットをコード化する為に送信機へのタイミング情報を
与える。第２接続は、フレームロック回路204が、スー
パーフレーム期間中に、喪失フレームトリガーパルスに
応答することを禁止する。

S2信号はTEモードにおけるデータ出力であり、且つＲ
Χ−S2でＲΧＣ−DTAからデコードすることが可能であ
る。該信号は、又、NT送信機へのS2データ入力である。

第8D−５図及び第8D−６図を参照すると、伝送データ
プロセサ／エンコーダは、部品206,202,208,204,210,21
2,214,216,218によって形成される。部品202のピンA6に
おける信号ＴΧＤはＴΧ B/Dチャンネルデータ入力、１
＝０＋又は０−である。Ｂチャンネルデータ経路は、部
品218の夫々ピン2Q及び1Qにおける信号BSHT及びTIF8に
よってイネーブルされる。チャンネルB1は、ＴΧF8が高
で且つBSHTが高の場合に選択され、チャンネルB2は、Ｔ
ΧF82が低でBSHTが高である場合に選択される。ＴΧF8
信号も半フレームタイミングを与える。

TEモードにおいて、Ｄチャンネルデータ経路は、部品
202のピンD1におけるDSHTによってイネーブルされる。
Ｄチャンネルが活性化されない場合（DACT＝低）、DSHT
パルスは出力されず且つ伝送データは自動的に二進１に
セットされる。NTモードにおいて、部品202のピンA4に
おけるDRΧ信号及びＥビットＴΧデータ入力はＤチャン
ネルＲΧ出力端へ接続され且つ部品202によってＴΧデ
ータ経路内にマルチプレクサ処理される。部品202のピ
ンA7は、スーパーフレームデータ入力を供給する（TEモ
ードのみ）。

NTモードにおいて、該送信機は、最後のＬビット期間
を短絡する（39カウント）か又は幅広い（41カウント）
とさせることによって、外部源（Ｕインターフェース）
へフレーム同期される。TEモードにおいて、該送信機は
２ビットオフセットでＲΧフレームへフレーム同期され
る。

第8D−１図に示した如く、部品220及び222はTE/NTセ
レクトを供給する。NTモードにおいて、レシーバ即ち受
信機は非同期INFO1信号を受け取る為に適応タイミング
モード（TEモードにおけるレシーバに類似）としてコン
フィギュア即ち形態が構成される。INFO1を認識した後
に、該レシーバは通常モードへスイッチングにより復帰
される。NT適応タイミングモードにおいて、フレーミン
グの損失又はINFO0の受け取り後に起因して、NTがG3状
態からG2状態へ変化すると、部品222のピン3Qは、PLLロ
ック回路をリセットする為の低移行パルスを発生し、従
って第２サンプリングクロックの位相再推定乃至は評価
を行なわせる。

第8E−１図、第8E−２図、第8E−３図を参照すると、
NTフレーム同期は部品222,224,226,228,232,234,236に
よって形成される。NT受け取りクロックNTRCLK、部品22
4のピンQC、は192KHzであり且つ7.68MHzを部品232及び2
34中のモジュロ40で分割することによって発生される。
各ビット期間に対して、40個の7.68MHzクロックがあ
る。部品224のピンＢにおけるNTフレーム同期入力信号N
TFSYNは、送信機のフレーミングを同期させる為に外部8
KHz同期信号用に供給される。この入力端に信号が無い
場合、部品236のピン49に供給される送信機フレームク
ロックは、クリスタル周波数（7.68MHz）の約数（/40、
ビット当たり40クロック；及び/48、フレーム当たりの
ビット）においてフリーランニング即ち自走状態であ
る。外部同期信号へこの入力端へ印加されると、カウン
タ232、234は、フレームタイミングが外部入力端の正端
に周波数ロック状態とされる迄、各フレームの最後のビ
ットの期間中にカウントを加算するか又は減算するかの
いずれかを行なう。部品236のコーディングアルゴリズ
ムは、連続的な反対の変化（例えば、１つのフレームに
おける39と次のフレームにおける41）を許容することが
無く、次の反対の変化の前にカウンタは通常の状態（/4
0）を介してステップ動作せねばならない。サンプラク
ロックプロセサ内において使用されるカウンタ115,117
（第7B図）も、NT適応タイミングモードにおいて外部同
期信号へ周波数ロック状態とされる。このことは、部品
236のピンD2と部品117のピンENPとの間を接続する信号B
C3940によって達成される。

第8E−２図及び第8E−３図に示した如く、部品238,24
0,242,244,246,248によってシステムクロック発生器が
形成されている。このクロック入力は、TEモードにおい
て15.36MHzクリスタルであり、且つＵインターフェース
からのNTモードにおいて15.36MHz外部入力である。部品
248のピンQBにおける固定タイミングサンプリングクロ
ック信号FTMCLKは異なったＲΧサンプリングタイミング
用のその他のタップへ移動させることが可能であり、こ
の接続はNT固定タイミングモードに影響を与えるのみで
ある。

以上、本発明の具体的実施の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は従来のデータレシーバを示した概略ブロック
図、第２図はバイポーラパターンを示した簡単な波形概
略図、３図はスライス処理による極性信号の検知を示し
たタイミング線図、第４図はデータレシーバの前端部ス
ライサ及びフィルタを示した概略ブロック図、第５図は
極性存在及び隣接度に対する適切な条件を示したタイミ
ング線図、第6A図は異なったデューテイサイクルに対す
るフィルタ出力を示したタイミング線図、第6B図は低積
分レベルエラー条件を示したタイミング線図、第6C図は
第２エラー条件を示したタイミング線図、第７図は「隣
接度」対「積分レベル」との間の関係を示したグラフ
図、第8A−１図乃至第8E−３図は一体に組み合わされて
本発明の１実施例に基づいて構成されたバイポーラパタ
ーン中心推定器を使用するレシーバ回路を示した各概略
部分図、である。（符号の説明） 50,52:ROM 60:加算回路 72,80:フィルタ 84:PROM 88,90,92:カウンタ 98,100:デコーダ 102:速度カウンタ 104:デジタル制御クロック 106:ラッチ 108,110:分割器 114,116:ROM 118:第１サンプラクロック 120:第２サンプラクロック 122:第３サンプラクロック 140:PROM 164:カウンタ 192,194:カウンタ 202:伝送データプロセサ 204:フレームロック回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−181743（ＪＰ，Ａ) 特開昭54−129810（ＪＰ，Ａ) 米国特許4635277（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 5/16 H03K 5/1536 H04L 7/027 H04L 25/49

Claims

(57)【特許請求の範囲】

【請求項１】受け取った信号からタイミング情報を検索
する為のバイポーラパターン中心推定器において、（ａ）正極性パルスを得る為に基準より高い第１スレッ
シュホールドレベルで及び負極性パルスを得る為に前記
基準よりも低い第２スレッシュホールドレベルで受け取
った信号をスライスするスライサ、（ｂ）反対の極性の隣接するパルスを検知することによ
ってバイポーラパターンの存在を決定する手段、（ｃ）検索したタイミング情報を構築する為に使用する
為の前記バイポーラパターンの中心を識別する手段、を有することを特徴とするバイポーラパターン中心推定
器。
【請求項２】特許請求の範囲第１項において、ノイズパ
ルスを除去する為にスライサー出力端に位置されたデジ
タルフィルムを有することを特徴とするバイポーラパタ
ーン中心推定器。
【請求項３】特許請求の範囲第１項にいて、真のデータ
パルスの存在を検知する為にウインドウ積分を与える為
にスライサ出力端に位置されたデジタルトランスバース
フィルタを有することを特徴とするバイポーラパターン
中心推定器。
【請求項４】特許請求の範囲第３項において、前記デジ
タルトランスバースフィルタがsin x/x伝達関数を与え
る有限のメモリを有する損失無しの積分器であり、その
場合に正パルス及び負パルスを供給して１ボーの時間間
隔に渡って蓄積したデューティサイクル測定値を発生す
ることを特徴とするバイポーラパターン中心推定器。
【請求項５】特許請求の範囲第４項において、前記デュ
ーテイサイクル測定値に到達すると、それはノイズ外乱
から真の極性信号の存在を識別することを特徴とするバ
イポーラパターン中心推定器。
【請求項６】特許請求の範囲第５項において、反対極性
の２個の極性パルスの隣接度をチェックする手段を有す
ることを特徴とするバイポーラパターン中心推定器。
【請求項７】特許請求の範囲第６項において、前記隣接
度は、長さＬの２個のトランスバースフィルタにおける
各信号極性のデューテイサイクル測定値を登録すること
によってチェックし、次いでその出力が所定の時定数内
で消え去って与えられた電極の各パルスに対して三角形
状パルスを発生し、該三角形状パルスの傾斜部の交差点
がバイポーラパターンの存在及び中心を識別することを
特徴とするバイポーラパターン中心推定器。
【請求項８】特許請求の範囲第７項において、該フィル
タにおける積分の時定数はサンプリングクロックから得
られ且つボーレートよりも一層高いことを特徴とするバ
イポーラパターン中心推定器。
【請求項９】特許請求の範囲第７項において、各極性フ
ィルタは該デューテイサイクル測定値迄積分し且つその
値をＬ−Ｗの間保持し、尚Ｗは蓄積パルス幅であり、次
いでゼロへ向かって消失することを特徴とするバイポー
ラパターン中心推定器。