JP2011019158A - 通信装置 - Google Patents

Abstract

【課題】受信信号に連続データが含まれる場合においても受信信号の変化点に動的に追従し、最適なサンプリングクロックを選択すること。
【解決手段】本発明に係る通信装置は、サンプリングクロックを更新するタイミングにおいてビット境界信号を毎回記憶する現在情報記憶部１３０と、受信信号の変化点が検出された場合には現在情報記憶部１３０に記憶された信号を取り込み記憶し、受信信号の変化点が検出されなかった場合には記憶している信号の更新を行わない過去情報記憶部１４０と、受信信号の変化点が検出された場合には、現在情報記憶部１３０に記憶された信号に基づいてＮ相のクロックの中から受信信号のサンプリングに使用するＣＬＫＳＥＬ２を選択し、受信信号の変化点が検出されなかった場合には、過去情報記憶部１４０に記憶された信号に基づいてＣＬＫＳＥＬ３を選択するクロック選択部４４と、を備える。
【選択図】図６

Description

本発明は、Ｎ（Ｎは２以上の整数）相クロックを用いて同期を検出する通信装置に関し、特に、受信信号のサンプリングクロックを動的に更新する通信装置に関する。

無線通信用のＬＳＩは、高周波（ＲＦ）用のＬＳＩと、ベースバンド（ＢＢ）用のＬＳＩとから構成される。高周波用のＬＳＩは、アンテナで受信した信号をアナログ処理する。ベースバンド用のＬＳＩは、変調前、又は、復調後の受信信号をディジタル処理する。これら高周波用のＬＳＩとベースバンド用のＬＳＩとの間の高速同期通信において、その伝送路において信号の遅延やジッタが発生する。ジッタ成分は、送信信号に発生するジッタ成分と、受信側で用いるクロックのジッタ成分とを含む。このとき、それらＬＳＩが互いに非同期の関係にあるクロック信号に基づいてそれぞれ動作した場合には、受信側ＬＳＩでデータを正しく受信できない問題がある。そこで、データ受信を正しく行うため、受信側ＬＳＩでデータの受信に用いるクロックの位相を制御することが行われる。

受信側ＬＳＩにおいてデータ受信に用いるクロックの位相を制御する方法として、Ｎ（Ｎは２以上の整数）相クロックを用いてフレーム構造の受信信号を同期検出して、その同期検出結果に基づいて、最適なサンプリングクロックの位相を選択する技術が開発されている。以下、図１１を参照して、本発明に関連する受信装置について簡単に説明する。

図１１は、本発明に関連する受信装置の構成を示すブロック図である。図１１に示す受信装置は、シンボルの伝送レートのｎ倍の周期を用いて受信信号をサンプリングする。ここで、受信信号はフレーム化されており、後述する図１５に示すように、同期確立用の同期ワード（Sync Word）領域と、ＩＱデータを格納するペイロード（Payload）領域とを含む。同期ワード領域には、予めシステムにおいて設定した同期ワードデータが格納されている。システムでは、同期ワードデータに続いて、ペイロードデータを送信する。

ＲＦ部２０２は、アンテナ２０１を介して受信される無線信号を復調してデータ信号を生成し、生成したデータ信号をＤＢＢ部２０３へと伝送する。同期検出部２３０は、Ｎ相クロック（ＦＣＬＫ＿Ｐ［ｎ−１：０］）を用いて受信信号に含まれる同期ワードデータをサンプリングし、そのサンプリングした結果と予め定めた同期パターンとを比較する。同期検出部２３０は、予め定めた同期パターンと同一のパターンをサンプリングすることができたクロックの識別信号（ＯＫＦＬＧ）を、クロック位相選択部２４０に出力する。クロック位相選択部２４０は、それら識別したクロックの中から一のサンプリングクロックを選択して、その選択信号（ＣＬＫＳＥＬ［ｎ−１：０］）をＦＩＦＯ部２８０に出力する。クロック乗せ換え処理部２７０は、同期検出部２３０が出力するデータ信号をＮ相クロックで受信して、受信したデータクロックを基準クロック（ＦＣＬＫ＿Ｍ）に乗せ換える非同期乗せ換え処理を行う。ＦＩＦＯ部２８０では、選択したサンプリングクロックを用いて、同期ワードデータに続くペイロードデータを受信する。ＰＬＬ（Phase Locked Loop）回路２５０は、基準クロック（ＦＣＬＫ＿Ｍ）と、位相がそれぞれ異なる複数のクロック（ＦＣＬＫ＿Ｐ［ｎ−１：０］）と、を生成する。信号処理回路２９０は、このようにして受信した信号を処理する。

また、本発明に関連する技術として、例えば、特許文献１には、判定する受信信号の変化点に応じて、Ｎ相クロックの中から適当なサンプリングクロックを選択する位相判定回路が開示されている。以下、図１２及び図１３を参照して、特許文献１に係る位相判定回路について簡単に説明する。

図１２は、特許文献１に係る位相判定回路の構成を示すブロック回路図である。図１２に示すように、位相判定回路は、受信信号の変化点であるビット境界を検出するサンプル部３０１と、検出したビット境界情報を保持する判定保護部３０２と、位相判定部３０３と、クロック選択部３０４と、同期保護部３０５と、を備えている。

サンプル部３０１は、一例として、サンプリングレートの４倍のクロックを用いて動作するものとして、４相のクロックＣ０、Ｃ１、Ｃ２、Ｃ３を使用している。サンプル部３０１は、入力サンプル回路３１１（Ｄ型フリップフロップ４１１〜４１４）において、受信信号をこれら４相のクロックを用いて受信する。そして、演算回路３１２（ＥＯＲ４２１〜４２４）において、受信した４データＡ、Ｂ、Ｃ、Ｄを比較し、位相調整回路３１３（Ｄ型フリップフロップ４３１〜４３４）において、受信信号の変化点を示す演算結果を保持する。ここで、演算回路３１２の出力信号は位相調整回路３１３でリタイミングされ、受信信号の変化点を示すフラグ信号Ｅ、Ｆ、Ｇ、Ｈとして、判定保護部３０２へと伝送される。

判定保護部３０２は、４相のクロックそれぞれに対応するＪＫフリップフロップ５１１〜５１４を備え、カウンタ部５１５でのカウントが規定される回数に達するまでの間、受信信号の変化点情報を保護する。判定保護部３０２は、カウンタ部５１５でのカウントが満たされた場合にはリセットされて、再度、サンプル部３０１から受信信号の変化点情報を取得する。

位相判定部３０３は、保護された受信信号の変化点情報に基づいて各クロックの位相状態を識別し、適切なクロック信号がどれであるかを判定する。クロック選択部３０４は、位相判定部３０３での位相判定結果に応じて、４相のクロックの中から最適なサンプリング位相を選択する。

同期保護部３０５は、受信信号の変化点が動いて受信信号と判定位相との関係が最適でなくなった場合には同期外れを検知し、判定保護部３０２を直ちにリセットする。これにより、受信信号が不安定な場合においても、受信信号の変化点に動的に追従するようにサンプリング位相を選択することができる。

図１３は、特許文献１に係る位相判定回路の動作波形図である。図１３に示す例では、入力サンプル回路３１１は、クロック信号Ｃ０〜Ｃ３を用いて受信信号をサンプリングすることで、図１３（ｃ）〜図１３（ｆ）に示す信号を出力する。演算回路３１２は、これら出力信号の排他的論理和をとることで、図１３（ｇ）〜図１３（ｊ）に示す信号を出力する。位相調整回路３１３は、図１３（ｇ）〜図１３（ｊ）に示した信号について、"１"のレベルの波形を確実に叩けるクロックを用いて再度サンプリングすることで、図１３（ｋ）及び図１５（ｌ）に示す信号を出力する。図１３に示す例では、位相判定部３０３は、Ｃ０とＣ１の間が受信信号の変化点であると判定することができ、例えば、クロックＣ３が最適位相と判定される。

特開平７−３２１６４６号公報

しかしながら、図１１に示した受信装置では、受信信号が不安定となった場合に、受信信号の変化点に動的に追従することができずに、最適なサンプリングクロックを選択することができないという問題がある。以下、図１４及び図１５を参照して具体的に説明する。尚、図１４及び図１５では、受信信号１ビットをシンボルの伝送レートの８倍の周期（８位相）を用いてサンプリングする例について説明する。

図１４に、受信信号のフレーム（ＲＸ フレーム）全体のアイパターンを示す。図１１に示したクロック位相選択部２４０は、同期ワードデータを安定的に受信可能なクロックが、ペイロードデータを安定して受信可能なクロックであると判定する。受信信号には、ノイズやＰＬＬ回路の精度に起因するジッタ（周期の乱れ）が含まれている。ジッタの発生のため、受信信号の変化点では安定してサンプリングを行うことができない。このため、図１４に示す例では、クロック位相選択部２４０は、同期検出部２３０が識別したクロック（破線部内に示すクロックＦＣＬＫ＿Ｐ２〜ＦＣＬＫ＿Ｐ５）の中から、＃４の位相（すなわち、クロックＦＣＬＫ＿Ｐ４）が最も安定してサンプリング可能なクロックであると判定する。

図１５（ａ）に示すように、図１１に示した通信装置では、サンプリングクロックとしてクロックＦＣＬＫ＿Ｐ４を選択した後に、引き続きクロックＦＣＬＫ＿Ｐ４を用いてペイロードデータのサンプリングを行う。図１１に示した通信装置では、同期検出処理において最適と判定されたサンプリングクロックはペイロードデータの受信が完了するまでの間は変更されないため、ペイロードデータを構成する全てのデータＤａｔａ＃０〜Ｄａｔａ＃４を、固定されたサンプリングクロックを用いて受信する。

ここで、図１４に示したように、アイパターンの開口率が受信信号のフレーム全体について維持される場合には問題はないものの、将来的には、ビットレートの高速化やペイロードデータの長フレーム化の進行に伴う、アイパターンの開口率の低下が懸念される。アイパターンの開口率が維持されない状況では、同期検出処理において最適と判定した位相を引続きペイロードデータの受信にも用いるものとしては、選択した位相がジッタ境界を跨ぎ、受信信号の誤受信を引き起こす危険性がある。従って、図１５（ｂ）に示すように、ペイロードデータの受信中においても、サンプリングクロックを所定のタイミングで動的に更新し、常に、最適なサンプリングクロックを用いて受信可能とする必要がある。

また、特許文献１に開示された位相判定回路によれば、受信信号の変化点に追従して動的にサンプリング位相の更新が可能であるが、受信信号の一部に変化点の存在しないデータ系列を含む場合には、最適なサンプリングクロックを選択できないという問題がある。以下、具体的に説明する。

例えば、入力サンプル回路３１１に入力される受信信号のシリアルデータ系列が、所定の信号レベルが連続する連続データ（例えば、０又は１が連続するデータ系列であって、１６進数表記では０ｘＦＦＦＦや０ｘ００００など）である場合には、位相調整回路３１３は、このような連続データが入力される間は、全てのＤ型フリップフロップ４３１〜４３４からローレベルの信号を出力する。この結果、位相判定部３０３は受信信号の変化点を取得することができないため、適切なクロック信号を判定することができない。従って、クロック選択部３０４によるクロック選択は開始されない。

さらに、連続データではない受信信号に基づいて最適なクロックが一旦選択された場合においても、クロックが選択された後にカウンタ部５１５がＪＫフリップフロップ５１１〜５１４をリセットし、以降の受信信号に連続データが続いた場合には、再び、位相判定部３０３を用いて適切なクロック信号を判定することができない。このため、クロック選択部３０４によるクロック選択は開始されない。

尚、特許文献１に開示された位相判定回路では、対象とする受信信号のフレームが、シリアルデータ系列中にハイレベル又はローレベルの変化点が必ず出現するフレーム（８Ｂ１０Ｂに代表される高速シリアル転送方式のフレームなど）、或いは、同期確立のためのプリアンブルと、それほど長くはないデータ系列とから構成される転送フレームなどであるとも考えられる。しかし、受信信号を複数のデータ区簡に分割して各区間において最適なクロックを選択させたいときに、数ビット単位（例えば、４ビット単位）の短いデータ区間においては上述した連続データが含まれる状況が想定され、このようなフレーム構造を有する受信信号に対しては変化点を検出することができない可能性がある。

すなわち、図１１及び特許文献１に開示された本発明に関連する技術では、同期を検出するための同期ワードデータと、同期ワードデータに続くペイロードデータとを含むフレーム構造の受信信号に対して、受信信号に連続データが含まれる場合には受信信号の変化点に動的に追従することができずに、最適なサンプリングクロックを選択することができないものであった。

本発明に係る通信装置は、フレーム毎に同期ワードとペイロードとを含む受信信号を受信し、Ｎ（Ｎは２以上の整数）相のクロックの中から選択する一のサンプリングクロックを用いて前記受信信号をサンプリングする通信装置であって、受信した前記受信信号から前記Ｎ相のクロックのうちいずれのクロック間に受信信号の変化点があるかを示すビット境界信号を検出するビット境界検出部と、前記サンプリングクロックを更新するタイミングを制御するクロック更新タイミング制御部と、前記タイミングにおいて前記ビット境界信号を毎回記憶する第１のビット境界信号記憶部と、前記ビット境界検出部において前記受信信号の変化点が検出された場合には前記第１のビット境界信号記憶部に記憶された信号を取り込み記憶し、前記受信信号の変化点が検出されなかった場合には記憶している信号の更新を行わない第２のビット境界信号記憶部と、前記ビット境界検出部において前記受信信号の変化点が検出された場合には、前記第１のビット境界信号記憶部に記憶された信号に基づいて前記サンプリングクロックを選択し、前記受信信号の変化点が検出されなかった場合には、前記第２のビット境界信号記憶部に記憶された信号に基づいて前記サンプリングクロックを選択する第１のクロック選択部と、を備えることを特徴とするものである。

このように、サンプリングクロックの更新タイミングにおいて第１のビット境界信号記憶部にはビット境界信号を毎回記憶し、第２のビット境界信号記憶部には、受信信号の変化点が検出された場合には第１のビット境界信号記憶部に記憶された信号を取り込み記憶し、受信信号の変化点が検出されなかった場合には記憶している信号の更新を行わない。そして、第１のクロック選択部は、受信信号の変化点が検出された場合には、第１のビット境界信号記憶部に記憶された信号に基づいてサンプリングクロックを選択し、受信信号の変化点が検出されなかった場合には、第２のビット境界信号記憶部に記憶された信号に基づいてサンプリングクロックを選択する。これにより、データの変化点が検出されなかった場合においても、第２のビット境界記憶部に記憶された信号に基づいてサンプリングクロックを選択することができる。このため、受信信号に連続データが含まれる場合においても受信信号の変化点に動的に追従することができ、最適なサンプリングクロックを選択することができる。

本発明にかかる通信装置によれば、受信信号に連続データが含まれる場合においても受信信号の変化点に動的に追従することができ、最適なサンプリングクロックを選択することが可能な通信装置を提供することができる。

本発明の実施の形態１に係る受信装置を示すブロック図である。 本発明の実施の形態１に係る同期検出部とクロック乗せ換え処理部を示すブロック図である。 本発明の実施の形態１に係る同期検出部を示すブロック図である。 本発明の実施の形態１に係るビット境界検出回路を示すブロック図である。 本発明の実施の形態１に係るビット境界検出回路の動作例を示すタイミングチャートである。 本発明の実施の形態１に係るクロック位相選択部を示すブロック図である。 本発明の実施の形態１に係るクロック位相選択部によるクロック選択の例を説明するための図である。 本発明の実施の形態１に係るクロック位相選択部によるクロック選択の例を説明するための図である。 本発明の実施の形態１に係るクロック位相選択部によるクロック選択の例を説明するための図である。 本発明の実施の形態１に係るクロック位相選択部の動作例を説明するためのタイミングチャートである。 本発明に関連する受信装置を示すブロック図である。 本発明に関連する位相判定回路を示すブロック図である。 本発明に関連する位相判定回路の動作波形図である。 本発明の課題を説明するための図である。 本発明の課題を説明するための図である。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡潔化がなされている。各図面において同一の構成又は機能を有する構成要素及び相当部分には、同一の符号を付し、その説明を省略する。

実施の形態１．
まず、図１を参照して、本実施の形態にかかる通信装置（具体的には受信装置）の構成について説明する。本実施の形態における受信信号は、データ列中に、同期ワード（Sync Word）領域と、ペイロード（Payload）領域とを有する。受信信号のフレームは、同期ワード領域に続いて、ペイロード領域が配置される構造を有している。同期ワード領域には、予めシステムにおいて設定した同期ワードデータを格納する。ペイロード領域には、システムにおいて処理される処理データを格納する。システムでは、同期ワードデータに続けてペイロードデータを送信する。

本実施の形態では、フレーム毎に同期ワードとペイロードとを含む受信信号を受信し、シンボルレートの８倍の周波数を用いて受信信号をサンプリングするものとしている。即ち、１シンボルあたり８位相のサンプリングクロック（以下、各位相を番号♯０〜♯７と称する場合がある。）を用いて、受信信号をサンプリングする。従って、以下では、受信信号のサンプリングに使用するＮ（Ｎは２以上の整数）相のクロックについて、Ｎが８である場合を例に説明する。

図１に示すように、受信装置は、アンテナ１と、高周波（ＲＦ）部２と、デジタルベースバンド（ＤＢＢ）部３とを有する。

ＲＦ部２は、復調器２１と、第１のＰＬＬ（Phase Locked Loop）回路２３とを有する。復調器２１は、アンテナ１を介して受信される無線信号を復調してデータ信号を生成する。このデータ信号は、例えば、８ビットのビット幅を有するパラレルデータである。復調器２１は、例えば、パラレルデータをシリアルデータに変換して受信信号として出力する。受信信号は、例えば、１ビットのビット幅のデータ列を構成する。

第１のＰＬＬ回路２３は、同期ワードデータに続いて、例えば、単相のクロックを出力する。このクロックは、復調器２１におけるデータ列の動作処理に用いられる。

ＤＢＢ部３は、同期検出部３０と、クロック位相選択部４０と、第２のＰＬＬ回路５０と、クロック乗せ換え処理部７０と、ＦＩＦＯ部８０と、信号処理回路９０とを有する。尚、同期検出部３０の同期パターン検出ユニット３１とクロック乗せ換え処理部７０のエラスティックストアユニット７１との詳細な構成と、ビット境界検出ユニット３２の詳細な構成と、クロック位相選択部４０の詳細な構成と、については後述する。

同期検出部３０は、同期パターン検出ユニット３１と、ビット境界検出ユニット３２とを有する。同期パターン検出ユニット３１は、受信した受信信号に含まれる同期ワードデータを、位相が互いに異なるｎ個のクロックＦＣＬＫ＿Ｐ[ｎ−１：０]（以下、単にＦＣＬＫ＿Ｐ[ｎ−１：０]と称する場合がある。）を用いて受信することで同期検出処理を行う。そして、同期パターン検出ユニット３１は、同期検出したクロックを識別する識別信号ＯＫＦＬＧ［ｎ−１：０］（以下、単にＯＫＦＬＧ［ｎ−１：０］と称する場合がある。）を生成する。ＯＫＦＬＧ［ｎ−１：０］は、同期パターン検出ユニット３１からの出力を示すパラレル信号である。ＯＫＦＬＧ［ｎ−１：０］は、ｎ本の信号線を用いてパラレルに伝送する。尚、ＦＣＬＫ＿Ｐ[ｎ−１：０]は、後述する第２のＰＬＬ回路５０が生成するＮ（Ｎは２以上の整数）相クロックである。

同期パターン検出ユニット３１は、受信した受信信号に含まれる同期ワードデータを、ＦＣＬＫ＿Ｐ[ｎ−１：０]を用いてサンプリングする。次いで、同期パターン検出ユニット３１は、サンプリングの結果と予め定めた同期パターンとを比較し、ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、予め定めた同期パターンを正しくサンプリングすることができたクロックを、ＦＣＬＫ＿Ｐ[ｎ−１：０]のうちから識別する。そして、同期パターン検出ユニット３１は、予め定めた同期パターンを正しくサンプリングすることができたクロックがどのクロックなのかを示す信号であるＯＫＦＬＧ［ｎ−１：０］を、クロック位相選択部４０へと出力する。

ここで、図２を参照して、同期検出部３０及びクロック乗せ換え処理部７０のより詳細な構成について説明する。図２は、同期検出部３０の同期検出ユニット３１と、後述するクロック乗せ換え処理部７０のエラスティックストアユニット７１の構成を示すブロック図の一例である。図２に示すように、同期検出部３０において、同期パターン検出ユニット３１は、複数の同期パターン検出器３１ａ〜３１ｈを用いて構成される。本実施の形態では、同期パターン検出器３１ａ〜３１ｈは、同期ワードデータを用いてキャラクタ同期を行う。尚、図２においては、ＦＣＬＫ＿Ｐ[ｎ−１：０]の位相の個数が８個である例を示し、位相が互いに異なる８個のＦＣＬＫ＿Ｐ０〜７で同期パターン検出器３１ａ〜３１ｈが動作するものとして説明する。

受信信号を受信した同期パターン検出器３１ａ〜３１ｈは、ＦＣＬＫ＿Ｐ０〜７で受信信号に含まれる同期ワードデータをサンプリングする。具体的には、クロックの立ち上がりエッジ（又は、立ち下がりエッジ）で受信信号の同期ワードデータをサンプリングする。次いで、同期パターン検出器３１a〜３１ｈは、同期パターン（例えばＤＢＢ部３が有するレジスタ等の記憶手段に、予め定めた同期パターンが格納されている。）と、受信信号に含まれる同期ワードデータのサンプリングの結果とを比較し、同期パターンと一致する同期ワードデータをサンプリングすることができたクロックを、ＦＣＬＫ＿Ｐ０〜７のうちから識別する。同期パターン検出器３１ａ〜３１ｈのそれぞれは、供給されたクロックで同期パターンを正しくサンプリングすることができた場合には、例えば１を示すＯＫＦＬＧ信号を出力し、供給されたクロックで同期パターンを正しくサンプリングすることができなかった場合には、例えば０を示すＯＫＦＬＧ信号を出力する。

具体的に説明すると、例えば、同期パターン検出器３１aは、ＦＣＬＫ＿Ｐ０を用いて受信信号に含まれる同期ワードデータをサンプリングする。そこで、同期パターン検出器３１aは、ＦＣＬＫ＿Ｐ０で係る同期ワードをサンプリングした結果と、記憶手段に格納された同期パターンとを比較する。そして、係るサンプリングの結果と同期パターンとが一致していれば、同期パターン３１aは、ＦＣＬＫ＿Ｐ０は同期パターンを正しくサンプリングすることができたクロックであると判定し、"１"を示すＯＫＦＬＧ０信号を出力する。その他の同期パターン検出器３１ｂ〜３１ｈも同様の動作を行い、それぞれＯＫＦＬＧ１〜ＯＫＦＬＧ７を出力する。

従って、図２に示すＯＫＦＬＧ[ｎ−１：０]は、同期パターンを正しくサンプリングすることができたクロックに対応するビットは１となり、係る同期パターンを正しくサンプリングすることができなかったクロックに対応するビットは０となる複数ビットのパラレル信号である。同期検出部３０は、ＯＫＦＬＧ[ｎ−１：０]を、クロック位相選択部４０に出力する。同期パターン検出器３１ａ〜３１ｈからのパラレル信号ＯＫＦＬＧ［ｎ−１：０］の例としては、（ＯＫＦＬＧ７，ＯＫＦＬＧ６，ＯＫＦＬＧ５，・・・ＯＫＦＬＧ０）＝(０，１，１，１，１，１，０，０)という信号が一例として考えられる。ビット列の最も左側のビットが最上位ビット（ＭＳＢ：Most Significant Bit）を、最も右側のビットが最下位ビット（ＬＳＢ：Lest Significant Bit）をそれぞれ示す。この例では、ＬＳＢより数えて３番目から７番目までのＦＣＬＫ＿Ｐ２〜Ｐ６で、同期ワードデータを正しく検出できたことを示す。

ビット境界検出ユニット３２は、ＦＣＬＫ＿Ｐ[ｎ−１：０]を用いて受信信号を受信することでビット境界検出処理を行う。ビット境界検出ユニット３２は、ビット境界検出処理として、受信信号からＦＣＬＫ＿Ｐ[ｎ−１：０]のうちいずれのクロック間に受信信号の変化点があるかを示すビット境界信号ＢＮＤＦＬＧ［ｎ−１：０］（以下、単にＢＮＤＦＬＧ［ｎ−１：０］と称する場合がある。）を生成する。ＢＮＤＦＬＧ［ｎ−１：０］は、ビット境界検出ユニット３２からの出力を示すパラレル信号である。ビット境界検出ユニット３２は、ｎ本の信号線を用いてパラレルに伝送する。以下、図３乃至図５を参照して、ビット境界検出ユニット３２についてより詳細に説明する。

図３は、ビット境界検出ユニット３２の構成を示すブロック図の一例である。図３に示すように、同期検出部３０において、ビット境界検出ユニット３２は、複数のビット境界検出回路３２ａ〜３２ｈを用いて構成される。本実施の形態では、ビット境界検出回路３２ａ〜３２ｈは、ＦＣＬＫ＿Ｐ[ｎ−１：０]に含まれる第１の位相のクロックを用いて受信する受信信号と、第１の位相に隣接する第２の位相のクロックを用いて受信する受信信号と、を比較することでビット境界信号を検出する。また、ビット境界検出回路３２ａ〜３２ｈは、後述するＣＬＲ信号を用いて、検出したビット境界信号の値をクリアする。尚、図３においては、ＦＣＬＫ＿Ｐ[ｎ−１：０]の位相の個数が８個である例を示し、位相が互いに異なる８個のＦＣＬＫ＿Ｐ０〜Ｐ７でビット境界検出回路３２ａ〜３２ｈが動作するものとして説明する。

図４は、ビット境界検出回路３２ａの構成を示すブロック図の一例である。ビット境界検出回路３２ａ〜３２ｈはそれぞれ同一の構成を有するため、図４では、ビット境界検出回路３２ａを代表して説明する。ビット境界検出回路３２ａは、Ｄ型フリップフロップＤＦＦ１ａ〜ＤＦＦ４ａ（以下、Ｄ型フリップフロップをＤＦＦと称する場合がある。）と、排他的論理和回路ＥＸＯＲａ（以下、単にＥＸＯＲａと称する場合がある。）と、論理和回路ＯＲａ（以下、単にＯＲａと称する場合がある。）と、論理積回路ＡＮＤａ（以下、単にＡＮＤａと称する場合がある。）と、を備えている。ＤＦＦ１ａ〜ＤＦＦ４ａは、入力端子Ｃに入力されるクロックの立ち上がりエッジに応じて、データ端子Ｄに入力される信号に含まれるデータの値を取り込み、その値を出力端子Ｑから出力する。ＥＸＯＲａは、入力される信号について排他的論理和演算を行う。ＯＲａは、入力される信号について論理和演算を行う。ＡＮＤａは、入力される信号について論理積演算を行う。

図５は、ビット境界検出回路３２の動作例を示すタイミングチャートの一例である。ビット境界検出回路３２ａ〜３２ｈは、図５の（ａ）に示すＦＣＬＫ＿Ｐ０〜Ｐ７を用いて受信信号を受信することで、図５の（ｂ）に示すデータ信号Ｄａｔａ（ＦＣＬＫ＿Ｐ０位相）〜Ｄａｔａ（ＦＣＬＫ＿Ｐ７位相）（以下、単にＤａｔａ（ＦＣＬＫ＿Ｐ０位相）〜Ｄａｔａ（ＦＣＬＫ＿Ｐ７位相）と称する場合がある。）を取得する。例えば、ビット境界検出回路３２ａのＤＦＦ１ａがＦＣＬＫ＿Ｐ０を用いて受信信号を受信した場合に、ＤＦＦ１ａの出力信号がＤａｔａ（ＦＣＬＫ＿Ｐ０位相）に対応する。

そして、ビット境界検出回路３２ａ〜３２ｈは、図５の（ｂ）に示すＤａｔａ（ＦＣＬＫ＿Ｐ０位相）〜Ｄａｔａ（ＦＣＬＫ＿Ｐ７位相）について、互いに位相が隣接するデータ信号同士を比較することで、図５の（ｃ）に示すＢＮＤＦＬＧ０〜ＢＮＤＦＬＧ７を生成する。

例えば、ビット境界検出回路３２ｈにおいて、タイミングＴ１でＤＦＦ２ｈに受信信号の入力が開始される。ＤＦＦ２ｈは、タイミングＴ２で、ＦＣＬＫ＿Ｐ０に応じて、データを取り込む。ＤＦＦ３ｈは、タイミングＴ３で、ＦＣＬＫ＿Ｐ７に応じて、データを取り込む。ここで、タイミングＴ２からＴ３の区間では、ＤＦＦ１ｈからのＤａｔａ（ＦＣＬＫ＿Ｐ７位相）とＤＦＦ２ｈからのＤａｔａ（ＦＣＬＫ＿Ｐ０位相）とが不一致となるため、タイミングＴ２からタイミングＴ３の区間ではＥＸＯＲｈの出力がハイレベルとなる。

ＤＦＦ４ｈは、タイミングＴ４で、ＦＣＬＫ＿Ｐ７に応じて、データを取り込む。このとき、ＥＸＯＲｈの出力はハイレベルであり、かつ、ＣＬＲ信号の反転信号もハイレベルであるため、ＢＮＤＦＬＧ７はハイレベルとなる。タイミングＴ５でＡＮＤｈにＣＬＲ信号が入力され、ＡＮＤｈの出力がローレベルとなる。ＤＦＦ４ｈは、タイミングＴ６でＦＣＬＫ＿Ｐ７に応じて、データを取り込む。このとき、ＡＮＤｈの出力信号はローレベルであるため、ＢＮＤＦＬＧ７はローレベルとなる。すなわち、タイミングＴ４からタイミングＴ５までの間は、ＤＦＦ４ｈへの入力はハイレベルに維持され、ＣＬＲ信号が入力されるタイミングＴ５でＤＦＦ４ｈへの入力がローレベルへとリセットされる。その他のビット境界検出回路３２ａ〜３２ｇも同様の動作を行い、それぞれＢＮＤＦＬＧ０〜ＢＮＤＦＬＧ６を出力する。

このように、ビット境界検出回路３２ａ〜３２ｈは、入力される隣接クロック間に受信信号の変化点が存在する場合に、ハイレベルのＢＮＤＦＬＧ０〜ＢＮＤＦＬＧ７を出力する。例えば、図５に示す例では、ＢＮＤＦＬＧ０〜ＢＮＤＦＬＧ６がローレベルであり、ＢＮＤＦＬＧ７がハイレベルとなっていることから、ＦＣＬＫ＿Ｐ７とＦＣＬＫ＿Ｐ０間に受信信号の変化点が存在することを示している。

従って、図３に示したＢＮＤＦＬＧ[ｎ−１：０]は、ビット境界検出回路３２ａ〜３２ｈに入力される隣接クロック間に受信信号の変化点が存在する場合には、ビットは１となり、ビット境界検出回路３２ａ〜３２ｈに入力される隣接クロック間に受信信号の変化点が存在しない場合には、ビットは０となる複数ビットのパラレル信号である。同期検出部３０は、ＢＮＤＦＬＧ[ｎ−１：０]を、クロック位相選択部４０に出力する。ビット境界検出回路３２ａ〜３２ｈからのパラレル信号ＢＮＤＦＬＧ［ｎ−１：０］の例としては、（ＢＮＤＦＬＧ７，ＢＮＤＦＬＧ６，ＢＮＤＦＬＧ５，・・・ＢＮＤＦＬＧ０）＝(１，０，０，０，０，０，１，１)という信号が一例として考えられる。この例では、ＦＣＬＫ＿Ｐ０とＦＣＬＫ＿Ｐ１の間と、ＦＣＬＫ＿Ｐ１とＦＣＬＫ＿Ｐ２の間と、ＦＣＬＫ＿Ｐ７とＦＣＬＫ＿Ｐ０の間と、において、受信信号の変化点が存在することを示す。

図１に戻り説明を続ける。クロック位相選択部４０は、同期検出部３０において生成されたＯＫＦＬＧ[ｎ−１：０]とＢＮＤＦＬＧ[ｎ−１：０]とに基づいて、ＦＣＬＫ＿Ｐ[ｎ−１：０]の中から受信信号のサンプリングに使用する一のクロックを選択する。クロック位相選択部４０は、選択したクロックを示す選択信号ＣＬＫＳＥＬ［ｎ−１：０］（以下、単にＣＬＫＳＥＬ［ｎ−１：０］と称する場合がある。）をＦＩＦＯ部８０のセレクタ８１へと出力する。ＣＬＫＳＥＬ［ｎ−１：０］は、クロック位相選択部４０からの出力を示すパラレル信号である。ＣＬＫＳＥＬ［ｎ−１：０］は、ｎ本の信号線を用いてパラレルに伝送する。以下、図６乃至図１０を参照して、クロック位相選択部４０についてより詳細に説明する。

図６は、クロック位相選択部４０の構成を示すブロック図の一例である。図６に示すように、クロック位相選択部４０は、第２のクロック選択部としてのＯＫＦＬＧクロック選択部４１と、クロック更新タイミング制御部４２と、ビット境界信号記憶部としてのＢＮＤＦＬＧ記憶部４３と、第１のクロック選択部としてのＢＮＤＦＬＧクロック選択部４４と、クロック選択切替部４５と、を備えている。

ＯＫＦＬＧクロック選択部４１は、第１クロック選択回路１１０を備えている。第１クロック選択回路１１０は、同期ワードデータの受信において、ＯＫＦＬＧ[ｎ−１：０]とＢＮＤＦＬＧ[ｎ−１：０]とに基づいて、ＦＣＬＫ＿Ｐ[ｎ−１：０]の中から一のクロックを選択し、選択したクロックを示す選択信号ＣＬＫＳＥＬ１（以下、単にＣＬＫＳＥＬ１と称する場合がある。）を出力する。ＣＬＫＳＥＬ１は、同期ワードデータの受信に用いるサンプリングクロックを示すパラレル信号である。ＣＬＫＳＥＬ１は、ｎ本の信号線を用いてパラレルに伝送する。

本実施の形態では、第１クロック選択回路１１０は、ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、ＯＫＦＬＧ[ｎ−１：０]が示す同期検出したクロックであって、ＢＮＤＦＬＧ[ｎ−１：０]が示す受信信号の変化点から所定の位相分離れた一のクロックを、ＣＬＫＳＥＬ１として選択する。例えば、受信信号の変化点から最も離れた位相のクロックを選択する場合には、位相が１８０度異なるクロックを選択する。従って、第１クロック選択回路１１０は、例えば、８相のＦＣＬＫ＿Ｐ[ｎ−１：０]から１相のＦＣＬＫ＿Ｐ[ｎ−１：０]を選択するものとして、ＯＫＦＬＧ［ｎ−１：０］として（ＯＫＦＬＧ７，ＯＫＦＬＧ６，ＯＫＦＬＧ５，・・・ＯＫＦＬＧ０）＝(０，０，１，１，１，１，１，０)という信号を受けると共に、ＢＮＤＦＬＧ[ｎ−１：０]として（ＢＮＤＦＬＧ７，ＢＮＤＦＬＧ６，ＢＮＤＦＬＧ５，・・・ＢＮＤＦＬＧ０）＝(１，０，０，０，０，０，１，１)という信号を受けた場合を考える。この場合、第１クロック選択回路１１０は、その選択可能なＦＣＬＫ＿Ｐ１〜５のうち、中心のＦＣＬＫ＿Ｐ３を選択する。そして、第１クロック選択回路１１０は、ＣＬＫＳＥＬ１を"００００１０００"として出力する。

クロック更新タイミング制御部４２は、ペイロードデータの受信中に、サンプリングクロックを更新するタイミングを制御する。このため、クロック更新タイミング制御部４２は、ビット境界検出ユニット３２でのビット境界検出処理と、後述するＢＮＤＦＬＧ記憶部４３でのビット境界信号の記憶処理と、を制御するため、所定の周期ごとにＣＬＲ信号を生成する。また、クロック更新タイミング制御部４２は、後述するクロック選択切替部４５でのクロック選択切り替え処理を制御するため、ペイロードデータの受信開始タイミングにおいてＳＰ１ＳＴ信号を生成する。尚、ＣＬＲ信号はワンショットパルス信号、ＳＰ１ＳＴ信号はローレベルからハイレベルへの遷移信号とする。

クロック更新タイミング制御部４２は、例えば、ペイロードデータを所定のビット数（Ｎビット）受信する毎のタイミングで、ＣＬＲ信号を生成する。所定のビット数は、例えば、Ｓ／Ｐ変換器８２が備えるＦＩＦＯの段数に応じて定める。ここで、クロック更新タイミング制御部４２は、同期検出部３０からＯＫＦＬＧ［ｎ−１：０］を受けることで、同期ワードデータに対する受信処理の完了を検知することができる。このため、クロック更新タイミング制御部４２は、ペイロードデータのビット数をカウントするＮビットカウンタ１２０を用いて、ＯＫＦＬＧ［ｎ−１：０］を受けたタイミングでペイロードデータのビット数のカウントを開始し、Ｎビット受信するごとにＣＬＲ信号を生成する。これにより、クロック更新タイミング制御部４２は、Ｎビット単位で、ペイロード受信中に用いるサンプリングクロックの更新タイミングを制御することができる。

ＢＮＤＦＬＧ記憶部４３は、第１のビット境界信号記憶部としての現在情報記憶部１３０と、第２のビット境界信号記憶部としての過去情報記憶部１４０と、論理積回路１５０と、を備えている。ＢＮＤＦＬＧ記憶部４３でのビット境界信号の記憶処理は、クロック更新タイミング制御部４２が出力するＣＬＲ信号と、後述するＢＮＤＦＬＧクロック選択部４４が出力するＮＯＢＮＤ信号と、に基づいて制御される。

現在情報記憶部１３０は、クロック更新タイミング制御部４２によるタイミングにおいて、ＢＮＤＦＬＧ［ｎ−１：０］を毎回記憶する。現在情報記憶部１３０は、ＢＮＤＦＬＧ［ｎ−１：０］を毎回記憶するため、現在のタイミングにおける受信信号のビット境界信号を記憶している。

過去情報記憶部１４０は、ビット境界検出ユニット３２において受信信号の変化点が検出された場合には、現在情報記憶部１３０に記憶された信号を取り込み記憶し、受信信号の変化点が検出されなかった場合には記憶している信号の更新を行わない。過去情報記憶部１４０は、クロック更新タイミング制御部４２によるタイミングにおいて、現在情報記憶部１３０がＢＮＤＦＬＧ［ｎ−１：０］の記憶を行う際に、ビット境界検出ユニット３２における受信信号の変化点の検出の有無に応じて、現在情報記憶部１３０に記憶された信号を取り込んで記憶するか、或いは、当該タイミングまでに記憶している信号の更新を行わずに値をそのまま保持する。すなわち、過去情報記憶部１４０は、現在情報記憶部１３０が現在記憶しているＢＮＤＦＬＧ［ｎ−１：０］よりも前に記憶していたビット境界信号であって、ビット境界検出ユニット３２において受信信号の変化点が検出されたときのビット境界信号を記憶している。

現在情報記憶部１３０は、セレクタ１３１＿１〜１３１＿ｎと、ＤＦＦ１３２＿１〜１３２＿ｎと、を備えている。セレクタ１３１＿１〜１３１＿ｎは、ＢＮＤＦＬＧ［ｎ−１：０］と、ＤＦＦ１３２＿１〜１３２＿ｎの出力値と、をＣＬＲ信号に基づきセレクトし、セレクトしたデータをＤＦＦ１３２＿１〜１３２＿ｎに出力する。ＤＦＦ１３２＿１〜１３２＿ｎは、データ端子Ｄにセレクタ１３１＿１〜１３１＿ｎからの出力値が入力され、クロック入力端子Ｃに後述する基準クロックＦＣＬＫ＿Ｍ（以下、単にＦＣＬＫ＿Ｍと称する場合がある。）が入力される。そして、ＤＦＦ１３２＿１〜１３２＿ｎは、ＦＣＬＫ＿Ｍの立ち上がりエッジに応じて、入力されるデータの値を取り込み、その値を出力端子Ｑから出力する。ＤＦＦ１３２＿１〜１３２＿ｎからの出力値は、セレクタ１３１＿１〜１３１＿ｎと、後述する第２クロック選択回路１６０と、後述する過去情報記憶部１４０のセレクタ１３１＿１〜１３１＿ｎに入力される。これにより、現在情報記憶部１３０は、ＣＬＲ信号をトリガ信号として、入力されるＢＮＤＦＬＧ［ｎ−１：０］のデータを取り込むと共に、次のＣＬＲ信号が入力されるまでの間は、取り込んだデータをＤＦＦ１３２＿１〜１３２＿ｎに保持する。

過去情報記憶部１４０は、セレクタ１４１＿１〜１４１＿ｎと、ＤＦＦ１４２＿１〜１４２＿ｎと、を備えている。セレクタ１４１＿１〜１４１＿ｎは、現在情報記憶部１３０のＤＦＦ１３２＿１〜１３２＿ｎの出力値と、ＤＦＦ１４２＿１〜１４２＿ｎの出力値と、を論理積回路１５０からの出力信号に基づきセレクトし、セレクトしたデータをＤＦＦ１４２＿１〜１４２＿ｎに出力する。ＤＦＦ１４２＿１〜１４２＿ｎは、データ端子Ｄにセレクタ１４１＿１〜１４１＿ｎからの出力値が入力され、クロック入力端子ＣにＦＣＬＫ＿Ｍが入力される。そして、ＤＦＦ１４２＿１〜１４２＿ｎは、ＦＣＬＫ＿Ｍの立ち上がりエッジに応じて、入力されるデータの値を取り込み、その値を出力端子Ｑから出力する。ＤＦＦ１４２＿１〜１４２＿ｎからの出力値は、セレクタ１４１＿１〜１４１＿ｎと、後述する第３クロック選択回路１７０と、に入力される。これにより、過去情報記憶部１４０は、論理積回路１５０からの出力信号をトリガ信号として、現在情報記憶部１３０から入力されるＢＮＤＦＬＧ［ｎ−１：０］のデータを取り込むと共に、論理積回路１５０からの次の出力信号が入力されるまでの間は、取り込んだデータをＤＦＦ１４２＿１〜１４２＿ｎに保持する。

論理積回路１５０は、ＣＬＲ信号と、後述するＮＯＢＮＤ信号と、が入力される。論理積回路１５０は、２つ入力の論理積演算結果を出力する。後述するように、第２クロック選択回路１６０は、現在情報記憶部１３から出力されるビット境界信号が、受信信号が所定の信号レベルが連続する連続データであることを示すものである場合には、例えば"１"を示すＮＯＢＮＤ信号を出力する。従って、ＮＯＢＮＤ信号が"１"である場合には、ＣＬＲ信号の値に関わらず、論理積回路１５０は"０"を出力する。このとき、過去情報記憶部１４０は、現在情報記憶部１３０のビット境界信号を取り込まない。これに対して、ＮＯＢＮＤ信号が"０"であり、かつ、ＣＬＲ信号が"１"である場合には、論理積回路１５０は"１"を出力するため、過去情報記憶部１４０は、現在情報記憶部１３０のビット境界信号を取り込む。すなわち、ＮＯＢＮＤ信号は、現在情報記憶部１３０のビット境界信号を過去情報記憶部１４０に取り込むための、マスク信号として用いられる。

ＢＮＤＦＬＧクロック選択部４４は、第１のクロック選択回路としての第２クロック選択回路１６０と、第２のクロック選択回路としての第３クロック選択回路１７０と、を備えている。ＢＮＤＦＬＧクロック選択部４４は、現在情報記憶部１３０に記憶されるＢＮＤＦＬＧ[ｎ−１：０]と、過去情報記憶部１４０に記憶されるＢＮＤＦＬＧ[ｎ−１：０]と、に基づいて、ＦＣＬＫ＿Ｐ[ｎ−１：０]の中から一のクロックを選択し、選択したクロックを示す選択信号ＣＬＫＳＥＬ２と選択信号ＣＬＫＳＥＬ３（以下、単にＣＬＫＳＥＬ２、ＣＬＫＳＥＬ３と称する場合がある。）を出力する。後述するように、ＢＮＤＦＬＧクロック選択部４４は、現在情報記憶部１３０に記憶されるＢＮＤＦＬＧ[ｎ−１：０]が、受信信号が連続データであることを示すものである場合には、第３クロック選択回路１７０を用いてＣＬＫＳＥＬ３を出力し、それ以外の場合には、第２クロック選択回路１６０を用いてＣＬＫＳＥＬ２を出力する。尚、ＣＬＫＳＥＬ２及びＣＬＫＳＥＬ３は、ペイロードデータの受信に用いるサンプリングクロックを示すパラレル信号である。ＣＬＫＳＥＬ２及びＣＬＫＳＥＬ３は、ｎ本の信号線を用いてパラレルに伝送する。

第２クロック選択回路１６０は、クロック更新タイミング制御部４２によるタイミングにおいて、ビット境界検出ユニット３２において受信信号の変化点が検出された場合に、現在情報記憶部１３０に記憶されたＢＮＤＦＬＧ[ｎ−１：０]のデータに基づいて、ＦＣＬＫ＿Ｐ[ｎ−１：０]の中から一のクロックを選択し、ＣＬＫＳＥＬ２を出力する。また、第２クロック選択回路１６０は、現在情報記憶部１３から出力されるＢＮＤＦＬＧ[ｎ−１：０]のデータに基づいて、ＮＯＢＮＤ信号を生成する。

ここで、入力される受信信号に含まれるシリアルデータ系列が、所定の信号レベルが連続する連続データ（例えば、０又は１が連続するデータ系列であって、１６進数表記では０ｘＦＦＦＦや０ｘ００００など）である場合には、ビット境界検出ユニット３２は受信信号中の変化点を検出することができない。このため、例えば、所定のビット数（Ｎビット）単位で区分したペイロードデータの受信中に、いずれかの区間のシリアルデータ系列が連続データであった場合には、その区間に基づいて検出されるＢＮＤＦＬＧ[ｎ−１：０]の全ての出力値は"０"となる。かかる場合には、第２クロック選択回路１６０は、ＣＬＫＳＥＬ２の全ての出力値を"０"とすると共に、ＮＯＢＮＤの出力値を"１"とする。これに対して、現在情報記憶部１３０に記憶されるＢＮＤＦＬＧ[ｎ−１：０]の全ての出力値が"０"でない場合（すなわち、ビット境界検出ユニット３２が受信信号中の変化点を検出することができた場合）には、第２クロック選択回路１６０は、現在情報記憶部１３０に記憶されるＢＮＤＦＬＧ[ｎ−１：０]に基づいて、ＦＣＬＫ＿Ｐ[ｎ−１：０]の中から一のクロックを選択し、選択したクロックを示す出力値を"１"とするＣＬＫＳＥＬ２を出力すると共に、ＮＯＢＮＤの出力値を"０"とする。

本実施の形態では、第２クロック選択回路１６０は、ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、現在情報記憶部１３０に記憶されたＢＮＤＦＬＧ[ｎ−１：０]が示す受信信号の変化点から所定の位相分離れた一のクロックを、ＣＬＫＳＥＬ２として選択する。例えば、受信信号の変化点から最も離れた位相のクロックを選択する場合には、位相が１８０度異なるクロックを選択する。以下、図７乃至図９を参照して、第２クロック選択回路１６０によるクロック選択処理について具体的に説明する。

図７に示す信号波形のように、ジッタ成分が受信信号に及ぼす影響が軽微であり、また、データ途中にノイズが入らないなどの状況においては、同期検出部３０が出力するＯＫＦＬＧ[ｎ−１：０]及びＢＮＤＦＬＧ[ｎ−１：０]の出力値は、対応するビットの出力値が互いに"１"と"０"が反対のビットとなる（すなわち、ハイレベルとローレベルが反転した信号となる）。このため、同期検出したクロックのうちの中心位相のクロック（すなわち、ＯＫＦＬＧ[ｎ−１：０]の出力値がハイとなる区間の位相の中心位相のクロック）と、受信信号の変化点から最も離れた位相のクロック（すなわち、ＢＮＤＦＬＧ[ｎ−１：０]の出力値がハイとなる位相から１８０度異なる位相のクロック）とが一致する。従って、図７に示す信号波形に対しては、第２クロック選択回路１６０は、例えば、＃４のクロック（すなわち、ＦＣＬＫ＿Ｐ４）を選択して、ＣＬＫＳＥＬ２を"０００１００００"として出力する。

図８に示す信号波形のように、ジッタ成分が変化することで受信信号の変化点が変動する状況においては、ビット境界検出ユニット３２は複数の受信信号の変化点を検出することがある。このため、同期検出部３０が出力するＢＮＤＦＬＧ[ｎ−１：０]の出力値として、複数のビットの出力値が"１"となる（同時に、同期検出部３０が出力するＯＫＦＬＧ[ｎ−１：０]の出力値として、複数のビットの出力値が"０"となる。）。従って、図８に示す信号波形に対しては、第２クロック選択回路１６０は、受信信号の変化点が存在するこれら複数のクロックから最も位相が離れたクロックを選択する。例えば、第２クロック選択回路１６０は、＃５のクロック（すなわち、ＦＣＬＫ＿Ｐ５）を選択して、ＣＬＫＳＥＬ２を"００１０００００"として出力する。

尚、図９に示す信号波形のように、データ途中にノイズが発生することで、ＢＮＤＦＬＧ[ｎ−１：０]の出力信号がハイレベルとなる区間の中心位相で受信信号の変化点が検出される状況においては、第２クロック選択回路１３０は、サンプリングクロックとしていずれのクロックも選択できない。このため、第２クロック選択回路１３０は、ＣＬＫＳＥＬ２を"００００００００"として出力すると共に、ＮＯＢＮＤ信号の出力値を"１"とする。

第３クロック選択回路１７０は、クロック更新タイミング制御部４２によるタイミングにおいて、ビット境界検出ユニット３２において受信信号の変化点が検出されなかった場合に、過去情報記憶部１４０に記憶されたＢＮＤＦＬＧ[ｎ−１：０]に基づいて、ＦＣＬＫ＿Ｐ[ｎ−１：０]の中から一のクロックを選択し、ＣＬＫＳＥＬ３を出力する。ＮＯＢＮＤ信号の出力値が"１"である場合には、第２クロック選択回路１６０は、ＣＬＫＳＥＬ３の全ての出力値を"０"とする。これに対して、ＮＯＢＮＤ信号の出力値が"１"である場合（すなわち、第２クロック選択回路１６０がクロック選択を行うことができない場合）には、第３クロック選択回路１７０は、過去情報記憶部１４０に記憶されるＢＮＤＦＬＧ[ｎ−１：０]に基づいて、ＦＣＬＫ＿Ｐ[ｎ−１：０]の中から一のクロックを選択し、選択したクロックを示す出力値を"１"とするＣＬＫＳＥＬ３を出力する。

本実施の形態では、第３クロック選択回路１７０は、ＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、過去情報記憶部１４０に記憶されたＢＮＤＦＬＧ[ｎ−１：０]が示す受信信号の変化点から所定の位相分離れた一のクロックを、ＣＬＫＳＥＬ３として選択する。例えば、受信信号の変化点から最も離れた位相のクロックを選択する場合には、位相が１８０度異なるクロックを選択する。

従って、第３クロック選択回路１７０は、例えば、８相のＦＣＬＫ＿Ｐ[ｎ−１：０]から１相のＦＣＬＫ＿Ｐ[ｎ−１：０]を選択するものとして、ＢＮＤＦＬＧ［ｎ−１：０］として（ＢＮＤＦＬＧ７，ＢＮＤＦＬＧ６，ＢＮＤＦＬＧ５，・・・ＢＮＤＦＬＧ０）＝(１，０，０，０，０，０，０，０)という信号を受けた場合を考える。この場合、第３クロック選択回路１７０は、ＦＣＬＫ＿Ｐ７とＦＣＬＫ＿Ｐ０の間に受信信号の変化点が存在すると判定し、受信信号の変化点から所定の位相離れたＦＣＬＫ＿Ｐ３を選択する。そして、第３クロック選択回路１７０は、ＣＬＫＳＥＬ３を"００００１０００"として出力する。

図６に戻って説明を続ける。クロック選択切替部４５は、クロック更新タイミング制御部４２によるタイミングにおいて、ＯＫＦＬＧクロック選択部４１から出力されるＣＬＫＳＥＬ１と、ＢＮＤＦＬＧクロック選択部４４から出力されるＣＬＫＳＥＬ２及びＣＬＫＳＥＬ３と、から一のクロック選択信号を選択し、ＣＬＫＳＥＬ[ｎ−１：０]として出力する。

クロック選択切替部４５は、論理和回路１８１＿１〜１８１＿ｎと、セレクタ１８２＿１〜１８２＿ｎと、を備えている。セレクタ１８２＿１〜１８２＿ｎは、ＣＬＫＳＥＬ１と論理和回路１８１＿１〜１８１＿ｎからの出力値（すなわち、ＣＬＫＳＥＬ２又はＣＬＫＳＥＬ３）と、をＳＰ１ＳＴに基づきセレクトし、セレクトしたデータをＣＬＫＳＥＬ[ｎ−１：０]として出力する。これにより、同期ワードデータの受信後の最初のＮビットのペイロードデータ受信の際にはＣＬＫＳＥＬ１がＣＬＫＳＥＬ[ｎ−１：０]としてセレクトされ、その後のペイロードデータの受信中には、ＣＬＫＳＥＬ２又はＣＬＫＳＥＬ３がＣＬＫＳＥＬ[ｎ−１：０]としてセレクトされる。従って、クロック選択切替部４５は、受信する受信信号のデータ部分が同期ワードデータであるか又はペイロードデータであるかに応じて、受信に用いるサンプリングクロックを切替えることができる。

図１に戻り説明を続ける。第２のＰＬＬ回路５０は、ＦＣＬＫ＿ＭとＦＣＬＫ＿Ｐ［ｎ−１：０］を生成する。第２のＰＬＬ回路５０は、生成したＦＣＬＫ＿Ｐ［ｎ−１：０］を、同期検出部３０と、クロック乗せ換え処理部７０と、に出力する。また、第２のＰＬＬ回路５０は、生成したＦＣＬＫ＿Ｍをクロック乗せ換え処理部７０に出力する。本実施の形態におけるＦＣＬＫとＦＣＬＫ＿Ｐ［ｎ−１：０］は、参照クロックを逓倍した高速クロックである。また、ＦＣＬＫ＿Ｐ［ｎ−１：０］は、同速度であって、位相が互いに３６０°／ｎずつ異なる複数クロックにより構成される。本実施の形態では、ｎは８であるものとして説明する。このため、第２のＰＬＬ回路５０の出力は１ビットのビット幅と８ビットのビット幅とにより構成され、それぞれのビットは一つの位相のクロックに対応する。また、本実施の形態では、第１のＰＬＬ回路２３と第２のＰＬＬ回路５０は、同一の参照クロックから逓倍されたクロックであり、同じ周波数を有し、かつ、互いに非同期の関係を有するクロックを生成する。

クロック乗せ換え処理部７０は、同期検出部３０が出力するデータ信号をＦＣＬＫ＿Ｐ［ｎ−１：０］で受信して、受信したデータ信号をＦＣＬＫ＿Ｍに乗せ換える非同期乗せ換え処理を行う。クロック乗せ換え処理部７０より後段の回路は、１相のＦＣＬＫ＿Ｍで動作する。これに対して、クロック乗せ換え処理部７０より前段の回路はＦＣＬＫ＿Ｐ[ｎ−１：０]で動作しているため、クロック乗せ換え処理部７０では、ＦＣＬＫ＿Ｍへの非同期乗せ換え処理を行う。

図２に示したように、クロック乗せ換え処理部７０において、エラスティックストアユニット７１を複数のエラスティックストア回路７１ａ〜７１ｈを用いて構成する。尚、図２においては、位相が互いに異なる８個のＦＣＬＫ＿Ｐ０〜７と、ＦＣＬＫ＿Ｍとを用いてエラスティックストア回路７１ａ〜７１ｈは動作するものとして説明する。

図２示すエラスティックストア回路７１ａ〜７１ｈは、同期パターン検出器３１ａ〜３１ｈが出力したデータ信号Ｄａｔａ＿Ｐ０〜７を、ＦＣＬＫ＿Ｐ０〜７を用いてサンプリングする。次いで、エラスティックストア回路７１ａ〜７１ｈは、エラスティックストアメモリ（不図示）を用いてデータ信号Ｄａｔａ＿Ｐ０〜７を引き伸ばす。次いで、エラスティックストア回路７１ａ〜７１ｈは、引き伸ばした後のデータ信号をＦＣＬＫ＿Ｍでリタイミングし、Ｄａｔａ＿Ｍ０〜７としてＦＩＦＯ部８０へと出力する。Ｄａｔａ＿Ｍ[ｎ−１：０]は、エラスティックストア回路７１ａ〜７１ｈからの出力信号を示すパラレル信号である。ｎ本の信号線を用いてＤａｔａ＿Ｍ０〜７をパラレルに伝送する。尚、本実施の形態では、データ信号Ｄａｔａ＿Ｐ０〜７はペイロードデータである。このように、エラスティックストア回路７１ａ〜７１ｈを用いてデータ信号Ｄａｔａ＿Ｐを引き伸ばすことで、いずれのＦＣＬＫ＿Ｐを用いてデータ信号Ｄａｔａ＿Ｐが受信された場合においても、ＦＣＬＫ＿Ｍを用いて正確にサンプリングすることができる。

ＦＩＦＯ部８０は、セレクタ８１と、シリアルパラレル変換器（Ｓ／Ｐ変換器）８２とを有する。セレクタ８１は、クロック乗せ換え処理部７０が出力するデータ信号をＣＬＫＳＥＬ[ｎ−１：０]に基づきセレクトし、セレクトしたデータをＳ／Ｐ変換器８２に出力する。Ｓ／Ｐ変換器８２は、ＦＩＦＯ部８０においてサンプリングされたシリアルデータを、内部回路用の基準クロックＳＣＬＫに同期させてパラレルデータに変換して出力する。

信号処理回路９０は、Ｓ／Ｐ変換器８２から出力されるパラレルデータに基づいて信号処理（例えば、受信データのパスサーチ等を含む復号化処理）を行い、後段回路（不図示）で用いられる制御信号、或いはデータ信号を生成する。

尚、ＲＦ部２からＤＢＢ部３への受信信号の送信は、低電圧差動（ＬＶＤＳ）のシリアル信号に変換して同期検出部へと送信することが好ましい。例えば、Ｐ／Ｓ変換器２２からのシリアル受信信号を、ドライバを用いて差動増幅して伝送し、レシーバにより差動信号を受信する。そして、２本の信号線を用いて受信信号を伝送するものとし、それぞれの信号線において、受信信号と、受信信号を反転した信号を伝送する。これにより、低電圧の受信信号受信信号を高速でデータ送受信を行う場合であっても、２本の信号により差分信号を伝送することで、ノイズの耐性を高めることができる。また、ＤＢＢ部３からＲＦ部２への受信信号の送信についても、低電圧差動（ＬＶＤＳ）のシリアル信号に変換して同期検出部へと送信することが好ましい。

次に、図１０を参照して、クロック位相選択部４０におけるクロック選択処理動作について説明する。図１０は、クロック選択処理動作を説明するためのタイミングチャートである。Ｄａｔａは、入力される受信信号のシリアルデータであり、ペイロードデータを所定のビット数単位に区分して、複数のデータ部分Ｄａｔａ＃０〜＃５として示している。例えば、ペイロードデータをＳ／Ｐ変換器８２が備えるＦＩＦＯの段数に応じて定めるＮビット単位で区分する。クロック位相選択部４０は、これら各データ部分Ｄａｔａ＃０〜＃５を受信する際に使用するサンプリングクロックを更新するため、同期ワードデータの受信後、ペイロードデータをＮビット受信するごとに、ＣＬＲ１〜ＣＬＲ７を発生する。すなわち、ＣＬＲ１〜ＣＬＲ７のタイミングが、サンプリングクロックを示すＣＬＫＳＥＬ[ｎ−１：０]の切替単位となる。尚、図においてハッチングを用いて示すデータは、連続データあることを示す。

まず、受信信号を受信した同期パターン検出ユニット３１が、同期ワードデータに基づいて同期検出処理を行うことで、ＯＫＦＬＧ[ｎ−１：０]を生成する。生成したＯＫＦＬＧ[ｎ−１：０]の出力値は、同期ワードデータに続くペイロードデータの受信においても、１フレームにわたって保持される。

また、ビット境界検出ユニット３２は、受信信号の受信と同時にビット境界検出処理を開始し、ＢＮＤＦＬＧ[ｎ−１：０]を生成する。ＢＮＤＦＬＧ[ｎ−１：０]は、同期ワードデータに続くペイロードデータの受信中には、ＣＬＲ信号のタイミングで更新される。

ＯＫＦＬＧ[ｎ−１：０]の入力を受けたクロック更新タイミング制御部４２は、ペイロードデータの受信が開始されたものと判定して、ＣＬＲ１を発生する。現在情報記憶部１３０は、ＣＬＲ１に応じて、同期ワードデータに基づくＢＮＤＦＬＧ[ｎ−１：０]のデータを取り込み、その値を記憶する。そして、ビット境界検出ユニット３２は、出力値をリセットし、Ｄａｔａ＃０に基づいて、ＢＮＤＦＬＧ[ｎ−１：０]を生成する。

また、第１クロック選択回路１１０は、ＯＫＦＬＧ[ｎ−１：０]（図において符号１９１を用いて示すデータ）と、ＢＮＤＦＬＧ[ｎ−１：０]（図において符号１９２を用いて示すデータ）と、に基づいてＣＬＫＳＥＬ１を生成する。クロック選択切替部４５は、ＣＬＫＳＥＬ１を選択して、ＣＬＫＳＥＬ[ｎ−１：０]として出力する。

次に、クロック更新タイミング制御部４２は、ペイロードデータの受信が開始されてから最初のＮビットを受信したものと判定して、ＣＬＲ２及びＳＰ１ＳＴを発生する。現在情報記憶部１３０は、ＣＬＲ２に応じて、Ｄａｔａ＃０に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータを取り込み、その値を記憶する。そして、ビット境界検出ユニット３２は、出力値をリセットし、Ｄａｔａ＃１に基づいて、ＢＮＤＦＬＧ[ｎ−１：０]を生成する。また、過去情報記憶部１４０は、ＮＯＢＮＤ信号とＣＬＲ２に応じて、同期ワードデータに基づくＢＮＤＦＬＧ[ｎ−１：０]のデータが、受信信号の変化点が検出されたデータであったため、同期ワードデータに基づくＢＮＤＦＬＧ[ｎ−１：０]のデータを取り込み、その値を記憶する。

また、第２クロック選択回路１６０は、ＢＮＤＦＬＧ[ｎ−１：０]（図において符号１９３を用いて示すデータ）に基づいてＣＬＫＳＥＬ２を生成する。クロック選択切替部４５は、ＳＰ１ＳＴに応じてＣＬＫＳＥＬ２を選択して、ＣＬＫＳＥＬ[ｎ−１：０]として出力する。

また同時に、第２クロック選択回路１６０は、現在情報記憶部１３０に記憶されているＢＮＤＦＬＧ[ｎ−１：０]のデータ（同期ワードデータに基づくＢＮＤＦＬＧ[ｎ−１：０]のデータ）が受信信号の変化点を検出できたことを示すものであったために、ＮＯＢＮＤ信号の出力値を"０"とする。

次に、クロック更新タイミング制御部４２は、ペイロードデータの次のＮビットを受信したものと判定して、ＣＬＲ３を発生する。現在情報記憶部１３０は、ＣＬＲ３に応じて、Ｄａｔａ＃１に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータを取り込み、その値を記憶する。そして、ビット境界検出ユニット３２は、出力値をリセットし、Ｄａｔａ＃２に基づいて、ＢＮＤＦＬＧ[ｎ−１：０]を生成する。また、過去情報記憶部１４０は、ＮＯＢＮＤ信号とＣＬＲ３に応じて、Ｄａｔａ＃０に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータが、受信信号の変化点が検出されたデータであったため、Ｄａｔａ＃０に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータを取り込み、その値を記憶する。

また、第２クロック選択回路１６０は、Ｄａｔａ＃１に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータが受信信号の変化点を検出できなかったことを示すものであるため、出力値を全て"０"とし、ＮＯＢＮＤ信号の出力値を"１"とする。これを受けて、第３クロック選択回路１６０は、Ｄａｔａ＃０に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータ（図において符号１９４を用いて示すデータ）に基づいてＣＬＫＳＥＬ３を生成する。クロック選択切替部４５は、ＣＬＲ３に応じてＣＬＫＳＥＬ３を選択して、ＣＬＫＳＥＬ[ｎ−１：０]として出力する。

次に、クロック更新タイミング制御部４２は、ペイロードデータの次のＮビットを受信したものと判定して、ＣＬＲ４を発生する。現在情報記憶部１３０は、ＣＬＲ４に応じて、Ｄａｔａ＃２に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータを取り込み、その値を記憶する。そして、ビット境界検出ユニット３２は、出力値をリセットし、Ｄａｔａ＃３に基づいて、ＢＮＤＦＬＧ[ｎ−１：０]を生成する。ここで、過去情報記憶部１４０は、ＮＯＢＮＤ信号の出力値が"１"であるために、現在情報記憶部１３０からの出力信号を取り込まない。このため、過去情報記憶部１４０は、ＣＬＲ３に応じて取り込んだ、Ｄａｔａ＃０に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータを保持する。

また、第２クロック選択回路１６０は、Ｄａｔａ＃２に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータが受信信号の変化点を検出できなかったことを示すものであるため、出力値を全て"０"とし、ＮＯＢＮＤ信号の出力値を"１"とする。これを受けて、第３クロック選択回路１６０は、Ｄａｔａ＃０に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータ（図において符号１９５を用いて示すデータ）に基づいてＣＬＫＳＥＬ３を生成する。クロック選択切替部４５は、ＣＬＲ４に応じてＣＬＫＳＥＬ３を選択して、ＣＬＫＳＥＬ[ｎ−１：０]として出力する。

次に、クロック更新タイミング制御部４２は、ペイロードデータの次のＮビットを受信したものと判定して、ＣＬＲ５を発生する。現在情報記憶部１３０は、ＣＬＲ５に応じて、Ｄａｔａ＃３に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータを取り込み、その値を記憶する。そして、ビット境界検出ユニット３２は、出力値をリセットし、Ｄａｔａ＃４に基づいて、ＢＮＤＦＬＧ[ｎ−１：０]を生成する。ここで、過去情報記憶部１４０は、ＮＯＢＮＤ信号の出力値が"１"であるために、現在情報記憶部１３０からの出力信号を取り込まない。このため、過去情報記憶部１４０は、ＣＬＲ３に応じて取り込んだ、Ｄａｔａ＃０に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータを保持する。

また、第２クロック選択回路１６０は、Ｄａｔａ＃３に基づくＢＮＤＦＬＧ[ｎ−１：０]のデータが受信信号の変化点を検出できたことを示すものであるため、Ｄａｔａ＃３に基づくＢＮＤＦＬＧ[ｎ−１：０]（図において符号１９６を用いて示すデータ）に基づいてＣＬＫＳＥＬ２を生成する。また同時に、第２クロック選択回路１６０は、ＮＯＢＮＤ信号の出力値を"０"とする。クロック選択切替部４５は、ＣＬＲ５に応じてＣＬＫＳＥＬ２を選択して、ＣＬＫＳＥＬ[ｎ−１：０]として出力する。

次に、ＣＬＲ６の更新タイミングにおいても、ＣＬＲ２の更新タイミングにおける処理と同様にして、現在情報記憶部１３０及び過去情報記憶部１４０に新たなＢＮＤＦＬＧ[ｎ−１：０]のデータが取り込まれる。そして、第２クロック選択回路１６０は、Ｄａｔａ＃４に基づくＢＮＤＦＬＧ[ｎ−１：０]（図において符号１９７を用いて示すデータ）に基づいてＣＬＫＳＥＬ２を生成し、ＣＬＲ６に応じてＣＬＫＳＥＬ２を選択して、ＣＬＫＳＥＬ[ｎ−１：０]として出力する。

このように、ペイロードデータのＤａｔａ＃１及びＤａｔａ＃２の区間において、データ系列が連続データであった場合には、ビット境界検出ユニット３２は、受信信号の変化点を検出することができない。このため、クロック位相選択部４０は、ＣＬＫＳＥＬ２の出力値を全て"０"とし、ＣＬＫＳＥＬ２に代えて、ＣＬＫＳＥＬ３をＣＬＫＳＥＬ[ｎ−１：０]として出力する。すなわち、図に示す例では、クロック位相選択部４０は、各ＣＬＲ信号のタイミングごとに、ＣＬＫＳＥＬ１、ＣＬＫＳＥＬ２、ＣＬＫＳＥＬ３、ＣＬＫＳＥＬ３、ＣＬＫＳＥＬ２、ＣＬＫＳＥＬ２、の順にＣＬＫＳＥＬ[ｎ−１：０]を出力する。従って、例えば、８相のＦＣＬＫ＿Ｐ[ｎ−１：０]から１相のＦＣＬＫ＿Ｐ[ｎ−１：０]をＣＬＫＳＥＬ[ｎ−１：０]として選択する場合に、クロック位相選択部４０は、ＦＣＬＫ＿Ｐ４、ＦＣＬＫ＿Ｐ５、ＦＣＬＫ＿Ｐ５、ＦＣＬＫ＿Ｐ５、ＦＣＬＫ＿Ｐ３、ＦＣＬＫ＿Ｐ４、の順にサンプリングクロックを更新する。

以上説明したように、本発明に係る通信装置によれば、サンプリングクロックを更新する各タイミングにおいて、毎回のタイミングにおいて受信信号の変化点の存在の有無を示すビット境界信号を記憶する現在情報記憶部１３０と、受信信号の変化点を検出できないような連続データの受信に備えて、受信信号の変化点を検出できたときのビット境界信号を記憶しておく過去情報記憶部１４０と、を備えることで、受信信号のシリアルデータ列中に連続データが含まれることで受信信号の変化点を検出することができない状態が続いた後に、連続データ以外のシリアルデータが出現した場合においても、過去情報記憶部１４０に保持しておいたビット境界信号に基づいてサンプリングクロックを選択することができる。このため、高確率で正確に受信が可能な、最適なサンプリングクロックを選択することができる。

さらに、本発明に係る通信装置によれば、受信フレームの先頭に配置される同期ワードデータからビット境界信号の検出処理を開始し、同期ワードデータに基づくビット境界信号を過去情報記憶部１４０に記憶させることができる。このため、ビット境界検出ユニット３２は、同期ワードデータに基づいて、全ての出力値が"０"ではないＢＮＤＦＬＧ[ｎ−１：０]を生成することができるため、過去情報記憶部１４０に最初に記憶されるビット境界信号は、受信信号の変化点を検出できたときのビット境界信号を記憶しておくことができる。従って、同期ワードデータに続くペイロードデータの受信の際に受信信号の変化点が検出されなかった場合においても、過去情報記憶部１４０に記憶したＢＮＤＦＬＧ[ｎ−１：０]を用いて、最適なサンプリングクロックを選択することができる。

尚、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

１ アンテナ、
２ ＲＦ部、
２１ 復調器、
２３ 第１のＰＬＬ、
３ ＤＢＢ部、
３０ 同期検出部、
３１ 同期パターン検出ユニット、
３１ａ〜ｈ 同期パターン検出器、
３２ ビット境界検出ユニット、
３２ａ〜ｈ ビット境界検出回路、
４０ クロック位相選択部、
５０ 第２のＰＬＬ回路、
７０ クロック乗せ換え処理部、
７１ エラスティックストアユニット、
７１ａ〜ｈ エラスティックストア回路、
８０ ＦＩＦＯ部、
８１ セレクタ、
８２ Ｓ／Ｐ変換器、
９０ 信号処理回路、

４１ ＯＫＦＬＧクロック選択部、
４２ クロック更新タイミング制御部、
４３ ＢＮＤＦＬＧ記憶部、
４４ ＢＮＤＦＬＧクロック選択部、
４５ クロック選択切替部、
１１０ 第１クロック選択部、
１２０ Ｎビットカウンタ、
１３０ 現在情報記憶部、
１４０ 過去情報記憶部、
１３１＿１〜１３１＿ｎ、１４１＿１〜１４１＿ｎ セレクタ、
１３２＿１〜１３２＿ｎ、１４２＿１〜１４２＿ｎ Ｄ型フリップフロップ、
１５０ ＡＮＤ（論理積回路）、
１６０ 第２クロック選択部、
１７０ 第３クロック選択部、
１８１＿１〜１８１＿ｎ ＯＲ（論理和回路）、
１８２＿１〜１８２＿ｎ セレクタ、

１９１〜１９７ ＣＬＫＳＥＬの生成時に参照する信号、

２０１ アンテナ、
２０２ ＲＦ部、
２０３ ＤＢＢ部、
２３０ 同期検出部、
２４０ クロック位相選択部、
２５０ ＰＬＬ回路、
２７０ クロック乗せ換え処理部、
２８０ ＦＩＦＯ部、
２９０ 信号処理回路、

３０１ サンプル部、
３０２ 判定保護部、
３０３ 位相判定部、
３０４ クロック選択部、
３０５ 同期保護部、
３１１ 入力サンプル回路、
３１２ 演算回路、
４２１〜４２４ ＥＯＲ、
３１３ 位相調整回路、
４３１〜４３４、４１１〜１１４ Ｄ型フリップフロップ、
５１１〜５１４ ＪＫフリップフロップ、
５１５ カウンタ部、

Claims (8)

1. フレーム毎に同期ワードとペイロードとを含む受信信号を受信し、Ｎ（Ｎは２以上の整数）相のクロックの中から選択する一のサンプリングクロックを用いて前記受信信号をサンプリングする通信装置であって、
   受信した前記受信信号から前記Ｎ相のクロックのうちいずれのクロック間に受信信号の変化点があるかを示すビット境界信号を検出するビット境界検出部と、
   前記サンプリングクロックを更新するタイミングを制御するクロック更新タイミング制御部と、
   前記タイミングにおいて前記ビット境界信号を毎回記憶する第１のビット境界信号記憶部と、
   前記ビット境界検出部において前記受信信号の変化点が検出された場合には前記第1のビット境界信号記憶部に記憶された信号を取り込み記憶し、前記受信信号の変化点が検出されなかった場合には記憶している信号の更新を行わない第２のビット境界信号記憶部と、
   前記ビット境界検出部において前記受信信号の変化点が検出された場合には、前記第1のビット境界信号記憶部に記憶された信号に基づいて前記サンプリングクロックを選択し、前記受信信号の変化点が検出されなかった場合には、前記第２のビット境界信号記憶部に記憶された信号に基づいて前記サンプリングクロックを選択する第１のクロック選択部と、を備える
   ことを特徴とする通信装置。
2. 前記クロック更新タイミング制御部は、前記タイミングを、前記ペイロードにおいて所定のビット数を受信する毎のタイミングとする
   ことを特徴とする請求項１に記載の通信装置。
3. 前記受信信号のフレームは、前記同期ワードが先頭に配置される構造を有しており、
   前記ビット境界検出部は、前記フレームの受信開始時に前記同期ワードのビット境界信号を検出して前記第１のビット境界信号記憶部に記憶する
   ことを特徴とする請求項１又は２に記載の通信装置。
4. 前記第１のクロック選択部は、
   前記ビット境界検出部において前記受信信号の変化点が検出された場合に、前記第1のビット境界信号記憶部に記憶された信号に基づいて前記サンプリングクロックを選択する第１のクロック選択回路と、
   前記受信信号の変化点が検出されなかった場合に、前記第２のビット境界信号記憶部に記憶された信号に基づいて前記サンプリングクロックを選択する第２のクロック選択回路と、を備える
   ことを特徴とする請求項１に記載の通信装置。
5. 前記第１のクロック選択回路は、
   前記Ｎ相のクロックのうち、前記第１のビット境界信号が示す受信信号の変化点から所定の位相分離れた一のクロックを前記サンプリングクロックとして選択し、
   前記第２のクロック選択回路は、
   前記複数のクロックのうち、前記第２のビット境界信号が示す受信信号の変化点から所定の位相分離れた一のクロックを前記サンプリングクロックとして選択する
   ことを特徴とする請求項４に記載の通信装置。
6. 前記ビット境界検出部は、
   前記Ｎ相のクロックに含まれる第１の位相のクロックを用いて受信した受信信号と、前記第１の位相に隣接する第２の位相のクロックを用いて受信した前記受信信号と、を比較することで前記ビット境界信号を検出する
   ことを特徴とする請求項１に記載の通信装置。
7. 前記同期ワードに対して前記Ｎ相のクロックを用いて受信することにより同期を検出して、同期検出したクロックを識別するクロック識別信号を生成する同期検出部と、
   前記同期検出部において生成した前記クロック識別信号と、前記ビット境界検出部において検出した前記ビット境界信号と、に基づいて、前記サンプリングクロックを選択する第２のクロック選択部と、
   を更に備えることを特徴とする請求項１に記載の通信装置。
8. 前記第２のクロック選択部は、
   前記Ｎ相のクロックのうち、前記クロック識別信号が示す同期検出したクロックであって、前記ビット境界信号が示す受信信号の変化点から所定の位相分離れた一のクロックを前記サンプリングクロックとして選択する
   ことを特徴とする請求項７に記載の通信装置。

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