JP2008236738A - プログラマブルロジックデバイスにおける高速シリアルインターフェースのためのプロトコル非依存の自動レートネゴシエーション - Google Patents

プログラマブルロジックデバイスにおける高速シリアルインターフェースのためのプロトコル非依存の自動レートネゴシエーション Download PDF

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Abstract

【課題】PLD送受信器において、使用中のプロトコルとは独立なレートネゴシエーションを提供すること。
【解決手段】クロックレートにおいて動作しているプログラマブルロジックデバイスのシリアルインターフェースチャネルにおけるデータレートを決定するための方法であって、この方法は、単一ビット遷移の発生について、チャネルをモニタすることと、所定の継続時間における複数個の単一ビット遷移の検出に基づいて、データレートは実質的にクロックレートの倍数であると結論付けることとを包含する、方法。
【選択図】図1

Description

本発明は、高速シリアルインターフェースに関し、特に、様々なデータレートにおいて動作し得るプログラマブルロジックデバイス(PLD)における高速シリアルインターフェースに関する。
PLDに対しては、高速(すなわち、1Gbps以上)のシリアル入/出力(I/O)規格に適応するために、高速シリアルインターフェースを組み込むことは、一般的になってきている。これらの規格の多くは、2つ以上のクロックレートにおいて動作し得る。さらに、任意の所与のクロックレートに対し、クロックレートは、データレートと等しいものであったり(これは、「フルレート(full rate)」動作と称され、この場合データは、クロック信号の上方遷移においてのみクロックされる)、またはクロックレートは、データレートの半分であったり(これは、「ハーフレート(half rate)」動作と称され、この場合データは、クロック信号の上方遷移および下方遷移の両方においてクロックされるので、クロックレートは有効データレートの半分となる)であったりし得る。しかしながら、データと共にクロックまたはクロックに関する情報のどちらも送信されないということは、全てではないがほとんどの高速シリアルデータプロトコルの共通の特徴である。代わりに、クロックは、データから復元されなければならない。
この目的のためには、高速シリアルインターフェースにおいて「クロックデータリカバリ」技術を用いることが公知である。そのような技術は、例えば位相ロックループまたは遅延ロックループを含む、閉ループフィードバックシステムを用いることによって、シリアルデータからクロックを復元する。
クロックが復元された後に、データレートを決定することが必要であり得る。データレートは、例えば、クロックレートと等しいものであったり(「ハーフレート」モード)、またはクロックレートの2倍であったり(「フルレート」モード)し得るが、レートのその他の組み合わせもまた可能である。この決定はしばしば、特定のプロトコル専用のPLDにおけるロジック(PLDのプログラマブルロジックにおけるもの、またはインターフェース回路におけるもののいずれか)によってなされる。例えば、2006年7月19日に出願された、同一譲受人の同時継続中の米国特許出願第11/490,406号は、自動レートネゴシエーション(rate negotiation)機構を記載しており、このレートネゴシエーション機構は、なんらかのレートの変化に対し、レートの変化が必要であることを指示するPLDロジックからの信号に頼る。そのようなシステムは、デバイスにおけるロジック(ハードロジックまたはユーザプログラムロジック)の配備を必要とし、これは、レートネゴシエーションを補助するためには、使用中のプロトコル(例えば、ギガビットイーサネット(登録商標)、シリアルATA、1G、2G、4G、または8GのFibreチャネル、シリアルRapidIO、PCI−ExpressまたはPCI−Express 2.0、Infiniband、SerialLite、等)に依存し得る。
PLD送受信器において、使用中のプロトコルとは独立なレートネゴシエーションを提供することができ、かつPLDの残りを独立的に動作することができれば、望ましい。
(発明の概要)
本発明は、PLD送受信器における既存のCDR回路を利用し、プロトコルに関わらず、例えば一般的に用いられる8B/10B符号化スキームのような遷移が豊富(transition−rich)な符号化を利用することによって、高速シリアルデータを符号化する。
本発明は、フルレートモードにおけるデータチャネルの動作と、ハーフレートモードにおける動作との間を区別するために用いられ得る。これは、単一ビット遷移(すなわち、「0」から「1」そして「0」まで、または「1」から「0」そして「1」までのデータ遷移)の2つの発生が、所定の時間間隔において発生したかどうかを決定する。この間隔は、単一ビット遷移の2つの発生が、データチャネルがフルレートモードにおいて動作していることを意味するように、選択されることが好適である。
本発明は、互いに倍数であるその他のレートのペアと共に用いられ得る。したがって、1つのレートがその他のレートのn倍である場合、システムは、リンクのトレーニング系列における所定の間隔の間に、nの遷移を観察し得る。
したがって、本発明にしたがうと、クロックレートにおいて動作しているプログラマブルロジックデバイスのシリアルインターフェースにおけるデータレートを決定するための方法が提供される。この方法は、単一ビット遷移の発生について、チャネルをモニタすることと、所定の継続時間における複数の単一ビット遷移の検出に基づいて、データレートは実質的にクロックレートの倍数であると結論付けることと、を含む。
上記方法を実行するように適合されたシリアルインターフェース、およびこのシリアルインターフェースを組み込んだプログラマブルロジックデバイスもまた、提供される。
本発明は、さらに以下の手段を提供する。
(項目1)
クロックレートにおいて動作しているプログラマブルロジックデバイスのシリアルインターフェースチャネルにおけるデータレートを決定するための方法であって、該方法は、
単一ビット遷移の発生について、該チャネルをモニタすることと、
所定の継続時間における複数個の単一ビット遷移の検出に基づいて、該データレートは実質的に該クロックレートの倍数であると結論付けることと
を包含する、方法。
(項目2)
初期において、上記データレートは上記クロックレートと実質的に等しいと仮定することと、
上記複数個の単一ビット遷移の上記検出の不在に基づいて、該初期における仮定は正しいと結論付けることと
をさらに含んでいる、項目1に記載の方法。
(項目3)
上記倍数は、実質的に上記複数個に等しい、項目1に記載の方法。
(項目4)
上記倍数および上記複数個の各々は、2に等しい、項目3に記載の方法。
(項目5)
上記所定の継続時間は、クロックサイクルの所定の個数に等しい、項目1に記載の方法。
(項目6)
上記検出は、位相遷移に基づいている、項目1に記載の方法。
(項目7)
プログラマブルロジックデバイスにおいて用いるためのシリアルインターフェースであって、該シリアルインターフェースは、クロックレートにおいて動作するチャネルを有しており、
該クロックレートと実質的に等しいデータレートにおいてデータが受信される第1のモード、および該クロックレートの整倍数と実質的に等しいデータレートにおいてデータが受信される第2のモードの両方において、動作可能な受信器部分と、
レートネゴシエーション回路であって、所定の継続時間において該受信されたデータにおいて検出された単一ビット遷移の数に基づいて、該第1および第2のモードのどちらにおいて、該受信器部分が動作しているかを決定する、レートネゴシエーション回路と
を備えている、シリアルインターフェース。
(項目8)
上記受信されたデータから上記クロックレートにおけるクロックを抽出する、クロックデータリカバリ回路
をさらに含んでおり、
該クロックデータリカバリ回路は、上記レートネゴシエーション回路と協働して、上記モードのどちらにおいて、上記受信器部分が動作しているかを決定する、項目7に記載のシリアルインターフェース。
(項目9)
上記クロックデータリカバリ回路は、位相検出器を含んでおり、
該位相検出器は、上記単一ビット遷移を検出する、項目8に記載のシリアルインターフェース。
(項目10)
上記位相検出器は、バンバン位相検出器である、項目9に記載のシリアルインターフェース。
(項目11)
上記バンバン位相検出器は、
4つの第1ステージのレジスタであって、これらの各々は、上記復元されたクロックの直角位相のそれぞれによって、それぞれクロックされ、該4つの第1ステージのレジスタは、上記受信されたデータの遅延された位相を表す4つの第1ステージの信号をそれぞれ出力する、4つの第1ステージのレジスタと、
6つの第2ステージのレジスタであって、該6つの第2ステージのレジスタは、該復元されたクロックの第2(90°)直角位相によってクロックされる3つのレジスタの第1のグループ、および該復元されたクロックの第4(270°)直角位相によってクロックされる3つのレジスタの第2のグループを含んでいる、6つの第2ステージのレジスタと
を備えており、
該第1のグループにおける該レジスタは、該受信されたデータの該遅延された位相のうちの第1、第2、および第3のものを受信し、
該第2のグループにおける該レジスタは、該受信されたデータの該遅延された位相のうちの第3、第4、および第1のものを受信し、
2つの連続するクロックサイクルのうちの1つにおける、該6つの第2ステージのレジスタの所定の状態は、該受信器部分が、上記第1および第2のモードのうちの特定の1つにおいて動作していることを、上記レートネゴシエーション回路に示す、項目10に記載のシリアルインターフェース。
(項目12)
項目7に記載のシリアルインターフェースを含んでいる、プログラマブルロジックデバイス。
(項目13)
処理回路と、
該処理回路に接続されたメモリと、
該処理回路および該メモリに接続された、項目12に記載のプログラマブルロジックデバイスと
を備えている、デジタル処理システム。
(項目14)
項目12に記載のプログラマブルロジックデバイスを搭載している、印刷回路基板。
(項目15)
上記印刷回路基板上に搭載され、上記プログラマブルロジックデバイスに接続されている、メモリ回路
をさらに含んでいる、項目14に記載の印刷回路基板。
(項目16)
上記印刷回路基板上に搭載され、上記メモリ回路に接続されている、処理回路
をさらに含んでいる、項目15に記載の印刷回路基板。
(項目17)
プログラマブルロジックデバイスの専用の送受信器において用いるための自動レートネゴシエーションエンジンであって、該送受信器は、8B/10B符号化スキームのもとで動作しており、クロックデータリカバリ回路を含んでおり、該クロックデータリカバリ回路は、位相検出器を含んでおり、該自動レートネゴシエーションエンジンは、
該位相検出器であって、該位相検出器は、入力データ、および該クロックデータリカバリ回路によって復元されたクロックを受信する、位相検出器と、
該位相検出器から、該入力データにおける遷移を表す信号を受信するレート決定ロジックであって、該レート決定ロジックは、遷移を表している該信号から、該送受信器のデータレートを決定し、決定信号を出力する、レート決定ロジックと、
ラインレートクロック合成器であって、該復元されたクロックおよび該決定信号を受信し、それらから、該送受信器に対するラインレートを合成する、ラインレートクロック合成器と
を備えている、自動レートネゴシエーションエンジン。
(項目18)
上記位相検出器は、バンバン位相検出器である、項目17に記載の自動レートネゴシエーションエンジン。
(項目19)
上記入力データは、特定のプロトコルのもとで受信され、
上記自動レートネゴシエーションエンジンは、該プロトコルに関わらず、該遷移に基づいて動作する、項目17に記載の自動レートネゴシエーションエンジン。
(摘要)
プログラマブルロジックデバイスにおける高速シリアルインターフェースのための自動レートネゴシエーションロジックは、単一ビット遷移(すなわち、「0」から「1」そして「0」まで、または「1」から「0」そして「1」までのデータ遷移)の複数の発生が、高速シリアルインターフェースのデータチャネル上で所定の時間間隔において発生したかどうかを決定する。この間隔は、単一ビット遷移の複数の発生が、データチャネルがフルレートモードにおいて動作していることを意味するように、選択されることが好適である。レートネゴシエーションロジックは、インターフェースにおいて、クロックデータリカバリ回路と位相検出器を共有し得る。位相検出器は、単一ビット遷移を検出するように特別に適合された、バンバン(bang−bang)位相検出器であり得る。
本発明の上述およびその他の利点は、添付の図面と共に以下の詳細な説明を考慮することにより、理解され得る。図面を通して、同じ参照番号は、同じ部分を示している。
(発明の詳細な説明)
上述のように、本発明は、単一ビット遷移(すなわち、「0」から「1」そして「0」まで、または「1」から「0」そして「1」までのデータ遷移)の2つの発生が、データチャネル上で所定の時間間隔において発生したかどうかを決定することによって、高速シリアルインターフェースのデータチャネルが、フルレートモードにおいて動作しているか、またはハーフレートモードにおいて動作しているかを、検出するために用いられることが好適である。この間隔は、単一ビット遷移の2つの発生が、データチャネルがフルレートモードにおいて動作していることを意味するように、選択されることが好適である。
しかしながら、トレーニング期間が、チャネルがハーフレートモードにおいて動作していることを意味する間の所定の間隔において、2つの発生の欠如を確実なものにするためには、システムは、ハーフレートモードにおいて開始することが好適である。これは、フルレートモードにおける開始、およびハーフレートモードにおける開始を考えると、明白であり得る。
第1に、システムがフルレートモードにおいて開始する場合、所定の間隔における2つの発生の欠如は、不明確になり得る。これは、チャネルがハーフレートモードにおいて動作しており、システムがハーフレートモードに切り替えるべきであることを意味し得る。しかしこれはまた、チャネルがフルレートモードにおいて動作しているが、受信した特定のデータが単一ビット遷移の欠如を生じており、システムがハーフレートモードに切り替えるべきでないことをも意味し得る。
第2に、チャネルがフルレートモードにおいて動作している一方で、システムがハーフレートモードにおいて開始する場合、所定の間隔の中に存在するのに互いに十分接近している単一ビット遷移のペアが検出され得、チャネルがハーフレートモードにおいて動作していない可能性があることを意味し、システムをフルレートモードに切り替えさせ得るという結果になる。
したがって、ハーフレートモードにおける開始が、好適である。
本発明の方法は、リンクのトレーニング系列が、単一ビット遷移を含む限り、任意の遷移が豊富な符号化スキームと共に用いられ得るが、好適な実施形態においては、本発明は、8B/10B符号化スキームと共に用いられ得る。8B/10B符号化スキームにおいては、2つの制御ビットと共に8ビットのデータが符号化され、この符号化スキームは、多くの単一ビット遷移を有することが公知である。
送受信器のクロックデータリカバリ(CDR)回路において、バンバン位相検出器(BBPD)が、レートネゴシエーション回路と共有されることが好適である。この位相検出器は、クロック対データの位相の関係に適切に集中させるために、CDR回路によって用いられる。これは、データレートの程度に関する適切なロジック決定を確実なものとするために、レートネゴシエーション回路において公知の位相の関係を確立することが好適である。
本発明にしたがうと、BBPDは、好適にも、入ってくるシリアルデータにおける遷移情報を発見および出力するために、従来のBBPDには見られない追加的な特徴を含んでいる。従来のBBPDの改変の好適な実施形態が、以下でより詳細に記載される。
ここで、本発明は、図1〜図8を参照して記載される。
図1は、本発明にしたがう、レートネゴシエーション回路20を組み込んだ送受信器チャネル10の好適な実施形態の構造ブロック図である。図1に見ることができるように、チャネル10は、好適にも、BBPD12を組み込んだCDR回路11を含んでおり、その後には、レートネゴシエーション回路20、デシリアライザ(deserializer)またはシリアル入力/パラレル出力(SIPO)モジュール13、およびパラレルクロック合成器14が続いている。
シリアルデータは、101において受信され、好適にも、CDR回路11およびデシリアライザ13の両方に入力される。CDR回路11は、実質的に従来どおりの方法で、BBPD12を用いることによって、クロック110を復元し、レートネゴシエーション回路20による使用のための好適な信号111(以下でより詳細に議論される)と共に、このクロックを、レートネゴシエーション回路20にパスする。レートネゴシエーション回路20は、好適にも、復元されたクロック110を、デシリアライザ13およびパラレルクロック合成器14にパスし(これは、本質的にはm回路の分割であり、mはワードまたはバイト毎のビット数である)、これは、好適にも、チャネル10が一部分であるPLDによる使用のために、受信したシリアルデータ101をパラレルデータ130に変換し、パラレルクロック131を出力する。本発明にしたがうと、レートネゴシエーション回路20はまた、好適にも、チャネル10が、フルレートモードまたはハーフレートモードのどちらで(または、上で議論されたように、特定の実施形態が設計され得るレートのなんらかの組み合わせにおいて)動作しているかを決定し、PLDロジックによる使用のために、レート決定信号201を出力する。
レートネゴシエーション回路20の好適な実施形態が、図2に示されている。BBPD12は、図1におけるものと同じBBPDである。BBPD12は、通常、CDR回路11に収容されていたり、CDR回路11およびレートネゴシエーション回路20の外部にあったりするが、考察の容易化のために、ここではこれは、レートネゴシエーション回路20の一部分として示されている。
BBPD12に加えて、レートネゴシエーション回路20は、ラインレートクロック合成器21およびレート決定ロジック22を含んでいる。復元されたクロック110は、BBPD12およびラインレートクロック合成器21の両方に入力される。BBPD12は、以下でより詳細に議論される信号111を提供するために、データ101と共に、復元されたクロック110上で動作する。信号111は、以下で議論されるように、チャネル10が、フルレートモードであるかハーフレートモードであるかを決定するために、レート決定ロジック22によって用いられる。レート決定ロジック22は、(上で議論されたように)PLDロジックによる使用のために、そしてレートクロック合成器21によって使用されてラインレート23を出力するために、レート決定信号201を出力する。このラインレート23は、フルレート/ハーフレート決定に基づいて復元されたクロックから合成された、フルレートまたはハーフレートのいずれかのクロックである。合成されたクロックは、正確なデータ対クロックの位相の関係を有し得、適切なタイミングマージンを保証し得る。以下で議論されるように、ユーザまたはPLDロジックが、レート決定ロジック22をリセットすることにより、このレート決定ロジックが、終了したレート決定プロセスを開始することができるように、再初期化入力信号202が、提供される。
BBPD12の詳細は、図3に示されている。フリップフロップ31の第1の列は、位相が0、90、180、および270の4つの位相のクロックによってクロックされ、データレートの半分で動作する。これらのフリップフロップ31は、データをサンプリングし、出力DEVEN、DMQ、DODO、およびDMQBを生成し、これらは、図4におけるタイミング図において、データサンプル点A、点ATB(AからBまでの遷移)、点B、および点BTC(BからCまでの遷移)をそれぞれ表している。出力D0、DM01、およびD1(6つの信号111のうちの3つ)を生成するフリップフロップ32は、CLK90によってクロックされる。これらのフリップフロップの目的は、A、ATB、およびBを、その1つのクロックドメインに同期化することである。同様に、D10、DM12、およびD2(6つの信号111のうちの3つ)を生成するフリップフロップ33は、B、BTC、およびCを、CLK270クロックドメインに同期化する。
図4〜図8におけるタイミング図は、レート決定ロジック22の動作を示している。
レート決定ロジック22は、入ってくるデータにおける単一ビット遷移の存在に頼る。8B/10B符号化の場合、規格のプロトコル(例えば、ギガビットイーサネット(登録商標)、シリアルATA、1G、2G、4G、または8GのFibreチャネル、シリアルRapidIO、PCI−ExpressまたはPCI−Express 2.0、Infiniband、SerialLite、等)が、リンク初期化プロセスの間に、単一ビット遷移を含んでいる、K28.5 8B/10B制御文字を利用しているという仮定がなされ得る。K28.5制御文字は必要とされないが、単一ビット遷移を有する制御文字またはデータ文字が必要とされる。12の有効な8B/10B制御文字からの9つが、そのような遷移を含んでいる。単一ビット遷移が欠如している3つの制御文字のうちの1つが用いられる場合、単一ビット遷移を含むデータ文字が、トレーニング系列の中に埋め込まれ得る。
図4は、BBPDを通る8つのデータビットA〜Hの伝搬を示している。BBPDはハーフレートアーキテクチャに基づいているので、単一ビット遷移は、2つの位置のうちの
1つにおいて(すなわち、クロック立ち上がりまたはクロック立下りにおいて)発生し得る。図5および図6は、唯1つの単一ビット遷移のみが発生する場合のシナリオにおける、BBPDの動作を示している。図5は、遷移が偶数ビット上にある場合を示しているが、図6は、遷移が奇数ビット上にある場合を示している。図5および図6から、データがCLK0およびCLK180の立ち上がりでサンプリングされた場合に、レジスタの2つのセットData Reg1およびData Reg2(D0、DM01、D1、D10、DM12、D2を組み込んでいる)のうちの1つが、フルレートモードにおける動作のために、単一ビット遷移に対する2つの遷移を含み得ることが分かる。ハーフレートモードにおいては、高々1つの遷移が、レジスタのセットのいずれかにおいてキャプチャされ得る。
これは、奇数の場合および偶数の場合の両方に対して、それぞれ図7および図8に示されている。決定ロジックは、リンク初期化の間のData Reg1またはData Reg2のいずれかにおいて現れる2つの遷移の検出に基づいている。データレジスタのうちの1つにおける2つの遷移の発生は、チャネルがフルレートモードにおいて動作している場合にのみ、生じ得る。そうでない場合、この条件がリンク初期化の間に満たされないと、チャネルはハーフレートモードにおいて動作していると結論付けられる。
上述のように、遷移の検出の欠如は不明確なものであり得る。なぜならばこれは、チャネルがハーフレートモードにおいて動作していることを意味することもあり得るし、またはこれは、チャネルがフルレートモードにおいて動作しているが、単一ビット遷移が発生していないことを意味することもあり得るからである。したがって、フルレートモードにおいて開始して、2つの遷移の非検出を用いることによって、ハーフレートモードへの切り替えをトリガすることを試みるのではなく、システムはむしろ、ハーフレートモードにおいて開始して、1つのレジスタのセットにおける2つの遷移の検出に基づいて、フルレートモードに切り替えることが好適である。加えて、データ決定ロジック22は、再初期化信号202をアサートすることによって、終了したレート決定プロセスを開始するために、ハーフレートモードにリセットされ得る。これは、ユーザによって手動で行なわれるか、あるいはより望ましくは、レートが適切に検出されなかったことを暗示する条件の検出に基づいて、または再開のためのレート検出プロセスが必要なその他のなんらかのプロセスをPLDロジックが再開した場合に、PLDロジックによって行われ得る。レート決定ロジック22はまた、受信した信号の損失、またはCDR回路11によって復元されたクロックの損失をリセットし得る。
決定ロジックに対する論理真理値表は、以下の通りである:
Figure 2008236738
ここで、Xは「無関係(Don’t Care)」を意味する。この表は、DM01およびDM12の状態に関わらず、条件Aまたは条件Bのどちらもが満たされている場合、すなわちD0、D1、D10およびD2が、0、1、1、0または1、0、0、1である場合に、チャネルがフルレートモードにおいて動作していることが決定されるということを意味している。初期化プロセスの間に、その他任意の条件が求められる場合、またはより正確には、条件Aも条件Bも満たされない場合に、チャネルがハーフレートモードにおいて動作していることが決定され得る。
本発明は、データレートがクロックレートに等しいものであり得る場合、またはデータレートがクロックレートの2倍であり得る場合について、詳細に記載されてきたが、上述のように、本発明はまた、データレートがクロックレートのその他のなんらかの整倍数である場合において、データレートを決定するためにも用いられ得る。例えば、データレートがクロックレートの4倍であるかどうかを決定するために、Data Reg1またはData Red2によってスパンされた継続時間において、4つの単一ビット遷移が観察され得る。
本発明にしたがうレートネゴシエーションは、プロトコルに関わらず、符号化スキームの特性に基づいている。さらにこれは、レート決定を行うためにPLDのロジックリソースを使用する必要性を排除している。
本発明はまた、少なくとも2つの理由で、レート取得時間を短縮させ得る。第1に、決定は、デシリアライズされたパラレルクロックではなくむしろ、シリアルクロックに基づいており、本質的にBBPDが可能な限り高速に実行することができる。第2に、CDR回路は、チャネルが動作しているレートモードに関わらず、フルレートモードにおいて動作し、CDR回路を再トレーニングする必要性を排除している。これはまた、CDR回路が、より効率的に動作することをも可能にする。ほとんどのCDR回路は、高いデータレートにおいて最適に動作するように同調された、電圧制御発振器(VCO)およびチャージポンプ(CP)を用いる、高いデータレートに調整される。低いデータレートにおいては、これらのVCOおよびCPは、それらの最適領域において動作しないことがあり得る。しかしながら、本発明にしたがうと、CDR回路は常に、チャネルがハーフレートモードにおいて動作しているときでさえも、フルレートモードにおいて動作する。これは、チャネルのジッタ性能を改善する。
このように、エラー信号に応答して、データレート変更のより高速な処理を可能する、ハードウェア速度のネゴシエーションモジュールを用いたシリアルインターフェースが、提供されることが分かる。チャネルごとにこの特徴を実装することにより、システムの性能を最適化し、個別のチャネルの各々が、それ自身の最も信頼性の高いデータレートにおいて機能することを可能にする。
本発明を実装するPLD90は、多くの種類の電子デバイスにおいて用いられ得る。可能な使用の1つは、図9に示されているデータ処理システム900における使用である。データ処理システム900は、以下の要素のうちの1つ以上を含み得る:プロセッサ901;メモリ902;I/O回路903;および周辺デバイス904。これらのコンポーネントは、システムバス905によって互いに接続され、エンドユーザシステム907に含まれる回路基板906上に配置される。
システム900は、例えばコンピュータネットワーキング、データネットワーキング、計装機器、ビデオ処理、デジタル信号処理、またはプログラマブルロジックもしくはリプログラマブルロジックの使用が有利であることが望ましいその他任意のアプリケーションのような、様々なアプリケーションにおいて用いられ得る。PLD90は、様々な異なるロジック機能を実行するために用いられ得る。例えば、PLD90は、プロセッサ901と協働して機能するプロセッサまたはコントローラとして構成され得る。PLD90はまた、システム900における共有のリソースに対するアクセスを調停するための調停器としても用いられ得る。さらに別の実施例において、PLD90は、プロセッサ901とシステム900におけるその他のコンポーネントのうちの1つとの間のインターフェースとして構成され得る。システム900は単に例示的なものであり、本発明の正しい範囲および趣旨は、以下の請求の範囲によって示されるべきであることが理解されるべきである。
様々な技術が、上述のPLD90を実装するために、そして本発明を組み込むために用いられ得る。
上述は、本発明の原理の単なる例示に過ぎず、本発明の範囲および趣旨から逸れることなしに、様々な改変が当業者によってなされ得、本発明は、以下の請求の範囲によってのみ制限されることが理解されるべきである。
図1は、本発明を組み込んだ送受信器チャネルの好適な実施形態の構造ブロック図である。 図2は、本発明の好適な実施形態にしたがう、レートネゴシエーション回路の構造ブロック図である。 図3は、本発明の好適な実施形態にしたがう、バンバン位相検出器の構造ブロック図である。 図4は、本発明の好適な実施形態にしたがう、レート決定ロジックの動作を示すタイミング図である。 図5は、本発明の好適な実施形態にしたがう、レート決定ロジックの動作を示すタイミング図である。 図6は、本発明の好適な実施形態にしたがう、レート決定ロジックの動作を示すタイミング図である。 図7は、本発明の好適な実施形態にしたがう、レート決定ロジックの動作を示すタイミング図である。 図8は、本発明の好適な実施形態にしたがう、レート決定ロジックの動作を示すタイミング図である。 図9は、本発明にしたがう、レートネゴシエーションを用いた、送受信器に組み込むプログラマブルロジックデバイスを使用する、例示的なシステムの簡略ブロック図である。
符号の説明
10 送受信器チャネル
11 クロックデータリカバリ(CDR)回路
12 バンバン位相検出器(BBPD)
13 シリアル入力/パラレル出力(SIPO)
14 パラレルクロック合成器
20 自動レートネゴシエーションエンジン
21 ラインレートクロック合成器
22 レート決定ロジック
23 ラインレート

Claims (19)

  1. クロックレートにおいて動作しているプログラマブルロジックデバイスのシリアルインターフェースチャネルにおけるデータレートを決定するための方法であって、該方法は、
    単一ビット遷移の発生について、該チャネルをモニタすることと、
    所定の継続時間における複数個の単一ビット遷移の検出に基づいて、該データレートは実質的に該クロックレートの倍数であると結論付けることと
    を包含する、方法。
  2. 初期において、前記データレートは前記クロックレートと実質的に等しいと仮定することと、
    前記複数個の単一ビット遷移の前記検出の不在に基づいて、該初期における仮定は正しいと結論付けることと
    をさらに含んでいる、請求項1に記載の方法。
  3. 前記倍数は、実質的に前記複数個に等しい、請求項1に記載の方法。
  4. 前記倍数および前記複数個の各々は、2に等しい、請求項3に記載の方法。
  5. 前記所定の継続時間は、クロックサイクルの所定の個数に等しい、請求項1に記載の方法。
  6. 前記検出は、位相遷移に基づいている、請求項1に記載の方法。
  7. プログラマブルロジックデバイスにおいて用いるためのシリアルインターフェースであって、該シリアルインターフェースは、クロックレートにおいて動作するチャネルを有しており、
    該クロックレートと実質的に等しいデータレートにおいてデータが受信される第1のモード、および該クロックレートの整倍数と実質的に等しいデータレートにおいてデータが受信される第2のモードの両方において、動作可能な受信器部分と、
    レートネゴシエーション回路であって、所定の継続時間において該受信されたデータにおいて検出された単一ビット遷移の数に基づいて、該第1および第2のモードのどちらにおいて、該受信器部分が動作しているかを決定する、レートネゴシエーション回路と
    を備えている、シリアルインターフェース。
  8. 前記受信されたデータから前記クロックレートにおけるクロックを抽出する、クロックデータリカバリ回路
    をさらに含んでおり、
    該クロックデータリカバリ回路は、前記レートネゴシエーション回路と協働して、前記モードのどちらにおいて、前記受信器部分が動作しているかを決定する、請求項7に記載のシリアルインターフェース。
  9. 前記クロックデータリカバリ回路は、位相検出器を含んでおり、
    該位相検出器は、前記単一ビット遷移を検出する、請求項8に記載のシリアルインターフェース。
  10. 前記位相検出器は、バンバン位相検出器である、請求項9に記載のシリアルインターフェース。
  11. 前記バンバン位相検出器は、
    4つの第1ステージのレジスタであって、これらの各々は、前記復元されたクロックの直角位相のそれぞれによって、それぞれクロックされ、該4つの第1ステージのレジスタは、前記受信されたデータの遅延された位相を表す4つの第1ステージの信号をそれぞれ出力する、4つの第1ステージのレジスタと、
    6つの第2ステージのレジスタであって、該6つの第2ステージのレジスタは、該復元されたクロックの第2(90°)直角位相によってクロックされる3つのレジスタの第1のグループ、および該復元されたクロックの第4(270°)直角位相によってクロックされる3つのレジスタの第2のグループを含んでいる、6つの第2ステージのレジスタと
    を備えており、
    該第1のグループにおける該レジスタは、該受信されたデータの該遅延された位相のうちの第1、第2、および第3のものを受信し、
    該第2のグループにおける該レジスタは、該受信されたデータの該遅延された位相のうちの第3、第4、および第1のものを受信し、
    2つの連続するクロックサイクルのうちの1つにおける、該6つの第2ステージのレジスタの所定の状態は、該受信器部分が、前記第1および第2のモードのうちの特定の1つにおいて動作していることを、前記レートネゴシエーション回路に示す、請求項10に記載のシリアルインターフェース。
  12. 請求項7に記載のシリアルインターフェースを含んでいる、プログラマブルロジックデバイス。
  13. 処理回路と、
    該処理回路に接続されたメモリと、
    該処理回路および該メモリに接続された、請求項12に記載のプログラマブルロジックデバイスと
    を備えている、デジタル処理システム。
  14. 請求項12に記載のプログラマブルロジックデバイスを搭載している、印刷回路基板。
  15. 前記印刷回路基板上に搭載され、前記プログラマブルロジックデバイスに接続されている、メモリ回路
    をさらに含んでいる、請求項14に記載の印刷回路基板。
  16. 前記印刷回路基板上に搭載され、前記メモリ回路に接続されている、処理回路
    をさらに含んでいる、請求項15に記載の印刷回路基板。
  17. プログラマブルロジックデバイスの専用の送受信器において用いるための自動レートネゴシエーションエンジンであって、該送受信器は、8B/10B符号化スキームのもとで動作しており、クロックデータリカバリ回路を含んでおり、該クロックデータリカバリ回路は、位相検出器を含んでおり、該自動レートネゴシエーションエンジンは、
    該位相検出器であって、該位相検出器は、入力データ、および該クロックデータリカバリ回路によって復元されたクロックを受信する、位相検出器と、
    該位相検出器から、該入力データにおける遷移を表す信号を受信するレート決定ロジックであって、該レート決定ロジックは、遷移を表している該信号から、該送受信器のデータレートを決定し、決定信号を出力する、レート決定ロジックと、
    ラインレートクロック合成器であって、該復元されたクロックおよび該決定信号を受信し、それらから、該送受信器に対するラインレートを合成する、ラインレートクロック合成器と
    を備えている、自動レートネゴシエーションエンジン。
  18. 前記位相検出器は、バンバン位相検出器である、請求項17に記載の自動レートネゴシエーションエンジン。
  19. 前記入力データは、特定のプロトコルのもとで受信され、
    前記自動レートネゴシエーションエンジンは、該プロトコルに関わらず、該遷移に基づいて動作する、請求項17に記載の自動レートネゴシエーションエンジン。
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