CN104038216B - 一种高速信号中提取比特同步时钟的电路 - Google Patents

Abstract

本发明有关一种高速信号中提取比特同步时钟电路，其特征在于：包括检测电路、产生8路相位同频时钟电路、选择器电路，检测电路、产生8路相位同频时钟电路分别与选择器电路连接。一种高速串行信号中提取比特同步时钟电路，能够简单、快速、准确地实现从串行信号提取比特同步时钟。本发明方法包括：检测高速串行信号的高低电平跳变，从8种不同相位的时钟中选择最适合的时钟。检测电路包括检测高速串行信号的边沿电路、计算最适合的相位时钟电路。

Description

一种高速信号中提取比特同步时钟的电路

技术领域

本发明涉及信号同步时钟恢复，尤指一种光通信中高速串行信号的时钟恢复。

背景技术

目前在通信系统中主要光通信的高速串行行传输的方法，如图1所示，二台设备之间通过光纤互连，采用高速串行传输方法，进行数据交换，与铜电线比较起来，光传输允许更长距离的传输，它更能抵制噪音。除了那些您想要的，其它不必要的信号通常称为 "噪音"。当您通过一根普通电线发送一个信号时，许多现有的电器件会干扰它，引起 "噪音"。但是，一个光信号不会相互干扰，因为它有完全不同的传输系统，更能够保证信号传输完整性。

但是由于高速串行速率高，二端时钟不同步，为了能够正确的从高速串行数据得到比特同步时钟，电路比较复杂，性能不高。如图2所示传统时钟比特同步电路，一是采用锁相环的闭环相位调整电路，二是采用开环结构的位同步电路。下面用两个典型的设计电路来讨论这两种方案的优缺点。

基于超前滞后型锁相环的位同步提取电路

这种电路一般采用添/扣门结构，如图1所示，每输入一个码元后，根据鉴相器输出是超前还是滞后，通过反馈回路控制的添/扣门来调整相位，使之逼近输入码元的相位。为了提高精度，这种方案只能采用更短的调整脉冲，一旦失步，就需要通过反馈回路重新调整。每一个超前和滞后脉冲仅能调整一步，如果接收码元出现连“0”或是连“1”的情况，锁定时间会很长，使其同步建立时间和调整精度变得相互制约。尽管有此缺点，但由于这种结构具有失锁后的自我调节性，因此，码元消失或是码元相位出现抖动时，同步脉冲不会出现较大变化，仍然可以输出稳定的同步脉冲。

采用开环结构的快速位同步电路

由于这种结构没有采用闭环的相位调节电路，所以要求在每一个输入码元跳变沿实现与输出的同步脉冲跳变沿相位对齐。所以，通常采用这种结构的位同步电路能够快速实现同步。其典型实例如图2所示。

跳变沿提取电路的作用是，当产生一个边沿脉冲时，它直接反映了输入信号的真实相位。以它为基准，就可以有效地提取出与输入信号同步的时钟。时钟同步的原理就是利用这个边沿脉冲清零计数器，输出反映输入码元相位的一个高精度时钟源周期的短脉冲。图中状态寄存器保证了在接收码元出现连“0”或是连“1”时仍然会有固定的反映码元时钟的短脉冲输出。可见，这种设计与数字锁相环法相比，优点主要是可以快速提取位同步脉冲，并进行实时输出。另外，这种电路结构要更节省硬件资源。

该电路也有两大缺点，首先，输出S并不是占空比为50%的时钟脉冲，而是间隔不固定的短脉冲。此缺点可以通过增加一个时钟整形电路来解决。第二个缺点是，由于跳变沿提取电路的输出X3(clr)具有对计数器清零的作用，如果跳变沿出现抖动的话，这种跳变沿会和计数器原先的输出产生冲突，造成输出时钟信号占空比大幅度变化，严重时会出现毛刺。这对后续电路功能的实现无疑会产生致命的影响，很可能导致设计失败。

现有技术的缺点：

1、恢复的比特同步时钟锁定时间长，影响设备性能

2、恢复的比特同步时钟抖动大，影响后续的数据接收处理

发明内容：

本发明的目的提供一种高速信号中提取比特同步时钟电路，以解决现有技术存在的锁定时间长，抖动大的问题。

为了实现上述目的，本发明采用如下技术方案：

一种高速信号中提取比特同步时钟电路，其特征在于：包括检测电路、产生8路相位同频时钟电路、选择器电路，检测电路、产生8路相位同频时钟电路分别与选择器电路连接。

所述产生8路相位同频时钟电路和选择器电路；产生8路相位同频时钟电路包括：

系统时钟产生器：采用所相环产生8位于高速串行信号时钟；

时钟发生器模块：产生8种不同相位的同频时钟模块：

选择器电路包括：

检测模块：检测高速串行信号数据边沿，计算出最适合的相位时钟；

重定向输出：跟据计算所得数据，选择输出时钟；

错误检测：检测到高速信号有干扰脉冲时，清除重新同步。

本发明检测方法有下列步骤：

A：高速时钟产生恢复时钟同频的的不同相位的8个同频时钟，供输出选择；

B：检测高速串行信号数据边沿，计算出最适合的相位时钟，得到精确的比特同步时钟。

所述的时钟发生器产生8个不同相位的同频时钟。

所述的8路不同相位的同频时钟的速率根据高速串行数据的速率确定。

所述的时钟发生器所需的高速时钟频率是根据高速串行数据的速率确定。

所述步骤B包括：

B1：检测高速串行信号数据，当信号极性有变化时，则写入“1”到8位的数组寄存器中，如果没有则写入“0”。下一个数据周期极性没有变化，数据中的相应位仍然保持为1，这样可以避开高速信号数据连”0”和连”1”的情况。

B2：检测电路对所述的8位数组寄存器进行分析，把数组寄存器组成一个环状，其中为“1”的位表示数据有跳变的位置，选择数组为“0”的位中最中间的一位，该位对应的时钟相位就是离数据比特间隔中心最近的相位，该时钟通过数据选择器输出到下一级电路，实现比特同步。

根据所述的方法，高速系统时钟须高速串行信号数据时钟的8倍。

根据所述的方法，高速系统时钟采用锁相环产生。

根据所述的方法，当高速信号有干扰脉冲时，数组寄存器中的“0”将不会连续，而是被“1”分隔成多个部分，这种情况下需要清除数组寄存器，重新开始检测。

采用本发明的方法和电路，信号同步比特时钟同步快，抖动小。

附图说明：

图1：一种高速信号中提取比特同步时钟的电路，

图2 ：目前在通信系统中主要光通信的高速串行行传输的方法，

图3 ：传统时钟比特同步电路，

图4：具体实施方式图。

具体实施方式

下面结合附图进一步说明：

如图1所示，一种高速信号中提取比特同步时钟电路，其特征在于：包括检测电路、产生8路相位同频时钟电路、选择器电路，检测电路、产生8路相位同频时钟电路分别与选择器电路连接。

如图4所示，A1-A8是重定时电路的输出，用异或电路检测输入数据的极性变化（上升沿和下降沿），XOR输出从0到1变化时（数据有极性变化），B寄存器记录下这种变化，即使在下一个数据周期XOR输出不是1，B寄存器仍然保持为1，这样可以避开连0和连1的情况。

B寄存器组成一个环状，其中为1的位表示数据有跳变的位置，选择B寄存器为0的位中最中间的一位，该位对应的时钟相位就是离数据比特间隔中心最近的相位，该时钟通过数据选择器输出到下一级电路。

在输入数据有抖动时，B寄存器中1的位数将增加，不会影响最佳相位会的选择。

在输入数据有干扰脉冲时，B寄存器中的0将不会连续，而是被1分隔成多个部分，这种情况下需要清除B寄存器，重新开始检测。

外部清除信号用来清除A寄存器和B寄存器的信息，重新开始检测。

外部保持信号用来停止检测，保持数据选择器的状态，锁定数据选择器的输出时钟。

Claims (4)

1.一种高速信号中提取比特同步时钟的电路，其特征在于：其包括检测电路、产生8路相位同频时钟电路、选择器电路，所述检测电路、产生8路相位同频时钟电路分别与选择器电路连接； 产生8路相位同频时钟电路包括： 系统时钟产生器：采用锁相环产生8倍于高速串行信号的时钟； 时钟发生器：产生8个不同相位的同频时钟；选择器电路包括： 检测模块，检测高速串行信号边沿，计算出最适合的相位时钟；重定向输出，根据计算所得数据，选择输出时钟；错误检测，检测到高速串行信号有干扰脉冲时，清除重新同步； 所述高速信号中提取比特同步时钟的电路的检测方法有下列步骤： A：高速时钟产生恢复时钟同频的不同相位的8个同频时钟，供输出选择； B：检测高速串行信号边沿，计算出最适合的相位时钟，得到精确的比特同步时钟；

所述步骤B包括：

B1：检测高速串行信号，当信号极性有变化时，则写入“1”到8位数组寄存器中，如果没有则写入“0”；

下一个数据周期极性没有变化，数据中的相应位仍然保持为1，这样可以避开高速串行信号连”0”和连”1”的情况；

B2：检测电路对所述的8位数组寄存器进行分析，把8位数组寄存器组成一个环状，其中为“1”的位表示数据有跳变的位置，选择数组为“0”的位中最中间的一位，该位对应的时钟相位就是离数据比特间隔中心最近的相位，该时钟通过数据选择器输出到下一级电路，实现比特同步。

2.如权利要求1所述的高速信号中提取比特同步时钟的电路，其特征在于：所述的8路不同相位的同频时钟的速率根据高速串行信号的速率确定。

3.如权利要求2所述的高速信号中提取比特同步时钟的电路，其特征在于：所述的时钟发生器所需的高速时钟频率是根据高速串行信号的速率确定。

4.如权利要求1所述的高速信号中提取比特同步时钟的电路，其特征在于：当高速串行信号有干扰脉冲时，8位数组寄存器中的“0”将不会连续，而是被“1”分隔成多个部分，这种情况下需要清除8位数组寄存器，重新开始检测。