CN108880534A - 一种高速串行通信中适应可变带宽的时钟数据恢复锁定检测电路 - Google Patents

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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

本发明属于集成电路设计技术领域，为高速串行通信中适应可变带宽的时钟数据恢复锁定检测电路，滤波器输出的超前/滞后信号分别输入至两组移位寄存器，并作为相互的复位信号。将两组移位寄存器的输出进行或非逻辑，即得到CDR_LOCK信号。对于不同带宽的滤波器，本发明CDR锁定检测电路自动调整锁定检测电路中移位寄存器的分辨率，既能够避免当CDR锁定检测电路中的移位寄存器位数较少时，CDR已经锁定，early和late交替出现的个数却超出CDR锁定检测电路所设定的阈值，导致CDR_LOCK信号不能稳定在高电平的情况，又可以解决当移位寄存器位数较多时，无论CDR是否锁定都会输出高电平的问题，提高了CDR锁定检测电路的准确性，PCS端也能够获得正确的CDR_LOCK指示信号。

Description

一种高速串行通信中适应可变带宽的时钟数据恢复锁定检测 电路
技术领域
本发明属于集成电路设计技术领域，特别涉及一种高速串行通信中适应可变带宽的时钟数据恢复锁定检测电路。
背景技术
基于相位插值器(Phase Interpolator,PI)的时钟与数据恢复电路(Clock andData Recovery,CDR)能够很好地追踪发送端和接收端的频差，抖动容限大，适合非源同步的场合，在高速串行接口电路中得到了广泛的应用。
CDR电路是否锁定可以利用示波器根据恢复出来的时钟和数据的“眼睛”的张开程度来判断，但是PCS端无法得知CDR何时可以锁定，所以需要CDR锁定检测电路，告知PCS端CDR电路是否已经锁定，当CDR锁定后，PCS端才能够对恢复出来的数据和时钟进行下一步的处理。
如图1所示，接收机接收到的数据INP、INN经过均衡后，对采样得到的数据和边沿信息进行鉴相和投票，bwsel<2:0>为滤波器的带宽控制字，当bwsel<2:0>设置为较小值时，对应较大的带宽，滤波器输出的超前/滞后信号early/late变化较快，CDR锁定较快，但是当CDR锁定时，相位插值器控制字的切换速度快，恢复出来的时钟抖动比较大，反之，当bwsel<2:0>设置为较大值时，对应较小的带宽，滤波器输出的超前/滞后信号early和late变化较慢，CDR锁定较慢，但是当CDR锁定时，相位插值器控制字的切换速度慢，恢复出来的时钟抖动较小。也就是说，为了使恢复出的时钟的抖动最小化，相位插值器的控制字的更新速度应该小于环路延时的倒数，此时，时钟只会在相邻两三个相位间左右移动。但是降低控制码的切换速度会减小CDR的追踪速度。CDR锁定检测电路设定参考阈值，通过检测early和late交替出现的个数来判断CDR是否锁定。当early和late交替出现的个数不超过设定的阈值时，输出CDR_LOCK为高电平，表示CDR已经锁定。但是该电路结构有可能会出现CDR已经锁定，CDR_LOCK信号仍不能稳定在高电平的情况。对于发送端和接收端之间存在一定的频差时，early和late交替出现的个数也有可能超出所设定的阈值，但是此时CDR其实已经锁定，只是时钟的抖动比较大，这种情况下需要提高CDR锁定检测的阈值。但是，若一味的加大CDR锁定检测的阈值，会导致输出恒定高电平的CDR_LOCK，无法判断CDR是否已经锁定。所以，为了提高输出信号CDR_LOCK的准确性，需要结合带宽的变化来调整CDR锁定检测的阈值，以得到正确的CDR_LOCK信号。
发明内容
为了克服上述现有技术的缺点，本发明的目的在于提供一种高速串行通信中适应可变带宽的时钟数据恢复锁定检测电路。
为了实现上述目的，本发明采用的技术方案是：
一种高速串行通信中适应可变带宽的时钟数据恢复锁定检测电路，其特征在于，主要由移位寄存器、译码电路、选择器以及或非门组成，滤波器输出的超前/滞后信号early和late分别输入至两组移位寄存器，并作为互相的复位信号，第一组移位寄存器接第一个选择器，第二组移位寄存器接第二个选择器，带宽选择控制字bwsel<2:0>经译码电路后产生选择器的控制字sel<1:0>，两个选择器的输出接或非门，或非门的输出即为CDR锁定信号CDR_LOCK。
两组移位寄存器为20bit的移位寄存器Q0-Q19和Q0’-Q19’，以信号early为例，每当early出现一个脉冲信号，移位寄存器Q0-Q19会向右进行移位，连续出现多个early的脉冲信号会使移位寄存器Q0-Q19的最低位变为‘1’，此时信号CDR_LOCK变为低电平；如果多个early的脉冲信号后出现一个late的脉冲信号，会导致移位寄存器Q0-Q19复位。
当带宽选择控制字bwsel<2:0>为000-010时，此时输入信号early和late变化较快，sel<1:0>为11或10，选择使用20bit移位寄存器，即全部使用；当带宽选择控制字bwsel<2:0>为011-101时，sel<1:0>为01，选择使用12bit移位寄存器，电路输出Q11的值；当带宽选择控制字bwsel<2:0>为110-111时，此时输入信号early和late变化较慢，sel<1:0>为00，选择使用5bit移位寄存器，电路输出Q4的值。这种设置可以避免在CDR已经锁定但时钟的系统抖动较大时CDR_LOCK信号不能稳定在高电平的情况的发生，以保证CDR_LOCK信号的准确性。
与现有技术相比，本发明CDR锁定检测电路对于不同带宽的滤波器，调整CDR锁定检测电路中移位寄存器的分辨率，既能够避免当移位寄存器位数较少时，尽管CDR已经锁定，但是超前/滞后信号early和late交替出现的个数超出CDR锁定检测电路所设定的阈值，导致CDR_LOCK信号不能稳定在高电平的情况，又可以解决当移位寄存器位数较多时，无论CDR是否锁定都会输出高电平的问题，提高了CDR锁定检测电路的准确性，PCS端也能够获得正确的CDR_LOCK指示信号。
附图说明
图1是CDR锁定检测电路的应用场合。
图2是本发明CDR锁定检测的具体实现电路结构。
图3是发送端和接收端之间不存在频差时的仿真波形。
图4是设置带宽控制字bwsel<2:0>为000时，发送端和接收端之间存在较大频差时的仿真波形。
图5是设置带宽控制字bwsel<2:0>为111时，发送端和接收端之间存在较大频差时的仿真波形。
具体实施方式
下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。
本发明提出的CDR锁定检测电路的实现方式如图2所示，主要由移位寄存器、译码电路、选择器以及或非门组成。其中，Q0-Q19和Q0’-Q19’为两组20bit的移位寄存器，bwsel<2:0>为滤波器的3bit带宽调节控制字，sel<1:0>为bwsel<2:0>译码后的2bit控制字，early和late为滤波器的输出，CDR_LOCK为CDR锁定检测的最终输出信号。early输入至移位寄存器Q0-Q19，并作为移位寄存器Q0’-Q19的复位信号，同时，late输入至移位寄存器Q0’-Q19’，并作为移位寄存器Q0-Q19的复位信号。
当发送端和接收端不存在频差时，滤波器输出的超前/滞后信号early和late以较少的个数交替出现，此时设置合适的滤波器的带宽选择控制字bwsel<2:0>选择5bit的移位寄存器作为输出；当发送端和接收端之间频差很小时，滤波器输出的超前/滞后信号early和late以较少的个数交替出现，此时设置合适的滤波器的带宽选择控制字bwsel<2:0>选择12bit的移位寄存器作为输出；当发送端和接收端之间存在较大的频差时，滤波器输出的超前/滞后信号early和late两者中某一个信号出现的个数会变多，此时设置合适的滤波器的带宽选择控制字bwsel<2:0>选择20bit移位寄存器作为输出。
发送端和接收端不存在频差时的仿真波形如图3所示，可以看出early和late信号以较少的个数交替出现，CDR_LOCK很快稳定到一高电平，说明CDR已经锁定。设置带宽控制字bwsel<2:0>为000时，发送端和接收端之间存在一定频差时的仿真波形如图4所示，此时CDR锁定检测电路对应5bit的移位寄存器，由于early信号出现的个数较多，会超过CDR锁定检测所设置的阈值，Q19输出‘1’，CDR_LOCK为‘0’，但是实际上CDR电路已经恢复出时钟和数据，只是时钟的抖动较大，此时，CDR_LOCK信号判断错误。设置带宽控制字bwsel<2:0>为111时，发送端和接收端之间存在一定频差时的仿真波形如图5所示，此时CDR锁定检测电路对应20bit的移位寄存器，late和early产生的脉冲信号相互交替复位，虽然early信号出现的个数仍然较多，但不会超过CDR锁定检测所设置的阈值，过一段时间CDR_LOCK信号变为固定高电平，说明CDR已经锁定。也就是说，配合带宽的变化，设置合适的CDR锁定检测阈值，就能够得到准确的CDR_LOCK值。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (2)

1.一种高速串行通信中适应可变带宽的时钟数据恢复锁定检测电路，其特征在于，主要由移位寄存器、译码电路、选择器以及或非门组成，滤波器输出的超前/滞后信号early和late分别输入至两组移位寄存器，并作为互相的复位信号，第一组移位寄存器接第一个选择器，第二组移位寄存器接第二个选择器，带宽选择控制字bwsel<2:0>经译码电路后产生选择器的控制字sel<1:0>，两个选择器的输出接或非门，或非门的输出即为CDR锁定信号CDR_LOCK。
2.根据权利要求1所述高速串行通信中适应可变带宽的时钟数据恢复锁定检测电路，其特征在于，所述两组移位寄存器为20bit的移位寄存器Q0-Q19和Q0’-Q19’，当带宽选择控制字bwsel<2:0>为000-010时，sel<1:0>为11或10，选择使用20bit移位寄存器；当带宽选择控制字bwsel<2:0>为011-101时，sel<1:0>为01，选择使用12bit移位寄存器；当带宽选择控制字bwsel<2:0>为110-111时，sel<1:0>为00，选择使用5bit移位寄存器。
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