KR101517719B1 - 신호 처리 장치 및 방법 - Google Patents
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Abstract
클럭 및 데이터의 복원을 수행하는 신호 처리 장치 및 신호 처리 방법이 제공된다. 위상 고정 루프는 입력된 클럭 패턴 신호를 사용하여 클럭 신호의 주파수를 클럭 패턴 신호의 주파수에 고정시킨다. 클럭 및 데이터 복원 루프는 주파수가 고정된 클럭 신호를 사용하여 입력 신호의 클럭 및 데이터의 복원을 수행한다.
Description
기술분야는 신호 처리 장치 및 방법에 관한 것으로 보다 상세히는 클럭 및 데이터 복원 장치 및 방법이 개시된다.
일반적으로, 클럭 및 데이터 복원 회로는 직렬 데이터 송수신 인터페이스의 수신단에 위치한다. 송신단으로부터 출력된 입력 데이터는 채널을 거쳐서 수신단으로 전송된다. 수신단의 클럭 및 데이터 복원 회로는 수신된 입력 데이터를 재-타이밍(re-timing)하여 출력한다. 상기의 입력 데이터는 랜덤 데이터일 수 있다.
랜덤 데이터는 논리 1 또는 논리 0 중 임의의 값을 갖는 데이터를 의미한다.
랜덤 데이터를 입력받는 클럭 및 데이터 복원 회로에 있어서, 위상 고정 루프(Phase Locked Loop; PLL)에서 사용되는 위상 주파수 검출기(Phase and Frequency Detector; PFD)를 사용하는 것은 적합하지 않다. 말하자면, 위상 고정 루프에 사용되는 PFD는 입력이 클럭일 경우에만 정상 동작 가능하며 입력이 랜덤 데이터인 경우에는 다른 구조의 PFD를 필요로 한다. 그러나 기존에 개발된 입력이 랜덤 데이터인 경우에도 동작 가능한 PFD의 경우 랜덤 데이터의 속도에 제한이 가해지거나, 추가적인 주변 회로가 요구된다.
한국공개특허 제10-2011-0036502호(공개일 2011년 04월 07일)에는 동기된 클럭 신호를 이용하는 통신장치가 개시된다. 기저대역 신호 및 기저대역 신호에 디지털 변조를 적용한 신호 중 어느 하나의 신호를 통신 신호로 생성하는 통신신호 생성부, 생성된 통신신호를 송신하고 외부로부터 통신신호를 수신하는 인터페이스부, 수신된 통신신호를 분석하는 통신신호 분석부, 통신신호 생성부, 인터페이스부 및 통신신호 분석부에 클럭 신호를 제공하는 클럭신호 제공부 및 통신신호 생성부, 통신신호 분석부 및 클럭신호 제공부를 제어하는 제어부를 포함하는 동기된 클럭 신호를 이용하는 통신장치가 개시되어 있다.
일 실시예는 신호 처리 장치 및 방법을 제공할 수 있다.
일 실시예는 기준 클럭 없이 트레이닝 시퀀스인 클럭 패턴 신호를 이용하여 클럭 및 데이터를 복원하는 장치 및 방법을 제공할 수 있다.
일 측면에 있어서, 디지털 발진기, 클럭 패턴 신호를 수신하고, 상기 클럭 패턴 신호에 기반하여 상기 디지털 발진기가 상기 클럭 패턴 신호의 주파수와 동일한 주파수를 갖는 클럭 신호를 출력하도록 제어하는 위상 고정 루프 및 입력 신호를 수신하고, 상기 클럭 신호의 위상 및 상기 입력 신호의 위상을 서로 간에 일치시키고 상기 클럭 신호를 샘플링의 클럭으로 사용함으로써 제1 샘플링된 신호를 생성하는 클럭 및 데이터 복원 루프를 포함하는 신호 처리 장치가 제공된다.
상기 입력 신호는 일련의 비트들을 나타낼 수 있다.
상기 제1 샘플링된 신호는 복수의 비트들의 일련을 나타낼 수 있다.
상기 제1 샘플링된 신호는 다중의 위상을 갖는 상기 클럭 신호를 사용하여 상기 입력 신호의 데이터를 샘플링함으로써 생성될 수 있다.
상기 클럭 패턴 신호의 주파수는 상기 입력 신호의 주파수와 동일할 수 있다.
상기 클럭 패턴 신호는 논리 0 및 논리 1이 반복되는 더미 데이터를 나타내고, 상기 더미 데이터의 전송률은 상기 입력 신호가 나타내는 입력 데이터의 전송률과 동일할 수 있다.
상기 위상 고정 루프는 상기 클럭 패턴 신호를 수신하고, 상기 클럭 패턴 데이터 신호를 n의 분주비로 분주함으로써 분주된 클럭 패턴 신호를 생성하는 제1 분주기를 포함할 수 있다.
상기 클럭 신호를 m의 분주비로 분주함으로써 분주된 클럭 신호를 생성하는 제2 분주기를 포함할 수 있다.
상기 분주된 클럭 패턴 신호 및 상기 분주된 클럭 신호의 주파수들 및 위상들을 서로 간에 비교하고 상기 비교의 결과에 대응하는 로직 신호를 출력하는 위상 주파수 검출기를 포함할 수 있다.
상기 로직 신호를 수신하고, 상기 로직 신호에 기반하여 상기 디지털 발진기를 제어하는 제1 클럭 제어 신호를 출력하는 제1 디지털 루프 필터를 포함할 수 있다.
상기 디지털 발진기는 상기 제1 클럭 제어 신호에 따라 상기 클럭 신호의 주파수를 조정할 수 있다.
상기 n은 1 보다 큰 실수이고, 상기 m은 1 보다 더 큰 실수일 수 있다.
제1 분주기는 1/10-분주기에 대응하고, 제2 분주기는 1/5-분주기에 대응할 수 있다.
상기 위상 주파수 검출기는 뱅뱅 위상 주파수 검출기(bang bang phase frequency detector)일 수 있다.
상기 클럭 신호의 주파수 및 상기 클럭 패턴 신호의 주파수가 서로 간에 일치하는지 여부에 기반하여 락 신호를 출력하는 락 검출기를 더 포함할 수 있다.
상기 위상 고정 루프는 상기 디지털 발진기를 제어함으로써 상기 클럭 신호의 주파수를 상기 클럭 패턴 신호의 주파수로 고정시킬 수 있다.
상기 락 검출기는 상기 클럭 신호의 주파수가 상기 클럭 패턴 신호의 주파수로 고정되면 상기 위상 고정 루프의 동작을 중단시키는 신호를 상기 락 신호로서 출력할 수 있다.
상기 락 검출기가 상기 클럭 신호의 주파수 및 상기 클럭 패턴 신호의 주파수가 서로 간에 일치함을 나타내는 신호를 상기 락 신호로서 출력하면, 상기 신호 처리 장치가 수신하는 신호가 상기 클럭 패턴 신호로부터 상기 입력 신호로 전환될 수 있다.
상기 클럭 및 데이터 복원 루프는 상기 클럭 신호를 클럭으로 사용함으로써 상기 입력 신호에 대한 상기 제1 샘플링된 신호 및 제2 샘플링된 신호를 생성하는 샘플러를 포함할 수 있다.
상기 제2 샘플링된 신호에 기반하여 상기 입력 신호 및 상기 클럭 신호의 위상들을 서로 간에 비교하고 상기 비교의 결과에 대응하는 위상 비교 신호를 생성하는 위상 검출기(Phase Detector; PD)를 포함할 수 있다.
상기 위상 비교 신호에 기반하여 상기 디지털 발진기를 제어하는 제2 클럭 제어 신호를 출력하는 제2 디지털 루프 필터를 포함할 수 있다.
상기 제2 샘플링된 신호는 다중의 위상을 갖는 상기 클럭 신호를 사용하여 상기 입력 신호의 데이터 및 에지(edge)를 샘플링함으로써 생성될 수 있다.
상기 샘플러는 상기 클럭 신호의 라이징 에지(rising edge)에서 상기 입력 신호를 샘플링할 수 있다.
다른 일 측면에 있어서, 위상 고정 루프가 클럭 패턴 신호를 수신하고, 상기 클럭 패턴 신호에 기반하여 디지털 발진기가 상기 클럭 패턴 신호의 주파수와 동일한 주파수를 갖는 클럭 신호를 출력하도록 제어하는 단계 및 클럭 및 데이터 복원 루프(Clock and Data Recovery Loop; CDR Loop)가 입력 신호를 수신하고, 상기 클럭 신호의 위상 및 상기 입력 신호의 위상을 서로 간에 일치시키고, 상기 클럭 신호를 샘플링의 클럭으로 사용함으로써 제1 샘플링된 신호를 생성하는 단계를 포함하는 신호 처리 방법이 제공된다.
클럭 및 데이터를 복원하는 신호 처리 장치 및 방법이 제공된다.
일 실시예에 따른 신호 처리 장치 및 방법은 고속 직렬 데이터 송수신 인터페이스의 수신단에서 기준 클럭 없이 클럭 및 데이터를 복원할 수 있다.
일 실시예에 따른 신호 처리 장치 및 방법은 트레이닝 시퀀스를 사용하여 클럭 및 데이터를 복원할 수 있다.
일 실시예에 따른 신호 처리 장치 및 방법에는 디지털 방식의 설계가 적용될 수 있고, 아날로그 방식의 설계가 적용된 신호 처리 장치 및 방법에 비해 공정, 온도 및 공급 전압의 변화에 따른 영향을 더 적게 받을 수 있고, 더 적은 면적 내에서 구현될 수 있다.
도 1은 일 실시예에 따른 신호 처리 장치의 블록도이다.
도 2는 일 예에 따른 클럭 패턴 신호 또는 입력 신호와 클럭 신호의 주파수들 및 위상들이 고정되는 과정의 시뮬레이션 결과를 나타낸 그래프이다.
도 3은 일 예에 따른 클럭 신호의 주파수 및 위상이 입력 신호에 락킹된 후의 타이밍도를 나타낸다.
도 4는 일 실시예에 따른 신호 처리 방법의 신호 흐름도를 도시한다.
도 2는 일 예에 따른 클럭 패턴 신호 또는 입력 신호와 클럭 신호의 주파수들 및 위상들이 고정되는 과정의 시뮬레이션 결과를 나타낸 그래프이다.
도 3은 일 예에 따른 클럭 신호의 주파수 및 위상이 입력 신호에 락킹된 후의 타이밍도를 나타낸다.
도 4는 일 실시예에 따른 신호 처리 방법의 신호 흐름도를 도시한다.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
송신 단과 수신 단이 신호를 송수신할 때, 신호 처리 장치(100)는 송신 단이 수신한 신호를 처리할 수 있다.
신호 처리 장치(100)가 동작을 시작하면, 우선 송신 단은 수신 단으로 클럭 패턴 신호를 전송할 수 있다. 클럭 패턴 신호는 이후에 전송될 입력 신호의 주파수를 검출하기 위해 사용되는 트레이닝 시퀀스일 수 있다. 입력 신호는 특정되지 않은, 임의의 주파수를 갖는 신호일 수 있으며, 랜덤 데이터를 나타낼 수 있다. 클럭 패턴 신호의 주파수는 입력 신호의 주파수와 동일할 수 있다. 클럭 패턴 신호는 논리 0 및 논리 1이 계속적으로 반복되는 신호일 수 있다. 논리 0 및 논리 1이 계속적으로 반복됨으로써 단위 시간 당 클럭 패턴 신호 내의 논리 값의 변화의 횟수가 상기의 클럭 패턴 신호의 주파수를 나타낼 수 있다.
수신 단이 클럭 패턴 신호를 수신함에 따라, 신호 처리 장치(100)는 수신되는 클럭 패턴 신호의 주파수를 검출할 수 있다.
입력 데이터의 주파수의 검출이 완료되면, 신호 처리 장치(100)는 수신 단을 통해 송신 단으로 주파수의 검출이 완료되었음을 의미하는 완료 신호를 전송할 수 있다. 완료 신호를 수신한 송신 단은 클럭 패턴 신호 대신 입력 신호의 전송을 시작할 수 있다.
수신 단은 송신 단으로부터 전송된 입력 신호를 수신할 수 있다. 수신 단이 입력 데이터를 수신함에 따라, 신호 처리 장치(100)는 수신되는 입력 신호의 클럭 및 데이터에 대한 처리 또는 복원을 수행할 수 있다. 이 때, 신호 처리 장치(100)가 상기의 처리 또는 복원을 수행함에 있어서 기 검출된 클럭 패턴 신호의 주파수가 입력 신호의 주파수로서 사용될 수 있다.
말하자면, 신호 처리 장치(100)의 동작에 있어서, 우선 클럭 패턴 신호가 신호 처리 장치(100)로 제공될 수 있고, 클럭 패턴 신호의 주파수가 검출되면, 신호 처리 장치(100)로 제공되는 신호가 클럭 패턴 신호에서 입력 신호로 전환될 수 있고, 이후 입력 신호에 대한 클럭 및 데이터의 처리 또는 복원이 수행될 수 있다. 상기와 같은 구성을 통해, 입력 신호의 주파수 또는 입력 신호가 나타내는 데이터의 전송률이 특정되어 있지 않더라도, 입력 신호에 대한 클럭 및 데이터의 처리 또는 복원이 수행될 수 있다.
도 1은 일 실시예에 따른 신호 처리 장치의 블록도이다.
신호 처리 장치(100)는 이퀄라이저(equalizer)(105), 위상 고정 루프(Phase Locked Loop; PLL)(110), 디지털 발진기(Digitally Controlled Oscillator; DCO)(140), 락 검출기(145) 및 클럭 및 데이터 복원 루프(Clock and Data Recovery Loop; CDR Loop)(150)를 포함할 수 있다.
이퀄라이저(105)는 신호 처리 장치(100)가 수신한 클럭 패턴 신호 및 입력 신호의 고주파 성분에 대한 보상을 수행할 수 있다. 이퀄라이저(105)는 클럭 패턴 신호를 수신하여 고주파 성분이 보상된 클럭 패턴 신호를 출력할 수 있다. 또한, 이퀄라이저(105)는 입력 신호를 수신하여 고주파 성분이 보상된 입력 신호를 출력할 수 있다. 출력된 고주파 성분이 보상된 신호는 위상 고정 루프(110)로 전송될 수 있다.
이퀄라이저(105)는 선택적인 구성으로, 신호 처리 장치(100)가 수신한 클럭 패턴 신호 및 입력 신호는 위상 고정 루프(110)로 바로 전송될 수 있다.
위상 고정 루프(110)는 클럭 패턴 신호를 수신하고, 클럭 패턴 신호에 기반하여 디지털 발진기(140)가 클럭 패턴 신호의 주파수와 동일한 주파수를 갖는 클럭 신호를 출력하도록 제어할 수 있다. 위상 고정 루프(110)는 검출된 클럭 패턴 신호의 주파수에 기반하여, 입력 신호의 처리를 위해 사용되는 클럭 신호의 주파수를 고정시킬 수 있다.
디지털 발진기(140)는 위상 고정 루프(110) 및 클럭 및 데이터 복원 루프(150)에 의해 공유되어 사용될 수 있다. 위상 고정 루프(110) 및 클럭 및 데이터 복원 루프(150)는 한 순간에 하나만이 동작할 수도 있다. 따라서, 한 순간에 디지털 발진기(140)는 위상 고정 루프(110) 및 클럭 및 데이터 복원 루프(150) 중 하나에 의해 사용될 수 있다. 예컨대, 위상 고정 루프(110)가 클럭 패턴 신호를 수신하는 동안, 디지털 발진기(140)는 위상 고정 루프(110)에 의해 사용될 수 있다. 또는, 클럭 및 데이터 복원 루프(150)가 입력 신호를 수신하는 동안, 디지털 발진기(140)는 클럭 및 데이터 복원 루프(150)에 의해 사용될 수 있다.
락 검출기(145)는 클럭 신호의 주파수 및 클럭 패턴 신호의 주파수가 서로 간에 일치하는지 여부에 기반하여 락 신호를 출력할 수 있다. 클럭 패턴 신호가 디지털 발진기(140)에 의해 출력된 클럭 신호와 일치한다는 것은, 클럭 패턴 신호의 주파수가 검출된 것을 의미할 수 있다. 즉, 락이란 신호 처리 장치(100)가 클럭 패턴 신호를 지속적으로 수신함에 따라 조정되어 온 클럭 신호의 주파수가 클럭 패턴 신호의 주파수에 맞춰졌다는 것을 의미할 수 있으며, 맞춰진 클럭 신호의 주파수가 더 이상 조정되지 않고, 고정된다는 것을 의미할 수 있다. 즉, 고정된 클럭 신호의 주파수는 클럭 패턴 신호의 검출된 주파수일 수 있다.
클럭 및 데이터 복원 루프(150)는 입력 신호를 수신할 수 있고, 클럭 신호의 위상 및 입력 신호의 위상을 서로 간에 일치시키고 클럭 신호를 샘플링의 클럭으로 사용함으로써 제1 샘플링된 신호를 생성할 수 있다.
클럭 패턴 신호의 주파수는 입력 신호의 주파수와 동일할 수 있다. 말하자면, 클럭 패턴 신호는, 이후에 신호 처리 장치(100)로 제공될 입력 신호의 주파수를 나타내는 신호일 수 있다.
클럭 패턴 신호는 1 초 당, 입력 신호의 주파수만큼, 논리 0 및 논리 1이 반복적으로 변경되는 신호일 수 있다. 말하자면, 클럭 패턴 신호는 논리 0 및 논리 1이 반복되는 더미 데이터를 나타낼 수 있고, 더미 데이터의 전송률은 입력 신호가 나타내는 입력 데이터의 전송률과 동일할 수 있다. 예를 들어, 클럭 패턴 신호는 '010101...'과 같은 형태일 수 있고 특정한 값을 의미하는 데이터가 아닌, 입력 신호를 재-타이밍하기 위해 요구되는 클럭 신호의 주파수를 나타내기 위한 더미 데이터일 수 있다.
샘플링은, 입력 신호의 데이터 및 에지 중 하나 이상에 대한 신호 값을 추출하는 것일 수 있다. 입력 신호가 단일한 직렬 신호임에 비해, 샘플링에 의해 생성된 샘플링된 신호는 복수의 신호들을 갖는 병렬 신호일 수 있고, 샘플링된 신호가 나타내는 데이터는 복수의 논리 값들을 병렬 데이터일 수 있다.
입력 신호는 일련의 비트들을 나타낼 수 있고, 제1 샘플링된 신호는 복수의 비트들의 일련을 나타낼 수 있다. 입력 신호는 순서를 갖고 전송률에 따라 차례대로 신호 처리 장치(100)로 제공되는 일련의 비트들일 수 있다. 예를 들어, 입력 신호는 입력 값 '1001'이 '1','0','0','1'의 순서로 1비트씩 전송되는 신호일 수 있다. 제1 샘플링된 신호가 4 개의 비트들로 구성된 경우, 제1 샘플링된 신호는 4비트의 값 '1001'일 수 있다. 말하자면, 샘플링은 직렬로 순차적으로 전송되는 입력 신호의 논리 값들을, 신호 처리 장치(100)의 수신 단이 요구하는 단위로 변환하는 작업일 수 있다. 여기서, 단위는 소정의 개수의 논리 값들일 수 있다.
위상 고정 루프(110), 디지털 발진기(140), 락 검출기(145) 및 클럭 및 데이터 복원 루프(150)의 동작은 하기에서 구체적으로 설명된다.
우선, 클럭 패턴 신호의 처리와 관련된 위상 고정 루프(110)에 대해서 하기에서 상세히 설명된다.
위상 고정 루프(110)는 제1 분주기(divider)(120), 제2 분주기(125), 위상 주파수 검출기(Phase Frequency Detector; PFD)(130) 및 제1 디지털 루프 필터(Digital Loop Filter; DLF)(135)를 포함할 수 있다.
제1 분주기(120)는 클럭 패턴 신호를 수신할 수 있고, 상기의 클럭 패턴 데이터 신호를 n의 분주비로 분주함으로써 분주된 클럭 패턴 신호를 생성할 수 있다.
제1 분주기(120)는 이퀄라이저(105)에서 출력된 클럭 패턴 신호를 분주함으로써 분주된 클럭 패턴 신호를 생성할 수 있다.
일 예에 있어서, 클럭 패턴 신호의 주파수는 클럭 패턴 신호의 전송률을 1/2함으로써 도출될 수 있다. 예를 들어, 클럭 패턴 신호의 전송률이 5.4Gbps라면 클럭 패턴 신호의 주파수는 2.7GHz일 수 있다. 또는, 클럭 패턴 신호의 주파수가 2.7GHz라면, 상기의 클럭 패턴 신호가 분주비가 10인 제1 분주기(120)를 통과함으로써, 270MHz의 분주된 클럭 패턴 신호가 생성될 수 있다.
제2 분주기(125)는 클럭 신호를 m의 분주비로 분주함으로써 분주된 클럭 신호를 생성할 수 있다.
예를 들어, 디지털 발진기(140)로부터 피드백 받은 클럭 신호가 1.35GHz의 주파수를 가질 경우, 상기의 클럭 신호가 분주비가 5인 제2 분주기(125)를 통과함으로써, 270MHz의 분주된 클럭 신호가 생성될 수 있다.
n은 1 보다 큰 실수일 수 있고, m은 1 보다 더 큰 실수일 수 있다. 또는, n은 1보다 큰 자연수일 수 있고, m은 1보다 큰 자연수일 수 있다.
제1 분주기는 1/10-분주기에 대응할 수 있고 제2 분주기는 1/5-분주기에 대응할 수 있다. 말하자면, 제1 분주기의 분주비는 10일 수 있고 제2 분주기의 분주비는 5일 수 있다. n은 m의 배수일 수 있다.
위상 주파수 검출기(130)는 분주된 클럭 패턴 신호 및 분주된 클럭 신호의 주파수들 및 위상들을 서로 간에 비교하고 상기의 비교의 결과에 대응하는 로직 신호를 출력할 수 있다.
위상 주파수 검출기(130)는 뱅뱅 위상 주파수 검출기(bang bang phase frequency detector)일 수 있다. 위상 주파수 검출기(130)는 분주된 클럭 패턴 신호 및 분주된 클럭 신호의 주파수들 및 위상들의 비교 결과를 상기의 주파수들 및 위상들 간의 차이에 해당하는 수치가 아닌 로직 하이 또는 로직 로우로 출력하는 뱅뱅 위상 주파수 검출기일 수 있다.
위상 주파수 검출기(130)는 분주된 클럭 패턴 신호 및 분주된 클럭 신호의 주파수들 및 위상들을 별도로 또는 순차적으로 비교할 수 있다. 예를 들어, 위상 주파수 검출기(130)는 우선 분주된 클럭 패턴 신호 및 분주된 클럭 신호의 주파수들을 비교하고 상기의 비교의 결과에 대응하는 로직 신호를 출력할 수 있고, 분주된 클럭 신호의 주파수가 고정된 후 다음으로 분주된 클럭 패턴 신호 및 분주된 클럭 신호의 위상들을 비교하고 상기의 비교의 결과에 대응하는 로직 신호를 출력할 수 있다.
분주된 클럭 패턴 신호 및 분주된 클럭 신호의 주파수들 및 위상들의 비교 결과는, 로직 하이(logic HIGH) 및 로직 로우(logic LOW)로서 표현될 수 있다. 예를 들어, 위상 주파수 검출기(130)는 분주된 클럭 패턴 신호의 주파수가 분주된 클럭 신호의 주파수보다 더 높으면 로직 하이를 로직 신호로서 출력할 수 있다.
예를 들어, 분주된 클럭 패턴 신호의 위상이 분주된 클럭 신호의 위상보다 더 앞서면 위상 주파수 검출기(130)는 로직 하이를 로직 신호로서 출력할 수 있다.
예를 들어, 위상 주파수 검출기(130)는 분주된 클럭 패턴 신호의 라이징 에지가 분주된 클럭 신호의 라이징 에지보다 더 앞서면 로직 하이 로직 신호로서 출력할 수 있다.
제1 디지털 루프 필터(135)는 위상 주파수 검출기(130)로부터 출력된 로직 신호를 수신할 수 있고, 상기의 로직 신호에 기반하여 디지털 발진기(140)를 제어하는 제1 클럭 제어 신호를 출력할 수 있다.
예를 들어 제1 디지털 루프 필터(135)에서 생성되는 제1 클럭 제어 신호는 복수 개의 비트들(bits)에 대응할 수 있다. 제1 클럭 제어 신호가 5 비트들로 구성된 경우, 제1 클럭 제어 신호는 '00000'부터 '11111'까지의 값을 가질 수 있다. 위상 주파수 검출기(130)의 출력이 로직 하이로 되거나, 로직 하이로 유지되면, 제1 디지털 루프 필터(135)에서 출력되는 제1 클럭 제어 신호의 값이 점진적으로 증가될 수 있다. 위상 주파수 검출기(130)의 출력이 로직 로우가 되거나, 로직 로우로 유지되면 제1 디지털 루프 필터(135)에서 출력되는 제1 클럭 제어 신호의 값은 점진적으로 감소될 수 있다.
위상 고정 루프(110)에서 클럭 신호 및 클럭 패턴 신호의 주파수들 및 위상들이 고정된 경우, 제1 클럭 제어 신호는 특정한 두 개의 값들이 토글되는 신호일 수 있다.
디지털 발진기(140)는 제1 클럭 제어 신호에 따라 클럭 신호의 주파수를 조정할 수 있다.
예를 들어, 제1 제어 신호가 5개의 비트들로 구성되고, 10MHz/LSB (Least Significant Bit)의 신호일 경우, f0이 제1 클럭 제어 신호의 값이 '00000'일 때의 발진기(140)의 기본적인 주파수이면, 제1 클럭 제어 신호의 값에 따라 디지털 발진기(140)에서 출력되는 클럭 신호의 주파수는 하기의 수학식 1과 같이 변경될 수 있다.
[수학식 1]
00000 : f0 + (16*0+8*0+4*0+2*0+1*0)*10MHz=f0
00001 : f0 + (16*0+8*0+4*0+2*0+1*1)*10MHz=f0+10MHz
11111 : f0 + (16*1+8*1+4*1+2*1+1*1)*10MHz=f0+310MHz
말하자면, 제1 클럭 제어 신호의 값이 증가함에 따라 디지털 발진기(140)에서 생성되는 클럭 신호의 주파수가 증가할 수 있다.
디지털 발진기(140)에서 생성되는 클럭 신호는 다중-위상 클럭(multi-phase clock)일 수 있다. 다중-위상 클럭은 주파수가 동일한 복수의 위상들을 갖는 클럭일 수 있다. 예를 들어, 디지털 발진기(140)는 8개의 위상을 갖는 다중-위상 클럭을 생성할 수 있다.
락 검출기(145)는 클럭 신호의 주파수 및 클럭 패턴 신호의 주파수가 서로 간에 일치하는지 여부에 기반하여 락 신호를 출력할 수 있다.
락 검출기(145)로 입력되는 신호는 전술된 제1 클럭 제어 신호일 수 있다. 말하자면, 락 검출기(145)는 제1 클럭 제어 신호를 사용하여 클럭 신호의 주파수 및 클럭 패턴 신호의 주파수가 서로 간에 일치하는지 여부를 판단할 수 있다. 또한, 도시된 것과는 달리, 락 검출기(145)는 신호 처리 장치(100) 내의 다른 신호를 사용하여 클럭 신호의 주파수 및 클럭 패턴 신호의 주파수가 서로 간에 일치하는지 여부를 판단할 수 있다.
전술된 것처럼, 위상 고정 루프(110)는 클럭 신호의 주파수 및 위상을 클럭 패턴 신호의 주파수 및 위상으로 고정시킬 수 있다. 락 검출기(145)는 클럭 신호의 주파수 및 위상이 클럭 패턴 신호의 주파수 및 위상으로 고정되면 위상 고정 루프(110)의 동작을 중단시키는 신호를 락 신호로서 출력할 수 있다. 말하자면, 락 신호는 주파수의 고정이 완료되었음을 나타내는 신호이면서, 주파수의 고정의 완료에 따라 위상 고정 루프(110)의 동작을 중단시키는 신호일 수 있다.
또는, 락 검출기(145)는 제1 클럭 제어 신호가 특정한 두 개의 값들 사이에서 토글하는 것을 감지할 수 있다. 상기의 감지는 클럭 신호 및 클럭 패턴 신호의 주파수들 및 위상들이 일치된 것을 나타낼 수 있다. 따라서, 락 검출기(145)는 상기의 토글을 감지하면, 락 신호를 출력할 수 있다.
락 신호는 로직 하이일 수 있다. 말하자면, 락 검출기(145)는 로직 로우의 신호를 계속적으로 출력하다가, 위상 고정 루프(110)의 동작을 중단시키기 위해 락 신호로서 로직 하이의 신호를 출력할 수 있다.
위상 고정 루프(110)는 락 검출기(145)에서 락 신호가 출력될 경우 동작을 중단할 수 있다. 예를 들어, 제1 분주기(120) 및 제2 분주기(125)는 락 검출기(140)로부터 로직 하이의 신호가 전송되면 동작을 중단할 수 있다. 락 검출기(145)에서, 락 신호가 출력될 때, 위상 주파수 검출기(130)에서 출력되는 로직 신호는 제1 디지털 루프 필터(135)에 아무런 영향을 주지 않을 수 있다. 락 검출기(145)로부터 락 신호가 출력될 때, 제1 디지털 루프 필터(135)에서 출력되는 제1 클럭 제어 신호의 값은 고정(hold)될 수 있고, 제2 디지털 루프 필터(170)는 활성화되어 동작을 시작할 수 있다.
락 검출기(145)가 클럭 신호의 주파수 및 클럭 패턴 신호의 주파수가 서로 간에 일치함을 나타내는 신호를 락 신호로서 출력하면, 신호 처리 장치가 수신하는 신호가 클럭 패턴 신호로부터 입력 신호로 전환될 수 있다.
락 검출기(145)가 위상 고정 루프(110)에서 클럭 신호 및 클럭 패턴 신호의 주파수들 및 위상들이 고정되었음을 나타내는 락 신호를 출력하면, 신호 처리 장치(100) 또는 수신 단은 보조 채널(auxiliary channel)을 통해 입력 신호의 전송을 요청하는 신호 전환 요청 신호를 송신 단으로 전송할 수 있다. 송신 단이 신호 전환 요청 신호를 수신하면, 송신 단은 클럭 패턴 신호 대신 입력 신호를 수신 단으로 전송할 수 있다.
수신 단이 수신하는 신호가 클럭 패턴 신호로부터 입력 신호로 변경되면서, 신호 처리 장치(100)의 동작 또한 변경된다. 아래에서, 입력 신호의 처리와 관련된 클럭 및 데이터 복원 루프(150)가 상세하게 설명된다.
클럭 및 데이터 복원 루프(150)는 샘플러(160), 위상 검출기(165) 및 제2 디지털 루프 필터(170)를 포함할 수 있다.
샘플러(160)는 클럭 신호를 클럭으로 사용함으로써 입력 신호에 대한 제1 샘플링된 신호 및 제2 샘플링된 신호를 생성할 수 있다.
제1 샘플링된 신호는 도 1에서 D_out으로 표시되었다.
예를 들어, 샘플러(160)는 클럭 신호의 라이징 에지(rising edge)에서 상기 입력 신호를 샘플링할 수 있다.
제1 샘플링된 신호는 입력 신호를 클럭 신호에 의해 재-타이밍(re-timing)함으로써 생성될 수 있다.
제1 샘플링된 신호는 입력 신호를 클럭 신호의 다중의 위상의 각각의 라이징 에지에서 샘플링함으로써 생성되는 복수의 비트들일 수 있다. 샘플러(160)는 8개의 위상을 갖는 클럭의 한 주기 동안에, 다중-위상 클럭의 라이징 에지들에서 입력 신호에 대한 샘플링을 8번 수행할 수 있다. 또한, 샘플러(160)는 8개의 위상을 갖는 다중-위상 클럭을 이용하여 입력 신호의 값들 및 입력 신호의 트랜지션들(말하자면, 에지들(edges))의 각각에 대한 샘플링을 수행할 수 있다.
제1 샘플링된 신호는 다중의 위상을 갖는 클럭 신호를 사용하여 입력 신호의 데이터를 샘플링함으로써 생성될 수 있다. 예를 들어, 디지털 발진기(140)에서 생성된 다중-위상 클럭이 8개의 위상을 갖는다면 제1 샘플링된 신호는 4번 샘플링된 입력 신호의 값에 대응하는 4비트의 데이터일 수 있다.
제2 샘플링된 신호는 다중의 위상을 갖는 클럭 신호를 사용하여 입력 신호의 데이터 및 에지(edge)를 샘플링함으로써 생성될 수 있다. 예를 들어, 제2 샘플링된 신호는 샘플러(160)에 의하여 샘플링된 복수의 비트들일 수 있다. 제2 샘플링된 신호는 샘플러(160)에서 다중-위상 클럭의 한 주기 동안에 각 위상에 의해 샘플링된 입력 신호의 값들 및 에지들의 값들일 수 있다. 입력 신호의 값들 및 에지들의 값들은 교대로 샘플링될 수 있다.
샘플러(160)는 복수일 수 있다. 샘플러(160)의 개수는 디지털 발진기(140)에서 생성된 다중-위상 클럭의 위상의 개수에 대응할 수 있다.
위상 검출기(165)는 제2 샘플링된 신호에 기반하여 입력 신호 및 클럭 신호의 위상들을 서로 간에 비교할 수 있고 상기의 비교의 결과에 대응하는 위상 비교 신호를 생성할 수 있다.
위상 검출기(165)는 제2 샘플링된 신호가 나타내는 데이터 및 에지들의 값들에 대하여 알렉산더 방정식(Alexander equation)을 적용함으로써 입력 신호의 위상이 클럭 신호의 위상에 비해 더 빠른지 또는 더 느린지를 판단할 수 있다.
예를 들어, 위상 검출기(165)의 위상 비교 신호는 2비트의 신호일 수 있다. 위상 검출기(165)는 입력 신호의 위상이 클럭 신호의 위상보다 더 앞서면 '01'의 값을 위상 비교 신호로서 출력할 수 있다. 위상 검출기(165)는 입력 신호의 위상이 클럭 신호의 위상보다 더 느리면 '11'의 값을 위상 비교 신호로서을 출력할 수 있다. 위상 검출기(165)는 입력 신호의 위상이 변화하지 않았으면(즉, 입력 신호의 트랜지션이 발생하지 않았으면) '00'의 값을 위상 비교 신호로서 출력할 수 있다.
위상 검출기(165)는 뱅뱅 위상 검출기(bang bang phase detector)일 수 있다.
제2 디지털 루프 필터(170)는 위상 비교 신호에 기반하여 디지털 발진기(140)를 제어하는 제2 클럭 제어 신호를 출력할 수 있다.
제2 클럭 제어 신호는 복수 개의 비트들에 대응할 수 있다. 앞서 설명된 제1 디지털 루프 필터(135)의 동작의 원리는 제2 디지털 루프 필터(170)에도 적용될 수 있다. 중복되는 설명은 생략한다.
디지털 발진기(140)는 제2 클럭 제어 신호에 기반하여 클럭 신호의 위상을 변경할 수 있다. 예를 들어 디지털 발진기(140)는 제2 클럭 제어 신호가 나타내는 값이 증가하면 클럭 신호의 위상을 더 빠르게 변경할 수 있다. 디지털 발진기(140)는 제2 클럭 제어 신호가 나타내는 값이 감소하면 클럭 신호의 위상을 더 느리게 변경할 수 있다.
도 2는 일 예에 따른 클럭 패턴 신호 또는 입력 신호와 클럭 신호의 주파수들 및 위상들이 고정되는 과정의 시뮬레이션 결과를 나타낸 그래프이다.
도 2의 x축은 시간의 흐름을 나타낼 수 있다. 도 2의 y축은 신호 처리 장치(100)의 각 모듈의 출력 신호의 값을 나타낼 수 있다. 도 2의 y축을 따라, 신호 처리 장치(100)의 각 모듈이 도시되었다.
트레이닝 시퀀스(training sequence)(210)는 클럭 패턴 신호를 나타낼 수 있으며, 또는 클럭 패턴 신호 및 클럭 신호 간의 주파수들 및 위상들을 고정시키는 과정을 나타낼 수 있다.
트레이닝 시퀀스(210)에서는 위상 고정 루프(110), 디지털 발진기(140) 및 락 검출기(145)만이 활성화되어 동작할 수 있다.
도 2를 참조하면, 트레이닝 시퀀스(210)에 대한 처리가 진행되는 동안 락 검출기(145)에서 출력되는 락 신호는 로직 로우의 값을 갖는다.
트레이닝 시퀀스(210)에 대한 처리가 진행되는 동안, 분주된 클럭 패턴 신호의 주파수가 분주된 클럭 신호의 주파수보다 더 높은 주파수를 갖는다면 위상 주파수 검출기(130)가 출력하는 로직 신호는 로직 하이의 값을 가질 수 있다.
트레이닝 시퀀스(210)에 대한 처리가 진행되는 동안, 위상 주파수 검출기(130)의 로직 신호가 로직 하이로 유지되면 제1 디지털 루프 필터(135)의 제1 클럭 제어 신호의 값은 점진적으로 증가할 수 있다.
트레이닝 시퀀스(210)에 대한 처리가 진행되는 동안, 제1 디지털 루프 필터(135)의 제1 클럭 제어 신호는 디지털 발진기(140)의 제어 신호로서 작동할 수 있다. 예를 들어, 제1 클럭 제어 신호의 값이 점진적으로 증가하면 디지털 발진기(140)에서 생성되는 클럭 신호의 주파수가 점진적으로 증가할 수 있다. 말하자면 디지털 발진기(140)의 클럭 신호의 주파수를 점진적으로 증가시킴으로써 클럭 패턴 신호의 주파수에 클럭 신호의 주파수를 맞춰 나갈 수 있다.
트레이닝 시퀀스(210)는 제1 디지털 루프 필터(135)의 제1 클럭 제어 신호가 특정한 두 개의 값들 사이에서 토글하게 되면 종료될 수 있다.
블록(220)은 제1 클럭 제어 신호가 토글하는 것을 나타낸다. 예를 들어 위상 고정 루프(110)에서 클럭 패턴 신호 및 클럭 신호 간의 주파수들 및 위상들을 고정시키는 과정이 완료되면 제1 디지털 루프 필터(135)의 제1 클럭 제어 신호가 특정한 두 개의 값들 사이에서 토글하게 되고, 락 검출기(145)의 락 신호의 값은 로직 하이로 변경될 수 있다. 말하자면 락 검출기(145)는 제1 클럭 제어 신호의 값이 특정한 두 개의 값들 사이에서 토글하는 것을 감지함으로써 위상 고정 루프(110)에 의한 클럭 신호의 주파수 고정이 완료되었음을 검출할 수 있다.
락 신호의 값이 로직 하이가 되면 제1 디지털 루프 필터(135)의 제1 클럭 제어 신호는 고정될 수 있고, 위상 주파수 검출기(130)의 로직 신호는 더 이상은 제1 클럭 제어 신호의 값에 영향을 미치지 않을 수 있다.
락 신호의 값이 로직 하이가 되면 제2 디지털 루프 필터(170)는 동작을 시작할 수 있다. 락 신호의 값이 로직 하이가 되기 이전의 위상 검출기(165)의 위상 비교 신호의 값은 제2 디지털 루프 필터(170)의 제2 클럭 제어 신호의 값에 영향을 미치지 않을 수 있다.
위상 락킹(phase locking)(230)은 입력 신호 및 클럭 신호 간의 위상들을 락킹하는 과정을 나타낸다.
입력 신호 및 클럭 신호 간의 위상들의 락킹이 완료되면 위상 검출기(165)의 출력 신호는 -1 과 1 사이에서 토글할 수 있다. 위상 검출기(165)의 출력 신호가 -1 과 1 사이에서 토글하면, 제2 디지털 루프 필터(170)의 제2 클럭 제어 신호는 특정한 두 개의 값들 사이에서 토글할 수 있다.
도 3은 일 예에 따른 클럭 신호의 주파수 및 위상이 입력 신호에 락킹된 후의 타이밍도를 나타낸다.
D_in은 이퀄라이저(105)를 통해 고주파가 보상된 입력 신호를 나타낼 수 있다. 예를 들어, 입력 신호의 전송률은 5.4Gbps, 2.7Gbps 및 1.62Gbps 중 하나일 수 있다.
CLK0 내지 CLK7은 디지털 발진기(140)에서 생성된 8개의 위상을 갖는 다중-위상 클럭을 나타낼 수 있다. 디지털 발진기(140)에서 복원이 완료된 클럭 신호의 주파수는 1.35GHz일 수 있다.
샘플러(105)는 CLK0 내지 CLK7의 라이징 에지에서 각각 입력 신호를 샘플링할 수 있다.
블록(310)에서, 샘플러(105)는 CLK0의 라이징 에지와 입력 신호의 중앙부가 일치하는 지점에서 입력 신호의 값을 샘플링할 수 있다. 샘플러(105)는 CLK2, CLK4 및 CLK6에서도 CLK0에서와 마찬가지로 클럭 신호의 라이징 에지와 입력 신호의 중앙부가 일치하는 지점에서 입력 신호의 값을 샘플링할 수 있다.
블록(320)에서 샘플러(105)는 CLK1의 라이징 에지와 입력 신호의 트랜지션(edge)이 일치하는 지점에서 트랜지션을 샘플링할 수 있다. 샘플러(105)는 CLK3, CLK5 및 CLK7에서도 CLK1에서와 마찬가지로 클럭 신호의 라이징 에지와 입력 신호의 트랜지션이 일치하는 지점에서 트랜지션을 샘플링할 수 있다.
샘플러(105)는 CLK0, CLK2, CLK4 및 CLK6에서 샘플링한 4비트의 데이터를 도 1을 참조하여 전술된 D_out으로 출력할 수 있다.
도 4는 일 실시예에 따른 신호 처리 방법의 신호 흐름도를 도시한다.
도 4는 전술된 도 1을 참조하여 설명된 신호 처리 장치(100)의 동작을 신호 흐름도로서 나타낸다.
도 4에서, 단계들 사이에 연결된 화살표는, 도 1에서 도시된 신호 처리 장치(100)의 구성 요소들 간에서 송수신되는 신호에 대응한다. 신호 처리 장치(100)의 동작에 있어서, 구성 요소들 간에서 송수신되는 신호는 구성 요소들의 동작들 간의 의존관계를 나타낼 수 있다. 말하자면, 신호의 송신자가 동작한 후, 신호의 수신자가 상기의 신호를 사용하는 동작을 수행할 수 있다. 따라서, 도 4에서, 단계들 사이에 연결된 화살표는 단계들 간의 동작들의 선후 관계를 나타낼 수 있다. 2 개의 단계들 사이의 화살표는, 화살표의 화살촉이 없는 말단에 연결된 제1 단계가 수행된 후에, 화살표의 화살촉에 연결된 제2 단계가 수행된다는 것을 나타낼 수 있다.
단계(405)에서 이퀄라이저(105)는 수신된 클럭 패턴 신호의 고주파를 보상할 수 있다.
단계(410)에서, 위상 고정 루프(110)는 클럭 패턴 신호를 수신할 수 있고, 클럭 패턴 신호에 기반하여 디지털 발진기(140)가 클럭 패턴 신호의 주파수와 동일한 주파수를 갖는 클럭 신호를 출력하도록 제어할 수 있다.
단계(410)는 단계(420), 단계(425), 단계(430), 단계(435) 및 단계(440)를 포함할 수 있다.
단계(420)에서 제1 분주기(120)는 클럭 패턴 신호를 수신할 수 있고, 상기의 클럭 패턴 데이터 신호를 n의 분주비로 분주함으로써 분주된 클럭 패턴 신호를 생성할 수 있다.
단계(425)에서 제2 분주기(125)는 클럭 신호를 m의 분주비로 분주함으로써 분주된 클럭 신호를 생성할 수 있다.
단계(430)에서 위상 주파수 검출기(130)는 분주된 클럭 패턴 신호 및 분주된 클럭 신호의 주파수들 및 위상들을 서로 간에 비교할 수 있고 상기의 비교의 결과에 대응하는 로직 신호를 출력할 수 있다.
단계(435)에서 제1 디지털 루프 필터(135)는 위상 주파수 검출기(130)로부터 출력된 로직 신호를 수신할 수 있고, 상기의 로직 신호에 기반하여 디지털 발진기(140)를 제어하는 제1 클럭 제어 신호를 출력할 수 있다.
단계(440)에서 디지털 발진기(140)는 제1 클럭 제어 신호에 따라 클럭 신호의 주파수를 조정할 수 있다.
단계(440)는 단계(450)에 포함되어 도시되었으나, 단계(410)에도 포함될 수 있다. 말하자면, 단계(450) 및 단계(410)의 각각이, 단계(440) 또는 단계(440)가 나타내는 동작을 포함할 수 있다.
단계(445)에서 락 검출기(145)는 클럭 신호의 주파수 및 클럭 패턴 신호의 주파수가 서로 간에 일치하는지 여부에 기반하여 락 신호를 출력할 수 있다.
단계(450)에서, 클럭 및 데이터 복원 루프(150)는 입력 신호를 수신할 수 있고, 클럭 신호의 위상 및 입력 신호의 위상을 서로 간에 일치시킬 수 있고, 클럭 신호를 샘플링의 클럭으로 사용함으로써 제1 샘플링된 신호를 생성할 수 있다.
단계(450)는 단계(460), 단계(465), 단계(470) 및 단계(440)를 포함할 수 있다.
단계(460)에서 샘플러(160)는 클럭 신호를 클럭으로 사용함으로써 입력 신호에 대한 제1 샘플링된 신호 및 제2 샘플링된 신호를 생성할 수 있다.
단계(465)에서 위상 검출기(165)는 제2 샘플링된 신호에 기반하여 입력 신호 및 클럭 신호의 위상들을 서로 간에 비교할 수 있고, 상기의 비교의 결과에 대응하는 위상 비교 신호를 생성할 수 있다.
단계(470)에서 제2 디지털 루프 필터(170)는 위상 비교 신호에 기반하여 디지털 발진기(140)를 제어하는 제2 클럭 제어 신호를 출력할 수 있다.
단계(440)에서 디지털 발진기(140)는 제2 클럭 제어 신호에 기반하여 클럭 신호의 위상을 변경할 수 있다.
전술된 것과 같이, 도 4의 각 단계들은 도 1을 참조하여 전술된 신호 처리 장치(100)의 구성요소의 동작에 대응할 수 있다. 따라서, 앞서 도 1 내지 도 3을 참조하여 전술된 신호 처리 장치(100)에 대한 설명은 상기의 단계들에 또한 적용될 수 있다. 중복되는 설명은 생략한다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
105: 이퀄라이저
110: 위상 고정 루프
120: 제1 분주기
125: 제2 분주기
130: 위상 주파수 검출기
135: 제1 디지털 루프 필터
140: 디지털 발진기
150: 클럭 및 데이터 복원 루프
160: 샘플러
165: 위상 검출기
170: 제2 디지털 루프 필터
110: 위상 고정 루프
120: 제1 분주기
125: 제2 분주기
130: 위상 주파수 검출기
135: 제1 디지털 루프 필터
140: 디지털 발진기
150: 클럭 및 데이터 복원 루프
160: 샘플러
165: 위상 검출기
170: 제2 디지털 루프 필터
Claims (15)
- 디지털 발진기;
클럭 패턴 신호를 수신하고, 상기 클럭 패턴 신호에 기반하여 상기 디지털 발진기가 상기 클럭 패턴 신호의 주파수와 동일한 주파수를 갖는 클럭 신호를 출력하도록 제어하는 위상 고정 루프(Phase Locked Loop; PLL); 및
입력 신호를 수신하고, 상기 클럭 신호의 위상 및 상기 입력 신호의 위상을 서로 간에 일치시키고 상기 클럭 신호를 샘플링의 클럭으로 사용함으로써 제1 샘플링된 신호를 생성하는 클럭 및 데이터 복원 루프(Clock and Data Recovery Loop; CDR Loop)를 포함하되,
상기 위상 고정 루프는,
상기 클럭 패턴 신호를 수신하고, 상기 클럭 패턴 신호를 n의 분주비로 분주함으로써 분주된 클럭 패턴 신호를 생성하는 제1 분주기;
상기 클럭 신호를 m의 분주비로 분주함으로써 분주된 클럭 신호를 생성하는 제2 분주기;
상기 분주된 클럭 패턴 신호 및 상기 분주된 클럭 신호의 주파수들 및 위상들을 서로 간에 비교하고 상기 비교의 결과에 대응하는 로직 신호를 출력하는 위상 주파수 검출기(Phase and Frequency Detector; PFD); 및
상기 로직 신호를 수신하고, 상기 로직 신호에 기반하여 상기 디지털 발진기를 제어하는 제1 클럭 제어 신호를 출력하는 제1 디지털 루프 필터(Digital Loop Filter; DLF) 를 포함하고,
상기 n은 1 보다 큰 실수이고, 상기 m은 1 보다 더 큰 실수인, 신호 처리 장치. - 제1항에 있어서,
상기 입력 신호는 일련의 비트들을 나타내고,
상기 제1 샘플링된 신호는 복수의 비트들의 일련을 나타내는 신호 처리 장치
- 제1항에 있어서,
상기 제1 샘플링된 신호는 다중의 위상을 갖는 상기 클럭 신호를 사용하여 상기 입력 신호의 데이터를 샘플링함으로써 생성되는 신호 처리 장치.
- 제1항에 있어서,
상기 클럭 패턴 신호의 주파수는 상기 입력 신호의 주파수와 동일한 신호 처리 장치.
- 제1항에 있어서,
상기 클럭 패턴 신호는 논리 0 및 논리 1이 반복되는 더미 데이터를 나타내고, 상기 더미 데이터의 전송률은 상기 입력 신호가 나타내는 입력 데이터의 전송률과 동일한 신호 처리 장치.
- 제1항에 있어서,
상기 디지털 발진기는 상기 제1 클럭 제어 신호에 따라 상기 클럭 신호의 주파수를 조정하는, 신호 처리 장치. - 제6항에 있어서,
제1 분주기는 1/10-분주기에 대응하고, 제2 분주기는 1/5-분주기에 대응하는 신호 처리 장치.
- 제6항에 있어서,
상기 위상 주파수 검출기는 뱅뱅 위상 주파수 검출기(bang bang phase frequency detector)인 신호 처리 장치.
- 제6항에 있어서,
상기 클럭 신호의 주파수 및 상기 클럭 패턴 신호의 주파수가 서로 간에 일치하는지 여부에 기반하여 락 신호를 출력하는 락 검출기(lock detector)
를 더 포함하는 신호 처리 장치.
- 제9항에 있어서,
상기 위상 고정 루프는 상기 디지털 발진기를 제어함으로써 상기 클럭 신호의 주파수를 상기 클럭 패턴 신호의 주파수로 고정시키고,
상기 락 검출기는 상기 클럭 신호의 주파수가 상기 클럭 패턴 신호의 주파수로 고정되면 상기 위상 고정 루프의 동작을 중단시키는 신호를 상기 락 신호로서 출력하는 신호 처리 장치..
- 제9항에 있어서,
상기 락 검출기가 상기 클럭 신호의 주파수 및 상기 클럭 패턴 신호의 주파수가 서로 간에 일치함을 나타내는 신호를 상기 락 신호로서 출력하면,
상기 신호 처리 장치가 수신하는 신호가 상기 클럭 패턴 신호로부터 상기 입력 신호로 전환되는 신호 처리 장치.
- 제1항에 있어서,
상기 클럭 및 데이터 복원 루프는
상기 클럭 신호를 클럭으로 사용함으로써 상기 입력 신호에 대한 상기 제1 샘플링된 신호 및 제2 샘플링된 신호를 생성하는 샘플러;
상기 제2 샘플링된 신호에 기반하여 상기 입력 신호 및 상기 클럭 신호의 위상들을 서로 간에 비교하고 상기 비교의 결과에 대응하는 위상 비교 신호를 생성하는 위상 검출기(Phase Detector; PD); 및
상기 위상 비교 신호에 기반하여 상기 디지털 발진기를 제어하는 제2 클럭 제어 신호를 출력하는 제2 디지털 루프 필터
를 포함하는 신호 처리 장치.
- 제12항에 있어서,
상기 제2 샘플링된 신호는 다중의 위상을 갖는 상기 클럭 신호를 사용하여 상기 입력 신호의 데이터 및 에지(edge)를 샘플링함으로써 생성되는 신호 처리 장치.
- 제12항에 있어서,
상기 샘플러는
상기 클럭 신호의 라이징 에지(rising edge)에서 상기 입력 신호를 샘플링하는 신호 처리 장치.
- 위상 고정 루프(Phase Locked Loop; PLL)가 클럭 패턴 신호를 수신하고, 상기 클럭 패턴 신호에 기반하여 디지털 발진기가 상기 클럭 패턴 신호의 주파수와 동일한 주파수를 갖는 클럭 신호를 출력하도록 제어하는 단계; 및
클럭 및 데이터 복원 루프(Clock and Data Recovery Loop; CDR Loop)가 입력 신호를 수신하고, 상기 클럭 신호의 위상 및 상기 입력 신호의 위상을 서로 간에 일치시키고, 상기 클럭 신호를 샘플링의 클럭으로 사용함으로써 제1 샘플링된 신호를 생성하는 단계를 포함하되,
상기 위상 고정 루프는,
상기 클럭 패턴 신호를 수신하고, 상기 클럭 패턴 신호를 n의 분주비로 분주함으로써 분주된 클럭 패턴 신호를 생성하는 제1 분주기;
상기 클럭 신호를 m의 분주비로 분주함으로써 분주된 클럭 신호를 생성하는 제2 분주기;
상기 분주된 클럭 패턴 신호 및 상기 분주된 클럭 신호의 주파수들 및 위상들을 서로 간에 비교하고 상기 비교의 결과에 대응하는 로직 신호를 출력하는 위상 주파수 검출기(Phase and Frequency Detector; PFD); 및
상기 로직 신호를 수신하고, 상기 로직 신호에 기반하여 상기 디지털 발진기를 제어하는 제1 클럭 제어 신호를 출력하는 제1 디지털 루프 필터(Digital Loop Filter; DLF) 를 포함하고,
상기 n은 1 보다 큰 실수이고, 상기 m은 1 보다 더 큰 실수인, 신호 처리 방법.
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| US20050238129A1 (en) * | 2004-04-26 | 2005-10-27 | Sony Corporation | False lock detection circuit and false lock detection method, PLL circuit and clock data recovery method, communication device and communication method, and optical disk reproducing device and optical disk reproducing method |
-
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- 2014-01-17 KR KR1020140006177A patent/KR101517719B1/ko not_active IP Right Cessation
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