KR102210489B1 - 기준기를 필요로 하지 않는 클럭 복원기 및 이를 포함하는 유선통신용 시리얼 수신기 - Google Patents

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Abstract

본 발명의 실시 형태에 따른 기준기를 필요로 하지 않는 클럭 복원기는, 에지 샘플링 클럭에 기초하여 입력되는 NRZ 신호를 샘플링하는 샘플러; 에지 샘플링 클럭의 위상이 상기 샘플러로부터 출력되는 NRZ 데이터의 위상에 비하여 앞서는지 또는 뒤떨어지는지를 검출하여 업 신호(UP) 또는 다운 신호(DN)를 출력하는 뱅뱅 위상 검출기; 상기 뱅뱅 위상 검출기의 출력을 특정 조건에 따라 분류하여 상기 뱅뱅 위상 검출기의 출력을 서로 다른 2개의 UP/DN 경계기준에 의해 구분된 3개 이상의 영역 중 하나로 분류하는 분류부, 분류된 영역들 중 연속되는 2개의 영역의 겹치는 영역을 위상 위치로 추정하는 위상 위치 추정부, 추정된 위상 위치들 중 연속되는 2개의 위상 위치를 비교하여 -1, 0, 1 중 적어도 하나의 회전값을 출력하는 회전값 검출부, 및 상기 회전값 검출부에서 출력된 소정의 회전값들을 평균하여 상기 에지 샘플링 클럭의 주파수가 상기 NRZ 신호의 주파수보다 높은지 또는 낮은지를 검출하여 전압제어 발진기로 제공하는 적분-덤프 필터부를 포함하는, 주파수 검출기; 상기 뱅뱅 위상 검출기의 출력을 제공받아 상기 뱅뱅 위상 검출기의 출력을 필터링하는 디지털 루프 필터; 및 상기 디지털 루프 필터의 출력과 상기 전압제어 발진기로부터의 전압 발진 신호를 수신하여 상기 에지 샘플링 클럭을 상기 샘플러로 출력하는 위상 회전기;를 포함한다.

Description

기준기를 필요로 하지 않는 클럭 복원기 및 이를 포함하는 유선통신용 시리얼 수신기{REFERENCELESS CLOCK AND DATA RECOVERY AND SERIAL RECEIVER FOR WIRED COMMUNICATION}
본 발명은 유선통신용 시리얼 수신기에 관한 것으로, 좀 더 상세하게는 기준기를 사용하지 않는 클럭 복원기를 포함하는 유선통신용 시리얼 수신기에 관한 것이다.
통신시스템에서 데이터 전송이 고속으로 이루어지면서, 하드웨어의 복잡성, 전력소모, 가격 등의 이유로 클럭을 제외한 데이터만 수신단으로 보내는 방식이 사용되고 있다. 따라서 고속으로 수신된 데이터에서 클럭 신호를 추출하는 것이 필요하며, 추출된 클럭을 이용하여 데이터를 복원하는 클럭 복원기(CDR, Clock and Data Recovery)에 관한 연구가 활발히 이루어지고 있다. 클럭 복원기는 이더넷 수신기(Ethernet Receivers), 디스크 드라이브 읽기 쓰기 채널(disk drive read and write channels), 디지털 모바일 수신기(digital mobile receivers)와 같이 데이터에서 정확한 타이밍 정보를 추출하기 위한 고속 인터페이스 시스템에서 널리 사용된다.
도 1은 종래의 CDR을 갖는 유선통신용 시리얼 수신기(Serial receiver)의 블록도이다.
도 1을 참조하면, 종래의 유선통신용 시리얼 수신기(RX)는 기본적으로 입력 NRZ 신호(non-return to zero signal)의 위상(phase)과 유선통신용 시리얼 수신기(RX)의 클럭 위상(phase)을 동기화시키는 클럭 및 데이터 복구(Clock and Data Recovery, CDR)를 갖는다.
CDR의 위상(phase) 동기화를 위해서는, 기본적으로 주파수 동기화가 선행되어야 한다. 하지만 칩 내부의 전압제어 발진기(VCO)의 주파수는 칩마다 제 각각이고 정확하지 않다. 따라서, 위상 고정 루프(PLL)에서 외부의 정확한 주파수를 기준신호(reference)로 받아서 VCO의 주파수를 정확한 값으로 조절한다.
예를 들어, 도 1에 도시된 바와 같이, NRZ 신호가 10Gbps, 칩 내부의 VCO 주파수가 10GHz 근방일 때, PLL은 외부 X-tal OSC과 같은 수정 발진기(crystal Oscillator)의 대략 19.5MHz의 주파수를 입력받아 VCO 주파수를 정확히 10GHz로 주파수 고정(frequency lock)한다.
도 1에 도시된 종래의 유선통신용 시리얼 수신기는, 외부 x-tal OSC와 같은 수정 발진기를 사용하므로, 가격 경쟁력에서 불리하다. 이러한 문제점을 해소하기 위해서 도 1에 도시된 종래의 유선통신용 시리얼 수신기는, 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 사용할 수 있다. 하지만, 위상 주파수 검출기(Phase Frequency Detector, PFD)는 클럭 형태 신호나 서로 같은 모양의 신호끼리만 입력으로 가능하므로, referenceless CDR를 사용할 수 없다.
기준기를 필요로 하지 않는 CDR(referenceless CDR)은 위상(phase) 동기화가 되지 않은 상태에서 바로 입력 데이터 신호(NRZ)에서 주파수 성분을 추출한다. 이러한 주파수 검출(Frequency Detection, FD) 방법은 그동안 업계에서 많이 연구되어 왔다.
도 2는 RFD(Rotational Frequency Detector)를 이용한 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 2의 블록도는, 비특허문헌 1(D. Dalton　et al., "A 12.5 Mb/s to 2.7 Gb/s continuous-rate CDR with automatic frequency acquisition and data-rate readback,"　ISSCC. 2005 IEEE International Digest of Technical Papers. Solid-State Circuits Conference, 2005., San Francisco, CA, 2005, pp. 230-595 Vol. 1.)에 개시된 것이다.
도 2를 참조하면, NRZ 신호의 NRZ 엣지(NRZ edge)로 내부 멀티-위상(multi-phase) 클럭(b, c)을 샘플하면, 클럭 위상(phase)을 대비하여 현재 NRZ 신호의 위상(phase)의 상대적인 위치를 알 수 있다. 상기 상대적인 위치가 시계방향으로 도는지 반시계방향으로 도는지에 따라 주파수의 업/다운(UP/DN)을 결정하게 된다.
도 2에 도시된 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기(RX)는, 예를 들어, 10Gbps의 NRZ 신호가 입력 데이터이면, 10GHz로 샘플이 가능한 고속의 플립-플롭(Flip-Flop)의 설계가 필요하다. 그런데, 10GHz는 디지털 합성으로 자동설계할 수 없는 속도이므로, 커스텀(custom)화하여 일일이 직접 설계해야 하는 불편이 있다. 따라서 고속의 CDR에서 불리하다.
도 3은 포트백커(Pottbacker)를 이용한 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 3의 블록도는, 비특허문헌 2(A. Pottbacker, U. Langmann and H. -. Schreiber, "A Si bipolar phase and frequency detector IC for clock extraction up to 8 Gb/s," in　IEEE Journal of Solid-State Circuits, vol. 27, no. 12, pp. 1747-1751, Dec. 1992.)에 개시되어 있다.
도 3을 참조하면, 포트백커(Pottbacker)는, RFD의 회로를 더욱 간략히 한 주파수 검출기이다. 포트백커(Pottbacker)도 역시 NRZ 신호의 NRZ 에지(NRZ edge)로 칩 내부의 클럭을 샘플하여 그 상대적 위상(phase) 위치를 결정한다.
도 3에 도시된 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기(RX)는, RFD의 간략화 버전이므로, 역시 고속의 플립-플롭(Flip-Flop)의 설계가 필요하고, 일일이 커스텀화하여 직접 설계해야 하며, 고속의 CDR에서 불리합니다.
도 4는 CPS(clock-phase-selection)을 이용한 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기를 설명하기 위한 도면이다.
도 4는 비특허문헌 3(S. Jalali, A. Sheikholeslami, M. Kibune and H. Tamura, "A Reference-Less Single-Loop Half-Rate Binary CDR," IEEE JSSC, vol. 50, pp. 2037-2047, Sept. 2015)에 개시되어 있다.
도 5는 quadri-correlator를 이용한 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기를 설명하기 위한 도면이다.
도 5는 비특허문헌 4(Rong-Jyi Yang, Shang-Ping Chen and Shen-Iuan Liu, "A 3.125-Gb/s clock and data recovery circuit for the 10-Gbase-LX4 Ethernet," in　IEEE Journal of Solid-State Circuits, vol. 39, no. 8, pp. 1356-1360, Aug. 2004.)에 개시되어 있다.
도 4와 도 5에 도시된 종래의 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기들은, 기본 원리가 RFD 비슷하므로, 입력 NRZ 신호의 에지(edge)에서 동작하는 플립-플롭(flip-flop)이 결국 필요하며 이를 직접 설계해야 하는 같은 문제점을 갖고 있다.
도 6은 BB PFD를 이용한 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 6은 비특허문헌 5(J. Savoj and B. Razavi, "A 10-Gb/s CMOS clock and data recovery circuit with a half-rate binary phase/frequency detector," in　IEEE Journal of Solid-State Circuits, vol. 38, no. 1, pp. 13-21, Jan. 2003.)에 개시되어 있다.
도 6을 참조하면, RFD과 그 비슷한 계열의 주파수 검출기와는 다르게 클럭으로 입력 데이터를 샘플한다(클럭 대비 입력의 상대적 위상(phase) 위치를 보느냐 아님 입력 대비 클럭의 상대적 위상(phase) 위치를 보느냐의 차이). 그럼으로서 클럭 위상(phase)와 NRZ 신호의 위상(phase)의 상대적 위치의 돌아가는 방향을 보고 주파수의 업/다운(UP/DN)을 결정한다. 플립-플롭(Flip-Flop)이 도시되어 있지만, RFD와는 다르게 클럭으로 데이터를 샘플하여 클럭 동기화된 신호를 출력하므로, NRZ 신호의 에지(edge)에서 고속으로 동작하는 플립-플롭(Flip Flop)이 없어도 되며, 신호들을 병렬처리하여 디지털 합성 회로로도 쉽게 만들 수 있다.
하지만, 도 6에 도시된 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기는, reference CDR 보다 샘플링을 2배 많이 해야 하므로(데이터 1개를 4x oversample), 결국 고속 CDR에서 불리하다. 또한, 추가 샘플러(sampler)에 따른 많은 전력 소모, 샘플러의 대역폭(Bandwidth) 문제, 샘플링(sampling) 클럭간 불일치(mismatch) 문제 등도 존재한다.
도 7은 SRCG(Stochastic Referenceless Clock Generator)를 이용한 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 7은 비특허문헌 6(Hyeon-Min Bae,Jinho Han, "Signal Pattern and Dispersion Tolerant Statistical Reference Oscillator," KR, Patent　10-2011-0107628,　 Oct.　20,　2011.)과 비특허문헌 7(Hyeon-Min Bae,Jinho Han, "Signal Pattern and Dispersion Tolerant Statistical Reference Oscillator," US, Patent　13/299,919,　 Nov.　18,　2011.　)에 개시되어 있다.
도 7에 도시된 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기는, NRZ 신호의 데이터를 바로 나누면(divied), 출력이 클럭과 비슷한 모양의 신호를 내는 데에서 착안한 referenceless CDR 설계 방법이다. 상기 데이터를 나누면 상기 데이터의 정확한 주파수 성분이 추출되므로, 따로 정확한 외부 레퍼런스(reference) 클럭이 필요하지 않는다.
하지만, 도 7에 도시된 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기는, 입력으로 들어온 NRZ 신호가 완전히 랜덤하다는 가정이 존재한다. 즉 NRZ 신호의 전이확률밀도(Transition density)가 0.5이어야 하며, 만약, 상기 값이 달라지면 나눠진 클럭의 주파수에 편차가 생긴다. 또한, SRCG 역시 고속의 디바이더(divider) 설계가 필요하며, 이는 커스텀화하여 직접 설계해야 하는 부담이 있다. 또한, 디바이더(divider)에 의한 추가적 전력소모도 문제이다.
도 8은 DLL 기반(DLL-based)의 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 8은 비특허문헌 8(S. Lee, Y. Kim, Hyunsoo Ha, Younghun Seo, H. Park and Jae-Yoon Sim, "A 650Mb/s-to-8Gb/s referenceless CDR circuit with automatic acquisition of data rate,"　2009 IEEE International Solid-State Circuits Conference - Digest of Technical Papers, San Francisco, CA, 2009, pp. 184-185,185a.)에 개시되어 있다.
도 8에 도시된 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기는, DLL을 이용하여 입력으로 들어오는 NRZ 신호의 데이터 1개의 폭(1 UI)만큼의 지연(delay)을 가지도록 회로를 설계한다. 이 때 상기 지연 블록(Delay block)과 가까이 설계해 놓은 링-VCO(Ring-VCO) 역시 지연 블록(Delay block)으로 만들기 때문에, 같은 지연(Delay)를 가진다고 가정하면 VCO 주파수가 입력 NRZ 신호의 주파수와 일치하게 된다. 이 방법을 이용하여 주파수를 추출해 낸다.
하지만, 도 8에 도시된 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기는, 역시 DLL을 추가적으로 설계해야 하므로 설계 노력과 전력 소모가 발생하는 문제가 있다. 또한, 단순히 링-VCO(Ring-VCO) 내부의 지연 블록(Delay block)과 DLL의 지연 블록(Delay block)간의 레이아웃(layout) 매칭이 되어, 같은 지연(delay) 시간을 가진다는 가정을 하고 있다. 그리고 이러한 방법은 다른 형태의 VCO에서는 사용할 수 없다. 즉, 오직 Ring-VCO만 가능하다.
도 9는 TDC(Time to Digital Convertor) 기반(TDC-based)의 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 9는 비특허문헌 9(S. Hwang, J. Song, Y. Lee and C. Kim, "A 1.62-5.4-Gb/s Receiver for DisplayPort Version 1.2a With Adaptive Equalization and Referenceless Frequency Acquisition Techniques," in　IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 64, no. 10, pp. 2691-2702, Oct. 2017.)에 개시되어 있다.
도 9에 도시된 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기는, TDC(time to digital convertor)를 이용하여 직접 입력신호와 내부 클럭의 1 UI 시간을 측정 및 비교하여 주파수를 조절하는 직관적인 방법이다.
하지만, 도 9에 도시된 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기는, 복잡한 TDC 설계가 필수이며, 커스텀화하여 직접 설계해야 하는 문제가 있다. 또한, 추가적인 전력 소모를 감수해야 하는데, 특히, 고속 CDR로 갈수록 TDC의 전력소모가 증가되는 문제가 있다.
도 10은 전압 기반(voltage-based) 또는 ADC 기판(ADC-based)의 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 10은 비특허문헌 10(W. Rahman　et al., "6.6 A 22.5-to-32Gb/s 3.2pJ/b referenceless baud-rate digital CDR with DFE and CTLE in 28nm CMOS,"　2017 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, 2017, pp. 120-121.)에 개시되어 있다.
도 10에 도시된 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기는, 멀티-레벨(Multi-level) 샘플링 방식으로, 4개의 레벨(level)로 신호를 구분하므로 2비트(bit) ADC와 동일하다. 기존의 DFE(Decision Feedback Equalization)를 위해 멀리-레벨(multi-level) 샘플링을 해야하는데, 이 점을 이용하여 멀리-레벨(multi-level)을 샘플링하는 과정에서 주파수 정보까지 검출한다. 상기 수신기는, FD 설계를 디지털 합성블럭으로 쉽게 설계 할 수 있는 장점이 있다. 또한, 보 레이터(Baud-rate) 동작이지만 멀리-레벨(multi-level) 샘플링을 위해 샘플러(sampler) 개수가 줄지 않는다.
하지만, 도 10에 도시된 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기는, DFE가 필수적으로 들어가야만 한다. 또한, CDR 전체 구조가 현재 당업계에서 많이 사용되는 구조가 아니므로, 적용 가능성이 낮다.
D. Dalton　et al., "A 12.5 Mb/s to 2.7 Gb/s continuous-rate CDR with automatic frequency acquisition and data-rate readback,"　ISSCC. 2005 IEEE International Digest of Technical Papers. Solid-State Circuits Conference, 2005., San Francisco, CA, 2005, pp. 230-595 Vol. 1. A. Pottbacker, U. Langmann and H. -. Schreiber, "A Si bipolar phase and frequency detector IC for clock extraction up to 8 Gb/s," in　IEEE Journal of Solid-State Circuits, vol. 27, no. 12, pp. 1747-1751, Dec. 1992. S. Jalali, A. Sheikholeslami, M. Kibune and H. Tamura, "A Reference-Less Single-Loop Half-Rate Binary CDR," IEEE JSSC, vol. 50, pp. 2037-2047, Sept. 2015. Rong-Jyi Yang, Shang-Ping Chen and Shen-Iuan Liu, "A 3.125-Gb/s clock and data recovery circuit for the 10-Gbase-LX4 Ethernet," in　IEEE Journal of Solid-State Circuits, vol. 39, no. 8, pp. 1356-1360, Aug. 2004. Rong-Jyi Yang, Shang-Ping Chen and Shen-Iuan Liu, "A 3.125-Gb/s clock and data recovery circuit for the 10-Gbase-LX4 Ethernet," in　IEEE Journal of Solid-State Circuits, vol. 39, no. 8, pp. 1356-1360, Aug. 2004. J. Savoj and B. Razavi, "A 10-Gb/s CMOS clock and data recovery circuit with a half-rate binary phase/frequency detector," in　IEEE Journal of Solid-State Circuits, vol. 38, no. 1, pp. 13-21, Jan. 2003. Hyeon-Min Bae,Jinho Han, "Signal Pattern and Dispersion Tolerant Statistical Reference Oscillator," KR, Patent　10-2011-0107628,　 Oct.　20,　2011. Hyeon-Min Bae,Jinho Han, "Signal Pattern and Dispersion Tolerant Statistical Reference Oscillator," US, Patent　13/299,919,　 Nov.　18,　2011. S. Lee, Y. Kim, Hyunsoo Ha, Younghun Seo, H. Park and Jae-Yoon Sim, "A 650Mb/s-to-8Gb/s referenceless CDR circuit with automatic acquisition of data rate,"　2009 IEEE International Solid-State Circuits Conference - Digest of Technical Papers, San Francisco, CA, 2009, pp. 184-185,185a. S. Hwang, J. Song, Y. Lee and C. Kim, "A 1.62-5.4-Gb/s Receiver for DisplayPort Version 1.2a With Adaptive Equalization and Referenceless Frequency Acquisition Techniques," in　IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 64, no. 10, pp. 2691-2702, Oct. 2017. W. Rahman　et al., "6.6 A 22.5-to-32Gb/s 3.2pJ/b referenceless baud-rate digital CDR with DFE and CTLE in 28nm CMOS,"　2017 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, 2017, pp. 120-121.
본 발명이 해결하고자 하는 과제는, 기준기를 필요로 하지 않는 CDR(referenceless CDR)과 이를 포함하는 유선통신용 시리얼 수신기를 제공한다.
또한, 기준기를 필요로 하지 않는 CDR를 위한 추가적인 회로가 필요없고, 뱅뱅 위상 검출기(BBPD)의 출력을 디지털 신호처리함으로서 주파수를 검출할 수 있는 유선통신용 시리얼 수신기를 제공한다.
또한, 고속으로 동작하는 회로를 커스텀화하여 직접 설계할 필요없이 디지털 합성방법을 통해 쉽게 디지털 알고리즘을 구현할 수 있는 유선통신용 시리얼 수신기를 제공한다.
또한, 입력 NRZ 신호의 특정 전이확률밀도(transition density) 또는 기타 다른 랜덤 특성에 관한 조건이 필요하지 않는 유선통신용 시리얼 수신기를 제공한다.
본 발명의 해결과제는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 형태에 따른 기준기를 필요로 하지 않는 클럭 복원기는, 에지 샘플링 클럭에 기초하여 입력되는 NRZ 신호를 샘플링하는 샘플러; 에지 샘플링 클럭의 위상이 상기 샘플러로부터 출력되는 NRZ 데이터의 위상에 비하여 앞서는지 또는 뒤떨어지는지를 검출하여 업 신호(UP) 또는 다운 신호(DN)를 출력하는 뱅뱅 위상 검출기; 상기 뱅뱅 위상 검출기의 출력을 특정 조건에 따라 분류하여 상기 뱅뱅 위상 검출기의 출력을 서로 다른 2개의 UP/DN 경계기준에 의해 구분된 3개 이상의 영역 중 하나로 분류하는 분류부, 분류된 영역들 중 연속되는 2개의 영역의 겹치는 영역을 위상 위치로 추정하는 위상 위치 추정부, 추정된 위상 위치들 중 연속되는 2개의 위상 위치를 비교하여 -1, 0, 1 중 하나의 회전값을 출력하는 회전값 검출부, 및 상기 회전값 검출부에서 출력된 소정의 회전값들을 평균하여 상기 에지 샘플링 클럭의 주파수가 상기 NRZ 신호의 주파수보다 높은지 또는 낮은지를 검출하여 전압제어 발진기로 제공하는 적분-덤프 필터부를 포함하는, 주파수 검출기; 상기 뱅뱅 위상 검출기의 출력을 제공받아 상기 뱅뱅 위상 검출기의 출력을 필터링하는 디지털 루프 필터; 및 상기 디지털 루프 필터의 출력과 상기 전압제어 발진기로부터의 전압 발진 신호를 수신하여 상기 에지 샘플링 클럭을 상기 샘플러로 출력하는 위상 회전기;를 포함한다.
여기서, 상기 분류부는, 제1 특정 조건에 따라 상기 뱅뱅 위상 검출기의 출력을 분류하고, 상기 제1 특정 조건은 연속적인 2개의 입력 데이터가 같지 않으면 1이고, 연속적인 2개의 입력 데이터가 같으면 0일 수 있다.
여기서, 상기 분류부는, 제2 특정 조건에 따라 상기 뱅뱅 위상 검출기의 출력을 분류하고, 상기 제2 특정 조건은 샘플링 오프셋이 설정된 구간에서, 이전에 입력된 데이터를 기준으로 다음의 입력 데이터가 라이징 에지이면 1이고, 이전에 입력된 데이터를 기준으로 다음의 연속적인 입력 데이터가 폴링 에지이면 0일 수 있다.
여기서, 상기 위상 위치 추정부는, 상기 분류된 영역들 중 연속되는 2개의 영역이 서로 겹치는 부분이 없으면, 이전에 추정된 위상 위치를 복사(copy)할 수 있다.
여기서, 상기 위상 위치 추정부는, 상기 분류된 영역들 중 연속되는 2개의 영역이 동일하면, 이전에 추정된 위상 위치를 복사(copy)할 수 있다.
여기서, 상기 회전값 검출부는, 이전 위상 위치를 기준으로 다음 위상 위치가 시계방향으로 돌린 위치이면 -1, 반시계 방향으로 돌린 위치이면 +1, 변화가 없으면 0을 회전값으로 출력할 수 있다.
본 발명의 실시 형태에 따른 유선통신용 시리얼 수신기는, 앞서 상술한 기준기를 필요로 하지 않는 클럭 복원기와 전압제어 발진기를 포함할 수 있다.
본 발명의 실시 형태에 따른 기준기를 필요로 하지 않는 CDR과 이를 포함하는 유선통신용 시리얼 수신기(RX)를 사용하면, 기준기를 필요로 하지 않는 CDR을 위한 추가적인 회로가 필요없고, 뱅뱅 위상 검출기(BBPD)의 출력을 디지털 신호처리함으로서 주파수를 검출할 수 있는 이점이 있다.
또한, 고속으로 동작하는 회로를 커스텀화하여 직접 설계할 필요없이 디지털 합성방법을 통해 쉽게 디지털 알고리즘을 구현할 수 있는 이점이 있다.
또한, 주파수 검출기(SRFD)가 입력 NRZ 신호의 특정 전이확률밀도(transition density) 또는 기타 다른 랜덤 특성에 관한 조건이 필요하지 않는 이점이 있다.
도 1은 종래의 CDR을 갖는 유선통신용 시리얼 수신기(Serial receiver)의 블록도이다.
도 2는 RFD(Rotational Frequency Detector)를 이용한 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 3은 포트백커(Pottbacker)를 이용한 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 4는 CPS(clock-phase-selection)을 이용한 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기를 설명하기 위한 도면이다.
도 5는 quadri-correlator를 이용한 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기를 설명하기 위한 도면이다.
도 6은 BB PFD를 이용한 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 7은 SRCG(Stochastic Referenceless Clock Generator)를 이용한 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 8은 DLL 기반(DLL-based)의 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 9는 TDC(Time to Digital Convertor) 기반(TDC-based)의 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 10은 전압 기반(voltage-based) 또는 ADC 기판(ADC-based)의 종래의 기준기를 필요로 하지 않는 CDR(referenceless CDR)을 갖는 유선통신용 시리얼 수신기의 블록도이다.
도 11은 본 발명의 실시 형태에 따른 클럭 복원기(CDR)와 이를 포함하는 유선통신용 시리얼 수신기(RX)의 개략적인 블록도이다.
도 12는 도 11에 도시된 뱅뱅 위상 검출기(1130)의 이상적인(Ideal) 특성을 설명하기 위한 도면이다.
도 13은 도 11에 도시된 뱅뱅 위상 검출기(1130)의 현실적인 특성을 설명하기 위한 도면이다.
도 14는 도 11에 도시된 주파수 검출기(1150)의 예시적인 블록도이다.
도 15a는 도 14에 도시된 주파수 검출기(1150)의 각 구성들의 동작을 설명하기 위한 개념도이다.
도 16은 도 13 내지 도 15a에 도시된 설정된 특정 조건이 제1 특정 조건(특정 조건1)인 경우에 주파수 검출기(1150)의 동작을 설명하기 위한 도면이다.
도 17은 도 13 내지 도 15a에 도시된 특정 조건이 제2 특정 조건(특정 조건2)인 경우에 주파수 검출기(1150)의 동작을 설명하기 위한 도면이다.
도 18은 본 발명의 실시 형태에 따른 클럭 복원기(CDR)를 포함하는 유선통신용 시리얼 수신기(RX)를 실제로 테스트 칩으로 제작한 것을 보여주는 도면이다.
도 19는 도 18에 도시된 테스트 칩의 측정 결과를 보여주는 그래프이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시 형태를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시 형태는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시형태는 서로 다르지만 상호 배타적일 필요는 없음을 이해하여야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시형태에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시형태로 구현될 수 있다. 또한, 각각의 개시된 실시 형태 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정될 수 있다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭할 수 있다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 형태에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 11은 본 발명의 실시 형태에 따른 클럭 복원기(CDR)와 이를 포함하는 유선통신용 시리얼 수신기(RX)의 개략적인 블록도이다.
본 발명의 실시 형태에 따른 유선통신용 시리얼 수신기(RX)는 기준기를 필요로 하지 않는 CDR(referenceless CDR, 1100)과 전압제어 발진기(VCO, 1500)를 포함한다.
기준기를 필요로 하지 않는 CDR(1100)은, 샘플러(Sampler, 1110), 뱅뱅 위상 검출기(Bang-Bang Phase Detector, 1130), 주파수 검출기(Semi-Rotational Frequency Detector, 1150), 디지털 루프 필터(Digital Loop Filter, 1170), 및 위상 회전기(Phase rotator, 1190)를 포함한다.
샘플러(1110)는, 위상 회전기(1190)로부터의 에지 샘플링 클럭에 기초하여 입력되는 NRZ 신호를 샘플링한다. 샘플러(1110)는 샘플링된 NRZ 데이터를 뱅뱅 위상 검출기(1130)로 제공한다.
뱅뱅 위상 검출기(1130)은, 샘플러(1110)로부터 제공되는 NRZ 데이터에서 에지를 검출하고, 에지 샘플링 클럭의 위상이 NRZ 데이터의 위상에 비하여 앞서는지 또는 뒤떨어지는지를 검출하여 업 신호(UP) 또는 다운 신호(DN)를 출력한다.
뱅뱅 위상 검출기(1130)는 입력되는 NRZ 데이터에서 에지를 검출하는 에지 검출기(Edge Detector) 및 상기 에지 검출기의 출력단에 연결되며 에지 샘플링 클럭 위상이 NRZ 데이터 위상에 비하여 앞서는지 또는 뒤떨어지는지에 대해 결정하는 결정 회로(Decision Circuit)를 포함할 수 있다.
뱅뱅 위상 검출기(1130)의 출력(UP or DN or 0)은 주파수 검출기(1150)과 디지털 루프 필터(1170)으로 함께 제공된다.
주파수 검출기(1150)는, 뱅뱅 위상 검출기(1130)의 출력을 제공받는다. 주파수 검출기(1150)는 뱅뱅 위상 검출기(1130)의 현실적인 특성을 이용한다. 도 12와 도 13을 참조하여 설명한다.
도 12는 도 11에 도시된 뱅뱅 위상 검출기(1130)의 이상적인(Ideal) 특성을 설명하기 위한 도면이다.
도 12를 참조하면, 뱅뱅 위상 검출기(1130)는 이상적으로 에지 샘플링 클럭의 위상이 입력 NRZ 데이터의 위상보다 앞서면 업 신호(UP)를, 느리면 다운 신호(DN)를 출력하고, 에지 샘플링 클럭의 위상이 입력 NRZ 데이터의 위상과 같으면 0을 출력할 수 있다.
도 13은 도 11에 도시된 뱅뱅 위상 검출기(1130)의 현실적인 특성을 설명하기 위한 도면이다.
도 13에 도시된 바와 같이, 뱅뱅 위상 검출기(1130)의 출력(output)이 특정 조건에 따라 서로 다른 UP(업)/DN(다운) 경계기준(또는, 위상(phase) 동기화 위치)을 가진다고 가정하면, 실제로 여러가지 요인으로 인해, 뱅뱅 위상 검출기(1130)의 출력은 UP/DN 경계기준이 자주 변하고 흔들린다. 일반적으로, 이런 흔들림은 위상 노이즈(phase noise)로 여기지만, 특정 조건에 따라 분류하면 서로 다른 UP/DN 경계기준을 가지는 뱅뱅 위상 검출기(1130)의 출력이 되며, 도 11에 도시된 주파수 검출기(1170)에서는 이러한 현실적인 특성을 이용한다.
도 13의 하단부에 도시된 표는, 소정의 특정 조건에 따라 UP/DN 경계기준이 흔들리는 예시를 설명하기 위한 것이다. 상기 표를 참조하면, 흔들림은 채널(Channel)에 따른 심볼간 간섭(ISI, Inter-Symbol-Interference)에 의해 발생하며, 입력 NRZ 데이터에 따라 UP/DN 경계기준의 위치가 바뀐다.
도 14는 도 11에 도시된 주파수 검출기(1150)의 예시적인 블록도이고, 도 15a는 도 14에 도시된 주파수 검출기(1150)의 각 구성들의 동작을 설명하기 위한 개념도이다.
도 14를 참조하면, 주파수 검출기(1150)는 분류부(1151), 위상 위치 추정부(1153), 회전값 검출부(1155) 및 적분-덤프 필터부(1157)를 포함할 수 있다.
도 15a를 참조하면, 먼저, 분류부(1151)에 설정된 특정 조건에 따라 뱅뱅 위상 검출기(1130)의 출력을 분류한다. 분류부(1151)에 설정된 특정 조건에 따라 뱅뱅 위상 검출기(1130)의 출력을 분류하면, 뱅뱅 위상 검출기(1130)의 출력이 서로 다른 2개의 UP/DN 경계기준에 의해 구분된 3개 이상의 영역 중에 하나로 분류될 수 있다. 도 15a에 도시된 예에서는 3개 이상의 영역이 제1 영역(UP1), 제2 영역(DN1), 제3 영역(UP2), 제4 영역(DN2)과 같이 4개로 분류된다.
여기서, 영역의 개수는 특정 조건에 따라 달라질 수 있다. 예를 들어, 도 15b에 도시된 바와 같이, 특정 조건이 도 16에 도시된 제1 특정 조건인 경우에는 도 15a에 도시된 바와 같이 뱅뱅 위상 검출기(1130)의 출력을 4개의 영역으로 분류할 수 있다. 한편, 도 15b에 도시된 바와 같이, 특정 조건이 도 17에 도시된 제2 특정 조건인 경우에는 뱅뱅 위상 검출기(1130)의 출력을 3개의 영역으로 분류할 수 있다. 위상 위치를 3개 이상으로 분류하면 돌아가는 방향이 시계방향인지 반시계방향인지 알 수 있으므로 주파수 검출이 가능하다.
도 14 및 도 15a를 참조하면, 위상 위치 추정부(1153)는 연속되는 2개의 영역의 겹치는 부분을 에지 샘플링 클럭의 현재 위상(phase) 위치로 추정한다. 예를 들어, 연속되는 2개의 영역인 DN2와 DN1의 겹치는 부분은 S1이므로, 추정된 위상 위치(estimated phase state)가 S1이 되고, 연속되는 DN1와 UP2의 겹치는 부분은 S0이므로, 추정된 위상 위치(estimated phase state)가 S0이되고, 연속되는 UP2와 UP1의 겹치는 부분은 S3이므로, 추정된 위상 위치(estimated phase state)가 S3가 된다. 그리고, 연속되는 UP1와 DN2의 겹치는 부분은 S2이므로, 추정된 위상 위치(estimated phase state)가 S2가 된다.
여기서, 옵션 1(option 1)과 같이, 하나의 영역인 UP2 이후에 뱅뱅 위상 검출기(1130)에서 아무런 출력이 나오지 않은 경우에는, 직전(또는 앞)의 뱅뱅 위상 검출기(1130)의 출력을 그대로 복사(copy)할 수 있다. 여기서, 이전의 추정된 위상 위치를 복사하지 않을 수도 있다.
여기서, 옵션 2(option 2)과 같이, 연속되는 2개의 영역이 겹치는 부분이 없는 경우(예를 들어, 연속되는 UP2와 0/ 연속되는 0과 UP2)에는 이전(또는 앞)의 추정된 위상 위치를 복사(copy)할 수 있다. 또한, 연속되는 2개의 영역이 겹치는 부분을 알 수 없을 경우(예를 들어, 연속되는 UP1과 UP1)에는 이전(또는 앞)의 추정된 위상 위치를 그대로 복사(copy)할 수 있다. 여기서, 이전의 추정된 위상 위치를 복사하지 않을 수도 있다.
회전값 검출부(1155)는 위상 위치 추정부(1153)에서 추정된 위상 위치들 중 연속되는 2개의 위상 위치를 비교하여 -1, 0, 1 중 하나의 회전값을 출력한다.
회전값 검출부(1155)는 위상 위치 추정부(1153)에서 추정한 위상 위치를 기초로, 이전 위상 위치를 기준으로 다음 위상 위치가 시계방향으로 돌린 위치이면 -1, 반시계 방향으로 돌린 위치이면 +1, 변화가 없으면 0이라는 회전값을 출력한다(Algorithm output).
적분-덤프 필터부(1157)는 회전값 검출부(1155)의 회전값을 수신하고, 적분-덤프 필터부(1157)는 수신된 소정 개수의 회전값들을 평균하여 현재 샘플링 클럭의 주파수가 입력 NRZ 데이터의 주파수보다 높은지 또는 낮은지를 판정하여 출력(Frequency UP or Frequency DN)한다. 적분-덤프 필터부(1157)가 현재 샘플링 클럭의 주파수가 입력 NRZ 데이터의 주파수보다 높은지 또는 낮은지를 판정함으로서, 주파수 검출(Frequency Detection)이 완료된다.
이러한 주파수 검출기(1150)는 병렬처리가 가능하므로 고속으로 동작해야만 하는 회로가 존재하지 않는 이점이 있다. 검증용으로 제작한 10Gbps CDR 칩에는 312.5MHz로 동작하는 디지털 SRFD가 들어가 있는데, 이정도 속도는 베릴로그(Verilog) 코드를 작성하여 디지털 합성을 통해 쉽게 설계가 가능하다.
다시, 도 11을 참조하면, 디지털 루프 필터(1170)는, 뱅뱅 위상 검출기(1130)의 출력에 포함되어 있는 잡음을 필터링하고, 필터링된 뱅뱅 위상 검출기(1130)의 출력을 위상 변환기(1190)로 제공한다.
여기서, 디지털 루프 필터(1170)는, 설계 방식에 따라, 능동 필터(active filter) 또는 수동 필터(passive filter)를 사용할 수 있다.
위상 회전기(1190)는 디지털 루프 필터(1170)의 출력과 VCO(1500)로부터의 전압 발진 신호를 수신하여 에지 샘플링 클럭을 샘플러(1100)로 제공한다.
도 13 내지 도 15b에 있어서, 설정된 특정 조건에 따라 주파수 검출기(1150)는 분산 기반(Dispersion-based)의 반-회전 주파수 검출 또는 오프셋 기판(offset-based) 반-회전 주파수 검출이 가능할 수 있다. 도 16과 도 17을 참조하여 설명한다.
도 16은 도 13 내지 도 15b에 도시된 설정된 특정 조건이 제1 특정 조건(특정 조건1)인 경우에 주파수 검출기(1150)의 동작을 설명하기 위한 도면이다.
채널(channel)에 통해 입력되는 NRZ 신호가 퍼지게 되면(ISI) 하나의 신호가 주변 신호에 의해 영향을 받는다. 따라서, UP/DN 경계기준(또는 위상(phase) 동기화 위치)이 되는 제로-크로싱 포인트(zero-crossing point)가 여러개 생기게 된다. 대략적으로, 2개로 제로-크로싱 포인트(zero-crossing point)를 분류하였을 때, 앞의 두 연속적인 데이터인 D0과 D1이 서로 다른 값일 경우에는 상쇄간섭을 일으켜 제로-크로싱 포인트(zero-crossing point)가 앞으로 쏠리고, 반대로 같은 값일 경우에는 보강간섭을 일으켜 제로-크로싱 포인트(zero-crossing point)가 뒤로 밀린다. 여기서, UP/DN 경계기준도 이와 함께 움직이므로, 앞의 두 데이터가 같은지를 제1 특정 조건로 설정하면, 서로 다른 UP/DN 경계기준을 가지는 뱅뱅 위상 검출기(BBPD, 1130)의 출력을 2개 만들 수 있다.
즉, 제1 특정 조건은 연속적인 2개의 입력 데이터가 같지 않으면 1이고, 연속적인 2개의 입력 데이터가 같으면 0이다.
도 17은 도 13 내지 도 15b에 도시된 특정 조건이 제2 특정 조건(특정 조건2)인 경우에 주파수 검출기(1150)의 동작을 설명하기 위한 도면이다.
NRZ 데이터의 에지를 샘플링할 때, 샘플러(1110)의 입력으로 주는 기준 전압(reference voltage)이 존재한다. 상기 기준 전압은 샘플러(1110)가 가지고 있는 오프셋(offset)을 처음 클럭 회복(CDR)이 시작할 때, 보정(calibration)해서 최종적으로 샘플러(1110)가 오프셋 없이 이상적으로 동작하도록 해주는 역할을 한다. 이때 상기 기준 전압의 값을 보정하여 특정한 오프셋(VREF)을 가지도록 설정하면, 제로-크로싱 포인트(zero-crossing point)의 위치가 아닌 특정한 오프셋(VREF)만큼 내려간 위치에서 UP/DN 경계기준이 생긴다.
도 17에 도시된 바에 따르면, 파란색 선과 같은 라이징 에지(rising edge)일 경우에는 UP/DN 경계기준이 앞으로 쏠리고, 빨간색 선과 같이 폴링 에지(falling edge)일 경우에는 UP/DN 경계기준이 뒤로 쏠리므로, 이러한 원리를 이용하여 주파수 검출기(1150)의 제2 특정 조건을 설정할 수 있다.
즉, 제2 특정 조건은, 샘플링 오프셋이 설정된 구간에서, 이전에 입력된 데이터를 기준으로 다음의 입력 데이터가 라이징 에지이면 1이고, 이전에 입력된 데이터를 기준으로 다음의 연속적인 입력 데이터가 폴링 에지이면 0이다.
도 18은 본 발명의 실시 형태에 따른 클럭 복원기(CDR)를 포함하는 유선통신용 시리얼 수신기(RX)를 실제로 테스트 칩으로 제작한 것을 보여주는 도면이다.
도 18을 참조하면, 상기 테스트 칩은 65nm 씨모스 프로세스(CMOS process)로 제작되었고, 10Gbps로 구동하도록 제작되었다.
도 19는 도 18에 도시된 테스트 칩의 측정 결과를 보여주는 그래프이다.
도 19의 좌측 도면은 특정 조건이 제1 특정 조건인 경우(Dispersion-based SRFD)의 측정 결과 그래프이고, 도 19의 우측 도면은 특정 조건이 제2 특정 조건인 경우(Offset-based SRFD)의 측정 결과 그래프이다.
측정 결과, 두 가지 경우의 SRFD 알고리즘이 모두 정상적으로 주파수 UP/ DN 을 검출하는 것으로 검증되었다. 여기서, 정확도는 100ppm 미만이고, 검출범위는 +-22%이다.
이상으로, 상술한 바의 따른 본 발명의 실시 형태에 따른 클럭 복원기(CDR) 및 이를 포함하는 유선통신용 시리얼 수신기(RX)는 주파수 검출기(1150)를 포함하므로, 합성 가능한 디지털 알고리즘으로 입력 데이터 속도에 관계없이 설계가 용이한 이점이 있다. 추가적으로 커스텀 설계가 필요한 회로가 없다. 또한, 뱅뱅 위상 검출기를 갖는 CDR에 적용가능한 이점이 있다. 또한, 부가적인 정보(NRZ Transition density 등)가 필요 없는 이점이 있다. 또한, 본 발명의 실시 형태에 따른 클럭 복원기(CDR) 및 이를 포함하는 유선통신용 시리얼 수신기(RX)는 고속 시리얼 통신용 칩(CDR이 들어가는 모든 분야)에 적용 가능하다. 예를 들어, 데이터센터, 디스플레이 포트, 메모리 등의 분야에 적용 가능한다.
이상 첨부된 도면을 참조하여 본 발명의 실시 형태를 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 형태의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 형태에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1100: 클럭 복원기(CDR)
1130: 뱅뱅 위상 검출기(BBPD)
1150: 주파수 검출기(SRFD)
1170: 디지털 루프 필터
1190: 위상 회전기

Claims (8)

  1. 에지 샘플링 클럭에 기초하여 입력되는 NRZ 신호를 샘플링하는 샘플러;
    에지 샘플링 클럭의 위상이 상기 샘플러로부터 출력되는 NRZ 데이터의 위상에 비하여 앞서는지 또는 뒤떨어지는지를 검출하여 업 신호(UP) 또는 다운 신호(DN)를 출력하는 뱅뱅 위상 검출기;
    상기 뱅뱅 위상 검출기의 출력을 특정 조건에 따라 분류하여 상기 뱅뱅 위상 검출기의 출력을 서로 다른 2개의 UP/DN 경계기준에 의해 구분된 3개 이상의 영역 중 하나로 분류하는 분류부, 분류된 영역들 중 연속되는 2개의 영역의 겹치는 영역을 위상 위치로 추정하는 위상 위치 추정부, 추정된 위상 위치들 중 연속되는 2개의 위상 위치를 비교하여 -1, 0, 1 중 하나의 회전값을 출력하는 회전값 검출부, 및 상기 회전값 검출부에서 출력된 소정의 회전값들을 평균하여 상기 에지 샘플링 클럭의 주파수가 상기 NRZ 신호의 주파수보다 높은지 또는 낮은지를 검출하여 전압제어 발진기로 제공하는 적분-덤프 필터부를 포함하는, 주파수 검출기;
    상기 뱅뱅 위상 검출기의 출력을 제공받아 상기 뱅뱅 위상 검출기의 출력을 필터링하는 디지털 루프 필터; 및
    상기 디지털 루프 필터의 출력과 상기 전압제어 발진기로부터의 전압 발진 신호를 수신하여 상기 에지 샘플링 클럭을 상기 샘플러로 출력하는 위상 회전기;
    를 포함하는, 기준기를 필요로 하지 않는 클럭 복원기.
  2. 제 1 항에 있어서, 상기 분류부는,
    제1 특정 조건에 따라 상기 뱅뱅 위상 검출기의 출력을 분류하고,
    상기 제1 특정 조건은 연속적인 2개의 입력 데이터가 같지 않으면 1이고, 연속적인 2개의 입력 데이터가 같으면 0인, 기준기를 필요로 하지 않는 클럭 복원기.
  3. 제 1 항에 있어서, 상기 분류부는,
    제2 특정 조건에 따라 상기 뱅뱅 위상 검출기의 출력을 분류하고,
    상기 제2 특정 조건은 샘플링 오프셋이 설정된 구간에서, 이전에 입력된 데이터를 기준으로 다음의 입력 데이터가 라이징 에지이면 1이고, 이전에 입력된 데이터를 기준으로 다음의 연속적인 입력 데이터가 폴링 에지이면 0인, 기준기를 필요로 하지 않는 클럭 복원기.
  4. 제 1 항에 있어서, 상기 위상 위치 추정부는,
    상기 분류된 영역들 중 연속되는 2개의 영역이 서로 겹치는 부분이 없으면, 이전에 추정된 위상 위치를 복사(copy)하는, 기준기를 필요로 하지 않는 클럭 복원기.
  5. 제 1 항에 있어서, 상기 위상 위치 추정부는,
    상기 분류된 영역들 중 연속되는 2개의 영역이 동일하면, 이전에 추정된 위상 위치를 복사(copy)하는, 기준기를 필요로 하지 않는 클럭 복원기.
  6. 제 1 항에 있어서, 상기 위상 위치 추정부는,
    상기 뱅뱅 위상 검출기의 출력이 없으면, 직전에 출력된 상기 뱅뱅 위상 검출기의 출력을 복사(copy)하는, 기준기를 필요로 하지 않는 클럭 복원기.
  7. 제 1 항에 있어서, 상기 회전값 검출부는,
    이전 위상 위치를 기준으로 다음 위상 위치가 시계방향으로 돌린 위치이면 -1, 반시계 방향으로 돌린 위치이면 +1, 변화가 없으면 0을 회전값으로 출력하는, 기준기를 필요로 하지 않는 클럭 복원기.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 따른 기준기를 필요로 하지 않는 클럭 복원기와 상기 전압제어 발진기를 포함하는, 유선통신용 시리얼 수신기.
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