KR101823789B1 - 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로 - Google Patents

패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로 Download PDF

Info

Publication number
KR101823789B1
KR101823789B1 KR1020160157239A KR20160157239A KR101823789B1 KR 101823789 B1 KR101823789 B1 KR 101823789B1 KR 1020160157239 A KR1020160157239 A KR 1020160157239A KR 20160157239 A KR20160157239 A KR 20160157239A KR 101823789 B1 KR101823789 B1 KR 101823789B1
Authority
KR
South Korea
Prior art keywords
clock
frequency
data
fast
phase
Prior art date
Application number
KR1020160157239A
Other languages
English (en)
Inventor
강진구
손경섭
Original Assignee
인하대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인하대학교 산학협력단 filed Critical 인하대학교 산학협력단
Priority to KR1020160157239A priority Critical patent/KR101823789B1/ko
Application granted granted Critical
Publication of KR101823789B1 publication Critical patent/KR101823789B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로가 제시된다. 일 실시예에 따른 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로는 4비트 디바이더, 엣지 생성기, 선형 위상 검출기, 및 제1 전하 펌프를 포함하고, 데이터를 입력 받아 데이터의 위상과 클럭의 위상을 일치시키도록 동작되는 위상 고정 루프; 패스트 또는 슬로우 방향 결정기, 편향된 위상 검출기, 및 제2 전하 펌프를 포함하고, 입력 받은 상기 데이터와 상기 클럭의 주파수를 비교하여 주파수의 빠르고 느린 정보를 검출함에 따라 패스트(fast) 또는 슬로우(slow) 방향을 결정하며, 상기 데이터와 상기 클럭의 주파수를 일치시키도록 동작되는 주파수 고정 루프; 상기 제1 전하 펌프 및 상기 제2 전하 펌프로부터 입력되는 업 또는 다운 전류에 상응하는 조정 전압을 출력하는 루프 필터; 및 상기 루프 필터에서 출력되는 조정 전압에 따라 변화된 주파수 및 위상을 갖는 상기 클럭을 복원하고, 복원된 상기 클럭을 상기 4비트 디바이더 및 상기 패스트 또는 슬로우 방향 결정기로 피드백시키는 전압 제어 발진기를 포함하여 이루어질 수 있다.

Description

패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로{Reference-less Clock and Data Recovery Circuit with Fast or Slow Direction Selector}
아래의 실시예들은 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로에 관한 것이다.
시스템들의 집적화 및 고속화 등의 이유로, 송신 장치는 기존의 병렬 전송방식보다 고속 직렬 통신방식을 요구한다. 일반적으로 고속 직렬 통신방식에 사용되는 표준들은 수백에서 수 기가(Giga) bps의 데이터 전송속도를 가지고 있으며 별도의 클럭 신호를 전송하지 않고 데이터만이 전송되거나, 데이터에 클럭 신호에 대한 정보를 포함시켜 전송하게 된다.
따라서, 수신 장치는 송신 장치에서 전송된 데이터로부터 클럭 정보를 추출하고 이를 데이터와 동기화 하는 클럭 및 데이터 복원(Clock and Data Recovery, CDR) 회로를 필요로 한다.
종래의 일반적인 클럭 및 데이터 복원 회로는 넓은 주파수 범위를 갖는 입력 신호로부터 클럭과 데이터를 추출하기 위해 입력신호의 주파수에 대응하여 가변되는 주파수를 갖는 클럭이 필요하다. 일반적으로 넓은 주파수 범위를 갖는 입력신호에 대해 클럭을 제공하기 위해서는 위상 고정 루프(Phase Locked Loop, PLL)가 필수적으로 사용되어야 한다.
한국등록특허 10-0989848호는 이러한 클럭 및 데이터 복원 회로에 관한 것으로, 고속 직렬통신 등에서 비주기적 수신 데이터로부터 클럭을 복원하고 복원된 클럭 신호를 이용하여 데이터를 복원하는 기술을 기재하고 있다.
실시예들은 입력 데이터와 복원 데이터를 사용하여 데이터와 클럭 간 패스트(fast) 또는 슬로우(slow) 방향을 결정하여 추가적인 업 또는 다운 신호를 통해 주파수 고정이 이루어지며, 주파수 고정 이후 추가적인 신호가 발생되지 않음으로써 위상 고정 루프에 영향을 미치지 않는 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로를 제공하는데 있다.
실시예들은 입력 데이터와 복원 데이터를 사용하여 데이터와 클럭 간 패스트(fast) 또는 슬로우(slow) 방향을 결정하되, 서로 다른 카운터의 발생 시간을 통해 이루어지고, 주파수 습득 범위에 제한을 가지지 않음으로써, 데이터의 주파수와 클럭의 주파수의 차이가 큰 경우에도 주파수의 방향 결정과 주파수의 습득이 가능한 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로를 제공하는데 있다.
일 실시예에 따른 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로는, 4비트 디바이더, 엣지 생성기, 선형 위상 검출기, 및 제1 전하 펌프를 포함하고, 데이터를 입력 받아 데이터의 위상과 클럭의 위상을 일치시키도록 동작되는 위상 고정 루프; 패스트 또는 슬로우 방향 결정기, 편향된 위상 검출기, 및 제2 전하 펌프를 포함하고, 입력 받은 상기 데이터와 상기 클럭의 주파수를 비교하여 주파수의 빠르고 느린 정보를 검출함에 따라 패스트(fast) 또는 슬로우(slow) 방향을 결정하며, 상기 데이터와 상기 클럭의 주파수를 일치시키도록 동작되는 주파수 고정 루프; 상기 제1 전하 펌프 및 상기 제2 전하 펌프로부터 입력되는 업 또는 다운 전류에 상응하는 제어 전압을 출력하는 루프 필터; 및 상기 루프 필터에서 출력되는 제어 전압에 따라 변화된 주파수 및 위상을 갖는 상기 클럭을 복원하고, 복원된 상기 클럭을 상기 4비트 디바이더 및 상기 패스트 또는 슬로우 방향 결정기로 피드백시키는 전압 제어 발진기를 포함하여 이루어질 수 있다.
여기에서, 상기 위상 고정 루프는 상기 데이터와 상기 클럭을 입력 받아 복수의 엣지 신호를 생성하는 4비트 디바이더 및 엣지 생성기; 상기 4비트 디바이더 및 엣지 생성기를 통해 생성된 상기 복수의 엣지 신호를 전달 받아 상기 데이터의 위상과 상기 클럭의 위상을 비교하여 업(up) 또는 다운(down) 신호를 발생시키는 타임 매칭 선형 위상 검출기; 및 상기 타임 매칭 선형 위상 검출기에서의 업(up) 또는 다운(down) 신호에 따라 상기 데이터의 위상과 상기 클럭의 위상을 일치시키는 방향으로 동작되도록 상기 전압 제어 발진기의 제어 전압을 변화시키는 업 또는 다운 전류를 생성하는 제1 전하 펌프를 포함할 수 있다.
또한, 상기 주파수 고정 루프는 상기 데이터와 상기 전압 제어 발진기의 출력된 상기 클럭의 주파수를 비교하여, 주파수의 빠르고 느린 정보를 검출함에 따라 패스트(fast) 또는 슬로우(slow) 방향을 결정하고 출력하는 패스트 또는 슬로우 방향 결정기; 상기 데이터와 상기 클럭을 입력 받아 복수의 엣지 신호를 생성하는 4비트 디바이더 및 엣지 생성기를 통해 생성된 상기 복수의 엣지 신호를 전달 받고, 상기 패스트 또는 슬로우 방향 결정기로부터 결정된 방향 정보인 패스트(fast) 또는 슬로우(slow) 방향 정보에 따라 업(up) 또는 다운(down) 신호를 발생시키는 편향된 위상 검출기; 및 상기 편향된 위상 검출기에서의 업(up) 또는 다운(down) 신호에 따라 상기 데이터의 주파수와 상기 클럭의 주파수를 일치시키는 방향으로 동작되도록 상기 전압 제어 발진기의 제어 전압을 변화시키는 업 또는 다운 전류를 생성하는 제2 전하 펌프를 포함할 수 있다.
상기 주파수 고정 루프는, 상기 편향된 위상 검출기에서 상기 데이터의 주파수와 상기 클럭의 주파수가 일치될 때까지 업(up) 또는 다운(down) 신호를 생성하고, 상기 데이터의 주파수와 상기 클럭의 주파수가 일치되어 고정된 이후, 추가적인 업 또는 다운 신호를 생성하지 않음에 따라 상기 주파수 고정 루프가 상기 위상 고정 루프에 영향을 미치지 않는 것을 특징으로 할 수 있다.
상기 데이터의 주파수와 상기 클럭의 주파수를 비교하여 패스트(fast) 또는 슬로우(slow) 방향을 선택하고, 추가적인 한 방향의 위상 검출을 통해 추가적인 기준 신호 없이 입력된 상기 데이터만을 사용하여 주파수를 고정시킬 수 있다.
상기 패스트 또는 슬로우 방향 결정기는, 상기 데이터의 주파수와 상기 클럭의 주파수를 비교하여 상기 데이터의 주파수가 상기 클럭의 주파수보다 느릴 경우 패스트(fast) 방향이 결정되고, 상기 데이터의 주파수가 상기 클럭의 주파수보다 빠를 경우 슬로우(slow) 방향이 결정될 수 있다.
상기 4비트 디바이더는, 16번의 데이터 하강 엣지마다 카운터가 출력되는 4비트 카운터; 및 상기 4비트 카운터에서의 출력되는 카운터에 따라 온(on)되어 상기 데이터를 통과시키는 스위치를 포함하고, 상기 엣지 생성기는, 상기 데이터와 클럭을 입력 받아 상기 4비트 디바이더를 통과한 데이터의 상승 엣지마다 딜레이를 가진 신호를 발생시킬 수 있다.
실시예들에 따르면 입력 데이터와 복원 데이터를 사용하여 데이터와 클럭 간 패스트(fast) 또는 슬로우(slow) 방향을 결정하여 추가적인 업 또는 다운 신호를 통해 주파수 고정이 이루어지며, 주파수 고정 이후 추가적인 신호가 발생되지 않음으로써 위상 고정 루프에 영향을 미치지 않는 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로를 제공할 수 있다.
실시예들에 따르면 입력 데이터와 복원 데이터를 사용하여 데이터와 클럭 간 패스트(fast) 또는 슬로우(slow) 방향을 결정하되, 서로 다른 카운터의 발생 시간을 통해 이루어지고, 주파수 습득 범위에 제한을 가지지 않음으로써, 데이터의 주파수와 클럭의 주파수의 차이가 큰 경우에도 주파수의 방향 결정과 주파수의 습득이 가능한 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로를 제공할 수 있다.
도 1은 일 실시예에 따른 패스트 또는 슬로우 방향 결정기를 가진 클럭 및 데이터 복원 회로를 개략적으로 나타내는 도면이다.
도 2는 일 실시예에 따른 4비트 디바이더 및 엣지 생성기를 개략적으로 나타내는 도면이다.
도 3은 일 실시예에 따른 타임 매칭 선형 위상 검출기를 개략적으로 나타내는 도면이다.
도 4는 일 실시예에 따른 패스트 또는 슬로우 방향 결정기를 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 편향된 위상 검출기를 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 전압 제어 발진기(VCO)의 초기값에 따른 클럭 및 데이터 복원(CDR) 회로의 동작 시뮬레이션 결과를 나타낸다.
도 7은 일 실시예에 따른 복원된 데이터의 아이-다이어그램을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 실시예들을 설명한다. 그러나, 기술되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시예들에 의하여 한정되는 것은 아니다. 또한, 여러 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 일 실시예에 따른 패스트 또는 슬로우 방향 결정기를 가진 클럭 및 데이터 복원 회로를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 일 실시예에 따른 패스트(fast) 또는 슬로우(slow) 방향 결정기를 가진 클럭 및 데이터 복원(Clock and Data Recovery, CDR) 회로(100)를 나타내는 것으로, 이 때 클럭은 기준-신호-없는 클럭(Reference-less Clock)이다.
일 실시예에 따른 패스트(fast) 또는 슬로우(slow) 방향 결정기를 가진 클럭 및 데이터 복원 회로(100)는 위상 고정 루프(Phase Lock Loop, PLL)(110), 주파수 고정 루프(Frequency Lock Loop, FLL)(120), 루프 필터(130), 그리고 전압 제어 발진기(Voltage Control Oscillator, VCO)(140)를 포함하여 이루어질 수 있다.
위상 고정 루프(PLL)(110)는 4비트 디바이더(4bit-divider)(111), 엣지 생성기(Edge Generator, EG)(112), 타임 매칭 선형 위상 검출기(Time-Matching Linear Phase Detector, TMLPD)(113), 및 제1 전하 펌프(Charge-Pump1, CP1)(114)를 포함할 수 있다.
4비트 디바이더(111)와 엣지 생성기(EG)(112)를 통해 입력된 데이터(data)와 클럭(clock)의 엣지 신호인 d_edge(데이터의 엣지 신호, DE)와 c_edge(클럭의 엣지 신호, CE)를 생성할 수 있다. 더 구체적으로, 4비트 디바이더(111)와 엣지 생성기(EG)(112)는 입력된 데이터와 전압 제어 발진기(VCO)(140)에서 출력된 클럭을 입력 받아 복수의 엣지 신호, 즉, 두 개의 엣지 신호(d_edge, c_edge)를 생성하고, 생성된 두 개의 엣지 신호를 타임 매칭 선형 위상 검출기(TMLPD)(113)과 주파수 고정 루프(Frequency Lock Loop, FLL)(120)의 편향된 위상 검출기(SPD)(122)로 전달할 수 있다.
여기에서, 4비트 디바이더(111)는 4비트 카운터 및 스위치를 포함할 수 있다.
4비트 카운터는 16번의 데이터 하강 엣지마다 카운터가 출력될 수 있고, 스위치는 4비트 카운터에서의 출력되는 카운터에 따라 온(on)되어 데이터를 통과시킬 수 있다.
엣지 생성기(EG)(112)는 데이터와 클럭을 입력 받아 4비트 디바이더(111)를 통과한 데이터의 상승 엣지마다 딜레이를 가진 신호를 발생시킬 수 있다.
타임 매칭 선형 위상 검출기(TMLPD)(113)는 선형 위상 검출기 중 하나로, 엣지 생성기(EG)(112)에서 생성된 두 개의 엣지 신호(d_edge, c_edge)를 입력 받아 위상 정보를 비교하여 업(up1) 또는 다운(dn1) 신호를 발생시키고, 제1 전하 펌프(CP1)(114)로 전달할 수 있다.
제1 전하 펌프(CP1)(114)는 타임 매칭 선형 위상 검출기(TMLPD)(113)로부터 업(up1) 또는 다운(dn1) 신호를 수신 받아 이에 상응하는 업 또는 다운 전류를 생성할 수 있다. 그리고 제1 전하 펌프(CP1)(114)는 후술할 루프 필터(130)의 전류를 소싱 또는 싱크시키고 데이터와 클럭의 위상이 일치하는 방향으로 동작될 수 있다.
즉, 제1 전하 펌프(CP1)(114)는 타임 매칭 선형 위상 검출기(TMLPD)(113)에서의 업(up1) 또는 다운(dn1) 신호에 따라 데이터의 위상과 클럭의 위상을 일치시키는 방향으로 동작되도록 전압 제어 발진기(VCO)(140)의 제어 전압 vcont을 변화시키는 업 또는 다운 전류를 생성할 수 있다.
다시 말하면, 위상 고정 루프(PLL)(110)는 4비트 디바이더(111)를 통해 데이터 속도를 16배 감소시킬 수 있다. 그 이후, 데이터와 클럭은 엣지 생성기(112)를 통해 각 상승 엣지마다 신호를 발생시킬 수 있다. 여기에서 데이터와 클럭의 상승 엣지를 통해 생성된 엣지 신호는 각각 d_edge(DE)와 c_edge(CE)로 표현될 수 있다. 두 개의 엣지 신호인 d_edge, c_edge를 입력으로 타임 매칭 선형 위상 검출기(TMLPD)(113)는 위상 정보를 비교하여 업(up1) 또는 다운(dn1) 신호를 발생시킬 수 있다. 이러한 정보는 제1 전하 펌프(114)를 통해 루프 필터(130)의 전하를 소싱 또는 싱크시키고 데이터와 클럭의 위상이 일치하는 방향으로 동작될 수 있다.
주파수 고정 루프(FLL)(120)는 패스트 또는 슬로우 방향 결정기(Fast/Slow Direction Selector, FSDS)(121), 편향된 위상 검출기(Slant Phase Detector, SPD)(122), 및 제2 전하 펌프(Charge-Pump2, CP2)(123)를 포함할 수 있다.
패스트 또는 슬로우 방향 결정기(FSDS)(121)는 입력된 데이터와 전압 제어 발진기(VCO)(140)에서 출력된 클럭의 주파수를 비교할 수 있다. 그리고 패스트 또는 슬로우 방향 결정기(121)는 주파수의 빠르고 느린 정보를 검출하여 패스트(fast, 빠른) 또는 슬로우(slow, 느린)의 방향을 결정하고 이를 출력할 수 있다.
특히, 패스트 또는 슬로우 방향 결정기(FSDS)(121)는 데이터의 주파수와 출력 클럭의 주파수를 비교하여, 데이터의 주파수가 출력 클럭의 주파수보다 느릴 경우 패스트(fast) 방향이 결정되고, 데이터의 주파수가 출력 클럭의 주파수보다 빠를 경우 슬로우(slow) 방향이 결정될 수 있다.
더 구체적으로, 패스트 또는 슬로우 방향 결정기(FSDS)(121)는 데이터와 복원 데이터를 비교함으로써 패스트(fast) 또는 슬로우(slow) 방향 결정이 이루어질 수 있다. 이에 대해 아래에서 더 구체적으로 설명하기로 한다.
이에, 데이터와 클럭의 주파수를 비교하여 패스트(fast) 또는 슬로우(slow) 방향을 선택하고, 추가적인 한 방향의 위상 검출을 통해 추가적인 기준 신호 없이 데이터만을 사용하여 주파수를 고정시킬 수 있다.
편향된 위상 검출기(SPD)(122)를 통해 두 개의 엣지 신호(d_edge, c_edge)의 위상을 비교하여 업(up2) 또는 다운(dn2) 신호를 발생시킬 수 있다.
즉, 편향된 위상 검출기(SPD)(122)는 4비트 디바이더(111)와 엣지 생성기(112)를 통해 생성된 두 개의 엣지 신호(d_edge, c_edge)를 전달 받아 이를 비교하여 업(up2) 또는 다운(dn2) 신호를 발생시킬 수 있다.
이 때, 편향된 위상 검출기(SPD)(122)는 이전 패스트(fast) 또는 슬로우(slow) 선택 정보에 따라 오직 업(up2) 또는 다운(dn2) 신호만 제2 전하 펌프(CP2)(123)에 전달할 수 있다. 여기에서 편향된 위상 검출기(SPD)(122)는 패스트 또는 슬로우 방향 결정기(FSDS)(121)로부터 이전 패스트(fast) 또는 슬로우(slow) 선택 정보를 전달 받을 수 있다.
제2 전하 펌프(CP2)(123)는 편향된 위상 검출기(SPD)(122)로부터 입력되는 업(up2) 또는 다운(dn2) 신호를 수신 받아 이에 상응하는 업 또는 다운 전류를 생성할 수 있다. 여기에서, 제2 전하 펌프(CP2)(123)는 업(up2) 또는 다운(dn2) 신호에 따라 전류를 소싱 또는 싱크시켜 데이터와 클럭의 주파수가 일치하는 방향으로 동작될 수 있다.
즉, 제2 전하 펌프(CP2)(123)는 편향된 위상 검출기(SPD)(122)에서의 업(up2) 또는 다운(dn2) 신호에 따라 데이터의 주파수와 클럭의 주파수를 일치시키는 방향으로 동작되도록 전압 제어 발진기의 제어 전압을 변화시키는 업 또는 다운 전류를 생성할 수 있다.
클럭과 데이터의 주파수가 일치되어 고정되면, 더 이상 추가적인 업(up2) 또는 다운(dn2) 신호는 발생되지 않는다. 이에 따라 주파수 고정 루프(FLL)(120)가 위상 고정 루프(PLL)(110)에 영향을 미치지 않게 된다.
다시 말하면, 주파수 고정 루프(FLL)(120)에서 패스트 또는 슬로우 방향 결정기(FSDS)(121)를 통해 입력된 데이터와 전압 제어 발진기(VCO)(140)에서 출력된 클럭의 주파수를 비교하여 빠른(fast) 또는 느린(slow) 방향성을 결정할 수 있다. 편향된 위상 검출기(SPD)(122)는 두 개의 엣지 신호 d_edge, c_edge를 비교하여 위상 정보를 출력할 수 있다. 여기에서 편향된 위상 검출기(SPD)(122)는 결정된 방향 정보인 패스트(fast) 또는 슬로우(slow)에 따라 오직 업(up2) 또는 다운(dn2) 신호만 출력할 수 있다. 이러한 업(up2) 또는 다운(dn2) 신호는 주파수가 일치할 때까지 계속적으로 생성될 수 있다. 클럭과 데이터의 주파수가 고정되면, 추가적인 업(up2) 또는 다운(dn2) 신호는 발생되지 않는다. 즉, 주파수 고정 후, 주파수 고정 루프(FLL)(120)는 위상 고정 루프(PLL)(110)에 영향을 미치지 않는다.
루프 필터(130)는 제1 전하 펌프(CP1)(114) 및 제2 전하 펌프(CP2)(123)로부터 입력되는 업 또는 다운 전류에 상응하는 아날로그 전압 조정신호를 출력할 수 있다.
더 구체적으로, 루프 필터(130)는 제1 전하 펌프(CP1)(114) 및 제2 전하 펌프(CP2)(123)의 출력단과 접지 사이에 서로 직렬로 연결된 저항(R) 및 제1 커패시터(C1)와 제1 전하 펌프(CP1)(114) 및 제2 전하 펌프(CP2)(123)의 출력단과 접지 사이에 연결된 제2 커패시터(C2)로 구성될 수 있다.
이와 같이, 제1 전하 펌프(CP1)(114) 및 제2 전하 펌프(CP2)(123)로부터 출력된 업 또는 다운 신호는 루프 필터(130)를 거치면서 후술할 전압 제어 발진기(VCO)(140)의 제어 전압 vcont으로 바뀌게 된다.
전압 제어 발진기(VCO)(140)는 루프 필터(130)에서 출력되는 아날로그 전압 조정신호에 따라 변화된 주파수 및 위상을 갖는 클럭을 복원하고, 복원된 클럭을 다시 4비트 디바이더(111) 및 패스트 또는 슬로우 방향 결정기(121)로 피드백시킬 수 있다. 여기에서, 전압 제어 발진기(VCO)(140)는 광-대역 링-전압 제어 발진기(Ring-Voltage Control Oscillator, Ring-VCO)가 사용될 수 있다.
실시예들에 따르면 입력 데이터와 복원 데이터를 사용하여 데이터와 클럭 간 패스트(fast) 또는 슬로우(slow) 방향을 결정하여 추가적인 업 또는 다운 신호를 통해 주파수 고정이 이루어지며, 주파수 고정 이후 추가적인 신호가 발생되지 않음으로써 위상 고정 루프에 영향을 미치지 않는다.
또한, 실시예들에 따르면 입력 데이터와 복원 데이터를 사용하여 데이터와 클럭 간 패스트(fast) 또는 슬로우(slow) 방향을 결정하되, 서로 다른 카운터의 발생 시간을 통해 이루어지고, 주파수 습득 범위에 제한을 가지지 않음으로써, 데이터의 주파수와 클럭의 주파수의 차이가 큰 경우에도 주파수의 방향 결정과 주파수의 습득이 가능하다.
도 2는 일 실시예에 따른 4비트 디바이더 및 엣지 생성기를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 일 실시예에 따른 4비트 디바이더(4bit-divider) 및 엣지 생성기(Edge Generator, EG)와 엣지 생성 파형 그래프를 나타내는 것으로, 4비트 디바이더(210)는 4비트 카운터(211)와 스위치(212)로 구성될 수 있다. 4비트 디바이더(210)는 16번의 데이터 하강 엣지마다 카운터가 출력되고 이 신호로 스위치(212)를 온(on) 시킨 후, 그 때마다 데이터를 통과시킬 수 있다.
입력되는 데이터와 클럭은 엣지 생성기(220)를 통해 상승 엣지마다 Td의 딜레이를 가진 신호를 발생시킬 수 있다. 이 때, 입력되는 데이터는 스위치가 온(on) 되는 경우 엣지 생성기(220)에 전달될 수 있다.
즉, 엣지 생성기(220)는 입력 데이터와 클럭을 입력 받고, 4비트 디바이더(210)를 통과한 입력 데이터의 상승 엣지마다 Td의 딜레이를 가진 신호를 발생시킬 수 있다.
도 3은 일 실시예에 따른 타임 매칭 선형 위상 검출기를 개략적으로 나타내는 도면이다.
도 3을 참조하면, 일 실시예에 따른 타임 매칭 선형 위상 검출기(Time-Matching Linear Phase Detector, TMLPD)의 회로 구성과 위상 정보에 따른 파형 그래프를 나타내는 것으로, 엣지 생성기(EG) 에서 생성된 두 개의 엣지 신호(d_edge, c_edge)를 입력 받아 위상 정보를 비교함으로써 업(up1) 또는 다운(dn1) 신호를 발생시킬 수 있다.
Case. 1은 데이터와 클럭의 위상이 같을 경우 각 노드에서의 파형을 나타낸다. 그리고, Case. 2는 데이터보다 클럭의 위상이 빠를 경우 각 노드에서의 파형을 나타내며, Case. 3은 데이터와 클럭의 위상이 느릴 경우 각 노드에서의 파형을 나타낸다.
도 4는 일 실시예에 따른 패스트 또는 슬로우 방향 결정기를 설명하기 위한 도면이다.
일 실시예에 따른 패스트 또는 슬로우 방향 결정기에서 패스트(fast) 또는 슬로우(slow) 방향 결정은 데이터와 복원 데이터를 비교함으로써 이루어진다.
일 실시예에 따른 패스트 또는 슬로우 방향 결정기의 샘플링 회로는 D-플립플롭으로 구성되고 데이터는 클럭에 하강 엣지로 리샘플링될 수 있다(복원 데이터(Rdata)). 데이터와 클럭에 주파수가 고정되는 경우, 각 데이터당 하나의 하강 엣지가 위치할 수 있다.
데이터(Data)와 복원 데이터(Rdata)는 각각 2n 카운터와 2n-1 카운터에 입력으로 사용되고, 각 카운터 출력은 d_out과 rd_out이 될 수 있다. 상기의 두 개의 카운터 출력의 타이밍 정보를 비교하여 패스트(fast) 또는 슬로우(slow) 방향을 결정할 수 있다.
데이터 주파수보다 클럭의 주파수가 느릴 경우, 데이터 한 비트당 클럭의 하강 엣지는 하나 이상 있기 때문에 모든 데이터는 복원될 수 있다. 즉, 일정 시간 동안 데이터와 복원 데이터의 상승 엣지의 개수는 동일하다. 그러므로 이 경우 rd_out이 d_out보다 항상 먼저 출력되고 이를 통해 fast 방향을 선택할 수 있다.
데이터 주파수보다 클럭의 주파수가 빠를 경우, 데이터 한 비트당 클럭의 하강 엣지는 하나 이하로 있기 때문에 복원되지 않는 데이터가 존재할 수 있다(no-sampling). 즉, 일정 시간 동안 데이터가 복원 데이터에 상승 엣지의 개수보다 많거나 같다. 그러므로 이 경우 rd_out이 d_out보다 항상 느리게 출력되고 이를 통해 slow 방향을 선택할 수 있다.
도 4a는 일 실시예에 따른 패스트 또는 슬로우 방향 결정기의 회로를 나타내는 도면이다.
도 4a를 참조하면, 일 실시예에 따른 패스트 또는 슬로우 방향 결정기의 회로는 26 카운터, 26-1 카운터, D-플립플롭, 및 and-게이트로 구성될 수 있다.
입력된 데이터(Data)와 D-플리플롭으로 복원된 데이터(Rdata)를 통해 패스트(fast) 또는 슬로우(slow) 방향을 결정할 수 있다. 입력된 데이터는 26 카운터를 통해 d_out을 출력하고 복원된 데이터는 26-1 카운터를 통해 rd_out을 출력할 수 있다.
두 개의 카운터의 출력의 발생 타이밍을 비교하여 패스트(fast) 또는 슬로우(slow) 방향을 결정할 수 있다.
도 4b는 일 실시예에 따른 데이터의 주파수가 클럭 주파수보다 느린 경우 각 노드의 타이밍 그래프를 나타낸다.
도 4b를 참조하면, Case. 1에서 데이터 주파수가 클럭의 주파수보다 느릴 경우, rd_out은 d_out보다 먼저 발생되고 패스트(fast) 방향이 결정될 수 있다. 즉, 주기적으로 d_out 보다 rd_out이 먼저 발생하고, 빠른(fast = high) 방향이 결정된다.
도 4c는 일 실시예에 따른 데이터의 주파수가 클럭 주파수보다 빠른 경우 각 노드의 타이밍 그래프를 나타낸다.
도 4c를 참조하면, Case. 2에서 데이터 주파수가 클럭의 주파수보다 빠를 경우, rd_out은 d_out보다 느리게 발생되고 슬로우(slow) 방향이 결정될 수 있다. 즉, 주기적으로 d_out 보다 rd_out이 나중에 발생하고, 느린(slow = high) 방향 결정된다.
도 5는 일 실시예에 따른 편향된 위상 검출기를 설명하기 위한 도면이다.
도 5a는 일 실시예에 따른 편향된 위상 검출기의 회로를 나타낸다.
도 5a를 참조하면, 일 실시예에 따른 편향된 위상 검출기의 회로는 버퍼, D-플립플롭, or-게이트, 및 and-게이트로 구성될 수 있다. 일 실시예에 따른 편향된 위상 검출기(Slant Phase Detector, SPD)는 엣지 생성기(EG)에서 출력된 두 개의 엣지 신호인 데이터의 엣지 신호(d_edge, DE)와 클럭의 엣지 신호(c_edge, CE)의 위상 정보를 비교하고 출력할 수 있다.
데이터와 클럭의 주파수 차이가 있는 경우, 데이터의 엣지 신호(d_edge)와 클럭의 엣지 신호(c_edge)의 위상 차이가 주기적으로 발생될 수 있다. 이러한 주기적인 위상 차이는 D-플립플롭의 출력인 qa 또는 qb를 발생시키고, 정보는 or-게이트를 통해 합해질 수 있다. 이 때 정보는 업(up2) 또는 다운(dn2) 신호의 정보와 같다.
패스트 또는 슬로우 방향 결정기(FSDS)에서 결정된 슬로우(slow) 또는 패스트(fast) 신호에 따라 오직 업(up2) 또는 다운(dn2) 신호가 출력될 수 있다. 즉, 패스트 또는 슬로우 방향 결정기(FSDS)에서 결정된 신호가 슬로우(slow) 방향일 경우 다운(dn2) 신호만 출력될 수 있다. 반대로, 패스트 또는 슬로우 방향 결정기(FSDS)에서 결정된 신호가 패스트(fast) 방향이 경우 업(up2) 신호만 발생될 수 있다.
도 5b는 일 실시예에 따른 데이터와 클럭의 위상에 따른 각 노드의 출력 파형 그래프를 나타내는 도면이다.
도 5b를 참조하면, 데이터와 클럭의 위상 차이에 따른 각 노드에 출력 파형 그래프를 나타내는 것으로, Case. 1에서 데이터와 클럭의 위상이 일치하는 경우 각 노드의 출력 파형을 확인할 수 있다. 이 때, 주기적인 위상 차이에 의해 발생되는 D-플립플롭의 출력인 qa와 qb의 신호는 발생되지 않는다.
Case. 2에서 클럭의 위상이 데이터의 위상보다 빠른 경우 각 노드의 출력 파형을 확인할 수 있다. 이 때, 주기적인 위상 차이에 의해 발생되는 D-플립플롭의 출력인 qb 신호가 발생될 수 있다.
Case. 3에서 데이터 위상이 클럭의 위상보다 빠른 경우 각 노드의 출력 파형을 확인할 수 있다. 이 때, 주기적인 위상 차이에 의해 발생되는 D-플립플롭의 출력인 qa 신호가 발생될 수 있다.
즉, 데이터와 클럭의 위상 차이가 있을 때, D-플리플롭의 출력인 qa 또는 qb에 출력 신호가 발생된다. 여기에서 발생되는 출력 신호인 두 신호를 합하여 업(up2) 또는 다운(dn2) 신호를 생성할 수 있다. 한편, 위상 차이가 없을 경우 업(up2) 또는 다운(dn2) 신호는 발생되지 않는다.
아래에서는 일 실시예에 따른 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로의 실험에 따른 결과를 나타낸다.
도 6은 일 실시예에 따른 전압 제어 발진기(VCO)의 초기값에 따른 클럭 및 데이터 복원(CDR) 회로의 동작 시뮬레이션 결과를 나타낸다.
여기에서, 입력되는 데이터의 속도는 2Gbps로 설정하여 검증하였다.
도 6a는 일 실시예에 따른 초기값 500MHz의 전압 제어 발진기(VCO)의 동작 그래프이다.
도 6a를 참조하면, 링-전압 제어 발진기(Ring-Voltage Control Oscillator, Ring-VCO)의 출력 클럭 주파수의 초기값은 500MHz 이다. 클럭의 주파수는 데이터의 주파수보다 느리므로 250ns에서 패스트 또는 슬로우 방향 결정기(FSDS)는 슬로우(slow) 방향을 결정할 수 잇다. 이후, 다운(dn2) 신호만 계속적으로 발생되어 전압 제어 발진기(VCO)의 제어 전압 vcont은 떨어지고 전압 제어 발진기(VCO)의 출력 클럭의 주파수는 높아진다. 약 9us 지점에서 전압 제어 발진기(VCO)의 클럭 주파수가 2GHz가 되면, 더 이상 추가적인 다운(dn2) 신호는 발생되지 않는다.
도 6b는 일 실시예에 따른 초기값 3.5GHz의 전압 제어 발진기(VCO)의 동작 그래프이다.
도 6b를 참조하면, 링-전압 제어 발진기(Ring-VCO)의 출력 클럭 주파수의 초기값은 3.5GHz 이다. 클럭 주파수는 데이터 주파수보다 빠르기 때문에 패스트(fast) 방향이 선택될 수 있다. 이후, 업(up2) 신호만 계속적으로 발생되어 vcont 전압은 올라가고 전압 제어 발진기(VCO)에 출력 클럭 주파수는 낮아진다. 약 11.5us에서 주파수가 고정되면, 더 이상 추가적인 업(up2) 신호는 발생되지 않는다.
도 7은 일 실시예에 따른 복원된 데이터의 아이-다이어그램을 나타내는 도면이다.
도 7을 참조하면, 일 실시예에 따른 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로에서 주파수 고정과 위상 고정 이후, 복원된 데이터의 아이-다이어그램을 나타낸다. 여기에서, 입력되는 데이터의 속도는 2Gbps로 설정하여 검증하였다. 복원된 데이터의 피크-피크 지터는 4.385ps로 약 0.01UI에 지터 성능을 보인다.
이상에서, 일 실시예에 따른 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로는 기준 신호가 없는 데이터 복원 회로이다. 입력 데이터와 복원 데이터를 사용하여 데이터와 클럭 간 패스트(fast) 또는 슬로우(slow) 방향을 결정하고, 방향의 결정 이후 추가적인 업(up2) 또는 다운(dn2) 신호를 통해 주파수 고정이 이루어질 수 있다. 주파수 고정 이후, 추가적인 업 또는 다운 신호는 발생되지 않으므로 주파수 고정 루프는 위상 고정 루프에 영향을 미치지 않는다. 한편, 방향 결정은 서로 다른 카운터의 발생 시간을 통해 이루어지고, 주파수 습득 범위에 제한을 가지지 않는다. 즉, 데이터와 클럭의 주파수 차이가 무한히 크더라도 주파수 방향 결정과 주파수 습득이 가능하다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 컨트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (7)

  1. 4비트 디바이더, 엣지 생성기, 선형 위상 검출기, 및 제1 전하 펌프를 포함하고, 데이터를 입력 받아 데이터의 위상과 클럭의 위상을 일치시키도록 동작되는 위상 고정 루프;
    패스트 또는 슬로우 방향 결정기, 편향된 위상 검출기, 및 제2 전하 펌프를 포함하고, 입력 받은 상기 데이터와 상기 클럭의 주파수를 비교하여 주파수의 빠르고 느린 정보를 검출함에 따라 패스트(fast) 또는 슬로우(slow) 방향을 결정하며, 상기 데이터와 상기 클럭의 주파수를 일치시키도록 동작되는 주파수 고정 루프;
    상기 제1 전하 펌프 및 상기 제2 전하 펌프로부터 입력되는 업 또는 다운 전류에 상응하는 제어 전압을 출력하는 루프 필터; 및
    상기 루프 필터에서 출력되는 제어 전압에 따라 변화된 주파수 및 위상을 갖는 상기 클럭을 복원하고, 복원된 상기 클럭을 상기 4비트 디바이더 및 상기 패스트 또는 슬로우 방향 결정기로 피드백시키는 전압 제어 발진기
    를 포함하고,
    상기 주파수 고정 루프는,
    상기 데이터와 상기 전압 제어 발진기의 출력된 상기 클럭의 주파수를 비교하여, 주파수의 빠르고 느린 정보를 검출함에 따라 패스트(fast) 또는 슬로우(slow) 방향을 결정하고 출력하는 패스트 또는 슬로우 방향 결정기;
    상기 데이터와 상기 클럭을 입력 받아 복수의 엣지 신호를 생성하는 4비트 디바이더 및 엣지 생성기를 통해 생성된 상기 복수의 엣지 신호를 전달 받고, 상기 패스트 또는 슬로우 방향 결정기로부터 결정된 방향 정보인 패스트(fast) 또는 슬로우(slow) 방향 정보에 따라 업(up) 또는 다운(down) 신호를 발생시키는 편향된 위상 검출기; 및
    상기 편향된 위상 검출기에서의 업(up) 또는 다운(down) 신호에 따라 상기 데이터의 주파수와 상기 클럭의 주파수를 일치시키는 방향으로 동작되도록 상기 전압 제어 발진기의 제어 전압을 변화시키는 업 또는 다운 전류를 생성하는 제2 전하 펌프
    를 포함하는 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로.
  2. 제1항에 있어서,
    상기 위상 고정 루프는,
    상기 데이터와 상기 클럭을 입력 받아 복수의 엣지 신호를 생성하는 4비트 디바이더 및 엣지 생성기;
    상기 4비트 디바이더 및 엣지 생성기를 통해 생성된 상기 복수의 엣지 신호를 전달 받아 상기 데이터의 위상과 상기 클럭의 위상을 비교하여 업(up) 또는 다운(down) 신호를 발생시키는 타임 매칭 선형 위상 검출기; 및
    상기 타임 매칭 선형 위상 검출기에서의 업(up) 또는 다운(down) 신호에 따라 상기 데이터의 위상과 상기 클럭의 위상을 일치시키는 방향으로 동작되도록 상기 전압 제어 발진기의 제어 전압을 변화시키는 업 또는 다운 전류를 생성하는 제1 전하 펌프
    를 포함하는 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로.
  3. 삭제
  4. 제1항에 있어서,
    상기 주파수 고정 루프는,
    상기 편향된 위상 검출기에서 상기 데이터의 주파수와 상기 클럭의 주파수가 일치될 때까지 업(up) 또는 다운(down) 신호를 생성하고, 상기 데이터의 주파수와 상기 클럭의 주파수가 일치되어 고정된 이후, 추가적인 업 또는 다운 신호를 생성하지 않음에 따라 상기 주파수 고정 루프가 상기 위상 고정 루프에 영향을 미치지 않는 것
    을 특징으로 하는 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로.
  5. 제1항에 있어서,
    상기 데이터의 주파수와 상기 클럭의 주파수를 비교하여 패스트(fast) 또는 슬로우(slow) 방향을 선택하고, 추가적인 한 방향의 위상 검출을 통해 추가적인 기준 신호 없이 입력된 상기 데이터를 사용하여 주파수를 고정시키는 것
    을 특징으로 하는 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로.
  6. 제1항에 있어서,
    상기 패스트 또는 슬로우 방향 결정기는,
    상기 데이터의 주파수와 상기 클럭의 주파수를 비교하여 상기 데이터의 주파수가 상기 클럭의 주파수보다 느릴 경우 패스트(fast) 방향이 결정되고, 상기 데이터의 주파수가 상기 클럭의 주파수보다 빠를 경우 슬로우(slow) 방향이 결정되는 것
    을 특징으로 하는 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로.
  7. 제1항에 있어서,
    상기 4비트 디바이더는,
    16번의 데이터 하강 엣지마다 카운터가 출력되는 4비트 카운터; 및
    상기 4비트 카운터에서의 출력되는 카운터에 따라 온(on)되어 상기 데이터를 통과시키는 스위치
    를 포함하고,
    상기 엣지 생성기는,
    상기 데이터와 클럭을 입력 받아 상기 4비트 디바이더를 통과한 데이터의 상승 엣지마다 딜레이를 가진 신호를 발생시키는 것
    을 특징으로 하는 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로.
KR1020160157239A 2016-11-24 2016-11-24 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로 KR101823789B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160157239A KR101823789B1 (ko) 2016-11-24 2016-11-24 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160157239A KR101823789B1 (ko) 2016-11-24 2016-11-24 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로

Publications (1)

Publication Number Publication Date
KR101823789B1 true KR101823789B1 (ko) 2018-01-31

Family

ID=61082915

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160157239A KR101823789B1 (ko) 2016-11-24 2016-11-24 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로

Country Status (1)

Country Link
KR (1) KR101823789B1 (ko)

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
J. Lee 외, "A 20-Gb/s Full-Rate Linear Clock and Data Recovery Circuit With Automatic Frequency Acquisition," IEEE JSSC, vol. 44, no. 12, pp. 3590-3602, 2009. 12.*
R. Inti 외, "A 0.5-to-2.5 Gb/s Reference-Less Half-Rate Digital CDR With Unlimited Frequency Acquisition Range and Improved Input Duty-Cycle...," IEEE JSSC, vol. 46, no. 12, pp. 3150-3162, 2011. 12.*
S. Choi 외, "0.65-to-10.5 Gb/s Reference-Less CDR With Asynchronous Baud-Rate Sampling for Frequency Acquisition and Adaptive Equalization," IEEE TCAS I, vol. 63, no. 2, pp. 276-287, 2016. 02.*

Similar Documents

Publication Publication Date Title
US10355852B2 (en) Lock detector for phase lock loop
KR101020513B1 (ko) 락 검출 회로 및 락 검출 방법
CN110324036B (zh) 时钟及数据恢复电路
US8958513B1 (en) Clock and data recovery with infinite pull-in range
WO2007019339A2 (en) Clock-and-data-recovery system
US10530563B2 (en) Clock synchronization device
CN103329440B (zh) 相位频率检测方法
US6275072B1 (en) Combined phase comparator and charge pump circuit
US10615804B2 (en) Clock and data recovery circuit
KR101823789B1 (ko) 패스트 또는 슬로우 방향 결정기를 가진 기준 신호 없는 클럭 및 데이터 복원 회로
US7598816B2 (en) Phase lock loop circuit with delaying phase frequency comparson output signals
KR101517719B1 (ko) 신호 처리 장치 및 방법
JP5433432B2 (ja) 位相周波数比較器およびシリアル伝送装置
US9461811B1 (en) Clock and data recovery circuit and clock and data recovery method
US9455823B2 (en) Four-phase clock generator with timing sequence self-detection
US20130088268A1 (en) Multi-Phase Clock Generation System and Clock Calibration Method Thereof
KR102509984B1 (ko) 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로
KR101846095B1 (ko) 패스트 또는 슬로우 방향 결정과 편향 위상 검출을 이용한 주파수 고정 루프 및 동작 방법
KR101610500B1 (ko) 데이터 비트 오류 허용오차를 개선한 펄스-폭 변조 방식의 외부 레퍼런스 클럭이 필요 없는 클럭-데이터 복원 회로 및 방법
KR101766055B1 (ko) 양방향성 주파수 검출기를 이용한 기준신호를 사용하지 않는 광대역 클락 및 데이터 복원회로 및 그 동작 방법
KR101823790B1 (ko) 업 또는 다운 펄스 타이밍 매칭을 이용한 저 지터 선형 위상 고정 루프
KR102609006B1 (ko) 주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원회로
KR101891925B1 (ko) 출력폭 조절 가능한 이진 위상 검출기를 사용한 저지터 클럭 데이터 복원 회로
US9553593B1 (en) Delay locked loop and associated control method
KR101714911B1 (ko) 기준신호를 사용하지 않는 광-대역 클락 및 데이터 복원용 양방향성 주파수 검출기 및 그 동작 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20161124

PA0201 Request for examination
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20171030

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20180122

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20180124

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20180124

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20210118

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20211229

Start annual number: 5

End annual number: 5

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20241104