KR101891925B1 - 출력폭 조절 가능한 이진 위상 검출기를 사용한 저지터 클럭 데이터 복원 회로 - Google Patents

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강진구
윤재옥
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인하대학교 산학협력단
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Abstract

출력폭 조절 가능한 이진 위상 검출기를 사용한 저지터 클럭 데이터 복원 회로 및 그 동작 방법 및 장치가 제시된다. 본 발명에서 제안하는 출력폭 조절 가능한 이진 위상 검출기를 사용한 저지터 클럭 데이터 복원 회로는 제1 플립플롭, 제2 플립플롭, 제3 플립플롭, 제4 플립플롭을 포함하는 이진 위상 검출기 및 전압 제어 발진기(Voltage Controlled Oscillator; VCO)를 포함하고, 제1 플립플롭은 0°의 전압 제어 발진기 페이즈를 클럭으로 사용하고, 제2 플립플롭은 180°의 전압 제어 발진기 페이즈를 클럭으로 사용하고, 제3 플립플롭은 제2 플립플롭의 출력신호(Q)를 클럭으로 사용하고, 제4 플립플롭은 제1 플립플롭의 출력신호(Q)를 클럭으로 사용한다.

Description

출력폭 조절 가능한 이진 위상 검출기를 사용한 저지터 클럭 데이터 복원 회로{Clock and Data Recovery Circuit using a Binary Phase Detector with an Adjustable Output Pulse Width}
본 발명은 출력폭을 조절하여 클럭 데이터 복원회로의 지터 특성을 개선하기 위한 회로에 관한 것이다.
칩 사이의 연결, 기판연결, 이더넷(Ethernet) 수신기 등의 고속 인터페이스 시스템에서 널리 사용되는 클럭 데이터 복원 회로(Clock and Data Recovery; CDR)는 송신단(TX)에서 보낸 데이터를 수신단(RX)에서 수신하여 클럭과 데이터를 추출하는 역할을 한다. NRZ(None Return to Zero) 형태의 데이터를 처리하여 클럭과 데이터를 뽑아 내기 위해서는 특별한 위상 검출기가 필요하고, 고속 데이터 통신에 주로 쓰이는 이진 위상 검출기인 Alexander 위상 검출기를 많이 사용하게 된다. 하지만, 데이터 복원 회로의 시스템이 안정화 되었을 때, 이러한 이진 위상 검출기의 한 주기 동안 두 번이나 지속되는 출력폭은 제어 전압의 리플(Ripple)을 야기하고 복원된 데이터와 클럭의 지터 특성을 악화시킨다. 이러한 지터 특성을 악화시키는 요인을 제거할 필요가 있으며, 또한 기존의 고정된 출력폭을 조절할 수 있도록 개선하여 기존의 이진 위상 검출기보다 범용성 높은 새로운 이진 위상 검출기를 필요로 한다.
본 발명이 이루고자 하는 기술적 과제는 지터 특성을 악화시키는 요인을 제거하고, 고정된 출력폭을 조절할 수 있도록 개선하여 종래 기술의 이진 위상 검출기보다 범용성이 높은 이진 위상 검출기를 사용한 저지터 클럭 데이터 복원 회로 및 그 동작 방법을 제공하는데 있다.
일 측면에 있어서, 본 발명에서 제안하는 출력폭 조절 가능한 이진 위상 검출기를 사용한 저지터 클럭 데이터 복원 회로는 제1 플립플롭, 제2 플립플롭, 제3 플립플롭, 제4 플립플롭을 포함하는 이진 위상 검출기 및 전압 제어 발진기(Voltage Controlled Oscillator; VCO)를 포함하고, 제1 플립플롭은 0°의 전압 제어 발진기 페이즈를 클럭으로 사용하고, 제2 플립플롭은 180°의 전압 제어 발진기 페이즈를 클럭으로 사용하고, 제3 플립플롭은 제2 플립플롭의 출력신호(Q)를 클럭으로 사용하고, 제4 플립플롭은 제1 플립플롭의 출력신호(Q)를 클럭으로 사용한다.
제1 플립플롭의 출력신호 및 제2 플립플롭의 출력신호에 의해 데이터신호 및 전압 제어 발진기의 클럭을 비교하여, 전압 제어 발진기의 클럭이 데이터신호보다 빠른 경우, 제4 플립플롭에 의해 제2 플립플롭의 출력신호를 제1 플립플롭의 출력신호의 상승엣지에서 샘플링한다.
제4 플립플롭에 의해 제2 플립플롭의 출력신호를 제1 플립플롭의 출력신호의 상승엣지에서 샘플링한 후, 45°의 전압 제어 발진기 페이즈를 클럭을 사용하여 제4 플립플롭을 리셋한다.
제1 플립플롭의 출력신호 및 제2 플립플롭의 출력신호에 의해 데이터신호 및 전압 제어 발진기의 클럭을 비교하여, 전압 제어 발진기의 클럭이 데이터신호보다 느린 경우, 제3 플립플롭에 의해 제1 플립플롭의 출력신호를 제2 플립플롭의 출력신호의 상승엣지에서 샘플링한다.
제3 플립플롭에 의해 제1 플립플롭의 출력신호를 제2 플립플롭의 출력신호의 상승엣지에서 샘플링한 후, 225°의 전압 제어 발진기 페이즈를 클럭을 사용하여 제3 플립플롭을 리셋한다.
또 다른 일 측면에 있어서, 본 발명에서 제안하는 제1 플립플롭, 제2 플립플롭, 제3 플립플롭, 제4 플립플롭을 포함하는 이진 위상 검출기 및 전압 제어 발진기를 포함하는 클럭 데이터 복원 회로의 동작 방법은 제1 플립플롭의 출력신호 및 제2 플립플롭의 출력신호에 의해 데이터신호 및 전압 제어 발진기의 클럭을 비교하는 단계, 비교결과 전압 제어 발진기의 클럭이 데이터신호보다 빠른 경우, 제4 플립플롭에 의해 제2 플립플롭의 출력신호를 제1 플립플롭의 출력신호의 상승엣지에서 샘플링하는 단계, 비교결과 전압 제어 발진기의 클럭이 데이터신호보다 느린 경우, 제3 플립플롭에 의해 제1 플립플롭의 출력신호를 제2 플립플롭의 출력신호의 상승엣지에서 샘플링하는 단계 및 데이터신호 및 전압 제어 발진기의 클럭을 비교결과에 따라 하나의 데이터 신호에 대하여 하나의 UP&DN 신호를 출력하는 단계를 포함한다.
제4 플립플롭에 의해 제2 플립플롭의 출력신호를 제1 플립플롭의 출력신호의 상승엣지에서 샘플링하는 단계는 샘플링한 후, 45°의 전압 제어 발진기 페이즈를 클럭을 사용하여 제4 플립플롭을 리셋하는 단계를 포함한다.
제3 플립플롭에 의해 제1 플립플롭의 출력신호를 제2 플립플롭의 출력신호의 상승엣지에서 샘플링하는 단계는 샘플링한 후, 225°의 전압 제어 발진기 페이즈를 클럭을 사용하여 제3 플립플롭을 리셋하는 단계를 포함한다.
본 발명의 실시예들에 따른 출력폭 조절 가능한 이진 위상 검출기를 사용한 저지터 클럭 데이터 복원 회로는 지터 특성을 악화시키는 요인을 제거하고, 고정된 출력폭을 조절할 수 있도록 개선되어 종래 기술의 이진 위상 검출기보다 높은 범용성을 가질 수 있다.
도 1은 종래기술에 따른 클럭 데이터 복원 회로의 구조를 나타내는 도면이다.
도 2는 종래기술에 따른 알렉산더(Alexander) 이진 위상 검출기 회로의 구조와 회로 동작의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 이진 위상 검출기 회로와 4-스테이지 VCO를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 이진 위상 검출기를 사용한 저지터 클럭 데이터 복원 회로의 동작 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 이진 위상 검출기의 긴 데이터와 짧은 데이터에 대한 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른 이진 위상 검출기의 최소와 최대 출력폭을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 이진 위상 검출기와 종래기술에 따른 Alexander 위상 검출기의 출력폭 비교결과이다.
도 8은 본 발명의 일 실시예에 따른 이진 위상 검출기와 종래기술에 따른 Alexander 위상 검출기의 제어 전압 비교결과이다.
도 9는 본 발명의 일 실시예에 따른 이진 위상 검출기와 종래기술에 따른 Alexander 위상 검출기의 지터 비교결과이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 종래기술에 따른 클럭 데이터 복원 회로의 구조를 나타내는 도면이다.
도 1과 같이 위상 검출기 회로는 수신단(RX)에서 수신한 NRZ(None Return to Zero)형태의 데이터입력과 전압 제어 발진기(Voltage Control Oscillator; VCO)의 출력을 비교하여 위상차이를 차지 펌프에 전달하는 회로이다.
도 2는 종래기술에 따른 알렉산더(Alexander) 이진 위상 검출기 회로의 구조와 회로 동작의 타이밍도이다.
도 2(a)는 종래기술에 따른 알렉산더(Alexander) 이진 위상 검출기 회로의 구조이고, 도 2(b)는 데이터신호가 클럭보다 느린 경우, 도 2(c)는 데이터신호가 클럭보다 빠른 경우의 각 신호들의 타이밍도이다.
데이터신호가 클럭보다 느린지 빠른지 여부만을 판단하여 한 주기(1T)동안 유지되는 펄스를 고정적으로 출력하고, 고속회로에 적합하지만 클럭의 상승엣지와 하강엣지에 각각 한번씩 1T만큼의 출력을 내보내기 때문에 한 번의 데이터 천이에 따라 2번의 UP&DN 펄스를 출력한다. 특히, 데이터의 010 패턴의 경우 이러한 두 번의 신호가 연속적으로 일어나기 때문에 제어 전압의 리플을 급격하게 증가시킨다. 결론적으로, XOR 게이트의 특성상 한 번의 데이터 천이에 두 번의 UP&DN 펄스를 내보낸다. 또한, 고정적으로 1T동안 UP&DN 펄스를 지속한다. 이러한 두 가지 단점은 위상 검출기의 구조적으로 복원된 데이터신호와 클럭의 지터를 증가시키는 요인이 된다.
도 3은 본 발명의 일 실시예에 따른 이진 위상 검출기 회로와 4-스테이지 VCO를 나타내는 도면이다.
도 3(a)는 이진 위상 검출기 회로의 구조를 나타내고, 도 3(b)는 4-스테이지 VCO를 나타내는 도면이다.
제안하는 출력폭 조절 가능한 이진 위상 검출기를 사용한 저지터 클럭 데이터 복원 회로는 제1 플립플롭(310), 제2 플립플롭(320), 제3 플립플롭(330), 제4 플립플롭(340)을 포함하는 도 3(a)의 이진 위상 검출기 및 도 3(b)의 전압 제어 발진기(VCO)를 포함한다.
제1 플립플롭(310)은 0°의 전압 제어 발진기 페이즈를 클럭으로 사용하고, 제2 플립플롭(320)은 180°의 전압 제어 발진기 페이즈를 클럭으로 사용하고, 제 3 플립플롭(330)은 제 2 플립플롭(320)의 출력신호(Q)를 클럭으로 사용하고, 제 4 플립플롭(340)은 제 1플립플롭(310)의 출력신호(Q)를 클럭으로 사용한다.
제1 플립플롭(310)의 출력신호(Q1) 및 제2 플립플롭(320)의 출력신호(Q2)에 의해 데이터신호 및 전압 제어 발진기의 클럭을 비교한다. 전압 제어 발진기의 클럭이 데이터신호보다 빠른 경우, 제4 플립플롭(340)에 의해 제2 플립플롭(320)의 출력신호(Q2)를 제1 플립플롭(310)의 출력신호(Q1)의 상승엣지에서 샘플링한다.
제4 플립플롭(340)에 의해 제2 플립플롭(320)의 출력신호(Q2)를 제1 플립플롭(310)의 출력신호(Q1)의 상승엣지에서 샘플링한 후, 45°의 전압 제어 발진기 페이즈를 클럭을 사용하여 제4 플립플롭(340)을 리셋한다.
또 다른 실시예에서, 제1 플립플롭(310)의 출력신호(Q1) 및 제2 플립플롭(320)의 출력신호(Q2)에 의해 데이터신호 및 전압 제어 발진기의 클럭을 비교한다. 전압 제어 발진기의 클럭이 데이터신호보다 느린 경우, 제3 플립플롭(330)에 의해 제1 플립플롭(310)의 출력신호(Q1)를 제2 플립플롭(320)의 출력신호(Q2)의 상승엣지에서 샘플링한다.
제3 플립플롭(330)에 의해 제1 플립플롭(310)의 출력신호(Q1)를 제2 플립플롭(320)의 출력신호(Q2)의 상승엣지에서 샘플링한 후, 225°의 전압 제어 발진기 페이즈를 클럭을 사용하여 제3 플립플롭(330)을 리셋한다.
제안하는 위상 검출기는 종래기술의 위상 검출기에서 두 개의 XOR게이트를 제거하여 구조적으로 더 단순하고 제3 플립플롭(330)과 제4 플립플롭(340)은 리셋이 가능한 구조를 사용한다. 또한 보편적으로 제1 플립플롭(310)과 제2 플립플롭(320)에 들어가는 클럭과 클럭바신호는 전압 제어 발진기의 0°와 180°를 사용하고, 추가적으로 제3 플립플롭(330)과 제4 플립플롭(340)에 225°와 45°의 전압 제어 발진기 페이즈를 필요로 한다.
도 4는 본 발명의 일 실시예에 따른 이진 위상 검출기를 사용한 저지터 클럭 데이터 복원 회로의 동작 방법을 설명하기 위한 흐름도이다.
제1 플립플롭, 제2 플립플롭, 제3 플립플롭, 제4 플립플롭을 포함하는 이진 위상 검출기 및 전압 제어 발진기를 포함하는 제안하는 출력폭 조절 가능한 이진 위상 검출기를 사용한 저지터 클럭 데이터 복원 회로의 동작 방법은 제1 플립플롭의 출력신호 및 제2 플립플롭의 출력신호에 의해 데이터신호 및 전압 제어 발진기의 클럭을 비교하는 단계(410), 비교결과 전압 제어 발진기의 클럭이 데이터신호보다 빠른 경우, 제4 플립플롭에 의해 제2 플립플롭의 출력신호를 제1 플립플롭의 출력신호의 상승엣지에서 샘플링하는 단계(420), 비교결과 전압 제어 발진기의 클럭이 데이터신호보다 느린 경우, 제3 플립플롭에 의해 제1 플립플롭의 출력신호를 제2 플립플롭의 출력신호의 상승엣지에서 샘플링하는 단계(430) 및 데이터신호 및 전압 제어 발진기의 클럭을 비교결과에 따라 하나의 데이터 신호에 대하여 하나의 UP&DN 신호를 출력하는 단계(440)를 포함한다.
단계(420)는 샘플링한 후, 45°의 전압 제어 발진기 페이즈를 클럭을 사용하여 제4 플립플롭을 리셋하는 단계를 포함한다.
단계(430)는 샘플링한 후, 225°의 전압 제어 발진기 페이즈를 클럭을 사용하여 제3 플립플롭을 리셋하는 단계를 포함한다.
도 5는 본 발명의 일 실시예에 따른 이진 위상 검출기의 긴 데이터와 짧은 데이터에 대한 타이밍도이다.
도 5(a)는 클럭보다 느린 긴 데이터신호에 대한 이진 위상검출기의 타이밍도이고, 5(b)는 클럭보다 느린 짧은 데이터신호에 대한 이진 위상검출기의 타이밍도이고, 도 5(c)는 클럭보다 빠른 긴 데이터신호에 대한 이진 위상검출기의 타이밍도이고, 도 5(d)는 클럭보다 빠른 짧은 데이터신호에 대한 이진 위상검출기의 타이밍도이다. Q1과 Q2신호에 의해서 데이터신호와 VCO 클럭을 비교하고 각 신호는 제3 플립플롭과 제4 플립플롭에 크로스로 연결되어 클럭이 데이터신호 보다 빠를 경우 제4 플립플롭에 의해서 Q2의 신호를 Q1의 상승엣지에서 샘플링 하게 된다. 이후 VCO의 45° 페이즈를 이용해서 제4 플립플롭을 리셋하게 된다. 마찬가지로 클럭이 데이터신호보다 느릴 경우 제3 플립플롭에 의해서 Q1의 신호를 Q2의 상승엣지에서 샘플링하고 VCO의 225° 페이즈에서 리셋하게 된다. 한 번의 데이터에 두 번이 아닌 한 번의 UP&DN신호를 출력하고, 출력폭 또한 최대 (1/8)T 수준으로 줄일 수 있기 때문에 기존의 최대 2T였던 출력폭과 비교하여 16배의 차이를 확인할 수 있다. 결론적으로, 줄어든 출력폭은 제어 전압의 리플을 최대로 감소시켜 복원된 클럭과 지터를 최소화 시킬 수 있다. 그리고 다중 페이즈를 사용하지 못하는 구조일 경우, 제3 플립플롭과 제4 플립플롭의 리셋 입력에 클럭과 클럭바 신호를 연결하면 1T*50% 크기의 펄스폭을 생성할 수 있다. 또한, 두 개의 XOR게이트를 제거하였기 때문에 종래기술의 구조대비 전력을 감소시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 이진 위상 검출기의 최소와 최대 출력폭을 나타내는 도면이다.
제안하는 이진 위상 검출기의 최소와 최대 출력폭이다. 도 3의 VCO의 다중페이즈를 제3 플립플롭과 제4 플립플롭의 리셋에 연결함에 따라 플립플롭의 지연 딜레이를 고려하지 않을 경우 출력폭을 최대 1T*12.5%에서 1T*50%까지 조정이 가능하여 필요에 따라 출력폭을 조절하여 범용성을 높일 수 있다.
도 7은 본 발명의 일 실시예에 따른 이진 위상 검출기와 종래기술에 따른 Alexander 위상 검출기의 출력폭 비교결과이다.
제안된 데이터 클럭 복원 회로는 180nm CMOS 공정을 사용하였고 2Gbps의 데이터 전송 속도 목표로 설계했다. 도 7은 종래기술의 Alexander 위상 검출기와 제안한 위상 검출기의 cadence사의 spectre simulation 비교이다.
010 데이터 패턴에 대하여 종래기술의 구조는 1.07ns의 출력폭을 가진 반면에 제안한 구조의 경우 75.25ps로 이상적인 값 62.15ps보다는 크지만 출력폭이 크게 줄어든 것을 확인할 수 있고, 한 번의 데이터 천이에 한 번의 UP&DN 신호를 출력하는 것을 확인 할 수 있다.
도 8은 본 발명의 일 실시예에 따른 이진 위상 검출기와 종래기술에 따른 Alexander 위상 검출기의 제어 전압 비교결과이다.
제어 전압은 VCO의 입력으로서 주파수와 페이즈의 레벨을 조절하고, 시스템이 안정화 되었을 때 제어전압의 리플이 작을수록 복원된 데이터와 클럭의 지터를 줄일 수 있다. 도 8의 경우 기존구조는 리플의 26mV인 것에 비해 제안한 구조는 3mV로 확연히 줄어든 것을 확인 할 수 있다.
도 9는 본 발명의 일 실시예에 따른 이진 위상 검출기와 종래기술에 따른 Alexander 위상 검출기의 지터 비교결과이다.
도 9는 종래기술의 구조와 제안한 구조의 지터 비교이다. 종래기술의 구조의 클럭 peak to peak 지터 32.6ps에서 4.75ps로 데이터의 peak to peak 지터는 32ps에서 5.93ps 85%로 개선된 것을 확인 할 수 있다.
표 1은 비교한 구조의 성능요약이다. 지터뿐만 아니라 두 개의 XOR게이트를 제거한 만큼 위상 검출기에서 소비되는 전력이 줄어든 것을 확인하였다. 제안하는 클럭 데이터 복원 회로는 2Gbps의 데이터 속도에서 동작하며 제안된 이진 위상 검출기는 종래기술의 소자를 더 단순화하여 전력효율을 개선하였다. 특히, 클럭 지터 특성의 경우 32.6ps에서 4.75ps로 85%로 개선되었고, VCO의 여러 다중 페이즈를 이용할 경우 출력 펄스폭을 1T*12.5%에서 1T*50%까지 조절가능하기 때문에 범용성이 높아 다른 여러 데이터 복원회로에 적용할 수 있다.
<표 1>
Figure 112017071884729-pat00001

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다.　 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다.　 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다.　 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다.　 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다.　 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다.　 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.　 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.　 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.　 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.　 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.　
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (8)

  1. 제1 플립플롭, 제2 플립플롭, 제3 플립플롭, 제4 플립플롭을 포함하는 이진 위상 검출기; 및
    전압 제어 발진기(Voltage Controlled Oscillator; VCO)
    를 포함하고,
    제1 플립플롭은 0°의 전압 제어 발진기 페이즈를 클럭으로 사용하고, 제2 플립플롭은 180°의 전압 제어 발진기 페이즈를 클럭으로 사용하고, 제3 플립플롭은 제2 플립플롭의 출력신호를 클럭으로 사용하고, 제4 플립플롭은 제1 플립플롭의 출력신호를 클럭으로 사용하고,
    제1 플립플롭의 출력신호 및 제2 플립플롭의 출력신호에 의해 데이터신호 및 전압 제어 발진기의 클럭을 비교하여, 전압 제어 발진기의 클럭이 데이터신호보다 빠른 경우, 제4 플립플롭에 의해 제2 플립플롭의 출력신호를 제1 플립플롭의 출력신호의 상승엣지에서 샘플링하고,
    제4 플립플롭에 의해 제2 플립플롭의 출력신호를 제1 플립플롭의 출력신호의 상승엣지에서 샘플링한 후, 45°의 전압 제어 발진기 페이즈를 클럭을 사용하여 제4 플립플롭을 리셋하는
    클럭 데이터 복원 회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    제1 플립플롭의 출력신호 및 제2 플립플롭의 출력신호에 의해 데이터신호 및 전압 제어 발진기의 클럭을 비교하여, 전압 제어 발진기의 클럭이 데이터신호보다 느린 경우, 제3 플립플롭에 의해 제1 플립플롭의 출력신호를 제2 플립플롭의 출력신호의 상승엣지에서 샘플링하는
    클럭 데이터 복원 회로.
  5. 제4항에 있어서,
    제3 플립플롭에 의해 제1 플립플롭의 출력신호를 제2 플립플롭의 출력신호의 상승엣지에서 샘플링한 후, 225°의 전압 제어 발진기 페이즈를 클럭을 사용하여 제3 플립플롭을 리셋하는
    클럭 데이터 복원 회로.
  6. 제1 플립플롭, 제2 플립플롭, 제3 플립플롭, 제4 플립플롭을 포함하는 이진 위상 검출기 및 전압 제어 발진기를 포함하는 클럭 데이터 복원 회로의 동작 방법에 있어서,
    제1 플립플롭의 출력신호 및 제2 플립플롭의 출력신호에 의해 데이터신호 및 전압 제어 발진기의 클럭을 비교하는 단계;
    비교결과 전압 제어 발진기의 클럭이 데이터신호보다 빠른 경우, 제4 플립플롭에 의해 제2 플립플롭의 출력신호를 제1 플립플롭의 출력신호의 상승엣지에서 샘플링하는 단계;
    비교결과 전압 제어 발진기의 클럭이 데이터신호보다 느린 경우, 제3 플립플롭에 의해 제1 플립플롭의 출력신호를 제2 플립플롭의 출력신호의 상승엣지에서 샘플링하는 단계; 및
    데이터신호 및 전압 제어 발진기의 클럭을 비교결과에 따라 하나의 데이터 신호에 대하여 하나의 UP&DN 신호를 출력하는 단계
    를 포함하고,
    제4 플립플롭에 의해 제2 플립플롭의 출력신호를 제1 플립플롭의 출력신호의 상승엣지에서 샘플링하는 단계는,
    샘플링한 후, 45°의 전압 제어 발진기 페이즈를 클럭을 사용하여 제4 플립플롭을 리셋하는 단계
    를 포함하는 클럭 데이터 복원 회로의 동작 방법.
  7. 삭제
  8. 제6항에 있어서,
    제3 플립플롭에 의해 제1 플립플롭의 출력신호를 제2 플립플롭의 출력신호의 상승엣지에서 샘플링하는 단계는,
    샘플링한 후, 225°의 전압 제어 발진기 페이즈를 클럭을 사용하여 제3 플립플롭을 리셋하는 단계
    를 포함하는 클럭 데이터 복원 회로의 동작 방법.
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* Cited by examiner, † Cited by third party
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M. Meghelli 외, "SiGe BiCMOS 3.3-V Clock and Data Recovery Circuits for 10-Gb/s Serial Transmission Systems," IEEE Journal of Solid-State Circuits, vol. 35, no. 12, pp. 1992-1995, 2000. 12.*
S.-H. Lin 외, "Full-Rate Bang-Bang Phase/Frequency Detectors for Unilateral Continuous-Rate CDRs," IEEE Transactions on Circuits and Systems-II:Express Briefs, vol. 55, no. 12, pp. 1214-1218, 2008. 12.

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