JP2007142748A - クロックデータ復元装置 - Google Patents

Abstract

【課題】トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても安定してクロック信号およびデータを復元することができるクロックデータ復元装置を提供する。
【解決手段】クロックデータ復元装置１では、サンプラ部１０、検出部２０、タイミング決定部３０およびクロック出力部４０を含むループにおける処理により、クロック信号ＣＫＸＡ，ＣＫＸＢおよびＣＫそれぞれの位相は、入力デジタル信号の位相と一致するよう調整され、クロック信号ＣＫＸＡが指示するデジタル信号のサンプリング時刻は、直前の２ビットの値Ｄ(n-2)および値Ｄ(n-1)が互いに異なる場合のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、クロック信号ＣＫＸＢが指示するデジタル信号のサンプリング時刻は、直前の２ビットの値Ｄ(n-2)および値Ｄ(n-1)が互いに等しい場合のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。
【選択図】図５

Description

本発明は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置に関するものである。

送信器から出力されたデジタル信号は、その送信器から伝送路を経て受信器へ伝送される間に波形が劣化することから、その受信器側においてクロック信号およびデータが復元される必要がある。このような復元を行うためのクロックデータ復元装置は、例えば特許文献１，２に開示されている。

これらの文献に開示された装置は、波形劣化したデジタル信号においてデータが遷移する時刻が変動することを考慮して、３つのタイミングで各ビットのデータを検出する。このとき、各ビットのデータを検出する際の３つのタイミングのうち、第１のタイミングは、当該ビットのデータ安定期間の初期時刻の近傍に設定され、第２のタイミングは、当該ビットのデータ安定期間の終期時刻の近傍に設定され、また、第３のタイミングは、第１のタイミングと第２のタイミングとの間の中央の時刻に設定される。

そして、特許文献１に開示された装置は、各ビットについて３つのタイミングで検出したデータが全て一致するように各タイミングを調整することによりクロック信号を復元し、また、そのとき中央の第３のタイミングで各ビットのデータを検出することによりデータを復元する。

一方、特許文献２に開示された装置は、第１のタイミングおよび第２のタイミングそれぞれにおけるビットエラーレート（すなわち、これらの各タイミングで検出したデータが、中央の第３のタイミングで検出したデータと異なる割合）が互いに等しく且つ初期設定範囲内となるように各タイミングを調整することによりクロック信号を復元し、また、そのとき中央の第３のタイミングで各ビットのデータを検出することによりデータを復元する。
特開平７−２２１８００号公報 特表２００４−５０７９６３号公報

ところで、入力デジタル信号のデータ遷移時刻は、デジタル信号を送出した送信器における電源電圧変動その他のノイズに因り生じるトランスミッタ・クロック・ジッタに起因して変動し、また、デジタル信号における不規則なデータパターンと伝送路における減衰との混合に因る符号間干渉等に起因して変動する。これらトランスミッタ・クロック・ジッタや符号間干渉が大きい場合に、上記の従来の装置は、クロック信号およびデータを復元することができない場合がある。

本発明は、上記問題点を解消する為になされたものであり、トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても安定してクロック信号およびデータを復元することができるクロックデータ復元装置を提供することを目的とする。

第１の発明に係るクロックデータ復元装置は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、サンプラ部、検出部、タイミング決定部およびクロック出力部を備える。

第１の発明におけるサンプラ部は、同一の周期Ｔを有するクロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫを入力するとともに、デジタル信号を入力して、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫＸＡが指示する時刻ｔ_XAでのデジタル信号の値ＤＸＡ(n)、クロック信号ＣＫＸＢが指示する時刻ｔ_XBでのデジタル信号の値ＤＸＢ(n)、および、クロック信号ＣＫが指示する時刻ｔ_Ｃでのデジタル信号の値Ｄ(n)、をサンプリングしホールドして出力する。ただし、「ｔ_XA＜ｔ_XB＜ｔ_Ｃ」_、ｎは整数である。

第１の発明における検出部は、各期間Ｔ(n)において、(1) ンプラ部から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力して、(2) 「Ｄ(n-2)≠Ｄ(n-1)」である場合に、値Ｄ(n-1)，値ＤＸＡ(n)および値Ｄ(n)に基づいて、クロック信号ＣＫＸＡにより指示される時刻とデジタル信号の値の遷移時刻との間の先後関係（以下「第１先後関係」という。）を検出し、(3) 「Ｄ(n-2)＝Ｄ(n-1)」である場合に、値Ｄ(n-1)，値ＤＸＢ(n)および値Ｄ(n)に基づいて、クロック信号ＣＫＸＢにより指示される時刻とデジタル信号の値の遷移時刻との間の先後関係（以下「第２先後関係」という。）を検出し、(4) 第１先後関係および第２先後関係に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出する。

第１の発明におけるタイミング決定部は、検出部により検出された第１先後関係および第２先後関係に基づいて、「Ｄ(n-2)≠Ｄ(n-1)」である場合にクロック信号ＣＫＸＡにより指示される時刻がデジタル信号の値の遷移時刻の分布の中心となるとともに、「Ｄ(n-2)＝Ｄ(n-1)」である場合にクロック信号ＣＫＸＢにより指示される時刻がデジタル信号の値の遷移時刻の分布の中心となるように、クロック信号ＣＫＸＡおよびクロック信号ＣＫＸＢそれぞれのタイミングの間の間隔２τを決定する。

第１の発明におけるクロック出力部は、検出部により検出された位相関係に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、タイミング決定部により決定されたタイミングに従って、「ｔ_XA＝ｔ_Ｃ−Ｔ／２−τ」および「ｔ_XB＝ｔ_Ｃ−Ｔ／２＋τ」なる関係を満たすクロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫをサンプラ部へ出力する。

このように構成される第１の発明に係るクロックデータ復元装置では、サンプラ部，検出部，タイミング決定部およびクロック出力部を含むループにおける処理により、クロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫそれぞれの位相は、入力デジタル信号の位相と一致するよう調整される。また、このループ処理により、クロック信号ＣＫＸＡが指示するデジタル信号のサンプリング時刻は、直前の２ビットの値Ｄ(n-2)および値Ｄ(n-1)が互いに異なる場合のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、また、クロック信号ＣＫＸＢが指示するデジタル信号のサンプリング時刻は、直前の２ビットの値Ｄ(n-2)および値Ｄ(n-1)が互いに等しい場合のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。そして、復元されたクロック信号として、クロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫの何れかが出力される。また、復元されたデータとして、デジタル値Ｄ(n)の時系列データが出力される。

第１の発明における検出部は、(1) 「Ｄ(n-2)≠Ｄ(n-1)」である場合に、「Ｄ(n-1)≠ＤＸＡ(n)＝Ｄ(n)」であるときに有意値となるＵＰＡ信号、および、「Ｄ(n-1)＝ＤＸＡ(n)≠Ｄ(n)」であるときに有意値となるＤＮＡ信号を、第１先後関係を表す信号として出力する第１先後関係検出回路と、(2) 「Ｄ(n-2)＝Ｄ(n-1)」である場合に、「Ｄ(n-1)≠ＤＸＢ(n)＝Ｄ(n)」であるときに有意値となるＵＰＢ信号、および、「Ｄ(n-1)＝ＤＸＢ(n)≠Ｄ(n)」であるときに有意値となるＤＮＢ信号を、第２先後関係を表す信号として出力する第２先後関係検出回路と、(3) ＵＰＡ信号とＵＰＢ信号との論理和を表すＵＰ信号、および、ＤＮＡ信号とＤＮＢ信号との論理和を表すＤＮ信号を、位相関係を表す信号として出力する位相関係検出回路と、を含むのが好適である。

第１の発明におけるタイミング決定部は、「ＤＮＡ＋ＵＰＢ」の累積加算値cntINSIDEおよび「ＵＰＡ＋＋ＵＰＢ＋ＤＮＡ＋ＤＮＢ」の累積加算値cntEDGEの比（cntINSIDE／cntEDGE）と値０.５との差が基準値以下になるように、クロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫそれぞれのタイミングを決定するのが好適である。

第１の発明におけるクロック出力部は、(1) ＵＰ信号およびＤＮ信号に基づいて周期Ｔまたは位相を調整した基準クロック信号を発生する基準クロック発生回路と、(2) タイミング決定部により決定されたタイミングに従って所要の遅延を基準クロック信号に付与して、クロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫを生成し、これらの信号を出力する遅延付与回路と、を含むのが好適である。

第２の発明に係るクロックデータ復元装置は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、サンプラ部、検出部、オフセット決定部およびクロック出力部を備える。

第２の発明におけるサンプラ部は、同一の周期Ｔを有するクロック信号ＣＫＸおよびクロック信号ＣＫを入力するとともに、デジタル信号を入力して、デジタル信号にオフセット（−Ｖoff）を付与して第１信号を生成し、デジタル信号にオフセット（＋Ｖoff）を付与して第２信号を生成し、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫＸが指示する時刻ｔ_Ｘでの第１信号の値ＤＸＡ(n)および第２信号の値ＤＸＢ(n)、ならびに、クロック信号ＣＫが指示する時刻ｔ_Ｃでのデジタル信号の値Ｄ(n)、をサンプリングしホールドして出力する。或いは、サンプラ部は、同一の周期Ｔを有するクロック信号ＣＫＸおよびクロック信号ＣＫを入力するとともに、デジタル信号を入力して、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫＸが指示する時刻ｔ_Ｘでのデジタル信号の値を、それぞれ＋Ｖoffおよび−Ｖoffオフセットされた閾値でサンプリングしホールドしてＤＸＡ(n)およびＤＸＢ(n)としてそれぞれ出力し、クロック信号ＣＫが指示する時刻ｔ_Ｃでのデジタル信号の値Ｄ(n)をサンプリングしホールドして出力する。ただし、「ｔ_Ｘ＜ｔ_Ｃ」、ｎは整数である。

第２の発明における検出部は、各期間Ｔ(n)において、(1) サンプラ部から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力して、(2) 値Ｄ(n-2)がハイレベルである場合に、値Ｄ(n-1)，値ＤＸＡ(n)および値Ｄ(n)に基づいて、クロック信号ＣＫＸにより指示される時刻と第１信号の値の遷移時刻との間の先後関係（以下「第１先後関係」という。）を検出し、(3) 値Ｄ(n-2)がローレベルである場合に、値Ｄ(n-1)，値ＤＸＢ(n)および値Ｄ(n)に基づいて、クロック信号ＣＫＸにより指示される時刻と第２信号の値の遷移時刻との間の先後関係（以下「第２先後関係」という。）を検出し、(4) 第１先後関係および第２先後関係に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出する。

第２の発明におけるオフセット決定部は、検出部により検出された第１先後関係および第２先後関係に基づいて、値Ｄ(n-2)がハイレベルである場合にクロック信号ＣＫＸにより指示される時刻が第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-2)がローレベルである場合にクロック信号ＣＫＸにより指示される時刻が第２信号の値の遷移時刻の分布の中心となるように、サンプラ部におけるオフセット付与量を決定する。

第２の発明におけるクロック出力部は、検出部により検出された位相関係に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔ_Ｃ−ｔ_Ｘ＝Ｔ／２」なる関係を満たすクロック信号ＣＫＸおよびクロック信号ＣＫをサンプラ部へ出力する。

このように構成される第２の発明に係るクロックデータ復元装置は、サンプラ部，検出部およびクロック出力部を含む第１ループを有するとともに、サンプラ部，検出部およびオフセット決定部を含む第２ループを有する。これら２つのループ処理により、クロック信号ＣＫＸおよびクロック信号ＣＫそれぞれの位相は、入力デジタル信号の位相と一致するよう調整され、クロック信号ＣＫＸが指示するサンプリング時刻は、値Ｄ(n-2)がハイレベルである場合の第１信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、また、クロック信号ＣＫＸが指示するサンプリング時刻は、値Ｄ(n-2)がローレベルである場合の第２信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。そして、復元されたクロック信号として、クロック信号ＣＫＸおよびクロック信号ＣＫの何れかが出力される。また、復元されたデータとして、デジタル値Ｄ(n)の時系列データが出力される。

第２の発明における検出部は、(1) 値Ｄ(n-2)がハイレベルである場合に、「Ｄ(n-1)≠ＤＸＡ(n)＝Ｄ(n)」であるときに有意値となるＵＰＡ信号、および、「Ｄ(n-1)＝ＤＸＡ(n)≠Ｄ(n)」であるときに有意値となるＤＮＡ信号を、第１先後関係を表す信号として出力する第１先後関係検出回路と、(2) 値Ｄ(n-2)がローレベルである場合に、「Ｄ(n-1)≠ＤＸＢ(n)＝Ｄ(n)」であるときに有意値となるＵＰＢ信号、および、「Ｄ(n-1)＝ＤＸＢ(n)≠Ｄ(n)」であるときに有意値となるＤＮＢ信号を、第２先後関係を表す信号として出力する第２先後関係検出回路と、(3) ＵＰＡ信号とＵＰＢ信号との論理和を表すＵＰ信号、および、ＤＮＡ信号とＤＮＢ信号との論理和を表すＤＮ信号を、位相関係を表す信号として出力する位相関係検出回路と、を含むのが好適である。

第２の発明におけるオフセット決定部は、「Ｄ(n)（ＤＮＡ＋ＵＰＢ）＋~Ｄ(n)（ＵＰＡ＋ＤＮＢ）」の累積加算値cntINSIDEおよび「ＵＰＡ＋ＵＰＢ＋ＤＮＡ＋ＤＮＢ」の累積加算値cntEDGEの比（cntINSIDE／cntEDGE）と値０.５との差が基準値以下になるように、サンプラ部におけるオフセット付与量を決定するのが好適である。

第２の発明におけるクロック出力部は、ＵＰ信号およびＤＮ信号に基づいて周期Ｔまたは位相を調整して、クロック信号ＣＫＸおよびクロック信号ＣＫを出力するのが好適である。

第３の発明に係るクロックデータ復元装置は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、サンプラ部、検出部、オフセット決定部およびクロック出力部を備える。

第３の発明におけるサンプラ部は、同一の周期Ｔを有するクロック信号ＣＫＸおよびクロック信号ＣＫを入力するとともに、デジタル信号を入力して、デジタル信号にオフセット（−Ｖoff）を付与して第１信号を生成し、デジタル信号にオフセット（＋Ｖoff）を付与して第２信号を生成し、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫＸが指示する時刻ｔ_Ｘでの第１信号の値ＤＸＡ(n)および第２信号の値ＤＸＢ(n)、ならびに、クロック信号ＣＫが指示する時刻ｔ_Ｃでのデジタル信号の値Ｄ(n)、をサンプリングしホールドして出力する。或いは、サンプラ部は、同一の周期Ｔを有するクロック信号ＣＫＸおよびクロック信号ＣＫを入力するとともに、デジタル信号を入力して、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫＸが指示する時刻ｔ_Ｘでのデジタル信号の値を、それぞれ＋Ｖoffおよび−Ｖoffオフセットされた閾値でサンプリングしホールドしてＤＸＡ(n)およびＤＸＢ(n)としてそれぞれ出力し、クロック信号ＣＫが指示する時刻ｔ_Ｃでのデジタル信号の値Ｄ(n)をサンプリングしホールドして出力する。ただし、「ｔ_Ｘ＜ｔ_Ｃ」、ｎは整数である。

第３の発明における検出部は、各期間Ｔ(n)において、(1) サンプラ部から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力して、(2) 値Ｄ(n-2)がハイレベルであるときに「ＤＸ(n)＝ＤＸＡ(n)」とし、(3) 値Ｄ(n-2)がローレベルであるときに「ＤＸ(n)＝ＤＸＢ(n)」として、(4) 値Ｄ(n-1)，値ＤＸ(n)および値Ｄ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出する。

第３の発明におけるオフセット決定部は、値ＤＸ(n)，値Ｄ(n-2)，値Ｄ(n-1)および値Ｄ(n)に基づいて、値Ｄ(n-2)がハイレベルである場合にクロック信号ＣＫＸにより指示される時刻が第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-2)がローレベルである場合にクロック信号ＣＫＸにより指示される時刻が第２信号の値の遷移時刻の分布の中心となるように、サンプラ部におけるオフセット付与量を決定する。

第３の発明におけるクロック出力部は、検出部により検出された位相関係に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔ_Ｃ−ｔ_Ｘ＝Ｔ／２」なる関係を満たすクロック信号ＣＫＸおよびクロック信号ＣＫをサンプラ部へ出力する。

このように構成される第３の発明に係るクロックデータ復元装置は、サンプラ部，検出部およびクロック出力部を含む第１ループを有するとともに、サンプラ部，検出部およびオフセット決定部を含む第２ループを有する。これら２つのループ処理により、クロック信号ＣＫＸおよびクロック信号ＣＫそれぞれの位相は、入力デジタル信号の位相と一致するよう調整され、クロック信号ＣＫＸが指示するサンプリング時刻は、値Ｄ(n-2)がハイレベルである場合の第１信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、また、クロック信号ＣＫＸが指示するサンプリング時刻は、値Ｄ(n-2)がローレベルである場合の第２信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。そして、復元されたクロック信号として、クロック信号ＣＫＸおよびクロック信号ＣＫの何れかが出力される。また、復元されたデータとして、デジタル値Ｄ(n)の時系列データが出力される。

第３の発明における検出部は、(1) 値Ｄ(n-2)がハイレベルであるときに値ＤＸＡ(n)を値ＤＸ(n)として出力し、値Ｄ(n-2)がローレベルであるときに値ＤＸＢ(n)を値ＤＸ(n)として出力する選択回路と、(2) 「Ｄ(n-1)≠ＤＸ(n)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n)≠Ｄ(n)」であるときに有意値となるＤＮ信号を、位相関係を表す信号として出力する位相関係検出回路と、を含むのが好適である。

第３の発明におけるオフセット決定部は、「{Ｄ(n)^Ｄ(n-1)}*{Ｄ(n-2)^ＤＸ(n)}」の累積加算値cntINSIDEおよび「Ｄ(n)^Ｄ(n-1)」の累積加算値cntEDGEの比（cntINSIDE／cntEDGE）と値０.５との差が基準値以下になるように、サンプラ部におけるオフセット付与量を決定するのが好適である。

第３の発明におけるクロック出力部は、ＵＰ信号およびＤＮ信号に基づいて周期Ｔまたは位相を調整して、クロック信号ＣＫＸおよびクロック信号ＣＫを出力するのが好適である。

本発明によれば、トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても、安定してクロック信号およびデータを復元することができる。

以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

本発明は、波形劣化したデジタル信号において生じるパターン効果を考慮して為されたものである。そこで、先ずパターン効果について説明する。図１は、波形劣化したデジタル信号のアイパターンを模式的に示す図である。この図に示されるように、波形劣化したデジタル信号を分析すると、或るビットから次のビットへデータが遷移する際の時刻は、その時刻より前のデータのパターンに依存する。すなわち、同一データが続いた後のデータ遷移時刻は相対的に遅くなり（図中の実線）、これに対して、データが変化した後のデータ遷移時刻は相対的に早くなる（図中の破線）。

或るビットのレベルは直前のビットの符号に依存する。すなわち、同じハイレベルあっても、そのビットは、直前のビットがハイレベルであれば高いハイレベルになり、直前のビットがローレベルであれば低いハイレベルになる。ローレベルについても同じである。或るビットの次の遷移は、そのビットのレベルに依存する。高いハイレベルからローレベルに遷移する場合には、低いローレベルから遷移する場合よりも遠くから遷移するため、遷移時刻が遅くなる。低いローレベルからハイレベルに遷移する場合も同じである。高いハイレベルや低いローレベルは、直前２ビットに同レベルが続いた場合に現れる。したがって、同レベルのビットが連続した後の遷移時刻は相対的に遅くなると言える。別の見方をすると、高いハイレベルからローレベルに遷移する場合は、低いローレベルから遷移する場合よりも波形が高くなる。高いローレベルからハイレベルに遷移する場合も同じである。高いハイレベルや高いローレベルは、直前のビットがハイレベルの場合に出現する。したがって、直前のビットのレベルに依存して、直後の遷移波形のオフセットが変化する。このような現象をパターン効果という。データ遷移時刻の変動は、それより前の各ビットのデータのパターンに依存するが、特に直前の２ビットの各データの異同に大きく依存する。また、データ遷移波形は、直前のビットに依存して、オフセットを持つ。

本発明では、このようなパターン効果を考慮した上で、直前の２ビットの各データが互いに異なる場合のデータ遷移時刻と、直前の２ビットの各データが互いに等しい場合のデータ遷移時刻と、を互いに区分して検出する。図２は、データ遷移時刻のデータをサンプリングするタイミングを説明する図である。同図（ａ）は、デジタル信号のアイパターンを模式的に示している。同図（ｂ）は、直前の２ビットの各データが互いに異なる場合のデータ遷移時刻の分布、直前の２ビットの各データが互いに等しい場合のデータ遷移時刻の分布、および、本発明におけるデータ遷移時刻のデータをサンプリングするタイミングを示している。また、同図（ｃ）は、直前の２ビットの各データの異同を区別しないときのデータ遷移時刻の分布、および、特許文献２に開示された発明におけるデータ遷移時刻のデータをサンプリングするタイミングを、比較の為に示している。

同図（ｃ）に示されるように、特許文献２に開示された発明では、直前の２ビットの各データの異同を区別しないときのデータ遷移時刻の分布の両端近傍のタイミングで、デジタル信号のデータをサンプリングする。これに対して、同図（ａ），（ｂ）に示されるように、本発明では、直前の２ビットの各データが互いに異なる場合のデータ遷移時刻の分布のピークのタイミング、および、直前の２ビットの各データが互いに等しい場合のデータ遷移時刻の分布のピークのタイミング、それぞれでデジタル信号のデータをサンプリングする。

以下に、本発明に係るクロックデータ復元装置の第１実施形態および第２実施形態について説明する。第１実施形態では、直前の２ビットの各データが互いに異なる場合のデータ遷移時刻の分布のピークのタイミングをクロック信号ＣＫＸＡが指示し、直前の２ビットの各データが互いに等しい場合のデータ遷移時刻の分布のピークのタイミングをクロック信号ＣＫＸＢが指示するようにする。第２実施形態では、タイミング調整とオフセット量調整との間の等価関係を利用して、入力デジタル信号にオフセット電圧値（−Ｖoff）を加算した第１信号、および、入力デジタル信号にオフセット電圧値（＋Ｖoff）を加算した第２信号それぞれについて、データ遷移時刻の分布のピークのタイミングを１つのクロック信号ＣＫＸが指示するようにするとともに、オフセット量Ｖoffを調整する。

（第１実施形態）
先ず、本発明に係るクロックデータ復元装置の第１実施形態について説明する。図３は、第１実施形態におけるデジタル信号のデータをサンプリングするタイミングを示す図である。同図（ａ）に示されるように、直前の２ビットの各データが互いに異なる場合、クロック信号ＣＫＸＡが指示するタイミングでデジタル信号の値ＤＸＡをサンプリングする。同図（ｂ）に示されるように、直前の２ビットの各データが互いに等しい場合、クロック信号ＣＫＸＢが指示するタイミングでデジタル信号の値ＤＸＢをサンプリングする。また、データ安定期間に、クロック信号ＣＫが指示するタイミングでデジタル信号の値Ｄをサンプリングする。

そして、直前の２ビットの各データが互いに異なる場合、値ＤＸＡおよび値Ｄに基づいて、データ遷移時刻の分布のピークのタイミングと、クロック信号ＣＫＸＡが指示するタイミングと、の間の先後関係を表すＵＰＡ信号およびＤＮＡ信号を得て、これにより両タイミングが一致するようにする。また、直前の２ビットの各データが互いに等しい場合、値ＤＸＢおよび値Ｄに基づいて、データ遷移時刻の分布のピークのタイミングと、クロック信号ＣＫＸＢが指示するタイミングと、の間の先後関係を表すＵＰＢ信号およびＤＮＢ信号を得て、これにより両タイミングが一致するようにする。

第１実施形態に係るクロックデータ復元装置１は、以上に説明したように、デジタル信号のデータをサンプリングするタイミングを、３つのクロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫで指示する。図４は、第１実施形態に係るクロックデータ復元装置１におけるデジタル信号のデータをサンプリングするタイミングを説明する図である。この図は、デジタル信号のアイパターンを模式的に示しており、また、データサンプリングのタイミングをＣＫＸＡ，ＣＫＸＢおよびＣＫで示している。

３つのクロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫは、同一の周期Ｔを有する。クロック信号ＣＫＸＡが指示するサンプリング時刻ｔ_XAに対して、クロック信号ＣＫＸＢが指示するサンプリング時刻ｔ_XBは時間２τだけ遅延しており、クロック信号ＣＫが指示するサンプリング時刻ｔ_Ｃは時間（Ｔ／２＋τ）だけ遅延している。すなわち、「ｔ_XA＜ｔ_XB＜ｔ_Ｃ」、「ｔ_XA＝ｔ_Ｃ−Ｔ／２−τ」および「ｔ_XB＝ｔ_Ｃ−Ｔ／２＋τ」なる関係が成り立つ。ただし、これらの周期Ｔ及び時間τはクロックデータ復元装置１により調整される。

また、図示されるように、周期Ｔの第ｎの期間Ｔ(n)それぞれにおいて、３つのクロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫそれぞれが指示するサンプリング時刻は、この順に並んでいる。ｎは任意の整数である。そして、各期間Ｔ(n)においてクロック信号ＣＫＸＡが指示する時刻でサンプリングされるデジタル信号の値をＤＸＡ(n)と表し、各期間Ｔ(n)においてクロック信号ＣＫＸＢが指示する時刻でサンプリングされるデジタル信号の値をＤＸＢ(n)と表し、また、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻でサンプリングされるデジタル信号の値をＤ(n)と表す。

なお、３つのクロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫそれぞれは、単相であってもよいし、多相であってもよい。例えば、クロック信号ＣＫを４相とした場合を考えると、各々の周期が４Ｔであって位相がπ／２づつ異なっている４つのクロック信号ＣＫ<1>，ＣＫ<2>，ＣＫ<3>，ＣＫ<4> を用い、また、これらの４つのクロック信号ＣＫ<1>〜ＣＫ<4> に対応して４つのラッチ回路をサンプラ部に設けることになる。多相とした場合、サンプラ部の回路規模が大きくなるものの、各回路ブロックに要求されるスピードは緩和される。

また、３つのクロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫは、別個のものであってもよいし、何れか２つのクロック信号が共通のものであってもよい。後者の場合、例えば、共通クロック信号を周期Ｔでパルス幅２τとし、共通クロック信号の立上がりエッジでクロック信号ＣＫＸＡを表し、共通クロック信号の立下がりエッジでクロック信号ＣＫＸＢを表してもよい。

図５は、第１実施形態に係るクロックデータ復元装置１の全体の概略構成を示す図である。この図に示されるように、クロックデータ復元装置１は、サンプラ部１０、検出部２０、タイミング決定部３０およびクロック出力部４０を備える。

サンプラ部１０は、３個のラッチ回路１１〜１３を含み、クロック出力部４０から出力された同一の周期Ｔを有するクロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫを入力するとともに、復元対象のデジタル信号をも入力する。ラッチ回路１１は、各期間Ｔ(n)においてクロック信号ＣＫＸＡが指示する時刻でのデジタル信号の値ＤＸＡ(n)をサンプリングしホールドして検出部２０へ出力する。ラッチ回路１２は、各期間Ｔ(n)においてクロック信号ＣＫＸＢが指示する時刻でのデジタル信号の値ＤＸＢ(n)をサンプリングしホールドして検出部２０へ出力する。また、ラッチ回路１３は、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)をサンプリングしホールドして検出部２０へ出力する。

検出部２０は、各期間Ｔ(n)においてサンプラ部１０から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力する。そして、検出部２０は、「Ｄ(n-2)≠Ｄ(n-1)」である場合に、値Ｄ(n-1)，値ＤＸＡ(n)および値Ｄ(n)に基づいて、クロック信号ＣＫＸＡにより指示される時刻とデジタル信号の値の遷移時刻との間の先後関係（第１先後関係）を検出し、この第１先後関係を表すＵＰＡ信号およびＤＮＡ信号をタイミング決定部３０へ出力する。また、検出部２０は、「Ｄ(n-2)＝Ｄ(n-1)」である場合に、値Ｄ(n-1)，値ＤＸＢ(n)および値Ｄ(n)に基づいて、クロック信号ＣＫＸＢにより指示される時刻とデジタル信号の値の遷移時刻との間の先後関係（第２先後関係）を検出し、この第２先後関係を表すＵＰＢ信号およびＤＮＢ信号をタイミング決定部３０へ出力する。さらに、検出部２０は、上記の第１先後関係および第２先後関係に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出し、この位相関係を表すＵＰ信号およびＤＮ信号をクロック出力部４０へ出力する。

タイミング決定部３０は、検出部２０により検出された第１先後関係および第２先後関係を表すＵＰＡ信号，ＤＮＡ信号，ＵＰＢ信号およびＤＮＢ信号を入力する。そして、タイミング決定部３０は、直前の２ビットの各データが互いに異なる場合（「Ｄ(n-2)≠Ｄ(n-1)」である場合）にクロック信号ＣＫＸＡにより指示される時刻がデジタル信号の値の遷移時刻の分布の中心となるとともに、直前の２ビットの各データが互いに等しい場合（「Ｄ(n-2)＝Ｄ(n-1)」である場合）にクロック信号ＣＫＸＢにより指示される時刻がデジタル信号の値の遷移時刻の分布の中心となるように、クロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫそれぞれのタイミング（すなわち、上記の時間τ）を決定する。

クロック出力部４０は、検出部２０により検出された位相関係を表すＵＰＢ信号およびＤＮＢ信号に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、タイミング決定部３０により決定されたタイミングに従って、クロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫをサンプラ部１０へ出力する。

図６は、第１実施形態に係るクロックデータ復元装置１に含まれる検出部２０の回路図である。検出部２０は、レジスタ回路２１、先後関係検出回路２２、先後関係検出回路２３、位相関係検出回路２４および排他的論理和回路２５を含む。

レジスタ回路２１は、各期間Ｔ(n)においてサンプラ部１０から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力し、これらを一定期間に亘って保持し所定のタイミングで出力する。すなわち、レジスタ回路２１は、或る期間に同時に、値Ｄ(n-2)および値Ｄ(n-1)を排他的論理和回路２５へ出力し、値Ｄ(n-1)，値Ｄ(n)および値ＤＸＡ(n)を先後関係検出回路２２へ出力し、また、値Ｄ(n-1)，値Ｄ(n)および値ＤＸＢ(n)を先後関係検出回路２３へ出力する。排他的論理和回路２５は、レジスタ回路２１から出力された値Ｄ(n-2)および値Ｄ(n-1)を入力して、これら２つの値が互いに異なればハイレベル値を出力し、これら２つの値が互いに等しければローレベル値を出力する。

先後関係検出回路２２は、位相比較回路２２ａを含み、レジスタ回路２１から出力された値Ｄ(n-1)，値Ｄ(n)および値ＤＸＡ(n)を入力して、排他的論理和回路２５から出力される値がハイレベル値である場合（すなわち、「Ｄ(n-2)≠Ｄ(n-1)」である場合）に、「Ｄ(n-1)≠ＤＸＡ(n)＝Ｄ(n)」であるときに有意値となるＵＰＡ信号、および、「Ｄ(n-1)＝ＤＸＡ(n)≠Ｄ(n)」であるときに有意値となるＤＮＡ信号を、上記の第１先後関係を表す信号として出力する。

先後関係検出回路２３は、位相比較回路２３ａを含み、レジスタ回路２１から出力された値Ｄ(n-1)，値Ｄ(n)および値ＤＸＢ(n)を入力して、排他的論理和回路２５から出力される値がローレベル値である場合（すなわち、「Ｄ(n-2)＝Ｄ(n-1)」である場合）に、「Ｄ(n-1)≠ＤＸＢ(n)＝Ｄ(n)」であるときに有意値となるＵＰＢ信号、および、「Ｄ(n-1)＝ＤＸＢ(n)≠Ｄ(n)」であるときに有意値となるＤＮＢ信号を、上記の第２先後関係を表す信号として出力する。

位相関係検出回路２４は、ＵＰＡ信号とＵＰＢ信号との論理和を表すＵＰ信号、および、ＤＮＡ信号とＤＮＢ信号との論理和を表すＤＮ信号を、上記の位相関係を表す信号として出力する。

図７（ａ）は、先後関係検出回路２２に含まれる位相比較回路２２ａの入出力値の真理値表を示す図表である。また、図７（ｂ）は、先後関係検出回路２３に含まれる位相比較回路２３ａの入出力値の真理値表を示す図表である。これら２つの真理値表は、３つの入力値のうちの１つがＤＸＡ(n)およびＤＸＢ(n)の何れかである点で相違するものの、この点を除けば、３つの入力値と２つの出力値との間の関係については共通である。

図７（ａ）について説明すると、図３（ａ）にも示されるように、「Ｄ(n-1)≠ＤＸＡ(n)＝Ｄ(n)」であるときに有意値１となるＵＰＡ信号は、クロック信号ＣＫＸＡにより指示されるサンプリング時刻が入力デジタル信号の値の遷移時刻より遅いか否かを表し、したがって、当該サンプリング時刻を早めることの要否を表す。また、「Ｄ(n-1)＝ＤＸＡ(n)≠Ｄ(n)」であるときに有意値１となるＤＮＡ信号は、クロック信号ＣＫＸＡにより指示されるサンプリング時刻が入力デジタル信号の値の遷移時刻より早いか否かを表し、したがって、当該サンプリング時刻を遅らせることの要否を表す。

同様に図７（ｂ）について説明すると、図３（ｂ）にも示されるように、「Ｄ(n-1)≠ＤＸＢ(n)＝Ｄ(n)」であるときに有意値１となるＵＰＢ信号は、クロック信号ＣＫＸＢにより指示されるサンプリング時刻が入力デジタル信号の値の遷移時刻より遅いか否かを表し、したがって、当該サンプリング時刻を早めることの要否を表す。また、「Ｄ(n-1)＝ＤＸＢ(n)≠Ｄ(n)」であるときに有意値１となるＤＮＢ信号は、クロック信号ＣＫＸＢにより指示されるサンプリング時刻が入力デジタル信号の値の遷移時刻より早いか否かを表し、したがって、当該サンプリング時刻を遅らせることの要否を表す。

図８は、クロック信号ＣＫＸＡ，ＣＫＸＢにより示されるサンプリング時刻と入力デジタル信号の値の遷移との関係を示す図である。同図（ａ）は、波形劣化したデジタル信号のアイパターンを模式的に示す図である。

同図（ｂ）に示されるように、「Ｄ(n-2)≠Ｄ(n-1)」である場合にクロック信号ＣＫＸＡにより指示されるサンプリング時刻が入力デジタル信号の値の遷移時刻分布の中心時刻より遅く、「Ｄ(n-2)＝Ｄ(n-1)」である場合にクロック信号ＣＫＸＢにより指示されるサンプリング時刻が入力デジタル信号の値の遷移時刻分布の中心時刻より早い場合、クロック信号ＣＫＸＡ，ＣＫＸＢそれぞれが指示するサンプリング時刻の間の時間差２τを長くする必要がある。

逆に、同図（ｃ）に示されるように、「Ｄ(n-2)≠Ｄ(n-1)」である場合にクロック信号ＣＫＸＡにより指示されるサンプリング時刻が入力デジタル信号の値の遷移時刻分布の中心時刻より早く、「Ｄ(n-2)＝Ｄ(n-1)」である場合にクロック信号ＣＫＸＢにより指示されるサンプリング時刻が入力デジタル信号の値の遷移時刻分布の中心時刻より遅い場合、クロック信号ＣＫＸＡ，ＣＫＸＢそれぞれが指示するサンプリング時刻の間の時間差２τを短くする必要がある。

タイミング決定部３０は、図８で説明したような判定を行って時間τを調整する。図９は、第１実施形態に係るクロックデータ復元装置１に含まれるタイミング決定部３０における処理を説明するフローチャートである。タイミング決定部３０は、変数cntEDG，変数cntINSIDE，定数cntEDGTHおよび定数widthを用いて、以下のような処理を行う。

ステップＳ１１では、変数cntEDGおよび変数cntINSIDEそれぞれの値を初期値０に設定する。続くステップＳ１２では、ＵＰＡ信号，ＵＰＢ信号，ＤＮＡ信号およびＤＮＢ信号それぞれの値の和を変数cntEDGの値に加算して、その加算値を変数cntEDGの新たな値とし、また、ＤＮＡ信号およびＵＰＢ信号それぞれの値の和を変数cntINSIDEの値に加算して、その加算値を変数cntINSIDEの新たな値とする。更に続くステップＳ１３では、変数cntEDGの値が定数cntEDGTHと等しいか否かを判定して、変数cntEDGの値が定数cntEDGTHに達していればステップＳ１４へ進み、変数cntEDGの値が定数cntEDGTHに達していなければステップＳ１２へ戻る。

ステップＳ１２およびステップＳ１３それぞれの処理は各期間Ｔ(n)に１回行われる。すなわち、ステップＳ１３において変数cntEDGの値が定数cntEDGTHに達したと判定されるまで、周期Ｔの期間毎にステップＳ１２の処理が１回行われる。そして、ステップＳ１３において変数cntEDGの値が定数cntEDGTHに達したと判定されてステップＳ１４へ進む時点で、変数cntEDGの値に対する変数cntINSIDEの値の比は、クロック信号ＣＫＸＡ，ＣＫＸＢそれぞれが指示するサンプリング時刻の間の時間差２τと、「Ｄ(n-2)≠Ｄ(n-1)」および「Ｄ(n-2)＝Ｄ(n-1)」それぞれの場合の入力デジタル信号の値の遷移時刻分布の中心時刻の間の時間差と、の関係（すなわち、図８（ｂ）および（ｃ）の何れであるか）を示す。

ステップＳ１４およびステップＳ１５において、変数cntEDGの値の０.５倍の値を中心として２widthを幅とする一定範囲に対して、変数cntINSIDEの値が如何なる関係にあるかを判定する。変数cntEDGの値の０.５倍に正定数widthを減算した値（0.5*cntEDG−width）と比べて変数cntINSIDEの値が小さいと判定した場合には、ステップＳ１６において値τを増加させて、新たな値τをクロック出力部４０へ通知する。変数cntEDGの値の０.５倍に正定数widthを加算した値（0.5*cntEDG＋width）と比べて変数cntINSIDEの値が大きいと判定した場合には、ステップＳ１７において値τを減少させて、新たな値τをクロック出力部４０へ通知する。また、上記一定範囲内に変数cntINSIDEの値があると判定した場合には、ステップＳ１８において値τを維持する。そして、ステップＳ１６〜Ｓ１８の何れかの処理が終了すると、ステップＳ１１に戻り、これまでに説明した処理を繰り返す。

タイミング決定部３０が以上のような処理を行うことで、一定範囲（0.5*cntEDG−width〜 0.5*cntEDG＋width）内に変数cntINSIDEの値が存在するように、すなわち、「ＤＮＡ＋ＵＰＢ」の累積加算値と「ＵＰＡ＋ＤＮＢ」の累積加算値との差が基準値以下になるように、値τが調整される。このようにすることにより、クロック信号ＣＫＸＡ，ＣＫＸＢそれぞれが指示するサンプリング時刻の間の時間差２τは、「Ｄ(n-2)≠Ｄ(n-1)」および「Ｄ(n-2)＝Ｄ(n-1)」それぞれの場合の入力デジタル信号の値の遷移時刻分布の中心時刻の間の時間差と一致するように調整される。

クロック出力部４０は、検出部２０から出力されたＵＰＢ信号およびＤＮＢ信号に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、タイミング決定部３０により決定された値τに基づいて、クロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫをサンプラ部１０へ出力する。図１０は、第１実施形態に係るクロックデータ復元装置１に含まれるクロック出力部４０の構成を示す図である。この図に示されるように、クロック出力部４０は、基準クロック発生回路４１および遅延付与回路４２を含む。

基準クロック発生回路４１は、検出部２０から出力されたＵＰ信号およびＤＮ信号に基づいて周期Ｔまたは位相を調整した基準クロック信号を発生する。基準クロック発生回路４１の回路構成としては、図１１〜図１３に示されるように種々の態様があり得る。遅延付与回路４２は、タイミング決定部３０により決定されたタイミングに従って所要の遅延を、基準クロック発生回路４１から出力された基準クロック信号に付与して、クロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫを生成し、これらの信号を出力する。このとき、クロック信号ＣＫＸＡが指示するサンプリングのタイミングに対して、クロック信号ＣＫＸＢが指示するサンプリングのタイミングが時間２τだけ遅れ、クロック信号ＣＫが指示するサンプリングのタイミングが時間（Ｔ／２＋τ）だけ遅れるよう、クロック信号ＣＫＸＡ，ＣＫＸＢおよびＣＫを生成し出力する。

図１１は、基準クロック発生回路４１の第１態様の回路構成を示す図である。この図に示される基準クロック発生回路４１Ａは、ＣＰ（ChargePump）回路４１１，ＬＰＦ（LowPass Filter）回路４１２およびＶＣＯ（Voltage-Controlled Oscillator）回路４１３を含む。この基準クロック発生回路４１Ａでは、検出部２０から出力されたＵＰ信号およびＤＮ信号を入力したＣＰ回路４１１は、ＵＰ信号およびＤＮ信号の何れが有意値であるかに応じて、充電および放電の何れかの電流パルスをＬＰＦ回路４１２へ出力する。ＬＰＦ回路４１２は、ＣＰ回路４１１から出力された電流パルスを入力して、その入力した電流パルスが充電および放電の何れであるかによって、出力電圧値を増減する。そして、ＶＣＯ回路４１３は、ＬＰＦ回路４１２から出力電圧値に応じた周期のクロック信号を発生して、この基準クロック信号を遅延付与回路４２へ出力する。ＶＣＯ回路４１３から遅延付与回路４２へ出力されるクロック信号は、ＵＰ信号およびＤＮ信号に基づいて周期が調整されたものとなる。

図１２は、基準クロック発生回路４１の第２態様の回路構成を示す図である。この図に示される基準クロック発生回路４１Ｂは、ＣＰ回路４１１，ＬＰＦ回路４１２，ＰＬＬ（PhaseLock Loop）回路４１４および可変遅延回路４１５を含む。この基準クロック発生回路４１Ｂでは、検出部２０から出力されたＵＰ信号およびＤＮ信号を入力したＣＰ回路４１１は、ＵＰ信号およびＤＮ信号の何れが有意値であるかに応じて、充電および放電の何れかの電流パルスをＬＰＦ回路４１２へ出力する。ＬＰＦ回路４１２は、ＣＰ回路４１１から出力された電流パルスを入力して、その入力した電流パルスが充電および放電の何れであるかによって、出力電圧値を増減する。ＰＬＬ回路４１４は、入力クロックＲＥＦＣＬＫから多相クロックを生成し、その多相クロックを可変遅延回路４１５へ出力する。そして、可変遅延回路４１５は、ＰＬＬ回路４１４から出力された多相クロックを入力し、ＬＰＦ回路４１２から出力された電圧値に応じた遅延を多相クロックに与えて、その遅延付与したクロックを遅延付与回路４２へ出力する。可変遅延回路４１５から遅延付与回路４２へ出力されるクロック信号は、ＵＰ信号およびＤＮ信号に基づいて位相が調整されたものとなる。なお、ＰＬＬ回路に替えてＤＬＬ（Delay Lock Loop）回路が用いられてもよい。

図１３は、基準クロック発生回路４１の第３態様の回路構成を示す図である。この図に示される基準クロック発生回路４１Ｃは、ＰＬＬ回路４１４，位相制御回路４１６および位相補間回路４１７を含む。この基準クロック発生回路４１Ｃでは、検出部２０から出力されたＵＰ信号およびＤＮ信号を入力した位相制御回路４１６は、ＵＰ信号およびＤＮ信号の何れが有意値であるかに応じて、位相補間回路４１７における位相調整量の増減を指示する制御信号を出力する。ＰＬＬ回路４１４は、入力クロックＲＥＦＣＬＫから多相クロックを生成し、その多相クロックを位相補間回路４１７へ出力する。そして、位相補間回路４１７は、ＰＬＬ回路４１４から出力された多相クロックを入力し、位相制御回路４１６から出力された制御信号に基づいて多相クロックの位相を補間により調整して、その位相調整したクロックを遅延付与回路４２へ出力する。位相補間回路４１７から遅延付与回路４２へ出力されるクロック信号は、ＵＰ信号およびＤＮ信号に基づいて位相が調整されたものとなる。なお、ＰＬＬ回路に替えてＤＬＬ回路が用いられてもよい。

以上のように構成されるクロックデータ復元装置１では、サンプラ部１０，検出部２０，タイミング決定部３０およびクロック出力部４０を含むループにおける処理により、クロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫそれぞれの位相は、入力デジタル信号の位相と一致するよう調整される。また、このループ処理により、クロック信号ＣＫＸＡが指示するデジタル信号のサンプリング時刻は、直前の２ビットの値Ｄ(n-2)および値Ｄ(n-1)が互いに異なる場合のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、また、クロック信号ＣＫＸＢが指示するデジタル信号のサンプリング時刻は、直前の２ビットの値Ｄ(n-2)および値Ｄ(n-1)が互いに等しい場合のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。そして、復元されたクロック信号として、クロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫの何れかが出力される。また、復元されたデータとして、デジタル値Ｄ(n)の時系列データが出力される。

図１４は、第１実施形態に係るクロックデータ復元装置１におけるクロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫそれぞれが指示するサンプリングのタイミングを示す図である。同図（ａ）は、入力デジタル信号のアイパターンの時間的変化の様子を示す。また、同図（ｂ）は、入力デジタル信号の長期間に亘るアイパターンを示す。入力デジタル信号のデータ遷移時刻の変動は、そのデジタル信号を送出した送信器における電源電圧変動その他のノイズに因り生じるトランスミッタ・クロック・ジッタ、および、デジタル信号における不規則なデータパターンと伝送路における減衰との混合に因る符号間干渉、等に起因して生じる。

同図（ａ）において、データ安定期間の中心時刻を時系列に結ぶ二点鎖線が曲線となっているのは、トランスミッタ・クロック・ジッタに因るものである。また、直前の２ビットの値Ｄ(n-2)および値Ｄ(n-1)の異同に依存してデータ遷移時刻が異なる現象は、符号間干渉に因るものである。トランスミッタ・クロック・ジッタが大きい場合には、同図（ｂ）に示されるように入力デジタル信号の長期間に亘るアイパターンにおいてアイが閉じてしまい、特許文献２に開示された装置の如くデータ遷移時刻の分布の両端近傍にデジタル信号のサンプリング時刻を合わせようとすると（図２（ｃ）参照）、そのサンプリング時刻を定めることができず、したがって、データ安定期間の中心時刻をも定めることができない。

これに対して、第１実施形態に係るクロックデータ復元装置１では、直前の２ビットの各データが互いに異なる場合のデータ遷移時刻の分布のピークのタイミングをクロック信号ＣＫＸＡが指示し、また、直前の２ビットの各データが互いに等しい場合のデータ遷移時刻の分布のピークのタイミングをクロック信号ＣＫＸＢが指示するので（図２（ａ）,（ｂ）参照）、クロック信号ＣＫＸＡ，ＣＫＸＢおよびＣＫそれぞれが指示するタイミング時刻を短期間で決定することができる。すなわち、第１実施形態に係るクロックデータ復元装置１は、トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても、安定してクロック信号およびデータを復元することができる。

（第２実施形態）
次に、本発明に係るクロックデータ復元装置の第２実施形態について説明する。図１５は、デジタル信号のデータをサンプリングするタイミングとオフセットとの関係を説明する図である。この図１５（ａ）において、破線で示される信号は、実線で示される入力デジタル信号にオフセットＶoffが付与されたものである。オフセットＶoffが付与された信号および元の入力デジタル信号を同一のラッチ回路でサンプリングすることを考えると、元の入力デジタル信号のサンプリングのタイミングと比べて、オフセットＶoffが付与された信号のサンプリングのタイミングは、時間τoff（＝Ｖoff／Slew Rate）だけ早くしたものと等価となる。また、このオフセットＶoffを付与した入力デジタル信号をラッチ回路によりサンプリングする効果は、図１５（ｂ）に示すように、オフセットを付与しない入力デジタル信号を閾値（−Ｖoff）でサンプリングすること、すなわち、サンプリング閾値へのオフセット付与によっても得ることができる。そこで、以下に、上記オフセット付与の等価な２つの方法のうち、入力デジタル信号に付与するオフセットを調整することにより、入力デジタル信号のサンプリング時刻を調整した第１実施形態の場合と等価の処理をする構成について第２の実施形態として説明する。

第２実施形態に係るクロックデータ復元装置２は、デジタル信号のデータをサンプリングするタイミングをクロック信号ＣＫで指示し、また、デジタル信号にオフセット（±Ｖoff）が付与された信号のデータをサンプリングするタイミングをクロック信号ＣＫＸで指示する。図１６は、第２実施形態に係るクロックデータ復元装置２におけるデジタル信号のデータをサンプリングするタイミングを説明する図である。この図は、デジタル信号のアイパターンを模式的に示しており、また、データサンプリングのタイミングをＣＫＸおよびＣＫで示している。なお、簡単のため、デジタル信号のオフセットを揃えて示し、サンプリングの閾値にオフセットを付与した形で示しているが、上記説明したように動作としては信号にオフセットを加える場合と等価である。

２つのクロック信号ＣＫＸおよびクロック信号ＣＫは、同一の周期Ｔを有する。クロック信号ＣＫＸが指示するサンプリング時刻ｔ_Ｘと、クロック信号ＣＫが指示するサンプリング時刻ｔ_Ｃとは、「ｔ_Ｃ−ｔ_Ｘ＝Ｔ／２」なる関係を有する。また、周期Ｔの第ｎの期間Ｔ(n)それぞれにおいて、２つのクロック信号ＣＫＸおよびクロック信号ＣＫそれぞれが指示するサンプリング時刻は、この順に並んでいる。ｎは任意の整数である。

各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻でサンプリングされる第１信号（＝入力デジタル信号−Ｖoff）の値をＤＸＡ(n)と表し、各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻でサンプリングされる第２信号（＝入力デジタル信号＋Ｖoff）の値をＤＸＢ(n)と表し、また、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻でサンプリングされる入力デジタル信号の値をＤ(n)と表す。ただし、これらの周期Ｔ及びオフセット量Ｖoffはクロックデータ復元装置２により調整される。

なお、３つのクロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫそれぞれは、単相であってもよいし、多相であってもよい。例えば、クロック信号ＣＫを４相とした場合を考えると、各々の周期が４Ｔであって位相がπ／２づつ異なっている４つのクロック信号ＣＫ<1>，ＣＫ<2>，ＣＫ<3>，ＣＫ<4> を用い、また、これらの４つのクロック信号ＣＫ<1>〜ＣＫ<4> に対応して４つのラッチ回路をサンプラ部に設けることになる。多相とした場合、サンプラ部の回路規模が大きくなるものの、各回路ブロックに要求されるスピードは緩和される。

また、２つのクロック信号ＣＫＸおよびクロック信号ＣＫは、別個のものであってもよいし、共通のものであってもよい。後者の場合、共通クロック信号を周期Ｔでパルス幅Ｔ／２とし、共通クロック信号の立上がりエッジでクロック信号ＣＫＸを表し、共通クロック信号の立下がりエッジでクロック信号ＣＫを表してもよい。

図１７は、第２実施形態に係るクロックデータ復元装置２の全体の概略構成を示す図である。この図に示されるように、クロックデータ復元装置２は、サンプラ部５０、検出部６０、オフセット決定部７０、クロック出力部８０およびＤＡ変換部９０を備える。

サンプラ部５０は、３個のラッチ回路５１〜５３および２個の加算回路５４，５５を含み、クロック出力部８０から出力された同一の周期Ｔを有するクロック信号ＣＫＸおよびクロック信号ＣＫを入力し、ＤＡ変換部９０から出力された電圧値（±Ｖoff）を入力し、また、復元対象のデジタル信号をも入力する。加算回路５４は、入力したデジタル信号にオフセット電圧値（−Ｖoff）を加算して、その加算結果である第１信号をラッチ回路５１へ出力する。加算回路５５は、入力したデジタル信号にオフセット電圧値（＋Ｖoff）を加算して、その加算結果である第２信号をラッチ回路５２へ出力する。ラッチ回路５１は、各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻での第１信号の値ＤＸＡ(n)をサンプリングしホールドして検出部６０へ出力する。ラッチ回路５２は、各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻での第２信号の値ＤＸＢ(n)をサンプリングしホールドして検出部６０へ出力する。また、ラッチ回路５３は、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻でのデジタル信号の値Ｄ(n)をサンプリングしホールドして検出部６０およびオフセット決定部７０へ出力する。

なお、入力デジタル信号へのオフセット付与に代わり、ラッチ回路におけるサンプリング閾値をオフセットする構成とする場合には、加算回路５４および加算回路５５を省くことができる。その場合、ラッチ回路５１およびラッチ回路５２にＤＡ変換部９０から出力された電圧値Ｖoffおよび−Ｖoffをそれぞれ入力する。そして、ラッチ回路５１およびラッチ回路５２は、クロック信号ＣＫＸが指示する時刻で入力デジタル信号をＶoffおよび−Ｖoffだけシフトさせた閾値でサンプリングしホールドして検出部６０へそれぞれ出力する。ここで、ＤＡ変換部９０は、ラッチ回路５１およびラッチ回路５２におけるオフセット電圧Ｖoffおよび−Ｖoffそのものを出力するものとしたが、ラッチ回路５１およびラッチ回路５２に、サンプリング閾値をＶoffおよび−Ｖoffオフセットさせる信号であれば、オフセット電圧Ｖoffおよび−Ｖoffそのものでなくてもよい。

検出部６０は、各期間Ｔ(n)においてサンプラ部５０から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力する。そして、検出部６０は、値Ｄ(n-2)がハイレベルである場合に、値Ｄ(n-1)，値ＤＸＡ(n)および値Ｄ(n)に基づいて、クロック信号ＣＫＸにより指示される時刻とデジタル信号の値の遷移時刻との間の先後関係（第１先後関係）を検出し、この第１先後関係を表すＵＰＡ信号およびＤＮＡ信号をオフセット決定部７０へ出力する。また、検出部２０は、値Ｄ(n-2)がローレベルである場合に、値Ｄ(n-1)，値ＤＸＢ(n)および値Ｄ(n)に基づいて、クロック信号ＣＫＸにより指示される時刻とデジタル信号の値の遷移時刻との間の先後関係（第２先後関係）を検出し、この第２先後関係を表すＵＰＢ信号およびＤＮＢ信号をオフセット決定部７０へ出力する。さらに、検出部２０は、上記の第１先後関係および第２先後関係に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出し、この位相関係を表すＵＰ信号およびＤＮ信号をクロック出力部８０へ出力する。

なお、第１実施形態における検出部２０では、「Ｄ(n-2)≠Ｄ(n-1)」および「Ｄ(n-2)＝Ｄ(n-1)」の何れの場合であるかによって、先後関係検出回路２２および先後関係検出回路２３の何れかから選択的に信号を出力した。これに対して、第２実施形態における検出部６０では、値Ｄ(n-2)がハイレベルおよびローレベルの何れであるかによって、先後関係検出回路６２および先後関係検出回路６３の何れかから選択的に信号を出力する。これは、図１５を用いて説明したようなタイミング調整とオフセット量調整との間の等価関係を考慮した結果に基づくものである。

オフセット決定部７０は、検出部６０により検出された第１先後関係および第２先後関係を表すＵＰＡ信号，ＤＮＡ信号，ＵＰＢ信号およびＤＮＢ信号を入力し、また、サンプラ部５０から出力されたデジタル値Ｄ(n)を入力する。そして、オフセット決定部７０は、値Ｄ(n-2)がハイレベルである場合にクロック信号ＣＫＸにより指示される時刻が第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-2)がローレベルである場合にクロック信号ＣＫＸにより指示される時刻が第２信号の値の遷移時刻の分布の中心となるように、サンプラ部５０におけるオフセット付与量Ｖoffを決定し、その決定したオフセット付与量ＶoffをＤＡ変換部９０へ通知する。

クロック出力部８０は、検出部６０により検出された位相関係を表すＵＰＢ信号およびＤＮＢ信号に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、クロック信号ＣＫＸおよびクロック信号ＣＫをサンプラ部５０へ出力する。ＤＡ変換部９０は、オフセット決定部７０から通知されたオフセット付与量をアナログ電圧値としてサンプラ部５０へ出力する。

図１８は、第２実施形態に係るクロックデータ復元装置２に含まれる検出部６０の回路図である。検出部６０は、レジスタ回路６１、先後関係検出回路６２、先後関係検出回路６３および位相関係検出回路６４を含む。

レジスタ回路６１は、各期間Ｔ(n)においてサンプラ部５０から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力し、これらを一定期間に亘って保持し所定のタイミングで出力する。すなわち、レジスタ回路６１は、或る期間に同時に、値Ｄ(n-2)，値Ｄ(n-1)，値Ｄ(n)および値ＤＸＡ(n)を先後関係検出回路６２へ出力し、また、値Ｄ(n-2)，値Ｄ(n-1)，値Ｄ(n)および値ＤＸＢ(n)を先後関係検出回路６３へ出力する。

先後関係検出回路６２は、位相比較回路６２ａを含み、レジスタ回路６１から出力された値Ｄ(n-2)，値Ｄ(n-1)，値Ｄ(n)および値ＤＸＡ(n)を入力して、値Ｄ(n-2)がハイレベル値である場合に、「Ｄ(n-1)≠ＤＸＡ(n)＝Ｄ(n)」であるときに有意値となるＵＰＡ信号、および、「Ｄ(n-1)＝ＤＸＡ(n)≠Ｄ(n)」であるときに有意値となるＤＮＡ信号を、上記の第１先後関係を表す信号として出力する。この先後関係検出回路６２に含まれる位相比較回路６２ａの入出力値の真理値表は、図７（ａ）に示したものと同様である。

先後関係検出回路６３は、位相比較回路６３ａを含み、レジスタ回路６１から出力された値Ｄ(n-2)，値Ｄ(n-1)，値Ｄ(n)および値ＤＸＢ(n)を入力して、値Ｄ(n-2)がハイレベル値である場合に、「Ｄ(n-1)≠ＤＸＢ(n)＝Ｄ(n)」であるときに有意値となるＵＰＢ信号、および、「Ｄ(n-1)＝ＤＸＢ(n)≠Ｄ(n)」であるときに有意値となるＤＮＢ信号を、上記の第２先後関係を表す信号として出力する。この先後関係検出回路６３に含まれる位相比較回路６３ａの入出力値の真理値表は、図７（ｂ）に示したものと同様である。

位相関係検出回路６４は、ＵＰＡ信号とＵＰＢ信号との論理和を表すＵＰ信号、および、ＤＮＡ信号とＤＮＢ信号との論理和を表すＤＮ信号を、上記の位相関係を表す信号として出力する。

図１９は、クロック信号ＣＫＸにより示されるサンプリング時刻とオフセット量Ｖoffとの関係を示す図である。同図（ａ）に示されるように、値Ｄ(n-2)がハイレベルである場合にクロック信号ＣＫＸにより指示されるサンプリング時刻が第１信号の値の遷移時刻分布の中心時刻より遅く、値Ｄ(n-2)がローレベルである場合にクロック信号ＣＫＸにより指示されるサンプリング時刻が第２信号の値の遷移時刻分布の中心時刻より早い場合、オフセット量Ｖoffを大きくする必要がある。逆に、同図（ｂ）に示されるように、値Ｄ(n-2)がハイレベルである場合にクロック信号ＣＫＸにより指示されるサンプリング時刻が第１信号の値の遷移時刻分布の中心時刻より早く、値Ｄ(n-2)がローレベルである場合にクロック信号ＣＫＸにより指示されるサンプリング時刻が第２信号の値の遷移時刻分布の中心時刻より遅い場合、オフセット量Ｖoffを小さくする必要がある。なお、この図は、デジタル信号の値がローレベルからハイレベルに遷移する場合を示しているが、ハイレベルからローレベルに遷移する場合も同様である。

オフセット決定部７０は、図１９で説明したような判定を行ってオフセット量Ｖoffを調整する。図２０は、第２実施形態に係るクロックデータ復元装置２に含まれるオフセット決定部７０における処理を説明するフローチャートである。オフセット決定部７０は、変数cntEDG，変数cntINSIDE，定数cntEDGTH，定数widthおよび値Ｄ(n)を用いて、以下のような処理を行う。

ステップＳ２１では、変数cntEDGおよび変数cntINSIDEそれぞれの値を初期値０に設定する。続くステップＳ２２では、ＵＰＡ信号，ＵＰＢ信号，ＤＮＡ信号およびＤＮＢ信号それぞれの値の和を変数cntEDGの値に加算して、その加算値を変数cntEDGの新たな値とする。また、ステップＳ２２では、値Ｄ(n)がハイレベルであるときにはＤＮＡ信号およびＵＰＢ信号それぞれの値の和を変数cntINSIDEの値に加算し、値Ｄ(n)がローレベルであるときにはＵＰＡ信号およびＤＮＢ信号それぞれの値の和を変数cntINSIDEの値に加算して、その加算値を変数cntINSIDEの新たな値とする。更に続くステップＳ２３では、変数cntEDGの値が定数cntEDGTHと等しいか否かを判定して、変数cntEDGの値が定数cntEDGTHに達していればステップＳ２４へ進み、変数cntEDGの値が定数cntEDGTHに達していなければステップＳ２２へ戻る。

ステップＳ２２およびステップＳ２３それぞれの処理は各期間Ｔ(n)に１回行われる。すなわち、ステップＳ２３において変数cntEDGの値が定数cntEDGTHに達したと判定されるまで、周期Ｔの期間毎にステップＳ２２の処理が１回行われる。そして、ステップＳ２３において変数cntEDGの値が定数cntEDGTHに達したと判定されてステップＳ２４へ進む時点で、変数cntEDGの値に対する変数cntINSIDEの値の比は、図１９（ａ）および（ｂ）の何れであるかを示す。

ステップＳ２４およびステップＳ２５において、変数cntEDGの値の０.５倍の値を中心として２widthを幅とする一定範囲に対して、変数cntINSIDEの値が如何なる関係にあるかを判定する。変数cntEDGの値の０.５倍に正定数widthを減算した値（0.5*cntEDG−width）と比べて変数cntINSIDEの値が小さいと判定した場合には、ステップＳ２６においてオフセット量Ｖoffを増加させて、新たなオフセット量ＶoffをＤＡ変換部９０へ通知する。変数cntEDGの値の０.５倍に正定数widthを加算した値（0.5*cntEDG＋width）と比べて変数cntINSIDEの値が大きいと判定した場合には、ステップＳ２７においてオフセット量Ｖoffを減少させて、新たなオフセット量ＶoffをＤＡ変換部９０へ通知する。また、上記一定範囲内に変数cntINSIDEの値があると判定した場合には、ステップＳ２８においてオフセット量Ｖoffを維持する。そして、ステップＳ２６〜Ｓ２８の何れかの処理が終了すると、ステップＳ２１に戻り、これまでに説明した処理を繰り返す。

以上のように構成されるクロックデータ復元装置２は、サンプラ部５０，検出部６０およびクロック出力部８０を含む第１ループを有するとともに、サンプラ部５０，検出部６０，オフセット決定部７０およびＤＡ変換部９０を含む第２ループを有する。これら２つのループ処理により、クロック信号ＣＫＸおよびクロック信号ＣＫそれぞれの位相は、入力デジタル信号の位相と一致するよう調整され、クロック信号ＣＫＸが指示するサンプリング時刻は、値Ｄ(n-2)がハイレベルである場合の第１信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、また、クロック信号ＣＫＸが指示するサンプリング時刻は、値Ｄ(n-2)がローレベルである場合の第２信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。そして、復元されたクロック信号として、クロック信号ＣＫＸおよびクロック信号ＣＫの何れかが出力される。また、復元されたデータとして、デジタル値Ｄ(n)の時系列データが出力される。

この第２実施形態に係るクロックデータ復元装置２は、前の第１実施形態に係るクロックデータ復元装置１と同様に、トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても、安定してクロック信号およびデータを復元することができる。加えて、第２実施形態に係るクロックデータ復元装置２は、以下のような効果をも奏することができる。すなわち、必要なクロック信号の個数は、第１実施形態では３個であったのに対して、第２実施形態では２個でよい。また、第１実施形態では各クロックのタイミングを調整したのに対して、第２実施形態では入力デジタル信号に付与するオフセット量を調整する。一般に、タイミング調整と比べてオフセット量調整は容易かつ高精度に可能である。このことから、第１実施形態と比較して、第２実施形態では、より安定してクロック信号およびデータを復元することができる。

（第３実施形態）
次に、本発明に係るクロックデータ復元装置の第３実施形態について説明する。以下に説明する第３実施形態に係るクロックデータ復元装置３は、前述の第２実施形態に係るクロックデータ復元装置２と等価の処理を行うものである。

図２１は、第３実施形態に係るクロックデータ復元装置３の全体の概略構成を示す図である。この図に示されるように、クロックデータ復元装置３は、サンプラ部５０、検出部６０Ａ、オフセット決定部７０Ａ、クロック出力部８０およびＤＡ変換部９０を備える。これらのうちサンプラ部５０、クロック出力部８０およびＤＡ変換部９０それぞれは、前述の第２実施形態に係るクロックデータ復元装置２に含まれるものと同様のものである。

検出部６０Ａは、各期間Ｔ(n)においてサンプラ部５０から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力する。そして、検出部６０Ａは、値Ｄ(n-2)がハイレベルであるときに「ＤＸ(n)＝ＤＸＡ(n)」とし、値Ｄ(n-2)がローレベルであるときに「ＤＸ(n)＝ＤＸＢ(n)」として、値Ｄ(n-1)，値ＤＸ(n)および値Ｄ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出し、この位相関係を表すＵＰ信号およびＤＮ信号をクロック出力部８０へ出力する。

オフセット決定部７０Ａは、値ＤＸ(n)，値Ｄ(n-2)，値Ｄ(n-1)および値Ｄ(n)に基づいて、値Ｄ(n-2)がハイレベルである場合にクロック信号ＣＫＸにより指示される時刻が第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-2)がローレベルである場合にクロック信号ＣＫＸにより指示される時刻が第２信号の値の遷移時刻の分布の中心となるように、サンプラ部５０におけるオフセット付与量Ｖoffを決定し、その決定したオフセット付与量ＶoffをＤＡ変換部９０へ通知する。

図２２は、第３実施形態に係るクロックデータ復元装置３に含まれる検出部６０Ａの回路図である。検出部６０Ａは、レジスタ回路６６、選択回路６７、および位相関係検出回路６８を含む。

レジスタ回路６６は、各期間Ｔ(n)においてサンプラ部５０から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力し、これらを一定期間に亘って保持し所定のタイミングで出力する。すなわち、レジスタ回路６６は、或る期間に同時に、値Ｄ(n-2)，値Ｄ(n-1)，値Ｄ(n)，値ＤＸＡ(n)および値ＤＸＢ(n)を出力する。

選択回路６７は、レジスタ回路６６から出力された値Ｄ(n-2)，値ＤＸＡ(n)および値ＤＸＢ(n)を入力して、値Ｄ(n-2)がハイレベルであるときに値ＤＸＡ(n)を値ＤＸ(n)として出力し、値Ｄ(n-2)がローレベルであるときに値ＤＸＢ(n)を値ＤＸ(n)として出力する。

位相関係検出回路６８は、レジスタ回路６６から出力された値Ｄ(n)および値Ｄ(n-1)を入力するとともに、選択回路６７から出力された値ＤＸ(n)を入力し、図２３に示される審理値表に従う論理演算を行って、ＵＰ信号およびＤＮ信号を出力する。すなわち、位相関係検出回路６８は、「Ｄ(n-1)≠ＤＸ(n)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n)≠Ｄ(n)」であるときに有意値となるＤＮ信号を、位相関係を表す信号として出力する。

前述の第２実施形態における検出部６０（図１８）と比較して、この第３実施形態における検出部６０Ａ（図２２）は、ＵＰ信号およびＤＮ信号の生成に関して、値ＤＸＡ(n)および値ＤＸＢ(n)の何れか一方を選択する処理と、位相関係を検出する処理と、を行う順序が異なるのみである。したがって、両者は、ＵＰ信号およびＤＮ信号の生成に関して、互いに等価の処理を行うものである。

図２４は、第３実施形態に係るクロックデータ復元装置３に含まれるオフセット決定部７０Ａにおける処理を説明するフローチャートである。前述の第２実施形態におけるオフセット決定部７０と比較すると、この第３実施形態におけるオフセット決定部７０Ａは、ステップＳ２２に替えて設けられるステップＳ２２Ａの点で相違する。

すなわち、ステップＳ２２Ａでは、「Ｄ(n)^Ｄ(n-1)」の値を変数cntEDGの値に加算して、その加算値を変数cntEDGの新たな値とする。また、ステップＳ２２Ａでは、「{Ｄ(n)^Ｄ(n-1)}*{Ｄ(n-2)^ＤＸ(n)}」の値を変数cntINSIDEの値に加算して、その加算値を変数cntINSIDEの新たな値とする。ここで、演算記号「^」は排他的論理和を表す。この第３実施形態におけるステップＳ２２Ａの処理と、前述の第２実施形態におけるステップＳ２２の処理とは、互いに等価である。このことについて以下に説明する。

第２実施形態において、ＵＰＡ信号、ＤＮＡ信号、ＵＰＢ信号およびＤＮＢ信号それぞれは、下記（１）式で定義される。また、ＵＰ信号およびＤＮ信号それぞれは、下記（２）式で定義される。そして、（１）式を（２）式に代入して整理すると、下記（３）式が得られる。（３ｃ）式のＤＸ(n)は、第３実施形態における検出部６０Ａに含まれる選択回路６７から出力される値である。また、（３ａ）式のＵＰおよび（３ｂ）式のＤＮは、第３実施形態における検出部６０Ａに含まれる位相関係検出回路６８から出力される値である。すなわち、第３実施形態における検出部６０Ａと、前述の第２実施形態における検出部６０とは、ＵＰ信号およびＤＮ信号の生成に関して、互いに等価の処理を行うものである。

第２実施形態におけるオフセット決定部７０のステップＳ２２の処理において、第１式の右辺をΔcntEDGEとおき、第２式の右辺をΔcntINSIDEとおく。上記（１）式を用いて整理すると、ΔcntEDGEは下記（４）式で表され、ΔcntINSIDEは下記（５）式で表される。これら（４）式および（５）式は、第３実施形態におけるオフセット決定部７０ＡのステップＳ２２Ａの処理の第１式および第２式それぞれの右辺と一致する。すなわち、第３実施形態におけるオフセット決定部７０Ａと、前述の第２実施形態におけるオフセット決定部７０とは、互いに等価の処理を行うものである。

したがって、この第３実施形態に係るクロックデータ復元装置３は、前述の第２実施形態に係るクロックデータ復元装置２と同様に動作し同様に効果を奏することができる、加えて、第２実施形態における検出部６０と比較すると、この第３実施形態における検出部６０Ａは、回路規模が小さいので、小型化が可能である。

波形劣化したデジタル信号のアイパターンを模式的に示す図である。 データ遷移時刻のデータをサンプリングするタイミングを説明する図である。 第１実施形態におけるデジタル信号のデータをサンプリングするタイミングを示す図である。 第１実施形態に係るクロックデータ復元装置１におけるデジタル信号のデータをサンプリングするタイミングを説明する図である。 第１実施形態に係るクロックデータ復元装置１の全体の概略構成を示す図である。 第１実施形態に係るクロックデータ復元装置１に含まれる検出部２０の回路図である。 先後関係検出回路２２，２３に含まれる位相比較回路２２ａ，２３ａの入出力値の真理値表を示す図表である。 クロック信号ＣＫＸＡ，ＣＫＸＢにより示されるサンプリング時刻と入力デジタル信号の値の遷移との関係を示す図である。 第１実施形態に係るクロックデータ復元装置１に含まれるタイミング決定部３０における処理を説明するフローチャートである。 第１実施形態に係るクロックデータ復元装置１に含まれるクロック出力部４０の構成を示す図である。 基準クロック発生回路４１の第１態様の回路構成を示す図である。 基準クロック発生回路４１の第２態様の回路構成を示す図である。 基準クロック発生回路４１の第３態様の回路構成を示す図である。 第１実施形態に係るクロックデータ復元装置１におけるクロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫそれぞれが指示するサンプリングのタイミングを示す図である。 デジタル信号のデータをサンプリングするタイミングとオフセットとの関係を説明する図である。 第２実施形態に係るクロックデータ復元装置２におけるデジタル信号のデータをサンプリングするタイミングを説明する図である。 第２実施形態に係るクロックデータ復元装置２の全体の概略構成を示す図である。 第２実施形態に係るクロックデータ復元装置２に含まれる検出部６０の回路図である。 クロック信号ＣＫＸにより示されるサンプリング時刻とオフセット量Ｖoffとの関係を示す図である。 第２実施形態に係るクロックデータ復元装置２に含まれるオフセット決定部７０における処理を説明するフローチャートである。 第３実施形態に係るクロックデータ復元装置３の全体の概略構成を示す図である。 第３実施形態に係るクロックデータ復元装置３に含まれる検出部６０Ａの回路図である。 検出部６０Ａに含まれる位相関係検出回路６８の入出力値の真理値表を示す図表である。 第３実施形態に係るクロックデータ復元装置３に含まれるオフセット決定部７０Ａにおける処理を説明するフローチャートである。

符号の説明

１，２…クロックデータ復元装置、１０…サンプラ部、１１〜１３…ラッチ回路、２０…検出部、２１…レジスタ回路、２２Ａ，２２Ｂ…先後関係検出回路、２３…位相関係検出回路、３０…タイミング決定部、４０…クロック出力部、４１…基準クロック発生回路、４２…遅延付与回路、５０…サンプラ部、５１〜５３…ラッチ回路、５４，５５…加算回路、６０，６０Ａ…検出部、６１…レジスタ回路、６２Ａ，６２Ｂ…先後関係検出回路、６３…位相関係検出回路、６６…レジスタ回路、６７…選択回路、６８…位相関係検出回路、７０，７０Ａ…オフセット決定部、８０…クロック出力部、９０…ＤＡ変換部。

Claims (13)

1. 入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、
   同一の周期Ｔを有するクロック信号ＣＫＸＡ，クロック信号ＣＫＸＢおよびクロック信号ＣＫを入力するとともに、前記デジタル信号を入力して、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、前記クロック信号ＣＫＸＡが指示する時刻ｔ_XAでの前記デジタル信号の値ＤＸＡ(n)、前記クロック信号ＣＫＸＢが指示する時刻ｔ_XBでの前記デジタル信号の値ＤＸＢ(n)、および、前記クロック信号ＣＫが指示する時刻ｔ_Ｃでの前記デジタル信号の値Ｄ(n)、をサンプリングしホールドして出力するサンプラ部と（ただし、ｔ_XA＜ｔ_XB＜ｔ_Ｃ、ｎは整数）、
   各期間Ｔ(n)において、前記サンプラ部から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力して、「Ｄ(n-2)≠Ｄ(n-1)」である場合に、値Ｄ(n-1)，値ＤＸＡ(n)および値Ｄ(n)に基づいて、前記クロック信号ＣＫＸＡにより指示される時刻と前記デジタル信号の値の遷移時刻との間の先後関係（以下「第１先後関係」という。）を検出し、「Ｄ(n-2)＝Ｄ(n-1)」である場合に、値Ｄ(n-1)，値ＤＸＢ(n)および値Ｄ(n)に基づいて、前記クロック信号ＣＫＸＢにより指示される時刻と前記デジタル信号の値の遷移時刻との間の先後関係（以下「第２先後関係」という。）を検出し、前記第１先後関係および前記第２先後関係に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相関係を検出する検出部と、
   前記検出部により検出された前記第１先後関係および前記第２先後関係に基づいて、「Ｄ(n-2)≠Ｄ(n-1)」である場合に前記クロック信号ＣＫＸＡにより指示される時刻が前記デジタル信号の値の遷移時刻の分布の中心となるとともに、「Ｄ(n-2)＝Ｄ(n-1)」である場合に前記クロック信号ＣＫＸＢにより指示される時刻が前記デジタル信号の値の遷移時刻の分布の中心となるように、前記クロック信号ＣＫＸＡおよび前記クロック信号ＣＫＸＢそれぞれのタイミングの間の間隔２τを決定するタイミング決定部と、
   前記検出部により検出された前記位相関係に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、前記タイミング決定部により決定されたタイミングに従って、「ｔ_XA＝ｔ_Ｃ−Ｔ／２−τ」および「ｔ_XB＝ｔ_Ｃ−Ｔ／２＋τ」なる関係を満たす前記クロック信号ＣＫＸＡ，前記クロック信号ＣＫＸＢおよび前記クロック信号ＣＫを前記サンプラ部へ出力するクロック出力部と、
   を備えることを特徴とするクロックデータ復元装置。
2. 前記検出部は、
   「Ｄ(n-2)≠Ｄ(n-1)」である場合に、「Ｄ(n-1)≠ＤＸＡ(n)＝Ｄ(n)」であるときに有意値となるＵＰＡ信号、および、「Ｄ(n-1)＝ＤＸＡ(n)≠Ｄ(n)」であるときに有意値となるＤＮＡ信号を、前記第１先後関係を表す信号として出力する第１先後関係検出回路と、
   「Ｄ(n-2)＝Ｄ(n-1)」である場合に、「Ｄ(n-1)≠ＤＸＢ(n)＝Ｄ(n)」であるときに有意値となるＵＰＢ信号、および、「Ｄ(n-1)＝ＤＸＢ(n)≠Ｄ(n)」であるときに有意値となるＤＮＢ信号を、前記第２先後関係を表す信号として出力する第２先後関係検出回路と、
   前記ＵＰＡ信号と前記ＵＰＢ信号との論理和を表すＵＰ信号、および、前記ＤＮＡ信号と前記ＤＮＢ信号との論理和を表すＤＮ信号を、前記位相関係を表す信号として出力する位相関係検出回路と、
   を含むことを特徴とする請求項１記載のクロックデータ復元装置。
3. 前記タイミング決定部は、「ＤＮＡ＋ＵＰＢ」の累積加算値cntINSIDEおよび「ＵＰＡ＋＋ＵＰＢ＋ＤＮＡ＋ＤＮＢ」の累積加算値cntEDGEの比（cntINSIDE／cntEDGE）と値０.５との差が基準値以下になるように、前記クロック信号ＣＫＸＡ，前記クロック信号ＣＫＸＢおよび前記クロック信号ＣＫそれぞれのタイミングを決定する、ことを特徴とする請求項２記載のクロックデータ復元装置。
4. 前記クロック出力部は、
   前記ＵＰ信号および前記ＤＮ信号に基づいて周期Ｔまたは位相を調整した基準クロック信号を発生する基準クロック発生回路と、
   前記タイミング決定部により決定されたタイミングに従って所要の遅延を前記基準クロック信号に付与して、前記クロック信号ＣＫＸＡ，前記クロック信号ＣＫＸＢおよび前記クロック信号ＣＫを生成し、これらの信号を出力する遅延付与回路と、
   を含むことを特徴とする請求項３記載のクロックデータ復元装置。
5. 入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、
   同一の周期Ｔを有するクロック信号ＣＫＸおよびクロック信号ＣＫを入力するとともに、前記デジタル信号を入力して、前記デジタル信号にオフセット（−Ｖoff）を付与して第１信号を生成し、前記デジタル信号にオフセット（＋Ｖoff）を付与して第２信号を生成し、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、前記クロック信号ＣＫＸが指示する時刻ｔ_Ｘでの前記第１信号の値ＤＸＡ(n)および前記第２信号の値ＤＸＢ(n)、ならびに、前記クロック信号ＣＫが指示する時刻ｔ_Ｃでの前記デジタル信号の値Ｄ(n)、をサンプリングしホールドして出力するサンプラ部と（ただし、ｔ_Ｘ＜ｔ_Ｃ、ｎは整数）、
   各期間Ｔ(n)において、前記サンプラ部から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力して、値Ｄ(n-2)がハイレベルである場合に、値Ｄ(n-1)，値ＤＸＡ(n)および値Ｄ(n)に基づいて、前記クロック信号ＣＫＸにより指示される時刻と前記第１信号の値の遷移時刻との間の先後関係（以下「第１先後関係」という。）を検出し、値Ｄ(n-2)がローレベルである場合に、値Ｄ(n-1)，値ＤＸＢ(n)および値Ｄ(n)に基づいて、前記クロック信号ＣＫＸにより指示される時刻と前記第２信号の値の遷移時刻との間の先後関係（以下「第２先後関係」という。）を検出し、前記第１先後関係および前記第２先後関係に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相関係を検出する検出部と、
   前記検出部により検出された前記第１先後関係および前記第２先後関係に基づいて、値Ｄ(n-2)がハイレベルである場合に前記クロック信号ＣＫＸにより指示される時刻が前記第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-2)がローレベルである場合に前記クロック信号ＣＫＸにより指示される時刻が前記第２信号の値の遷移時刻の分布の中心となるように、前記サンプラ部におけるオフセット付与量を決定するオフセット決定部と、
   前記検出部により検出された前記位相関係に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔ_Ｃ−ｔ_Ｘ＝Ｔ／２」なる関係を満たす前記クロック信号ＣＫＸおよび前記クロック信号ＣＫを前記サンプラ部へ出力するクロック出力部と、
   を備えることを特徴とするクロックデータ復元装置。
6. 入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、
   同一の周期Ｔを有するクロック信号ＣＫＸおよびクロック信号ＣＫを入力するとともに、前記デジタル信号を入力して、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、前記クロック信号ＣＫＸが指示する時刻ｔ_Ｘでの前記デジタル信号の値を、それぞれ＋Ｖoffおよび−Ｖoffオフセットされた閾値でサンプリングしホールドしてＤＸＡ(n)およびＤＸＢ(n)としてそれぞれ出力し、前記クロック信号ＣＫが指示する時刻ｔ_Ｃでの前記デジタル信号の値Ｄ(n)をサンプリングしホールドして出力するサンプラ部と（ただし、ｔ_Ｘ＜ｔ_Ｃ、ｎは整数）、
   各期間Ｔ(n)において、前記サンプラ部から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力して、値Ｄ(n-2)がハイレベルである場合に、値Ｄ(n-1)，値ＤＸＡ(n)および値Ｄ(n)に基づいて、前記クロック信号ＣＫＸにより指示される時刻と前記第１信号の値の遷移時刻との間の先後関係（以下「第１先後関係」という。）を検出し、値Ｄ(n-2)がローレベルである場合に、値Ｄ(n-1)，値ＤＸＢ(n)および値Ｄ(n)に基づいて、前記クロック信号ＣＫＸにより指示される時刻と前記第２信号の値の遷移時刻との間の先後関係（以下「第２先後関係」という。）を検出し、前記第１先後関係および前記第２先後関係に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相関係を検出する検出部と、
   前記検出部により検出された前記第１先後関係および前記第２先後関係に基づいて、値Ｄ(n-2)がハイレベルである場合に前記クロック信号ＣＫＸにより指示される時刻が前記第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-2)がローレベルである場合に前記クロック信号ＣＫＸにより指示される時刻が前記第２信号の値の遷移時刻の分布の中心となるように、前記サンプラ部におけるオフセット付与量を決定するオフセット決定部と、
   前記検出部により検出された前記位相関係に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔ_Ｃ−ｔ_Ｘ＝Ｔ／２」なる関係を満たす前記クロック信号ＣＫＸおよび前記クロック信号ＣＫを前記サンプラ部へ出力するクロック出力部と、
   を備えることを特徴とするクロックデータ復元装置。
7. 前記検出部は、
   値Ｄ(n-2)がハイレベルである場合に、「Ｄ(n-1)≠ＤＸＡ(n)＝Ｄ(n)」であるときに有意値となるＵＰＡ信号、および、「Ｄ(n-1)＝ＤＸＡ(n)≠Ｄ(n)」であるときに有意値となるＤＮＡ信号を、前記第１先後関係を表す信号として出力する第１先後関係検出回路と、
   値Ｄ(n-2)がローレベルである場合に、「Ｄ(n-1)≠ＤＸＢ(n)＝Ｄ(n)」であるときに有意値となるＵＰＢ信号、および、「Ｄ(n-1)＝ＤＸＢ(n)≠Ｄ(n)」であるときに有意値となるＤＮＢ信号を、前記第２先後関係を表す信号として出力する第２先後関係検出回路と、
   前記ＵＰＡ信号と前記ＵＰＢ信号との論理和を表すＵＰ信号、および、前記ＤＮＡ信号と前記ＤＮＢ信号との論理和を表すＤＮ信号を、前記位相関係を表す信号として出力する位相関係検出回路と、
   を含むことを特徴とする請求項５または６記載のクロックデータ復元装置。
8. 前記オフセット決定部は、「Ｄ(n)（ＤＮＡ＋ＵＰＢ）＋~Ｄ(n)（ＵＰＡ＋ＤＮＢ）」の累積加算値cntINSIDEおよび「ＵＰＡ＋ＵＰＢ＋ＤＮＡ＋ＤＮＢ」の累積加算値cntEDGEの比（cntINSIDE／cntEDGE）と値０.５との差が基準値以下になるように、前記サンプラ部におけるオフセット付与量を決定する、ことを特徴とする請求項７記載のクロックデータ復元装置。
9. 入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、
   同一の周期Ｔを有するクロック信号ＣＫＸおよびクロック信号ＣＫを入力するとともに、前記デジタル信号を入力して、前記デジタル信号にオフセット（−Ｖoff）を付与して第１信号を生成し、前記デジタル信号にオフセット（＋Ｖoff）を付与して第２信号を生成し、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、前記クロック信号ＣＫＸが指示する時刻ｔ_Ｘでの前記第１信号の値ＤＸＡ(n)および前記第２信号の値ＤＸＢ(n)、ならびに、前記クロック信号ＣＫが指示する時刻ｔ_Ｃでの前記デジタル信号の値Ｄ(n)、をサンプリングしホールドして出力するサンプラ部と（ただし、ｔ_Ｘ＜ｔ_Ｃ、ｎは整数）、
   各期間Ｔ(n)において、前記サンプラ部から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力して、値Ｄ(n-2)がハイレベルであるときに「ＤＸ(n)＝ＤＸＡ(n)」とし、値Ｄ(n-2)がローレベルであるときに「ＤＸ(n)＝ＤＸＢ(n)」として、値Ｄ(n-1)，値ＤＸ(n)および値Ｄ(n)に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相関係を検出する検出部と、
   値ＤＸ(n)，値Ｄ(n-2)，値Ｄ(n-1)および値Ｄ(n)に基づいて、値Ｄ(n-2)がハイレベルである場合に前記クロック信号ＣＫＸにより指示される時刻が前記第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-2)がローレベルである場合に前記クロック信号ＣＫＸにより指示される時刻が前記第２信号の値の遷移時刻の分布の中心となるように、前記サンプラ部におけるオフセット付与量を決定するオフセット決定部と、
   前記検出部により検出された前記位相関係に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔ_Ｃ−ｔ_Ｘ＝Ｔ／２」なる関係を満たす前記クロック信号ＣＫＸおよび前記クロック信号ＣＫを前記サンプラ部へ出力するクロック出力部と、
   を備えることを特徴とするクロックデータ復元装置。
10. 入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、
    同一の周期Ｔを有するクロック信号ＣＫＸおよびクロック信号ＣＫを入力するとともに、前記デジタル信号を入力して、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、前記クロック信号ＣＫＸが指示する時刻ｔ_Ｘでの前記デジタル信号の値を、それぞれ＋Ｖoffおよび−Ｖoffオフセットされた閾値でサンプリングしホールドしてＤＸＡ(n)およびＤＸＢ(n)としてそれぞれ出力し、前記クロック信号ＣＫが指示する時刻ｔ_Ｃでの前記デジタル信号の値Ｄ(n)をサンプリングしホールドして出力するサンプラ部と（ただし、ｔ_Ｘ＜ｔ_Ｃ、ｎは整数）、
    各期間Ｔ(n)において、前記サンプラ部から出力されたデジタル値ＤＸＡ(n)，デジタル値ＤＸＢ(n)およびデジタル値Ｄ(n)を入力して、値Ｄ(n-2)がハイレベルであるときに「ＤＸ(n)＝ＤＸＡ(n)」とし、値Ｄ(n-2)がローレベルであるときに「ＤＸ(n)＝ＤＸＢ(n)」として、値Ｄ(n-1)，値ＤＸ(n)および値Ｄ(n)に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相関係を検出する検出部と、
    値ＤＸ(n)，値Ｄ(n-2)，値Ｄ(n-1)および値Ｄ(n)に基づいて、値Ｄ(n-2)がハイレベルである場合に前記クロック信号ＣＫＸにより指示される時刻が前記第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-2)がローレベルである場合に前記クロック信号ＣＫＸにより指示される時刻が前記第２信号の値の遷移時刻の分布の中心となるように、前記サンプラ部におけるオフセット付与量を決定するオフセット決定部と、
    前記検出部により検出された前記位相関係に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔ_Ｃ−ｔ_Ｘ＝Ｔ／２」なる関係を満たす前記クロック信号ＣＫＸおよび前記クロック信号ＣＫを前記サンプラ部へ出力するクロック出力部と、
    を備えることを特徴とするクロックデータ復元装置。
11. 前記検出部は、
    値Ｄ(n-2)がハイレベルであるときに値ＤＸＡ(n)を値ＤＸ(n)として出力し、値Ｄ(n-2)がローレベルであるときに値ＤＸＢ(n)を値ＤＸ(n)として出力する選択回路と、
    「Ｄ(n-1)≠ＤＸ(n)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n)≠Ｄ(n)」であるときに有意値となるＤＮ信号を、前記位相関係を表す信号として出力する位相関係検出回路と、
    を含むことを特徴とする請求項９または１０に記載のクロックデータ復元装置。
12. 前記オフセット決定部は、「{Ｄ(n)^Ｄ(n-1)}*{Ｄ(n-2)^ＤＸ(n)}」の累積加算値cntINSIDEおよび「Ｄ(n)^Ｄ(n-1)」の累積加算値cntEDGEの比（cntINSIDE／cntEDGE）と値０.５との差が基準値以下になるように、前記サンプラ部におけるオフセット付与量を決定する、ことを特徴とする請求項５，６，９および１０の何れか１項に記載のクロックデータ復元装置。
13. 前記クロック出力部は、前記ＵＰ信号および前記ＤＮ信号に基づいて周期Ｔまたは位相を調整して、前記クロック信号ＣＫＸおよび前記クロック信号ＣＫを出力する、ことを特徴とする請求項７または１１に記載のクロックデータ復元装置。

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