JP4509699B2 - 回路解析方法および回路解析装置 - Google Patents
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Description
"Clock and Data Recovery for Serial Digital Communication focusing on bang-bang loop CDR design methodology", ISSCC Short Course, February 2002, Rick Walker Richard C. Walker, "Designing Bang-Bang PLLs for Clock andData Recovery in Serial Data Transmission Systems", in "Phase-Locking in High-Performance System", pp. 34-45, Edited by Behzad Razavi, IEEE Press/John Wiley & Sons, Inc. (2003)
(a)位相(クロックエッジのタイミング)をシミュレーション変数とする。
(b)離散時間シミュレーションを行う。
(c)信号の先験的性質(ディジタル信号)を用いて計算量を削減する。
上述の項目(a)、(b)は、連続時間シミュレーションを実行しないことを表しているから、本発明の適用によりシミュレーションの計算量が削減できることは容易に理解できる。すなわち、クロック波形のアナログ的な値を扱わずに位相をシミュレーション変数とすることで、シミュレーションに必要な計算量を減らすことができる。また位相を連続時間量として計算すると、非特許文献2のように、微少な時間ステップで多数回の計算をする必要があるので計算量が増えるが、離散時間シミュレーションを実行することで計算量を減らすことができる。
的な波形である場合にも、アナログ的な波形をシミュレーションで扱う必要はなく、タイミングのずれのみを考慮すればよかった。
+1)が式(5)で表されることを用いて、式(6)に変形できる。
出器24、デジタルフィルタ26、位相インタポレータ28およびエラー検出部30を有している。信号データモデル20は、位相検出器24に入力される伝送信号DATAの論理(0/1)をランダムに発生するトランスミッタとして機能する。蓄積部22は、パラメタ抽出ブロック100で抽出された実効的合成ステップ応答を、シミュレーションに先立って蓄積する。そして、シミュレーション実行ブロック200は、予めユーザ(設計者)等が作成した第1離散時間モデル(図示せず)に、ステップ蓄積部22に蓄積された実効的ステップ応答(応答関数)を与えて第2離散時間モデル(フロントエンドモデルおよび論理回路モデル)を生成する。この例では、フロントエンドモデルは、クロックCLK(第1クロック)に同期して信号を受信するクロック同期回路(判定回路)の動作を表す位相検出器24としてモデル化される。
確定されたデータ(論理0/論理1のいずれか)およびデータの遷移中の境界データ(不確定データ)をそれぞれ示す。デジタルフィルタ26は、確定データおよび境界データを検出することで、データに対するクロックCLKの位相の進みおよび遅れを検出する。位相インタポレータ28は、デジタルフィルタ26の検出結果に基づいてクロックCLKの位相を調整し、クロック情報として位相検出器24に出力する。
散的なタイミングに対してのみ評価すればよいため、連続時間シミュレーションに比較して計算量が非常に少ない。すなわち、伝送線路や増幅回路などで帯域制限された波形を、フロントエンド回路(判定回路)、クロックトコンパレータなどのクロック同期回路でサンプルする場合、信号の実効値の計算時間は、本発明の適用により短くなる。
ンプリングクロックの波形を示している。
中の各要素は、第1の実施形態と同様に、ワークステーションWS(コンピュータ)によって実行されるプログラム、またはワークステーションWSによってアクセスされるデータ(ファイル)を示している。ワークステーションWSのシステム構成は、第1の実施形態と同じである。以降では、各要素をワークステーションWSの構成要素として説明する。
(付記1)
クロックに同期して動作する回路のコンピュータによる回路解析方法であって、
シミュレーション対象の回路データを用いて、信号を第1クロックに同期して受信または送信するクロック同期回路での前記第1クロックの取り込みエッジに対応して、伝送路の帯域制限効果を含めたステップ応答またはパルス応答のいずれかである応答関数を抽出し、
前記回路データから作成された第1離散時間モデルに前記応答関数を与えて第2離散時間モデルを生成し、
シミュレーションを実行するために、前記取り込みエッジのタイミングおよびこのタイミングでの前記クロック同期回路に入出力される信号の実効的信号値を、前記第2離散時間モデルを用いて計算することを特徴とする回路解析方法。
(付記2)
付記1記載の回路解析方法において、
前記応答関数を前記クロック同期回路を構成する要素回路毎に抽出し、
抽出された応答関数をそれぞれ蓄積し、
蓄積された応答関数に基づいて、要素回路を接続した状態での合成応答関数を計算し、
前記第2離散時間モデルは、前記第1離散時間モデルに前記合成応答関数を与えて生成されることを特徴とする回路解析方法。
(付記3)
付記1記載の回路解析方法において、
ノイズと、このノイズにより発生する第1クロックのジッタとの関係を示す第1パラメタを抽出し、
前記第1パラメタに基づいて、前記第2離散時間モデルにジッタを与えるために第1クロックにジッタを発生し、
シミュレーションを実行するために、ジッタを有する第1クロックの取り込みエッジのタイミングおよびこのタイミングでの前記クロック同期回路に入出力される信号の実効的信号値を、前記第2離散時間モデルを用いて計算することを特徴とする回路解析方法。
(付記4)
付記3記載の回路解析方法において、
前記第1パラメタを、周期的なノイズの位相および第1クロックの取り込みエッジのタイミングの位相の差と、周期的なノイズにより発生する第1クロックのジッタとの関係から抽出し、
抽出した前記第1パラメタをテーブルに蓄積することを特徴とする回路解析方法。
(付記5)
付記3記載の回路解析方法において、
ノイズと、シミュレーション対象の回路に含まれるクロック再生回路から生成される再生クロックである第2クロックにおいてこのノイズにより発生するジッタとの関係を示す第2パラメタを抽出し、
前記第2パラメタに基づいて、前記第2離散時間モデルに与える第2クロックにジッタを発生し、
ジッタを有する第2クロックの実効的信号値を、前記第2離散時間モデルを用いて計算することを特徴とする回路解析方法。
(付記6)
付記1記載の回路解析方法において、
シミュレーション対象の回路内に構成される複数のクロックドメインでそれぞれ使用される第1クロックの取り込みエッジタイミングの相対関係を抽出し、
抽出した相対関係に従ってタイミングマネージャにより前記第1クロックを順次生成し、
順次生成された前記第1クロックに応じて、前記クロックドメインのシミュレーションを実行することを特徴とする回路解析方法。
(付記7)
付記1記載の回路解析方法において、
前記クロック同期回路を構成する要素回路にそれぞれ対応して予め作成された第1離散時間モデルを含む複数のテンプレートの少なくともいずれかのユーザによる選択に応答して、前記第2離散時間モデルを自動的に生成することを特徴とする回路解析方法。
(付記8)
付記1記載の回路解析方法において、
第2離散時間モデルにおける各要素回路間に伝達される信号のタイミング情報を、シミュレーション対象の回路の論理を表す回路図情報に変換し、
グラフィカルユーザインタフェースを用いて、変換された回路図情報に基づいて回路図を表示装置に表示することを特徴とする回路解析方法。
(付記9)
クロックに同期して動作する回路の動作を解析するための回路解析装置であって、
シミュレーション対象の回路データを用いて、信号を第1クロックに同期して受信または送信するクロック同期回路での前記第1クロックの取り込みエッジに対応して、伝送路の帯域制限効果を含めたステップ応答またはパルス応答のいずれかである応答関数を抽出する第1パラメタ抽出ブロックと、
前記回路データから作成された第1離散時間モデルに前記応答関数を与えて第2離散時間モデルを生成するモデル生成ブロックと、
前記取り込みエッジのタイミングおよびこのタイミングでの前記クロック同期回路に入出力される信号の実効的信号値を前記第2離散時間モデルを用いて計算し、シミュレーションを実行するシミュレーション実行ブロックとを備えていることを特徴とする回路解析装置。
(付記10)
付記9記載の回路解析装置において、
前記第1パラメタ抽出ブロックに設けられ、前記応答関数を前記クロック同期回路を構成する要素回路毎に抽出する複数のパラメタ抽出部と、
抽出された応答関数をそれぞれ蓄積する蓄積部と、
蓄積された応答関数に基づいて、要素回路を接続した状態での合成応答関数を計算する合成部とを備え、
前記モデル生成ブロックは、前記第1離散時間モデルに前記合成応答関数を与えて前記第2離散時間モデルを生成することを特徴とする回路解析装置。
(付記11)
付記9記載の回路解析装置において、
ノイズと、このノイズにより発生する第1クロックのジッタとの関係を示す第1パラメタを抽出する第2パラメタ抽出ブロックと、
前記第1パラメタに基づいて、前記第2離散時間モデルにジッタを与えるために第1クロックにジッタを発生させる第1ジッタ発生部とを備え、
前記シミュレーション実行ブロックは、ジッタを有する第1クロックの取り込みエッジのタイミングおよびこのタイミングでの前記クロック同期回路に入出力される信号の実効的信号値を、前記第2離散時間モデルを用いて計算し、シミュレーションを実行することを特徴とする回路解析装置。
(付記12)
付記11記載の回路解析装置において、
前記第1パラメタを、周期的なノイズの位相および第1クロックの取り込みエッジのタイミングの位相の差と、周期的なノイズにより発生する第1クロックのジッタとの関係から抽出する第3パラメタ抽出ブロックと、
抽出した前記第1パラメタを蓄積するジッタテーブルとを備えていることを特徴とする回路解析装置。
(付記13)
付記11記載の回路解析装置において、
ノイズと、シミュレーション対象の回路に含まれるクロック再生回路から生成される再生クロックである第2クロックにおいてこのノイズにより発生するジッタとの関係を示す第2パラメタを抽出する第4パラメタ抽出ブロックと、
前記第2パラメタに基づいて、前記第2離散時間モデルにジッタを与えるために第2クロックにジッタを発生させる第2ジッタ発生部とを備え、
前記シミュレーション実行ブロックは、ジッタを有する第2クロックの実効的信号値を、前記第2離散時間モデルを用いて計算し、シミュレーションを実行することを特徴とする回路解析装置。
(付記14)
付記9記載の回路解析装置において、
シミュレーション対象の回路内に構成される複数のクロックドメインでそれぞれ使用される第1クロックの取り込みエッジタイミングの相対関係を抽出するとともに、抽出した相対関係に従って前記第1クロックを順次生成するタイミングマネージャを備え、
前記シミュレーション実行ブロックは、順次生成された前記第1クロックに応じて、前記クロックドメインのシミュレーションを実行することを特徴とする回路解析装置。
(付記15)
付記9記載の回路解析装置において、
前記クロック同期回路を構成する要素回路にそれぞれ対応して予め作成された第1離散時間モデルを含む複数のテンプレートの少なくともいずれかのユーザによる選択に応答して、前記第2離散時間モデルを自動的に生成するモデル自動生成ブロックを備えていることを特徴とする回路解析装置。
(付記16)
付記9記載の回路解析装置において、
第2離散時間モデルにおける各要素回路間に伝達される信号のタイミング情報を、シミュレーション対象の回路の論理を表す回路図情報に変換するとともに、変換された回路図情報に基づいて回路図を表示装置に表示するグラフィカルユーザインタフェースを備えていることを特徴とする回路解析装置。
12 パラメタ抽出部
14 合成部
20 信号データモデル
22 蓄積部
221、222、223 蓄積部
24 位相検出器
26 デジタルフィルタ
28 位相インタポレータ
30 エラー検出部
32 蓄積部
34 合成部
36、37 ノイズデータ
38 ジッタ発生部
40 ジッタテーブル
42 振幅パラメタ
44、46 ジッタ発生部
48 タイミングマネージャ
100、100A、100C、100D、100E パラメタ抽出ブロック
101、102、103、100D パラメタ抽出ブロック
200、200A、200G シミュレーション実行ブロック
200E、200F、200C、200D シミュレーション実行ブロック
300 グラフィカルユーザインタフェース
400 モデル自動生成ブロック
CD1−CD3 クロックドメイン
WS ワークステーション
Claims (10)
- 伝送路を伝搬して到来した信号を第1クロックに同期して受信するクロック同期回路のコンピュータによる回路解析方法であって、
シミュレーション対象の前記伝送路および前記クロック同期回路の回路データを用いて、前記クロック同期回路での前記第1クロックの取り込みエッジに対応して、前記伝送路を通した前記信号に関するステップ応答またはパルス応答のいずれかである応答関数を抽出し、
前記回路データから作成された第1離散時間モデルに前記応答関数を与えて第2離散時間モデルを生成し、
シミュレーションを実行するために、前記取り込みエッジのタイミングおよびこのタイミングでの前記クロック同期回路に入出力される信号の実効的信号値を、前記第2離散時間モデルを用いて計算することを特徴とする回路解析方法。 - 請求項1記載の回路解析方法において、
前記応答関数を前記クロック同期回路を構成する要素回路毎に抽出し、
抽出された応答関数をそれぞれ蓄積し、
蓄積された応答関数に基づいて、要素回路を接続した状態での合成応答関数を計算し、
前記第2離散時間モデルは、前記第1離散時間モデルに前記合成応答関数を与えて生成されることを特徴とする回路解析方法。 - 請求項1記載の回路解析方法において、
ノイズと、このノイズにより発生する前記第1クロックのジッタとの関係を示す第1パラメタを、周期的なノイズの位相および前記第1クロックの取り込みエッジのタイミングの位相の差と、周期的なノイズにより発生する前記第1クロックのジッタとの関係から抽出し、
前記第1パラメタに基づいて、前記第2離散時間モデルにジッタを与えるために前記第1クロックにジッタを発生し、
シミュレーションを実行するために、ジッタを有する前記第1クロックの取り込みエッジのタイミングおよびこのタイミングでの前記クロック同期回路に入出力される信号の実効的信号値を、前記第2離散時間モデルを用いて計算することを特徴とする回路解析方法。 - 請求項3記載の回路解析方法において、
抽出した前記第1パラメタをテーブルに蓄積することを特徴とする回路解析方法。 - 請求項3記載の回路解析方法において、
ノイズと、シミュレーション対象の回路に含まれるクロック再生回路から生成される再生クロックである第2クロックにおいてこのノイズにより発生するジッタとの関係を示す第2パラメタを、周期的なノイズの位相および前記第2クロックの取り込みエッジのタイミングの位相の差と、周期的なノイズにより発生する前記第2クロックのジッタとの関係から抽出し、
前記第2パラメタに基づいて、前記第2離散時間モデルに与える前記第2クロックにジッタを発生し、
ジッタを有する前記第2クロックの実効的信号値を、前記第2離散時間モデルを用いて計算することを特徴とする回路解析方法。 - 請求項1記載の回路解析方法において、
シミュレーション対象の前記クロック同期回路内に構成される複数のクロックドメインでそれぞれ使用される前記第1クロックの取り込みエッジタイミングの相対関係を抽出し、
抽出した相対関係に従ってタイミングマネージャにより前記第1クロックを順次生成し、
順次生成された前記第1クロックに応じて、前記クロックドメインのシミュレーションを実行することを特徴とする回路解析方法。 - 伝送路を伝搬して到来した信号を第1クロックに同期して受信するクロック同期回路の動作を解析するための回路解析装置であって、
シミュレーション対象の前記伝送路および前記クロック同期回路の回路データを用いて、前記クロック同期回路での前記第1クロックの取り込みエッジに対応して、前記伝送路を通した前記信号に関するステップ応答またはパルス応答のいずれかである応答関数を抽出する第1パラメタ抽出ブロックと、
前記回路データから作成された第1離散時間モデルに前記応答関数を与えて第2離散時間モデルを生成するモデル生成ブロックと、
前記取り込みエッジのタイミングおよびこのタイミングでの前記クロック同期回路に入出力される信号の実効的信号値を前記第2離散時間モデルを用いて計算し、シミュレーションを実行するシミュレーション実行ブロックとを備えていることを特徴とする回路解析装置。 - 請求項7記載の回路解析装置において、
前記第1パラメタ抽出ブロックに設けられ、前記応答関数を前記クロック同期回路を構成する要素回路毎に抽出する複数のパラメタ抽出部と、
抽出された応答関数をそれぞれ蓄積する蓄積部と、
蓄積された応答関数に基づいて、要素回路を接続した状態での合成応答関数を計算する合成部とを備え、
前記モデル生成ブロックは、前記第1離散時間モデルに前記合成応答関数を与えて前記第2離散時間モデルを生成することを特徴とする回路解析装置。 - 請求項7記載の回路解析装置において、
ノイズと、このノイズにより発生する前記第1クロックのジッタとの関係を示す第1パラメタを、周期的なノイズの位相および前記第1クロックの取り込みエッジのタイミングの位相の差と、周期的なノイズにより発生する前記第1クロックのジッタとの関係から抽出する第2パラメタ抽出ブロックと、
前記第1パラメタに基づいて、前記第2離散時間モデルにジッタを与えるために前記第1クロックにジッタを発生させる第1ジッタ発生部とを備え、
前記シミュレーション実行ブロックは、ジッタを有する前記第1クロックの取り込みエッジのタイミングおよびこのタイミングでの前記クロック同期回路に入出力される信号の実効的信号値を、前記第2離散時間モデルを用いて計算し、シミュレーションを実行することを特徴とする回路解析装置。 - 請求項7記載の回路解析装置において、
シミュレーション対象の前記クロック同期回路内に構成される複数のクロックドメインでそれぞれ使用される前記第1クロックの取り込みエッジタイミングの相対関係を抽出するとともに、抽出した相対関係に従って前記第1クロックを順次生成するタイミングマネージャを備え、
前記シミュレーション実行ブロックは、順次生成された前記第1クロックに応じて、前記クロックドメインのシミュレーションを実行することを特徴とする回路解析装置。
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