JP6481498B2 - 波形検証プログラム、情報処理装置、および波形検証方法 - Google Patents

波形検証プログラム、情報処理装置、および波形検証方法 Download PDF

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Description

本件は、波形検証プログラム、情報処理装置、および波形検証方法に関する。
近年、各種電子機器に要求されるデータ伝送速度の高速化に伴い、PCI(Peripheral Component Interconnect)-ExpressやUSB(Universal Serial Bus)3.0などの高速シリアル伝送が広く普及している。このような高速シリアル伝送では、信号を高速に伝送するために、信号のレベルが安定する前に、次の信号を変化させて伝送している。
一方、信号が伝搬される伝送線路上においては、特性インピーダンスが不連続な箇所で反射ノイズが発生する。反射ノイズは、反射を繰り返して受信端に到達し、受信した信号波形(受信波形)の品質に悪影響を与えることがある。また、基板の製造ばらつきによって基板の比誘電率にばらつきが生じると、基板毎に、基板内の伝送線路上を伝わる電気信号の伝搬遅延時間(基板遅延時間)が変化する。伝搬遅延時間が変化すると、反射ノイズの受信端への到達タイミングが変化するため、基板毎に、受信端で受信される信号波形が変化する。
このように、同じ設計の基板であっても、基板の製造ばらつきによって反射ノイズの到達タイミングが変わり、基板毎に、受信波形の品質が変化する現象が発生する。特に、伝送速度(伝送レート)が10Gbpsを超え28Gbpsさらには56Gbpsと上昇すると、反射ノイズの到達時間の差の、ビット幅に占める割合が大きくなり、僅かな比誘電率の変化でも反射ノイズの到達タイミングが大きく変わる。このため、反射ノイズの到達タイミングによっては、受信波形の品質の劣化度合いが大きく変化し、反射ノイズの問題が顕在化するようになる。
実機では、ばらつきを制御することができないため、上述のような製造ばらつきに起因する現象を実機で詳細に検証することはできない。そのため、高速デジタル信号伝送シミュレーションを用いた、基板の製造ばらつきによる受信波形の品質検証技術の開発が望まれる。
特開2004−259001号公報 特開2000−35984号公報
上述したように、基板の製造ばらつきが信号波形の品質に影響を与える度合いは、反射ノイズの到達タイミングによる。このため、当該度合いには規則性がなく、信号波形の品質のワーストケースを発見するのは困難である。
そこで、一般的なPCB(Printed Circuit Board)設計フローにおける検証手法では、製造ばらつきに伴う基板の比誘電率のばらつき範囲の最小値および最大値について2種類の解析モデルを生成し、生成した2種類の解析モデルを用いて信号波形の検証が行なわれる。さらに、比誘電率のばらつき範囲内から、少なくとも一の任意の比誘電率(中間値)を人手によって抜き取り、抜き取った一以上の比誘電率について解析モデルを生成し、生成した一以上の解析モデルを用いて信号波形の検証が行なわれる。
このとき、反射ノイズの到達タイミングの時間差(遅延差)がビット幅に示す割合が低い場合、つまり伝送レートが低い場合、上述した解析手法を用いても反射ノイズの問題は発生し難く、反射ノイズの到達タイミングの時間差の影響を考慮する必要はない。
しかし、伝送レートが高くなると、僅かな遅延差でも信号波形の形状が大きく変化するようになり、信号波形の品質への影響が大きくなる。このため、基板の製造ばらつきを考慮した設計を行なうことが望まれるが、人手による検証対象ケースの抜き取りでは、誤動作するケースの検証漏れが発生し、実機障害が発生する可能性がある。また、ばらつき範囲内から抜き取るケースの数を増やしても、配線長,伝送速度等の設計条件によっては検証漏れの発生を避けられない場合がある。
一つの側面では、本件明細書に開示の発明は、基板の製造ばらつきに起因する信号波形品質の劣化ケースを漏れなく検証することを目的とする。
本件の波形検証プログラムは、基板上の着目配線を伝搬する信号波形の品質を検証するコンピュータに、以下の処理(1)〜(3)を実行させる。
(1)前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定する処理。
(2)決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成する処理。
(3)生成した前記解析モデルを用いて前記信号波形の波形解析を行なう処理。
一実施形態によれば、基板の製造ばらつきに起因する信号波形品質の劣化ケースを漏れなく検証することができる。
本発明の一実施形態としての波形検証機能を有する情報処理装置の機能構成の一例を示すブロック図である。 本発明の一実施形態としての波形検証機能を実現する情報処理装置のハードウェア構成の一例を示すブロック図である。 本実施形態における解析モデル生成機能に係る機能構成を示すブロック図である。 本実施形態の波形検証動作を説明するフローチャートである。 本実施形態のばらつき範囲の分割位置の決定動作を説明するフローチャートである。 本実施形態のばらつき範囲の分割位置の決定手法を説明する図である。 本実施形態における、比誘電率での分割位置と伝搬遅延時間での分割位置との関係を示すグラフである。 (A)は高速シリアル伝送を行なう高速SERDES(SERializer/DESerializer)を有する基板を模式的に示す縦断面図、(B)は(A)に示す高速SERDESの等価回路を示すとともに当該高速SERDESにおける送信アイパターンおよび受信アイパターンの例を示す図、(C)は信号品質の判定基準を説明すべく(B)に示す受信アイパターンを拡大して示す図である。 (A)および(B)は基板の比誘電率と伝搬遅延時間との関係を説明する図である。 (A)は基板遅延ばらつきの反射ノイズへの影響を説明する図、(B)は(A)に示す例に対応する信号波形および反射ノイズを示す波形図である。 基板遅延ばらつきの受信波形への影響原理を説明するフローチャートである。 一般的なPCB設計フローにおける検証手順および課題を説明する図である。 (A)は基板の比誘電率のばらつき範囲から最小値,最大値,一の中間値を抜き取って検証を行なった例を示す図、(B)は(A)に示す検証例で漏れた波形品質の劣化ケースを含む実際の特性を示す図である。
以下に、図面を参照し、本願の開示する波形検証プログラム、情報処理装置、および波形検証方法の実施形態について、詳細に説明する。ただし、以下に示す実施形態は、あくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能を含むことができる。そして、各実施形態は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。
〔1〕本実施形態の前提となる技術
図8〜図13を参照しながら、本実施形態の前提となる技術について説明する。
まず、図8(A)〜図8(C)を参照しながら、本実施形態において波形検証の対象となる、高速シリアル伝送を行なう高速SERDES(シリアル/パラレル相互変換回路)を有する基板の構成等について説明する。ここで、図8(A)は、高速シリアル伝送を行なう高速SERDESを有する基板を模式的に示す縦断面図である。図8(B)は、図8(A)に示す高速SERDESの等価回路を示すとともに当該高速SERDESにおける送信アイパターン(eye pattern)および受信アイパターンの例を示す図である。図8(C)は、信号品質の判定基準を説明すべく図8(B)に示す受信アイパターンを拡大して示す図である。
高速シリアル伝送を行なう高速SERDESを有する基板では、例えば図8(A)に示すように、ドライバ素子(DV)とレシーバ素子(RV)とが、バンプ,ビア,伝送線路,AC(Alternating Current)カップリングコンデンサなどを介して接続される。特に、図8(B)に示すように、DVからRVへの信号は、一対のビア,一対の伝送線路,一対のACカップリングコンデンサなどを介して差動伝送によって伝送される。
なお、図8(B)において、パッケージは、バンプや、DVまたはRVのチップ基板等を含む。基板は例えばプリント基板(PCB)である。信号が伝搬する伝送線路は、基板内に配線される。伝送線路は、基板表面に配置される各種素子DV,RVに、ビア,配線パターン,バンプを介して接続される。
高速SERDESにおいて、DVからRVへの電気信号は、数Gbps〜数十Gbpsで伝送される。このとき、基板上を伝送される電気信号は、伝送線路上での伝送損失や、ビアおよびパッケージで発生する反射ノイズなどによって劣化する。例えば図8(B)に示すように、DVから送信された直後の信号についての送信アイパターンに対し、RVで受信される直前の信号についての受信アイパターンは劣化する。送信アイパターンや受信アイパターンは、波形解析(過渡解析)によって得られる。
ユーザは、図8(B)や図8(C)に示すような受信アイパターンを参照することで、以下のように波形品質の判定を行なうことができる。
アイパターンにおいて、複数の波形にばらつきがなくこれらの波形が同じ位置(同じタイミング)で重なっていると、アイパターンを成す波形の幅は細くなり、アイパターンは、中央の空間(アイパターンの内側の形状;開口)が上下に広く開いた状態になる。つまり、図8(C)に示すようなアイパターンの開口電圧が大きくなる。開口電圧が大きい場合、判定対象の信号波形の品質は良いと判定される。
逆に、アイパターンにおいて、複数の波形にばらつきがありこれらの波形の位置(タイミング)がずれていると、アイパターンを成す波形の幅は太くなり、アイパターンは、開口が閉じた状態になる。つまり、図8(C)に示すようなアイパターンの開口電圧が小さくなる。開口電圧が小さい場合、判定対象の信号波形の品質は悪いと判定される。
ところで、前述した通り、基板の製造ばらつきによって基板の比誘電率εrにばらつきが生じると、基板毎に、基板内の伝送線路上を伝わる電気信号の伝搬遅延時間Tdが変化する。比誘電率がεrの時の電気信号の伝搬遅延時間Tdは下式(1)で与えられる。ただし、μ0は真空の透磁率、ε0は真空の誘電率である。
したがって、基板の製造ばらつきによって基板の比誘電率εr(誘電体)がばらつくと、電気信号の伝搬遅延時間Tdがばらつく。ここで、図9(A)および図9(B)を参照しながら、基板の比誘電率εrと伝搬遅延時間Tdとの関係について説明する。図9(A)に示すように、電気信号が、基板内の伝送線路を通じて信号入力端側のビアから信号出力端側のビアへ伝送される場合、図9(B)に示すように、基板の比誘電率εrが大きいほど信号入力端側のビアから信号出力端側のビアへの伝搬遅延時間が大きくなる。逆に、基板の比誘電率εrが小さいほど信号入力端側のビアから信号出力端側のビアへの伝搬遅延時間が小さくなる。このため、基板の比誘電率εrのばらつき範囲が大きくなると、伝搬遅延時間のばらつき範囲(大小差;伝搬遅延時間差)が大きくなる。以下では、伝搬遅延時間のばらつきのことを基板遅延ばらつきという場合がある。
このように、基板遅延ばらつきが生じると、反射ノイズの信号出力端への到達タイミングが変化するため、基板毎に、信号出力端に到達する信号波形が変化する。ここで、図10(A),図10(B)および図11を参照しながら、基板遅延ばらつきの反射ノイズへの影響について説明する。なお、図10(A)は、基板遅延ばらつきの反射ノイズへの影響を説明する図、図10(B)は、図10(A)に示す例に対応する信号波形および反射ノイズを示す波形図である。また、図11は、基板遅延ばらつきの受信波形への影響原理を説明するフローチャート(ステップA1〜A4)である。
図10(A)に示すように、基板の製造ばらつき(基板の比誘電率εrのばらつき)が生じると(図11のステップA1参照)、伝搬遅延時間差つまり基板遅延ばらつきが生じる(図11のステップA2参照)。基板遅延ばらつきが生じると、反射ノイズの到達時間差(遅延差)が発生し(図11のステップA3参照)、図10(B)に示すように、RVでの受信波形が変化する(図11のステップA4参照)。
例えば、図10(A)に示すように、信号入力端側のビアから信号出力端側のビアまでの配線長が12mmであり、基板の比誘電率εrが4.3〜4.9の範囲でばらついた場合、図10(A)および図10(B)に示すように、反射ノイズには、17.7ps(ピコ秒)の到達時間差(遅延差)が生じる。なお、図10(A)における実線矢印および破線矢印で示す信号(反射ノイズ)は、それぞれ図10(B)における実線および破線で示す信号波形に対応する。
前述した通り、反射ノイズの到達タイミングによっては、基板の製造ばらつきが信号波形の品質に影響を与える度合い大きく変化し、反射ノイズの問題が顕在化するようになる。しかし、実機では、ばらつきを制御することができないため、上述のような製造ばらつきに起因する現象を実機で詳細に検証することはできない。そのため、高速デジタル信号伝送シミュレーションを用いた基板の製造ばらつきによる受信波形の品質検証技術の開発が望まれる。
一般的なPCB設計フローにおける検証手法では、図12に示すように、ユーザによる判断で、基板の比誘電率εrのばらつき範囲から、最小値および最大値と、少なくとも一の任意の比誘電率(中間値)とが抜き取られ、解析条件が決定される。そして、抜き取られた各値について解析モデルが作成され、各解析モデルについて波形解析が行なわれ、各値に対応するアイパターンが得られる。この後、ユーザの目視等によって、抜き取られた各値に対応するアイパターンがチェックされる。
このとき、図12や図13(A)に示すように少なくとも三のアイパターンについて目視チェックにより動作OKと判定されたとしても、図13(B)に示すように、動作不可(NG)の特性を見逃してしまう検証漏れが発生している可能性がある。なお、図12は一般的なPCB設計フローにおける検証手順および課題を説明する図である。また、図13(A)は、基板の比誘電率εrのばらつき範囲から最小値,最大値,一の中間値を抜き取って検証を行なった例(受信アイパターン)を示す図である。そして、図13(B)は、図13(A)に示す検証例で漏れた波形品質の劣化ケースを含む実際の特性(受信アイパターン)を示す図である。
特に、伝送レートが高くなると、反射ノイズの到達タイミングの時間差(遅延差)が僅かであっても信号波形の形状が大きく変化するようになり、信号波形の品質への影響が大きくなる。このため、基板の製造ばらつきを考慮した設計を行なうことが望まれるが、人手による検証対象ケースの抜き取りでは、図13(B)に示すような検証漏れが発生し、実機障害が発生する可能性がある。また、ばらつき範囲内から抜き取るケースの数を増やしても、配線長,伝送速度等の設計条件によっては検証漏れの発生を避けられない場合がある。
〔2〕本実施形態の概要
そこで、本実施形態では、図13(B)に示すような検証漏れを極力減らして基板の製造ばらつきに起因する信号波形品質の劣化ケースを漏れなく検証すべく、基板遅延ばらつき(伝搬遅延時間Tdのばらつき)による反射ノイズの検証手法が提供される。
次に、図6および図7を参照しながら、本実施形態の概要について説明する。なお、図6は、本実施形態のばらつき範囲の分割位置(刻み)の決定手法を説明する図である。図7は、本実施形態における、比誘電率εrでの分割位置(刻み)と伝搬遅延時間Tdでの分割位置(刻み,遅延差)との関係を示すグラフである。
本実施形態では、基板の比誘電率εrのばらつき範囲に対応する、信号波形の伝搬遅延時間Tdのばらつき範囲が、等間隔に分割されるように、基板の比誘電率εrのばらつき範囲の分割位置における基板の比誘電率εrの値が決定される(図7参照)。そして、決定された分割位置における基板の比誘電率εrの値に対応する解析モデルが生成され、生成された前析モデルを用いて信号波形の波形解析が行なわれ、アイパターンが得られる。
以下に、本実施形態での、信号波形の伝搬遅延時間Tdのばらつき範囲(基板遅延ばらつき範囲)の分割位置(刻み)の決定手法について説明する。
本実施形態では、以下の2点(a1)および(a2)が、伝搬遅延時間Tdのばらつき範囲の分割位置(刻み)の決定条件として設定され、これら2点(a1)および(a2)を満たす最適な基板遅延ばらつきの解析条件が決定される。
(a1)検証漏れの可能性をできるだけ低くすること。
(a2)基板遅延ばらつきによる遅延差(刻み)が、波形解析時(波形シミュレーション時)の解析精度(解析ステップの時間間隔;解析刻み)を超えるような過剰精度でないこと。
ここで、図6に示すように、基板上におけるドライバ素子DVからレシーバ素子RVまでの配線長Lの配線を着目配線とする。当該着目配線上には、図8(B)に示すビア,パッケージ,伝送線路,ACカップリングコンデンサなどが存在する。
また、図6に示すように、基板の比誘電率εrのばらつき範囲をεr_min(最小値)〜εr_max(最大値)とし、信号のUI(unit interval)幅をUIとし、波形解析時のビット分割数(UI幅の分割数)をNとする。なお、UIの値は、データ信号の1ビット長の時間(ビットレートの逆数)に相当する。また、Nの値は、ドライバ素子DV,レシーバ素子RV等のデバイスのモデル(仕様)によって決まる。
さらに、n(nは0以上の整数)番目のばらつきケース(分割位置)における基板の比誘電率をεr(n)とする。また、比誘電率がεr(n)であるn番目のばらつきケースの次に解析すべきn+1番目のばらつきケース(分割位置)の比誘電率をεr(n+1)とする。そして、n番目のばらつきケースの伝搬遅延時間をTd1、n+1番目のばらつきケースの伝搬遅延時間をTd2とすると、上式(1)により、伝搬遅延時間Td1およびTd2は、それぞれ下式(2)および(3)によって与えられる
したがって、基板遅延ばらつきによる遅延差をTddiffとすると、当該遅延差Tddiffは、下式(4)によって与えられる。
このとき、上記条件(a1)は、上式(4)によって与えられる遅延差Tddiffができるだけ小さいことに対応し、上記条件(a2)は、「基板遅延ばらつきによる遅延差Tddiff ≧波形解析時の解析刻みUI/N」であることに対応する。このため、上記条件(a1)および(a2)を満たす最適な解析条件は「基板遅延ばらつきによる遅延差Tddiff = 波形解析時の解析刻みUI/N」となる。
当該条件「Tddiff = UI/N」に上式(4)を代入して下式(5)〜(8)のごとく変形すると、n+1番目のばらつきケース(分割位置)の比誘電率εr(n+1)は下式(8)のごとく与えられる。なお、下式(5)〜(7)において、εr1=εr(n)であり、εr2=εr(n+1)である。
n=0つまり0番目のばらつきケースの比誘電率εr(0)を、下式(9)のごとく基板の比誘電率のばらつき範囲の最小値εr_minとすることで、n+1番目のばらつきケースの比誘電率εr(n+1)が、上式(8)によって順次算出され決定される。
このようにして、0〜n+1番目のばらつきケース(分割位置)の比誘電率εr(0)〜εr(n+1)を決定することで、図7に示すように、基板の比誘電率εrのばらつき範囲に対応する、信号波形の伝搬遅延時間Tdのばらつき範囲が、時間基準で等間隔になるように分割される。つまり、本実施形態では、基板の比誘電率εrのばらつき範囲を比誘電率基準で単純に等間隔に分割するのではなく、信号波形の伝搬遅延時間Tdのばらつき範囲が時間基準で等間隔に分割されるよう、基板の比誘電率εrのばらつき範囲が分割される。
これにより、本実施形態では、基板遅延ばらつきによる遅延差(刻み)を、波形解析時の解析精度(解析刻み)を超えるような過剰精度にすることなく、検証漏れを極力発生させないばらつき解析ケースの生成を行なうことができる。
〔3〕波形検証機能を実現する本実施形態の情報処理装置のハードウェア構成
まず、図2を参照しながら、本実施形態の波形検証機能を実現する情報処理装置(コンピュータ)10のハードウェア構成について説明する。図2は、当該ハードウェア構成の一例を示すブロック図である。
コンピュータ10は、例えば、プロセッサ11,RAM(Random Access Memory)12,HDD(Hard Disk Drive)13,グラフィック処理装置14,入力インタフェース15,光学ドライブ装置16,機器接続インタフェース17およびネットワークインタフェース18を構成要素として有する。これらの構成要素11〜18は、バス19を介して相互に通信可能に構成される。
プロセッサ(処理部)11は、コンピュータ10全体を制御する。プロセッサ11は、マルチプロセッサであってもよい。プロセッサ11は、例えばCPU(Central Processing Unit),MPU(Micro Processing Unit),DSP(Digital Signal Processor),ASIC(Application Specific Integrated Circuit),PLD(Programmable Logic Device),FPGA(Field Programmable Gate Array)のいずれか一つであってもよい。また、プロセッサ11は、CPU,MPU,DSP,ASIC,PLD,FPGAのうちの2種類以上の要素の組み合わせであってもよい。
RAM(記憶部)12は、コンピュータ10の主記憶装置として使用される。RAM12には、プロセッサ11に実行させるOS(Operating System)プログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、RAM12には、プロセッサ11による処理に必要な各種データが格納される。アプリケーションプログラムには、コンピュータ10によって本実施形態の波形検証機能を実現するためにプロセッサ11によって実行される波形検証プログラム(図1の符号31参照)が含まれてもよい。
HDD(記憶部)13は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行なう。HDD13は、コンピュータ10の補助記憶装置として使用される。HDD13には、OSプログラム,アプリケーションプログラム、及び各種データが格納される。なお、補助記憶装置としては、フラッシュメモリ等の半導体記憶装置(SSD:Solid State Drive)を使用することもできる。
グラフィック処理装置14には、モニタ14aが接続されている。グラフィック処理装置14は、プロセッサ11からの命令に従って、画像をモニタ14aの画面に表示させる。モニタ14aとしては、CRT(Cathode Ray Tube)を用いた表示装置や液晶表示装置等が挙げられる。
入力インタフェース15には、キーボード15aおよびマウス15bが接続されている。入力インタフェース15は、キーボード15aやマウス15bから送られてくる信号をプロセッサ11に送信する。なお、マウス15bは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル,タブレット,タッチパッド,トラックボール等が挙げられる。
光学ドライブ装置16は、レーザ光等を利用して、光ディスク16aに記録されたデータの読み取りを行なう。光ディスク16aは、光の反射によって読み取り可能にデータを記録された可搬型の非一時的な記録媒体である。光ディスク16aには、DVD(Digital Versatile Disc),DVD−RAM,CD−ROM(Compact Disc Read Only Memory),CD−R(Recordable)/RW(ReWritable)等が挙げられる。
機器接続インタフェース17は、コンピュータ10に周辺機器を接続するための通信インタフェースである。例えば、機器接続インタフェース17には、メモリ装置17aやメモリリーダライタ17bを接続することができる。メモリ装置17aは、機器接続インタフェース17との通信機能を搭載した非一時的な記録媒体、例えばUSB(Universal Serial Bus)メモリである。メモリリーダライタ17bは、メモリカード17cへのデータの書き込み、またはメモリカード17cからのデータの読み出しを行なう。メモリカード17cは、カード型の非一時的な記録媒体である。
ネットワークインタフェース18は、ネットワーク18aに接続される。ネットワークインタフェース18は、ネットワーク18aを介して、他のコンピュータまたは通信機器との間でデータの送受信を行なう。
以上のようなハードウェア構成を有するコンピュータ10によって、図1および図3〜図5を参照しながら後述する本実施形態の波形検証機能を実現することができる。
なお、コンピュータ10は、例えばコンピュータ読み取り可能な非一時的な記録媒体に記録されたプログラム(波形検証プログラム等)を実行することにより、本実施形態の波形検証機能を実現する。コンピュータ10に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。例えば、コンピュータ10に実行させるプログラムをHDD13に格納しておくことができる。プロセッサ11は、HDD13内のプログラムの少なくとも一部をRAM12にロードし、ロードしたプログラムを実行する。
また、コンピュータ10(プロセッサ11)に実行させるプログラムを、光ディスク16a,メモリ装置17a,メモリカード17c等の非一時的な可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、例えばプロセッサ11からの制御により、HDD13にインストールされた後、実行可能になる。また、プロセッサ11が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。
〔4〕波形検証機能を有する本実施形態の情報処理装置の機能構成
次に、図1および図3を参照しながら、本実施形態の波形検証機能を有する情報処理装置(コンピュータ)10の機能構成について説明する。図1は、当該機能構成の一例を示すブロック図であり、図3は、本実施形態における解析モデル生成機能に係る機能構成を示すブロック図である。
コンピュータ10は、基板上の着目配線を伝搬する信号波形の品質を検証する機能を果たす。このため、コンピュータ10は、図1に示すように、少なくとも処理部20,記憶部30,入力部40および表示部50としての機能を有している。
処理部20は、例えば図2に示すようなプロセッサ11であり、上述した波形検証プログラム31を実行することで、後述するばらつき範囲分割位置決定部21,解析モデル生成部22,波形解析部23,表示制御部24,品質判定部25としての機能を果たす。
記憶部30は、例えば図2に示すようなRAM12,HDD13であり、波形検証機能を実現するための各種情報、つまり信号波形の品質の検証に用いられる各種情報を記憶し保存する。当該各種情報としては、上述した波形検証プログラム31のほか、基板層構成情報32,PCBの配線設計情報33,信号情報34,解析モデル35などが含まれる。
基板層構成情報32は、波形検証対象の着目配線を含む基板(PCB)の層構成に関する情報である。基板層構成情報32には、例えば図3に示すように、層厚,導体厚,比誘電率などに関する情報が含まれる。比誘電率としては、ティピカル値のほか、ばらつき範囲(最小値εr_min〜最大値εr_max)に関する情報が含まれる。
PCBの配線設計情報33は、波形検証対象の着目配線を含む基板(PCB)における配線設計に関する情報である。配線設計情報33には、例えば図3に示すように、基板において波形検証対象となる各配線の線長L,線幅,配線層などに関する情報が含まれる。
信号情報34は、基板上の波形検証対象の着目配線を伝搬する電気信号に関する情報である。信号情報34には、例えば図3に示すように、信号のUI値(ビット幅)を含むデータレート情報や、波形解析時のビット分割数(UI幅の分割数)Nを含むDV/RVモデル情報などに関する情報が含まれる。
解析モデル35は、処理部20の解析モデル生成機能(後述する決定部21および解析モデル生成部22としての機能)によって生成される。解析モデル35には、例えば図3に示すように、解析モデル(最小値対応)35a,解析モデル(中間値対応)35b,解析モデル(最大値対応)35cが含まれる。
解析モデル(最小値対応)35aは、比誘電率の最小値εr_min(=εr(0))に対応して生成される。解析モデル(中間値対応)35bは、上式(8)および(9)に基づいて決定される比誘電率の中間値εr(n+1)に対応して生成される。解析モデル(最大値対応)35cは、比誘電率の最大値εr_maxに対応して生成される。特に、本実施形態の解析モデル(最大値対応)35cは、後述するごとく、上式(8)に基づいて決定される中間値εr(n+1)が最大値εr_max以上になった時点での比誘電率εr(n+1)に対応して生成される。
入力部40は、例えば図2に示すようなキーボード15aおよびマウス15bであり、ユーザによって操作され、基板上において波形検証対象となる着目配線の指定など、波形検証に係る各種指示を行なう。なお、マウス15bに代え、タッチパネル,タブレット,タッチパッド,トラックボール等が用いられてもよい。
表示部50は、例えば図2に示すようなモニタ14aであり、例えばユーザが本実施形態の表示部50の表示を参照して信号波形の品質を判定する際に、波形解析によって得られたアイパターンを表示する(図8(C),図12,図13(A),図13(B)参照)。
波形検証プログラム31は、上述のごとく、処理部20(プロセッサ11)に、後述するばらつき範囲分割位置決定部21,解析モデル生成部22,波形解析部23,表示制御部24,品質判定部25としての機能を実行させるものである。
次に、処理部20(プロセッサ11)によって実現される、ばらつき範囲分割位置決定部21,解析モデル生成部22,波形解析部23,表示制御部24,品質判定部25としての機能について説明する。
ばらつき範囲分割位置決定部(決定部)21は、基板の比誘電率εrのばらつき範囲に対応する、信号波形の伝搬遅延時間Tdのばらつき範囲が、等間隔に分割されるように、比誘電率εrのばらつき範囲の分割位置(解析刻み)における比誘電率εrの値を決定する。より具体的に、決定部21は、n番目の分割位置(ばらつきケース)における比誘電率をεr(n)とすると、0番目およびn+1番目の分割位置における比誘電率εr(0)およびεr(n+1)を、それぞれ上式(9)および(8)によって決定する。
また、決定部21は、n+1番目の分割位置における比誘電率εr(n+1)が比誘電率εrのばらつき範囲の最大値εr_max以上になった場合、その時点で、上式(8)による比誘電率εr(n+1)の決定を終了する。つまり、本実施形態では、上式(8)によって決定された比誘電率εr(n+1)が最大値εr_max以上になった時点で、当該比誘電率εr(n+1)が比誘電率εrのばらつき範囲の最大値εr_maxとみなされ、分割位置の決定処理が終了される。
解析モデル生成部22は、決定部21によって決定された分割位置(ばらつきケース)における比誘電率εrに対応する解析モデルを生成する。生成された解析モデルは、図3に示すように、解析モデル(最小値対応)35a,解析モデル(中間値対応)35b,解析モデル(最大値対応)35cとして記憶部30に保存される。
このとき、前述した通り、解析モデル(最小値対応)35aは、比誘電率の最小値εr_min(=εr(0))に対応して生成される。解析モデル(中間値対応)35bは、上式(8)および(9)に基づいて決定される、比誘電率のばらつき範囲の中間値εr(1)〜εr(n)に対応して生成される。解析モデル(最大値対応)35cは、比誘電率の最大値εr_max(=εr(n+1))に対応して生成される。
波形解析部23は、解析モデル生成部22によって生成された各解析モデルを用いて、信号波形の波形解析(過渡解析)を行なう。このとき、波形解析部23は、解析モデル毎に、信号波形の波形解析によってアイパターンを生成する。
表示制御部24は、表示部50の表示状態を制御することで表示部50に各種情報を表示させユーザに示す。特に、本実施形態の表示制御部24は、波形解析部23によって解析モデル毎に生成されたアイパターンを表示部50に表示するように表示部50の表示状態を制御する(図8(C),図12,図13(A),図13(B)参照)。これにより、ユーザは、表示部50に表示されたアイパターンを参照することで、目視によって信号波形の品質を判定することができる。
品質判定部25は、波形解析部23によって解析モデル毎に生成されたアイパターンの開口電圧に基づき、信号波形の品質を解析モデル毎に自動判定する。図8(C)を参照しながら前述したように、開口電圧が大きい場合、判定対象の信号波形の品質は良いと判定することができる一方、開口電圧が小さい場合、判定対象の信号波形の品質は悪いと判定することができる。そこで、例えば、判定閾値を予め設定しておき、品質判定部25は、開口電圧が判定閾値を下回る場合に判定対象の信号波形の品質が悪いと判定するように構成される。
なお、品質判定部25は、信号波形の品質の自動判定を行なう場合に備えられ、信号波形の品質の判定をユーザの目視によってのみ行なう場合には省略されてもよい。また、ユーザの目視判定と品質判定部25による自動判定とのいずれか一方を選択的に切り替えて実行することができるように構成してもよいし、両方を実行可能に構成してもよい。
〔5〕波形検証機能を有する本実施形態の情報処理装置の動作
次に、図4および図5を参照しながら、本実施形態の情報処理装置10による具体的な波形検証動作について説明する。
まず、図4に示すフローチャート(ステップS1〜S7)に従って、本実施形態の波形検証動作について説明する。
ステップS1において、決定部21は、基板の比誘電率εrのばらつき範囲に対応する、信号波形の伝搬遅延時間Tdのばらつき範囲が、等間隔に分割されるように、比誘電率εrのばらつき範囲の分割位置(解析刻み)における比誘電率εrの値を決定する。ステップS1における分割位置の決定動作の詳細については、図5を参照しながら後述する。
そして、ステップS2において、解析モデル生成部22は、決定部21によって決定された各分割位置(ばらつきケース)における比誘電率εrに対応する解析モデル35a〜35cを生成し、生成した解析モデル35a〜35cを記憶部30に保存する。
この後、ステップS3において、波形解析部23は、解析モデル生成部22によって生成された各解析モデルを用いて信号波形の波形解析(過渡解析)を行ない、解析モデル毎にアイパターンを生成する。
信号波形の品質の判定をユーザの目視によって行なう場合、ステップS4において、表示制御部24は、波形解析部23によって解析モデル毎に生成されたアイパターンを表示部50に表示させる。そして、ユーザは、表示部50に表示されたアイパターンを参照することで、目視によって信号波形の品質を判定する(ステップS5)。
一方、信号波形の品質の自動判定を行なう場合、ステップS6において、品質判定部25は、波形解析部23によって解析モデル毎に生成されたアイパターンの開口電圧(電位差)を、予め設定された判定閾値と比較することで、信号波形の品質を解析モデル毎に自動判定する。例えば、品質判定部25は、開口電圧が判定閾値を下回る場合に判定対象の信号波形の品質が悪いと判定する。そして、表示制御部24は、品質判定部25による自動判定結果を表示部50に表示させる(ステップS7)。
ついで、図5に示すフローチャート(ステップS11〜S15)に従って、本実施形態のばらつき範囲の分割位置(解析刻み)の決定動作について説明する。当該決定動作は、図4のステップS1において、上式(9)および(8)に基づき決定部21によって実行される動作に相当する。
まず、決定部21は、パラメータnを0に設定し(ステップS11)、n=0つまり0番目のばらつきケースの比誘電率εr(0)を、上式(9)のごとく基板の比誘電率のばらつき範囲の最小値εr_minに設定する(ステップS12)。
以降、決定部21は、n番目のばらつきケースの比誘電率εr(n)を、上式(8)に代入することで、n+1番目のばらつきケースの比誘電率εr(n+1)を決定する(ステップS13)。
そして、決定部21は、ステップS13で決定された比誘電率εr(n+1)が比誘電率εrのばらつき範囲の最大値εr_max以上になったか否かを判定する(ステップS14)。εr(n+1)がεr_max未満である場合(ステップS14のNOルート)、決定部21は、nを1インクリメントし(ステップS15)、ステップS13の処理に戻る。
一方、εr(n+1)がεr_max以上である場合(ステップS14のYESルート)、決定部21は、最後にステップS13で決定された比誘電率εr(n+1)を、比誘電率εrのばらつき範囲の最大値εr_maxとして決定し、上式(8)による決定動作を終了する。
〔6〕本実施形態の効果
このように、本実施形態の情報処理装置10によれば、着目配線の線長Lや、比誘電率εrのばらつきから、遅延差が算出され、データレート(ビット幅UI)から、比誘電率εrのばらつき範囲の分割(刻み)の細かさが自動的に決定され、ばらつきモデルが自動生成される。
特に、本実施形態では、上式(9)および(8)に基づき、0〜n+1番目のばらつきケースの比誘電率εr(0)〜εr(n+1)が決定される。このため、図7に示すように、基板の比誘電率εrのばらつき範囲に対応する、信号波形の伝搬遅延時間Tdのばらつき範囲が、時間基準で等間隔になるように分割される。つまり、本実施形態では、基板の比誘電率εrのばらつき範囲を比誘電率基準で単純に等間隔に分割するのではなく、信号波形の伝搬遅延時間Tdのばらつき範囲が時間基準で等間隔に分割されるよう、基板の比誘電率εrのばらつき範囲が分割される。
これにより、本実施形態では、基板遅延ばらつきによる遅延差(刻み)を、波形解析時の解析精度(解析刻み)を超えるような過剰精度にすることなく、検証漏れを極力発生させないばらつき解析ケースの生成を行なうことができる。
したがって、基板の製造ばらつきに起因する信号波形品質の劣化ケースを漏れなく検証することができ、検証漏れのない装置設計を行なえ、検証漏れに起因する実機障害の発生を確実に抑止することができる。このように、本実施形態によれば、高速デジタル信号伝送シミュレーションを用いた、基板の製造ばらつきによる受信波形の品質検証技術が実現される。
〔7〕その他
以上、本発明の好ましい実施形態について詳述したが、本発明は、係る特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。
〔8〕付記
以上の実施形態に関し、さらに以下の付記を開示する。
(付記1)
基板上の着目配線を伝搬する信号波形の品質を検証するコンピュータに、
前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定し、
決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成し、
生成した前記解析モデルを用いて前記信号波形の波形解析を行なう、
処理を実行させる、波形検証プログラム。
(付記2)
n(nは0以上の整数)番目の前記分割位置における前記基板の比誘電率をεr(n)とすると、0番目およびn+1番目の前記分割位置における前記基板の比誘電率εr(0)およびεr(n+1)を、それぞれ下式(10)および(11)によって決定する、
処理を、前記コンピュータに実行させる、付記1に記載の波形検証プログラム。
ただし、εr_minは前記基板の比誘電率のばらつき範囲の最小値、Lは前記着目配線の配線長、UI(unit interval)はデータ信号の1ビット長の時間(ビットレートの逆数)、Nは前記波形解析時のビット分割数、μ0は真空の透磁率、ε0は真空の誘電率である。
(付記3)
前記n+1番目の前記分割位置における前記基板の比誘電率εr(n+1)が前記基板の比誘電率のばらつき範囲の最大値以上になった時点で、上式(11)による前記比誘電率の決定を終了する、
処理を、前記コンピュータに実行させる、付記2に記載の波形検証プログラム。
(付記4)
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンを表示部に表示する、
処理を、前記コンピュータに実行させる、付記1〜付記3のいずれか一項に記載の波形検証プログラム。
(付記5)
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンに基づき、前記信号波形の品質を判定する、
処理を、前記コンピュータに実行させる、付記1〜付記4のいずれか一項に記載の波形検証プログラム。
(付記6)
基板上の着目配線を伝搬する信号波形の品質を検証する処理部と、
前記信号波形の品質の検証に用いられる情報を記憶する記憶部と、を有し、
前記処理部は、
前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定し、
決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成し、
生成した前記解析モデルを用いて前記信号波形の波形解析を行なう、情報処理装置。
(付記7)
前記処理部は、
n(nは0以上の整数)番目の前記分割位置における前記基板の比誘電率をεr(n)とすると、0番目およびn+1番目の前記分割位置における前記基板の比誘電率εr(0)およびεr(n+1)を、それぞれ下式(12)および(13)によって決定する、付記6に記載の情報処理装置。
ただし、εr_minは前記基板の比誘電率のばらつき範囲の最小値、Lは前記着目配線の配線長、UI(unit interval)はデータ信号の1ビット長の時間(ビットレートの逆数)、Nは前記波形解析時のビット分割数、μ0は真空の透磁率、ε0は真空の誘電率である。
(付記8)
前記処理部は、
前記n+1番目の前記分割位置における前記基板の比誘電率εr(n+1)が前記基板の比誘電率のばらつき範囲の最大値以上になった時点で、上式(13)による前記比誘電率の決定を終了する、付記7に記載の情報処理装置。
(付記9)
前記処理部は、
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンを表示部に表示する、付記6〜付記8のいずれか一項に記載の情報処理装置。
(付記10)
前記処理部は、
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンに基づき、前記信号波形の品質を判定する、付記6〜付記9のいずれか一項に記載の情報処理装置。
(付記11)
コンピュータにより、基板上の着目配線を伝搬する信号波形の品質を検証する波形検証方法であって、
前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定し、
決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成し、
生成した前記解析モデルを用いて前記信号波形の波形解析を行なう、波形検証方法。
(付記12)
n(nは0以上の整数)番目の前記分割位置における前記基板の比誘電率をεr(n)とすると、0番目およびn+1番目の前記分割位置における前記基板の比誘電率εr(0)およびεr(n+1)を、それぞれ下式(14)および(15)によって決定する、付記11に記載の波形検証方法。
ただし、εr_minは前記基板の比誘電率のばらつき範囲の最小値、Lは前記着目配線の配線長、UI(unit interval)はデータ信号の1ビット長の時間(ビットレートの逆数)、Nは前記波形解析時のビット分割数、μ0は真空の透磁率、ε0は真空の誘電率である。
(付記13)
前記n+1番目の前記分割位置における前記基板の比誘電率εr(n+1)が前記基板の比誘電率のばらつき範囲の最大値以上になった時点で、上式(15)による前記比誘電率の決定を終了する、付記12に記載の波形検証方法。
(付記14)
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンを表示部に表示する、付記11〜付記13のいずれか一項に記載の波形検証方法。
(付記15)
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンに基づき、前記信号波形の品質を判定する、付記11〜付記14のいずれか一項に記載の波形検証方法。
10 コンピュータ(波形検証機能を有する情報処理装置)
11 プロセッサ(処理部)
12 RAM(記憶部)
13 HDD(記憶部)
14 グラフィック処理装置
14a モニタ(表示部)
15 入力インタフェース
15a キーボード(入力部)
15b マウス(入力部)
16 光学ドライブ装置
16a 光ディスク
17 機器接続インタフェース
17a メモリ装置
17b メモリリーダライタ
17c メモリカード
18 ネットワークインタフェース
18a ネットワーク
19 バス
20 処理部
21 ばらつき範囲分割位置決定部(決定部)
22 解析モデル生成部
23 波形解析部
24 表示制御部
25 品質判定部
30 記憶部
31 波形検証プログラム
32 基板層構成情報
33 PCBの配線設計情報
34 信号情報
35 解析モデル
35a 解析モデル(最小値対応)
35b 解析モデル(中間値対応)
35c 解析モデル(最大値対応)
40 入力部
50 表示部

Claims (7)

  1. 基板上の着目配線を伝搬する信号波形の品質を検証するコンピュータに、
    前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定し、
    決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成し、
    生成した前記解析モデルを用いて前記信号波形の波形解析を行なう、
    処理を実行させる、波形検証プログラム。
  2. n(nは0以上の整数)番目の前記分割位置における前記基板の比誘電率をεr(n)とすると、0番目およびn+1番目の前記分割位置における前記基板の比誘電率εr(0)およびεr(n+1)を、それぞれ下式(21)および(22)によって決定する、
    処理を、前記コンピュータに実行させる、請求項1に記載の波形検証プログラム。

    ただし、εr_minは前記基板の比誘電率のばらつき範囲の最小値、Lは前記着目配線の配線長、UI(unit interval)はデータ信号の1ビット長の時間、Nは前記波形解析時のビット分割数、μ0は真空の透磁率、ε0は真空の誘電率である。
  3. 前記n+1番目の前記分割位置における前記基板の比誘電率εr(n+1)が前記基板の比誘電率のばらつき範囲の最大値を超えた時点で、上式(22)による前記比誘電率の決定を終了する、
    処理を、前記コンピュータに実行させる、請求項2に記載の波形検証プログラム。
  4. 前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
    生成した前記アイパターンを表示部に表示する、
    処理を、前記コンピュータに実行させる、請求項1〜請求項3のいずれか一項に記載の波形検証プログラム。
  5. 前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
    生成した前記アイパターンに基づき、前記信号波形の品質を判定する、
    処理を、前記コンピュータに実行させる、請求項1〜請求項4のいずれか一項に記載の波形検証プログラム。
  6. 基板上の着目配線を伝搬する信号波形の品質を検証する処理部と、
    前記信号波形の品質の検証に用いられる情報を記憶する記憶部と、を有し、
    前記処理部は、
    前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定し、
    決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成し、
    生成した前記解析モデルを用いて前記信号波形の波形解析を行なう、情報処理装置。
  7. コンピュータにより、基板上の着目配線を伝搬する信号波形の品質を検証する波形検証方法であって、
    前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定し、
    決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成し、
    生成した前記解析モデルを用いて前記信号波形の波形解析を行なう、波形検証方法。
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