JP2000357179A - Ｐｌｌブロックのジッタを考慮したタイミング検証を行う論理シミュレーション方法及びその論理シミュレータ - Google Patents
Ｐｌｌブロックのジッタを考慮したタイミング検証を行う論理シミュレーション方法及びその論理シミュレータInfo
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Abstract
(57)【要約】
【課題】 PLLブロックのジッタを考慮したタイミング
検証を行う論理シミュレーション方法及びその論理シミ
ュレータを提供する。 【解決手段】 PLLブロックを有する回路をイベントド
リブン方式の論理シミュレーション方法でタイミング検
証を行う場合、ターゲットとなる回路に含まれるPLLブ
ロック固有のジッタ値を遅延ライブラリーに記述し、タ
イミング検証により得られた結果にジッタ値を加算もし
くは減算し、ターゲットとなる回路のSetup／Holdを満
足するか否かでジッタ値を考慮したタイミング検証を行
う段階を有する。
検証を行う論理シミュレーション方法及びその論理シミ
ュレータを提供する。 【解決手段】 PLLブロックを有する回路をイベントド
リブン方式の論理シミュレーション方法でタイミング検
証を行う場合、ターゲットとなる回路に含まれるPLLブ
ロック固有のジッタ値を遅延ライブラリーに記述し、タ
イミング検証により得られた結果にジッタ値を加算もし
くは減算し、ターゲットとなる回路のSetup／Holdを満
足するか否かでジッタ値を考慮したタイミング検証を行
う段階を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、Phased Locked Lo
opブロック（以降、PLLブロックと略す）のジッタを考
慮したタイミング検証を行う論理シミュレーション方法
及びその論理シミュレータに関する。
opブロック（以降、PLLブロックと略す）のジッタを考
慮したタイミング検証を行う論理シミュレーション方法
及びその論理シミュレータに関する。
【０００２】
【従来の技術】従来のイベントドリブン方式の論理シミ
ュレータのタイミング検証時にターゲットとしている回
路に含まれるPLLブロック固有のジッタ値を考慮したシ
ミュレーションを一度で行う事は不可能であった。
ュレータのタイミング検証時にターゲットとしている回
路に含まれるPLLブロック固有のジッタ値を考慮したシ
ミュレーションを一度で行う事は不可能であった。
【０００３】このため、図13のP1,Q1,R1,S1の様に従来
の遅延ライブラリーに修正を加える（具体的な修正内容
は以下の本文中に記載する）という操作を行う必要があ
り、この修正を行った遅延ライブラリーを使用し最低で
も３回の論理シミュレーションのタイミング検証を行わ
なくてはならなかった。
の遅延ライブラリーに修正を加える（具体的な修正内容
は以下の本文中に記載する）という操作を行う必要があ
り、この修正を行った遅延ライブラリーを使用し最低で
も３回の論理シミュレーションのタイミング検証を行わ
なくてはならなかった。
【０００４】以下に従来の方法で論理シミュレーション
のタイミング検証を行った場合の詳細を、図2、図10、
図11、図12、図13、図14を用いて説明する。
のタイミング検証を行った場合の詳細を、図2、図10、
図11、図12、図13、図14を用いて説明する。
【０００５】Netlist G1の一例を図2を用いて説明す
る。 Netlistには、各入出力端子あるいは各ブロック間
の接続関係を信号線を用いて表わされており、各入出力
端子、各ブロック、各信号線は、内部的にインスタンス
情報を有している。また、遅延ライブラリーF1の一例を
図11を用いて説明する。遅延ライブラリーは各ブロック
の各インスタンス毎に遅延値を有し、及びタイミングが
存在するブロックにはタイミング値を有している。シミ
ュレーションpatternH1は、イベントドリブン方式の論
理シミュレーションのタイミング検証のためのテストパ
ターンである。シミュレーションライブラリーI1は、各
ブロックの論理、遅延パス、タイミングパスの情報を有
している。これら、シミュレーションpatternH1 、Netl
ist G1、遅延ライブラリーF1、シミュレーションライブ
ラリー I1をTiming検証シミュレーションSTEP1で読み込
み回路内部接点の動作Timing検証の計算（シミュレーシ
ョンライブラリーI1でタイミングパスを有するブロック
のSetup／Hold値を求めている）を行っている。またNet
listG1をSTEP1で検証した時の信号変化を波形として表
わしたタイミングチャートを図12に添付する。図12のIN
1,IN2,A1,B1,C1,OUT1は図2のIN1,IN2,A1,B1,C1,OUT1の
それぞれの信号と対応している。ここでA1のクロック信
号とIN1のデータ信号とでSetup／ Holdの関係を表わし
ている。また、 B1のクロック信号とC1のデータ信号と
でSetup／Holdの関係を表わしている。次にTiming検証
シミュレーションSTEP1により計算された動作Timing検
証により得られた各内部信号が遅延ライブラリーF1に記
載されている該当ブロックのSetup／Hold値の範囲内で
変化しているか否かでOK／NGの判定をTimingエラー判定
STEP2で行っている。Timingエラー判定STEP2で、もしOK
の場合、STEP3で1回目の論理シミュレーションのタイミ
ング検証を終了する。またTimingエラー判定STEP2でNG
となった場合はLogファイルJ1を出力して論理シミュレ
ーションのタイミング検証を終了する。
る。 Netlistには、各入出力端子あるいは各ブロック間
の接続関係を信号線を用いて表わされており、各入出力
端子、各ブロック、各信号線は、内部的にインスタンス
情報を有している。また、遅延ライブラリーF1の一例を
図11を用いて説明する。遅延ライブラリーは各ブロック
の各インスタンス毎に遅延値を有し、及びタイミングが
存在するブロックにはタイミング値を有している。シミ
ュレーションpatternH1は、イベントドリブン方式の論
理シミュレーションのタイミング検証のためのテストパ
ターンである。シミュレーションライブラリーI1は、各
ブロックの論理、遅延パス、タイミングパスの情報を有
している。これら、シミュレーションpatternH1 、Netl
ist G1、遅延ライブラリーF1、シミュレーションライブ
ラリー I1をTiming検証シミュレーションSTEP1で読み込
み回路内部接点の動作Timing検証の計算（シミュレーシ
ョンライブラリーI1でタイミングパスを有するブロック
のSetup／Hold値を求めている）を行っている。またNet
listG1をSTEP1で検証した時の信号変化を波形として表
わしたタイミングチャートを図12に添付する。図12のIN
1,IN2,A1,B1,C1,OUT1は図2のIN1,IN2,A1,B1,C1,OUT1の
それぞれの信号と対応している。ここでA1のクロック信
号とIN1のデータ信号とでSetup／ Holdの関係を表わし
ている。また、 B1のクロック信号とC1のデータ信号と
でSetup／Holdの関係を表わしている。次にTiming検証
シミュレーションSTEP1により計算された動作Timing検
証により得られた各内部信号が遅延ライブラリーF1に記
載されている該当ブロックのSetup／Hold値の範囲内で
変化しているか否かでOK／NGの判定をTimingエラー判定
STEP2で行っている。Timingエラー判定STEP2で、もしOK
の場合、STEP3で1回目の論理シミュレーションのタイミ
ング検証を終了する。またTimingエラー判定STEP2でNG
となった場合はLogファイルJ1を出力して論理シミュレ
ーションのタイミング検証を終了する。
【０００６】次に、PLLブロック固有のジッタ値を考慮
する論理シミュレーションのタイミング検証に移る。
する論理シミュレーションのタイミング検証に移る。
【０００７】Netlist L1は先ほどのNetlist G1と同様
のものである。シミュレーションpatternM1は先ほどの
シミュレーションpatternH1と同様のものである。シミ
ュレーションライブラリーN1は先ほどのシミュレーショ
ンライブラリーI1と同様のものである。また、PLL遅延
値修正後の遅延ライブラリーK1の一例を図13を用いて説
明する。PLL遅延値修正後の遅延ライブラリーは各ブロ
ックの各インスタンス毎に遅延値を有し、及びタイミン
グが存在するブロックにはタイミング値を有している。
また、ここではPLLブロック固有のジッタ値を考慮する
論理シミュレーションのタイミング検証を行うためにPL
Lブロックの遅延値に修正を加えてある。P1とQ1の下線
を引いてあるところが論理シミュレーションのタイミン
グ検証のSetup検証用に修正を加えた部分である。修正
の内容として、従来の遅延ライブラリーF1のPLLブロッ
クの遅延値からPLLブロック固有のジッタ値を差し引い
た値を記述してある（ジッタ値は一例として1.8nsとし
ている）。同様にR1とS1の下線を引いてあるところが論
理シミュレーションのタイミング検証のHold検証用に修
正を加えた部分である。修正の内容として、従来の遅延
ライブラリーF1のPLLブロックの遅延値にPLLブロック固
有のジッタ値を加えた値を記述している（ジッタ値は一
例として1.8nsとしている）。この様に遅延ライブラリ
ーをSetup検証用とHold検証用の２つを用意しておく。
これら、シミュレーションpatternM1、Netlist L1、PLL
遅延値修正後の遅延ライブラリーK1（Setup検証用）、
シミュレーションライブラリーN1をTiming検証シミュレ
ーションSTEP4で読み込み回路内部接点の動作TimingのS
etup検証の計算（シミュレーションライブラリーN1でタ
イミングパスを有するブロックのSetup値を求めてい
る）を行っている。Timing検証シミュレーションSTEP4
により計算された動作TimingのSetup検証により得られ
た各内部信号がPLL遅延値修正後の遅延ライブラリーK1
に記載されている該当ブロックのSetup値の範囲内で変
化しているか否かでOK／NGの判定をTimingエラー判定ST
EP5で行っている。Timingエラー判定STEP5で、もしOKの
場合、STEP6で論理シミュレーションのSetupのタイミン
グ検証を終了する。
のものである。シミュレーションpatternM1は先ほどの
シミュレーションpatternH1と同様のものである。シミ
ュレーションライブラリーN1は先ほどのシミュレーショ
ンライブラリーI1と同様のものである。また、PLL遅延
値修正後の遅延ライブラリーK1の一例を図13を用いて説
明する。PLL遅延値修正後の遅延ライブラリーは各ブロ
ックの各インスタンス毎に遅延値を有し、及びタイミン
グが存在するブロックにはタイミング値を有している。
また、ここではPLLブロック固有のジッタ値を考慮する
論理シミュレーションのタイミング検証を行うためにPL
Lブロックの遅延値に修正を加えてある。P1とQ1の下線
を引いてあるところが論理シミュレーションのタイミン
グ検証のSetup検証用に修正を加えた部分である。修正
の内容として、従来の遅延ライブラリーF1のPLLブロッ
クの遅延値からPLLブロック固有のジッタ値を差し引い
た値を記述してある（ジッタ値は一例として1.8nsとし
ている）。同様にR1とS1の下線を引いてあるところが論
理シミュレーションのタイミング検証のHold検証用に修
正を加えた部分である。修正の内容として、従来の遅延
ライブラリーF1のPLLブロックの遅延値にPLLブロック固
有のジッタ値を加えた値を記述している（ジッタ値は一
例として1.8nsとしている）。この様に遅延ライブラリ
ーをSetup検証用とHold検証用の２つを用意しておく。
これら、シミュレーションpatternM1、Netlist L1、PLL
遅延値修正後の遅延ライブラリーK1（Setup検証用）、
シミュレーションライブラリーN1をTiming検証シミュレ
ーションSTEP4で読み込み回路内部接点の動作TimingのS
etup検証の計算（シミュレーションライブラリーN1でタ
イミングパスを有するブロックのSetup値を求めてい
る）を行っている。Timing検証シミュレーションSTEP4
により計算された動作TimingのSetup検証により得られ
た各内部信号がPLL遅延値修正後の遅延ライブラリーK1
に記載されている該当ブロックのSetup値の範囲内で変
化しているか否かでOK／NGの判定をTimingエラー判定ST
EP5で行っている。Timingエラー判定STEP5で、もしOKの
場合、STEP6で論理シミュレーションのSetupのタイミン
グ検証を終了する。
【０００８】また先程Timing検証シミュレーションSTEP
4で読み込んだ、Setup検証用のPLL遅延値修正後の遅延
ライブラリーK1の代わりに、Hold検証用のPLL遅延値修
正後の遅延ライブラリーK1を使用し同様の手順でTiming
検証シミュレーションSTEP4で回路内部接点の動作Timin
gのHold検証の計算を行っている。
4で読み込んだ、Setup検証用のPLL遅延値修正後の遅延
ライブラリーK1の代わりに、Hold検証用のPLL遅延値修
正後の遅延ライブラリーK1を使用し同様の手順でTiming
検証シミュレーションSTEP4で回路内部接点の動作Timin
gのHold検証の計算を行っている。
【０００９】またNetlistL1をSTEP4で検証した時の信号
変化を波形として表わしたタイミングチャートを図14に
添付する。図14のIN1,IN2,A1,B1,C1,OUT1は図2のIN1,IN
2,A1,B1,C1,OUT1のそれぞれの信号と対応している。こ
こでD1は左図の丸で囲った部分の拡大図であるがA1の実
線で示したクロック信号が点線で示したPLLブロック固
有のジッタ値によりクロックのエッジが左右にずれた場
合にそれぞれSetup値の検証とHold値の検証が厳しくな
っている事を表わしている。またE1も同様に考えると、
B1の実線で表わしたクロックのエッジが点線で示したPL
Lブロック固有のジッタ値分、右にずれると本来C1のｂ
のデータを取り込みたいのに対しｃのデータを取り込ん
でしまい、PLLブロック固有のジッタ値により本来希望
していたデータが取り込めない事になってしまう事を表
わしている。
変化を波形として表わしたタイミングチャートを図14に
添付する。図14のIN1,IN2,A1,B1,C1,OUT1は図2のIN1,IN
2,A1,B1,C1,OUT1のそれぞれの信号と対応している。こ
こでD1は左図の丸で囲った部分の拡大図であるがA1の実
線で示したクロック信号が点線で示したPLLブロック固
有のジッタ値によりクロックのエッジが左右にずれた場
合にそれぞれSetup値の検証とHold値の検証が厳しくな
っている事を表わしている。またE1も同様に考えると、
B1の実線で表わしたクロックのエッジが点線で示したPL
Lブロック固有のジッタ値分、右にずれると本来C1のｂ
のデータを取り込みたいのに対しｃのデータを取り込ん
でしまい、PLLブロック固有のジッタ値により本来希望
していたデータが取り込めない事になってしまう事を表
わしている。
【００１０】次にSTEP4で計算された結果のOK／NGの判
定をTimingエラー判定STEP5で行う。Timingエラー判定S
TEP5で、もしOKの場合、STEP6で全ての論理シミュレー
ションのタイミング検証を終了する。またTimingエラー
判定STEP5でNGとなった場合はLogファイルO1を出力して
論理シミュレーションのタイミング検証を終了する。
定をTimingエラー判定STEP5で行う。Timingエラー判定S
TEP5で、もしOKの場合、STEP6で全ての論理シミュレー
ションのタイミング検証を終了する。またTimingエラー
判定STEP5でNGとなった場合はLogファイルO1を出力して
論理シミュレーションのタイミング検証を終了する。
【００１１】
【発明が解決しようとする課題】上述の従来の技術に
は、以下の問題がある。
は、以下の問題がある。
【００１２】従来の方法でターゲットとしている回路に
含まれるPLLブロック固有のジッタ値を考慮した、論理
シミュレーションのタイミング検証を行おうとすると、
最低でも３回シミュレーションを行わなくてはならず、
回路設計のタイミング検証時間のTATが増える。
含まれるPLLブロック固有のジッタ値を考慮した、論理
シミュレーションのタイミング検証を行おうとすると、
最低でも３回シミュレーションを行わなくてはならず、
回路設計のタイミング検証時間のTATが増える。
【００１３】また、従来の遅延ライブラリーと従来の遅
延ライブラリーのPLLブロックの遅延値にPLLブロック固
有のジッタ値分増減した、Hold検証用の遅延ライブラリ
ーとSetup検証用の遅延ライブラリーの３つを用意しな
くてはならず、遅延ライブラリー作成者の工数が増え
る。
延ライブラリーのPLLブロックの遅延値にPLLブロック固
有のジッタ値分増減した、Hold検証用の遅延ライブラリ
ーとSetup検証用の遅延ライブラリーの３つを用意しな
くてはならず、遅延ライブラリー作成者の工数が増え
る。
【００１４】本発明の目的は、PLLブロックのジッタを
考慮したタイミング検証を行う論理シミュレーション方
法及びその論理シミュレータを提供することにある。
考慮したタイミング検証を行う論理シミュレーション方
法及びその論理シミュレータを提供することにある。
【００１５】
【課題を解決するための手段】本発明のPLLブロックの
ジッタを考慮したタイミング検証を行う論理シミュレー
ション方法は、PLLブロックを有する回路をイベントド
リブン方式の論理シミュレーション方法でタイミング検
証を行う場合、ターゲットとなる回路に含まれるPLLブ
ロック固有のジッタ値を遅延ライブラリーに記述し、タ
イミング検証により得られた結果にジッタ値を加算もし
くは減算し、ターゲットとなる回路のSetup／Holdを満
足するか否かでジッタ値を考慮したタイミング検証を行
う段階を有する。
ジッタを考慮したタイミング検証を行う論理シミュレー
ション方法は、PLLブロックを有する回路をイベントド
リブン方式の論理シミュレーション方法でタイミング検
証を行う場合、ターゲットとなる回路に含まれるPLLブ
ロック固有のジッタ値を遅延ライブラリーに記述し、タ
イミング検証により得られた結果にジッタ値を加算もし
くは減算し、ターゲットとなる回路のSetup／Holdを満
足するか否かでジッタ値を考慮したタイミング検証を行
う段階を有する。
【００１６】また、PLLブロックを有する回路をイベン
トドリブン方式の論理シミュレーション方法でタイミン
グ検証を行う場合、ブロック固有のジッタ値の記載を加
えた遅延ライブラリーとシミュレーションpatternとNet
list とシミュレーションライブラリーとを読み込み回
路内部接点の動作Timingの計算を行う第1の段階と、第1
の段階により計算された動作Timingにより得られた各内
部信号が遅延ライブラリーに記載された範囲内で変化し
ているか否かでOK／NG判定をするTimingエラー判定を行
う第２の段階と、もしも判定がOKの場合、ジッタチェッ
クフラグ判定を参照しジッタチェックを行うか否かの判
定を行う第３の段階と、ジッタチェックを行う場合、遅
延ライブラリーから、ジッタ値の記述があるPLLブロッ
ク名とそのインスタンス名と、Setup／Hold値の記述が
あるFlipFlopブロック名とそのインスタンス名とを抽出
するブロック抽出を行う第４の段階と、Netlistから、
第４の段階で抽出したPLLブロックがどこのFlipFlopブ
ロックに接続されているかその接続パスを抽出するジッ
タチェックパス抽出を行う第５の段階と、第４の段階で
抽出したPLLブロックのジッタ値の抽出を行うジッタ値
抽出段階と、第５の段階で抽出した接続パスのFlipFlop
ブロックのタイミング検証結果を第1の段階の結果より
抽出を行うTiming検証結果抽出段階とを含む第６の段階
と、第６の段階のジッタ値抽出とTiming検証結果抽出と
の結果からクロック信号の時刻の変化点をジッタ値の分
だけプラス側及びマイナス側に増減した時にFlipFlopブ
ロックのデータ信号の変化時刻との差が、Setup／Hold
値の範囲内であるかどうか比較するジッタ値比較を行う
第７の段階と、第７の段階で比較した結果が満足できる
結果であるかどうかの判定をするジッタエラー判定を行
う第８の段階とを有し、また、Timingエラー判定を行う
第２の段階でNGの場合はLogファイルを出力してシミュ
レーションを終了し、ジッタチェックフラグ判定を行う
前記第３の段階がOFFの場合ジッタチェックを行わずに
第９の段階で終了し、ジッタエラー判定を行う第８の段
階でNGとなった場合はLogファイルへエラー内容の追加
書き込みをして終了してもよい。
トドリブン方式の論理シミュレーション方法でタイミン
グ検証を行う場合、ブロック固有のジッタ値の記載を加
えた遅延ライブラリーとシミュレーションpatternとNet
list とシミュレーションライブラリーとを読み込み回
路内部接点の動作Timingの計算を行う第1の段階と、第1
の段階により計算された動作Timingにより得られた各内
部信号が遅延ライブラリーに記載された範囲内で変化し
ているか否かでOK／NG判定をするTimingエラー判定を行
う第２の段階と、もしも判定がOKの場合、ジッタチェッ
クフラグ判定を参照しジッタチェックを行うか否かの判
定を行う第３の段階と、ジッタチェックを行う場合、遅
延ライブラリーから、ジッタ値の記述があるPLLブロッ
ク名とそのインスタンス名と、Setup／Hold値の記述が
あるFlipFlopブロック名とそのインスタンス名とを抽出
するブロック抽出を行う第４の段階と、Netlistから、
第４の段階で抽出したPLLブロックがどこのFlipFlopブ
ロックに接続されているかその接続パスを抽出するジッ
タチェックパス抽出を行う第５の段階と、第４の段階で
抽出したPLLブロックのジッタ値の抽出を行うジッタ値
抽出段階と、第５の段階で抽出した接続パスのFlipFlop
ブロックのタイミング検証結果を第1の段階の結果より
抽出を行うTiming検証結果抽出段階とを含む第６の段階
と、第６の段階のジッタ値抽出とTiming検証結果抽出と
の結果からクロック信号の時刻の変化点をジッタ値の分
だけプラス側及びマイナス側に増減した時にFlipFlopブ
ロックのデータ信号の変化時刻との差が、Setup／Hold
値の範囲内であるかどうか比較するジッタ値比較を行う
第７の段階と、第７の段階で比較した結果が満足できる
結果であるかどうかの判定をするジッタエラー判定を行
う第８の段階とを有し、また、Timingエラー判定を行う
第２の段階でNGの場合はLogファイルを出力してシミュ
レーションを終了し、ジッタチェックフラグ判定を行う
前記第３の段階がOFFの場合ジッタチェックを行わずに
第９の段階で終了し、ジッタエラー判定を行う第８の段
階でNGとなった場合はLogファイルへエラー内容の追加
書き込みをして終了してもよい。
【００１７】また、PLLブロックを有する回路をイベン
トドリブン方式の論理シミュレーション方法でタイミン
グ検証を行う場合、ブロック固有のジッタ値の記載を加
えた遅延ライブラリーとシミュレーションpatternとNet
list とシミュレーションライブラリーとを読み込み回
路内部接点の動作Timingの計算を行う第1の段階と、第1
の段階により計算された動作Timingにより得られた各内
部信号が遅延ライブラリーに記載された範囲内で変化し
ているか否かでOK／NG判定をするTimingエラー判定を行
う第２の段階と、遅延ライブラリーから、ジッタ値の記
述があるPLLブロック名とそのインスタンス名と、Setup
／Hold値の記述があるFlipFlopブロック名とそのインス
タンス名とを抽出するブロック抽出を行う第３の段階
と、第３の段階で抽出されたPLLブロック名とそのイン
スタンス名と、FlipFlopブロック名とそのインスタンス
名のPLLブロックのインスタンス名が、Netlistの中に含
まれているかどうか、Netlist中のPLLブロックチェック
で調べる第４の段階と、Netlist中のPLLブロックチェッ
クで調べた結果、PLLブロックのインスタンス名が含ま
れているか否かの判定をするPLLブロック判定を行う第
５の段階と、第５の段階でもしもYESの場合、Netlistか
ら、第３の段階で抽出したPLLブロックがどこのFlipFlo
pブロックに接続されているかその接続パスを抽出する
ジッタチェックパス抽出を行う第６の段階と、第３の段
階で抽出したPLLブロックのジッタ値の抽出を行うジッ
タ値抽出段階と、第６の段階で抽出した接続パスのFlip
Flopブロックのタイミング検証結果を第1の段階の結果
より抽出を行うTiming検証結果抽出段階とを含む第７の
段階と、第７の段階のジッタ値抽出とTiming検証結果抽
出との結果からクロック信号の時刻の変化点をジッタ値
の分だけプラス側及びマイナス側に増減した時にFlipFl
opブロックのデータ信号の変化時刻との差が、Setup／H
old値の範囲内であるかどうか比較するジッタ値比較を
行う第８の段階と、第８の段階で比較した結果が満足で
きる結果であるかどうかの判定をするジッタエラー判定
を行う第９の段階とを有し、また、Timingエラー判定を
行う第２の段階でNGの場合はLogファイルを出力してシ
ミュレーションを終了し、PLLブロック判定を行う第５
の段階がNOの場合第１０の段階で終了し、ジッタエラー
判定を行う第９の段階でNGとなった場合はLogファイル
へエラー内容の追加書き込みをして終了してもよい。
トドリブン方式の論理シミュレーション方法でタイミン
グ検証を行う場合、ブロック固有のジッタ値の記載を加
えた遅延ライブラリーとシミュレーションpatternとNet
list とシミュレーションライブラリーとを読み込み回
路内部接点の動作Timingの計算を行う第1の段階と、第1
の段階により計算された動作Timingにより得られた各内
部信号が遅延ライブラリーに記載された範囲内で変化し
ているか否かでOK／NG判定をするTimingエラー判定を行
う第２の段階と、遅延ライブラリーから、ジッタ値の記
述があるPLLブロック名とそのインスタンス名と、Setup
／Hold値の記述があるFlipFlopブロック名とそのインス
タンス名とを抽出するブロック抽出を行う第３の段階
と、第３の段階で抽出されたPLLブロック名とそのイン
スタンス名と、FlipFlopブロック名とそのインスタンス
名のPLLブロックのインスタンス名が、Netlistの中に含
まれているかどうか、Netlist中のPLLブロックチェック
で調べる第４の段階と、Netlist中のPLLブロックチェッ
クで調べた結果、PLLブロックのインスタンス名が含ま
れているか否かの判定をするPLLブロック判定を行う第
５の段階と、第５の段階でもしもYESの場合、Netlistか
ら、第３の段階で抽出したPLLブロックがどこのFlipFlo
pブロックに接続されているかその接続パスを抽出する
ジッタチェックパス抽出を行う第６の段階と、第３の段
階で抽出したPLLブロックのジッタ値の抽出を行うジッ
タ値抽出段階と、第６の段階で抽出した接続パスのFlip
Flopブロックのタイミング検証結果を第1の段階の結果
より抽出を行うTiming検証結果抽出段階とを含む第７の
段階と、第７の段階のジッタ値抽出とTiming検証結果抽
出との結果からクロック信号の時刻の変化点をジッタ値
の分だけプラス側及びマイナス側に増減した時にFlipFl
opブロックのデータ信号の変化時刻との差が、Setup／H
old値の範囲内であるかどうか比較するジッタ値比較を
行う第８の段階と、第８の段階で比較した結果が満足で
きる結果であるかどうかの判定をするジッタエラー判定
を行う第９の段階とを有し、また、Timingエラー判定を
行う第２の段階でNGの場合はLogファイルを出力してシ
ミュレーションを終了し、PLLブロック判定を行う第５
の段階がNOの場合第１０の段階で終了し、ジッタエラー
判定を行う第９の段階でNGとなった場合はLogファイル
へエラー内容の追加書き込みをして終了してもよい。
【００１８】本発明のPLLブロックのジッタを考慮した
タイミング検証を行う論理シミュレータは、PLLブロッ
クを有する回路をイベントドリブン方式の論理シミュレ
ータでタイミング検証を行う場合、ターゲットとなる回
路に含まれるPLLブロック固有のジッタ値を遅延ライブ
ラリーに記述し、タイミング検証により得られた結果に
ジッタ値を加算もしくは減算し、ターゲットとなる回路
のSetup／Holdを満足するか否かでジッタ値を考慮した
タイミング検証を行う手段を有する。
タイミング検証を行う論理シミュレータは、PLLブロッ
クを有する回路をイベントドリブン方式の論理シミュレ
ータでタイミング検証を行う場合、ターゲットとなる回
路に含まれるPLLブロック固有のジッタ値を遅延ライブ
ラリーに記述し、タイミング検証により得られた結果に
ジッタ値を加算もしくは減算し、ターゲットとなる回路
のSetup／Holdを満足するか否かでジッタ値を考慮した
タイミング検証を行う手段を有する。
【００１９】また、PLLブロックを有する回路をイベン
トドリブン方式の論理シミュレータでタイミング検証を
行う場合、ブロック固有のジッタ値の記載を加えた遅延
ライブラリーとシミュレーションpatternとNetlist と
シミュレーションライブラリーとを読み込み回路内部接
点の動作Timingの計算を行う第1の手段と、第1の手段に
より計算された動作Timingにより得られた各内部信号が
遅延ライブラリーに記載された範囲内で変化しているか
否かでOK／NG判定を行うTimingエラー判定を行う第２の
手段と、もしも判定がOKの場合、ジッタチェックフラグ
判定を参照しジッタチェックを行うか否かの判定を行う
第３の手段と、ジッタチェックを行う場合、遅延ライブ
ラリーから、ジッタ値の記述があるPLLブロック名とそ
のインスタンス名と、Setup／Hold値の記述があるFlipF
lopブロック名とそのインスタンス名とを抽出するブロ
ック抽出を行う第４の手段と、Netlistから第４の手段
で抽出したPLLブロックがどこのFlipFlopブロックに接
続されているかその接続パスを抽出するジッタチェック
パス抽出を行う第５の手段と、第４の手段で抽出したPL
Lブロックのジッタ値の抽出を行うジッタ値抽出手段
と、第５の手段で抽出した接続パスのFlipFlopブロック
のタイミング検証結果を第1の手段の実行結果より抽出
を行うTiming検証結果抽出手段とを含む第６の手段と、
第６の手段のジッタ値抽出とTiming検証結果抽出との結
果からクロック信号の時刻の変化点をジッタ値の分だけ
プラス側及びマイナス側に増減した時にFlipFlopブロッ
クのデータ信号の変化時刻との差が、Setup／Hold値の
範囲内であるかどうか比較するジッタ値比較を行う第７
の手段と、第７の手段で比較した結果が満足できる結果
であるかどうかの判定をするジッタエラー判定を行う第
８の手段とを有し、また、Timingエラー判定を行う第２
の手段の判定がNGの場合はLogファイルを出力してシミ
ュレーションを終了し、ジッタチェックフラグ判定を行
う第３の手段の判定がOFFの場合ジッタチェックを行わ
ずに第９の手段の実行で終了し、ジッタエラー判定を行
う第８の手段の判定がNGとなった場合はLogファイルへ
エラー内容の追加書き込みをして終了する手段を有して
もよい。
トドリブン方式の論理シミュレータでタイミング検証を
行う場合、ブロック固有のジッタ値の記載を加えた遅延
ライブラリーとシミュレーションpatternとNetlist と
シミュレーションライブラリーとを読み込み回路内部接
点の動作Timingの計算を行う第1の手段と、第1の手段に
より計算された動作Timingにより得られた各内部信号が
遅延ライブラリーに記載された範囲内で変化しているか
否かでOK／NG判定を行うTimingエラー判定を行う第２の
手段と、もしも判定がOKの場合、ジッタチェックフラグ
判定を参照しジッタチェックを行うか否かの判定を行う
第３の手段と、ジッタチェックを行う場合、遅延ライブ
ラリーから、ジッタ値の記述があるPLLブロック名とそ
のインスタンス名と、Setup／Hold値の記述があるFlipF
lopブロック名とそのインスタンス名とを抽出するブロ
ック抽出を行う第４の手段と、Netlistから第４の手段
で抽出したPLLブロックがどこのFlipFlopブロックに接
続されているかその接続パスを抽出するジッタチェック
パス抽出を行う第５の手段と、第４の手段で抽出したPL
Lブロックのジッタ値の抽出を行うジッタ値抽出手段
と、第５の手段で抽出した接続パスのFlipFlopブロック
のタイミング検証結果を第1の手段の実行結果より抽出
を行うTiming検証結果抽出手段とを含む第６の手段と、
第６の手段のジッタ値抽出とTiming検証結果抽出との結
果からクロック信号の時刻の変化点をジッタ値の分だけ
プラス側及びマイナス側に増減した時にFlipFlopブロッ
クのデータ信号の変化時刻との差が、Setup／Hold値の
範囲内であるかどうか比較するジッタ値比較を行う第７
の手段と、第７の手段で比較した結果が満足できる結果
であるかどうかの判定をするジッタエラー判定を行う第
８の手段とを有し、また、Timingエラー判定を行う第２
の手段の判定がNGの場合はLogファイルを出力してシミ
ュレーションを終了し、ジッタチェックフラグ判定を行
う第３の手段の判定がOFFの場合ジッタチェックを行わ
ずに第９の手段の実行で終了し、ジッタエラー判定を行
う第８の手段の判定がNGとなった場合はLogファイルへ
エラー内容の追加書き込みをして終了する手段を有して
もよい。
【００２０】また、PLLブロックを有する回路をイベン
トドリブン方式の論理シミュレータでタイミング検証を
行う場合、ブロック固有のジッタ値の記載を加えた遅延
ライブラリーとシミュレーションpatternとNetlist と
シミュレーションライブラリーとを読み込み回路内部接
点の動作Timingの計算を行う第1の手段と、第1の手段に
より計算された動作Timingにより得られた各内部信号が
遅延ライブラリーに記載された範囲内で変化しているか
否かでOK／NG判定をするTimingエラー判定を行う第２の
手段と、遅延ライブラリーから、ジッタ値の記述がある
PLLブロック名とそのインスタンス名と、Setup／Hold値
の記述があるFlipFlopブロック名とそのインスタンス名
とを抽出するブロック抽出を行う第３の手段と、第３の
手段で抽出されたPLLブロック名とそのインスタンス名
と、FlipFlopブロック名とそのインスタンス名のPLLブ
ロックのインスタンス名が、Netlistの中に含まれてい
るかどうか、Netlist中のPLLブロックチェックで調べる
第４の手段と、Netlist中のPLLブロックチェックで調べ
た結果、PLLブロックのインスタンス名が含まれている
か否かの判定をするPLLブロック判定を行う第５の手段
と、第５の手段の判定がもしもYESの場合、Netlistか
ら、第３の手段で抽出したPLLブロックがどこのFlipFlo
pブロックに接続されているかその接続パスを抽出する
ジッタチェックパス抽出を行う第６の手段と、第３の手
段で抽出したPLLブロックのジッタ値の抽出を行うジッ
タ値抽出手段と、第６の手段で抽出した接続パスのFlip
Flopブロックのタイミング検証結果を第1の手段の実行
結果より抽出を行うTiming検証結果抽出手段とを含む第
７の手段と、第７の手段のジッタ値抽出とTiming検証結
果抽出との結果からクロック信号の時刻の変化点をジッ
タ値の分だけプラス側及びマイナス側に増減した時にFl
ipFlopブロックのデータ信号の変化時刻との差が、Setu
p／Hold値の範囲内であるかどうか比較するジッタ値比
較を行う第８の手段と、第８の手段で比較した結果が満
足できる結果であるかどうかの判定をするジッタエラー
判定を行う第９の手段とを有し、また、Timingエラー判
定を行う第２の手段の判定がNGの場合はLogファイルを
出力してシミュレーションを終了し、PLLブロック判定
を行う第５の手段の判定がNOの場合第１０の手段の実行
で終了し、ジッタエラー判定を行う第９の手段の判定が
NGとなった場合はLogファイルへエラー内容の追加書き
込みをして終了する手段を有してもよい。
トドリブン方式の論理シミュレータでタイミング検証を
行う場合、ブロック固有のジッタ値の記載を加えた遅延
ライブラリーとシミュレーションpatternとNetlist と
シミュレーションライブラリーとを読み込み回路内部接
点の動作Timingの計算を行う第1の手段と、第1の手段に
より計算された動作Timingにより得られた各内部信号が
遅延ライブラリーに記載された範囲内で変化しているか
否かでOK／NG判定をするTimingエラー判定を行う第２の
手段と、遅延ライブラリーから、ジッタ値の記述がある
PLLブロック名とそのインスタンス名と、Setup／Hold値
の記述があるFlipFlopブロック名とそのインスタンス名
とを抽出するブロック抽出を行う第３の手段と、第３の
手段で抽出されたPLLブロック名とそのインスタンス名
と、FlipFlopブロック名とそのインスタンス名のPLLブ
ロックのインスタンス名が、Netlistの中に含まれてい
るかどうか、Netlist中のPLLブロックチェックで調べる
第４の手段と、Netlist中のPLLブロックチェックで調べ
た結果、PLLブロックのインスタンス名が含まれている
か否かの判定をするPLLブロック判定を行う第５の手段
と、第５の手段の判定がもしもYESの場合、Netlistか
ら、第３の手段で抽出したPLLブロックがどこのFlipFlo
pブロックに接続されているかその接続パスを抽出する
ジッタチェックパス抽出を行う第６の手段と、第３の手
段で抽出したPLLブロックのジッタ値の抽出を行うジッ
タ値抽出手段と、第６の手段で抽出した接続パスのFlip
Flopブロックのタイミング検証結果を第1の手段の実行
結果より抽出を行うTiming検証結果抽出手段とを含む第
７の手段と、第７の手段のジッタ値抽出とTiming検証結
果抽出との結果からクロック信号の時刻の変化点をジッ
タ値の分だけプラス側及びマイナス側に増減した時にFl
ipFlopブロックのデータ信号の変化時刻との差が、Setu
p／Hold値の範囲内であるかどうか比較するジッタ値比
較を行う第８の手段と、第８の手段で比較した結果が満
足できる結果であるかどうかの判定をするジッタエラー
判定を行う第９の手段とを有し、また、Timingエラー判
定を行う第２の手段の判定がNGの場合はLogファイルを
出力してシミュレーションを終了し、PLLブロック判定
を行う第５の手段の判定がNOの場合第１０の手段の実行
で終了し、ジッタエラー判定を行う第９の手段の判定が
NGとなった場合はLogファイルへエラー内容の追加書き
込みをして終了する手段を有してもよい。
【００２１】従って本発明は、 PLLブロックを含む回路
においてPLLブロック固有のジッタ値を考慮した論理シ
ミュレーションのタイミング検証が論理シミュレーショ
ンのタイミング検証の結果を流用する事で１回の論理シ
ミュレーションのタイミング検証の実行で行う事が可能
になる。
においてPLLブロック固有のジッタ値を考慮した論理シ
ミュレーションのタイミング検証が論理シミュレーショ
ンのタイミング検証の結果を流用する事で１回の論理シ
ミュレーションのタイミング検証の実行で行う事が可能
になる。
【００２２】また、遅延ライブラリーにPLLブロック固
有のジッタ値を記載できるので、従来では論理シミュレ
ーションのタイミング検証の実行時に、従来の遅延ライ
ブラリーと、従来の遅延ライブラリーのPLLブロックの
遅延値にPLLブロック固有のジッタ値分増減した、Hold
検証用の遅延ライブラリーとSetup成分検証用の遅延ラ
イブラリーの３つを用意しなくてはならなかったもの
が、１つの遅延ライブラリーで論理シミュレーションの
タイミング検証ができる。
有のジッタ値を記載できるので、従来では論理シミュレ
ーションのタイミング検証の実行時に、従来の遅延ライ
ブラリーと、従来の遅延ライブラリーのPLLブロックの
遅延値にPLLブロック固有のジッタ値分増減した、Hold
検証用の遅延ライブラリーとSetup成分検証用の遅延ラ
イブラリーの３つを用意しなくてはならなかったもの
が、１つの遅延ライブラリーで論理シミュレーションの
タイミング検証ができる。
【００２３】また、 PLLブロックのインスタンス名が、
Netlistの中に含まれているかどうか、Netlist中のPLL
ブロックチェックで調べることにより、NetlistにPLLブ
ロックが含まれていた場合、自動的にジッタチェックを
行う事ができる。
Netlistの中に含まれているかどうか、Netlist中のPLL
ブロックチェックで調べることにより、NetlistにPLLブ
ロックが含まれていた場合、自動的にジッタチェックを
行う事ができる。
【００２４】
【発明の実施の形態】（発明の第1の実施の形態）本発
明の実施例の構成を図1を用いて説明する。PLLブロック
を有する回路をイベントドリブン方式の論理シミュレー
タでタイミング検証を行う場合、ブロック固有のジッタ
値の記載を加えた遅延ライブラリーV1とシミュレーショ
ンpatternT1と、Netlist U1と、シミュレーションライ
ブラリーW1とを読み込み回路内部接点の動作Timingの計
算を行うSTEP7と、STEP7により計算された動作Timingに
より得られた各内部信号が遅延ライブラリーV1に記載さ
れた範囲内で変化しているか否かでOK／NG判定を行うTi
mingエラー判定STEP8と、もしも判定がOKの場合、ジッ
タチェックフラグ判定を参照しジッタチェックを行うか
否かを判定するSTEP9と、ジッタチェックを行う場合遅
延ライブラリーV1からジッタ値の記述があるブロック
（PLLブロック）名とそのインスタンス名と、Setup／Ho
ld値の記述があるブロック（以降、FlipFlopブロックと
略す）名とそのインスタンス名を抽出するブロック抽出
STEP10と、NetlistU1からSTEP10で抽出したPLLブロック
がどこのFlipFlopブロックに接続されているかその接続
パスの抽出を行うジッタチェックパス抽出STEP11と、ST
EP10で抽出したPLLブロックのジッタ値の抽出を行うジ
ッタ値抽出Y1と、STEP11で抽出した接続パスのFlipFlop
ブロックのタイミング検証結果をSTEP7の結果より抽出
を行うTiming検証結果抽出Z1のSTEP12と、STEP12のジッ
タ値抽出Y1とTiming検証結果抽出Z1の結果からクロック
信号の時刻の変化点をジッタ値の分だけプラス側及びマ
イナス側に増減した時にFlipFlopブロックのデータ信号
の変化時刻との差が、Setup／Hold値の範囲内であるか
どうか比較するジッタ値比較STEP13と、STEP13で比較し
た結果が満足できる結果であるかどうか判定するジッタ
エラー判定STEP14とを有する。
明の実施例の構成を図1を用いて説明する。PLLブロック
を有する回路をイベントドリブン方式の論理シミュレー
タでタイミング検証を行う場合、ブロック固有のジッタ
値の記載を加えた遅延ライブラリーV1とシミュレーショ
ンpatternT1と、Netlist U1と、シミュレーションライ
ブラリーW1とを読み込み回路内部接点の動作Timingの計
算を行うSTEP7と、STEP7により計算された動作Timingに
より得られた各内部信号が遅延ライブラリーV1に記載さ
れた範囲内で変化しているか否かでOK／NG判定を行うTi
mingエラー判定STEP8と、もしも判定がOKの場合、ジッ
タチェックフラグ判定を参照しジッタチェックを行うか
否かを判定するSTEP9と、ジッタチェックを行う場合遅
延ライブラリーV1からジッタ値の記述があるブロック
（PLLブロック）名とそのインスタンス名と、Setup／Ho
ld値の記述があるブロック（以降、FlipFlopブロックと
略す）名とそのインスタンス名を抽出するブロック抽出
STEP10と、NetlistU1からSTEP10で抽出したPLLブロック
がどこのFlipFlopブロックに接続されているかその接続
パスの抽出を行うジッタチェックパス抽出STEP11と、ST
EP10で抽出したPLLブロックのジッタ値の抽出を行うジ
ッタ値抽出Y1と、STEP11で抽出した接続パスのFlipFlop
ブロックのタイミング検証結果をSTEP7の結果より抽出
を行うTiming検証結果抽出Z1のSTEP12と、STEP12のジッ
タ値抽出Y1とTiming検証結果抽出Z1の結果からクロック
信号の時刻の変化点をジッタ値の分だけプラス側及びマ
イナス側に増減した時にFlipFlopブロックのデータ信号
の変化時刻との差が、Setup／Hold値の範囲内であるか
どうか比較するジッタ値比較STEP13と、STEP13で比較し
た結果が満足できる結果であるかどうか判定するジッタ
エラー判定STEP14とを有する。
【００２５】また、Timingエラー判定STEP8でNGの場合
はLogファイルX1を出力してシミュレーションを終了
し、ジッタチェックフラグ判定STEP9がOFFの場合ジッタ
チェックを行わずにSTEP15で終了し、ジッタエラー判定
STEP14でNGとなった場合、LogファイルX1へエラー内容
の追加書き込みをして終了する。以上の事を論理シミュ
レータ内部に備える事で構成されている。
はLogファイルX1を出力してシミュレーションを終了
し、ジッタチェックフラグ判定STEP9がOFFの場合ジッタ
チェックを行わずにSTEP15で終了し、ジッタエラー判定
STEP14でNGとなった場合、LogファイルX1へエラー内容
の追加書き込みをして終了する。以上の事を論理シミュ
レータ内部に備える事で構成されている。
【００２６】本発明の実施の形態の動作の説明を、図
１、図２、図3、図4、図5、図6、図７、図８を用いて説
明する。
１、図２、図3、図4、図5、図6、図７、図８を用いて説
明する。
【００２７】Netlist U1の一例を図2を用いて説明す
る。Netlistには、各入出力端子あるいは各ブロック間
の接続関係を信号線を用いて表わされており、各入出力
端子、各ブロック、各信号線は、内部的にインスタンス
情報を有している。
る。Netlistには、各入出力端子あるいは各ブロック間
の接続関係を信号線を用いて表わされており、各入出力
端子、各ブロック、各信号線は、内部的にインスタンス
情報を有している。
【００２８】また、ブロック固有のジッタ値の記載を加
えた遅延ライブラリーV1の一例を図3を用いて説明す
る。遅延ライブラリーV1では、各インスタンス固有のDe
lay値、Timing値、またA2にブロック固有のジッタ値の
記載を加えている、ジッタ値を表わしている内容は、大
項目のキーワードとして「JITTERCHECK」と、小項目の
キーワードとして、ブロック固有のジッタ値を記載する
「JITTER‘ジッタ値が出力されるピン名’ ‘ジッタ値
のminimum値：typical値：maximum値’」とを有してい
る。シミュレーションpatternT1は、イベントドリブン
方式の論理シミュレーションのタイミング検証のための
テストパターンである。シミュレーションライブラリー
W1は、各ブロックの論理、遅延パス、タイミングパスの
情報を有している。これら、シミュレーションpatternT
1、Netlist U1、遅延ライブラリーV1、シミュレーショ
ンライブラリー W1をTiming検証シミュレーションSTEP7
で読み込み回路内部接点の動作Timing検証の計算（シミ
ュレーションライブラリーW1でタイミングパスを有する
ブロックのSetup／Hold値を求めている）を行ってい
る。Timing検証シミュレーションSTEP7により計算され
た動作Timing検証により得られた各内部信号が遅延ライ
ブラリーV1に記載されている該当ブロックのSetup／Hol
d値の範囲内で変化しているか否かでOK／NGの判定をTim
ingエラー判定STEP8で行っている。Timingエラー判定ST
EP8で、もしもOKの場合、ジッタチェックを行うか否か
の判定をジッタチェックフラグ判定STEP9で行う。
えた遅延ライブラリーV1の一例を図3を用いて説明す
る。遅延ライブラリーV1では、各インスタンス固有のDe
lay値、Timing値、またA2にブロック固有のジッタ値の
記載を加えている、ジッタ値を表わしている内容は、大
項目のキーワードとして「JITTERCHECK」と、小項目の
キーワードとして、ブロック固有のジッタ値を記載する
「JITTER‘ジッタ値が出力されるピン名’ ‘ジッタ値
のminimum値：typical値：maximum値’」とを有してい
る。シミュレーションpatternT1は、イベントドリブン
方式の論理シミュレーションのタイミング検証のための
テストパターンである。シミュレーションライブラリー
W1は、各ブロックの論理、遅延パス、タイミングパスの
情報を有している。これら、シミュレーションpatternT
1、Netlist U1、遅延ライブラリーV1、シミュレーショ
ンライブラリー W1をTiming検証シミュレーションSTEP7
で読み込み回路内部接点の動作Timing検証の計算（シミ
ュレーションライブラリーW1でタイミングパスを有する
ブロックのSetup／Hold値を求めている）を行ってい
る。Timing検証シミュレーションSTEP7により計算され
た動作Timing検証により得られた各内部信号が遅延ライ
ブラリーV1に記載されている該当ブロックのSetup／Hol
d値の範囲内で変化しているか否かでOK／NGの判定をTim
ingエラー判定STEP8で行っている。Timingエラー判定ST
EP8で、もしもOKの場合、ジッタチェックを行うか否か
の判定をジッタチェックフラグ判定STEP9で行う。
【００２９】ジッタチェックフラグ判定STEP9でもしもO
Nの場合、遅延ライブラリーV1からPLLブロック名とその
インスタンス名と、FlipFlopブロック名とそのインスタ
ンス名を、ブロック抽出STEP10で抽出している。STEP10
で抽出した概略図を図4に添付する。図4は大項目のキー
ワードとしてFlipFlopブロックの情報を記述する「＊＊
TIMING BLOCK」とPLLブロックの情報を記述する「＊＊
PLL BLOCK」と、小項目のキーワードとしてブロック名
を記述する「CELLTYPE：ブロック名」とインスタンス名
を記述する「INSTANCE：インスタンス名」を有する。
Nの場合、遅延ライブラリーV1からPLLブロック名とその
インスタンス名と、FlipFlopブロック名とそのインスタ
ンス名を、ブロック抽出STEP10で抽出している。STEP10
で抽出した概略図を図4に添付する。図4は大項目のキー
ワードとしてFlipFlopブロックの情報を記述する「＊＊
TIMING BLOCK」とPLLブロックの情報を記述する「＊＊
PLL BLOCK」と、小項目のキーワードとしてブロック名
を記述する「CELLTYPE：ブロック名」とインスタンス名
を記述する「INSTANCE：インスタンス名」を有する。
【００３０】次にNetlistU1からSTEP10で抽出したPLLブ
ロックのインスタンス名からFlipFlopブロックのインス
タンス名までの接続パスをジッタチェックパス抽出STEP
11で抽出する。STEP11で抽出した概略図を図5に添付す
る。図5は大項目のキーワードとして「＊＊PLLｔｏ Ｔ
ＩＭＩＮＧ ＢＬＯＣＫ ＰＡＴＨ」と小項目のキーワー
ドとして、ブロック名でパス情報を記載している「CELL
TYPE_PATH：‘ＰＬＬブロック名’，FlipFlopブロック
名’」とインスタンス名でパス情報を記載している「IN
STANCE_PATH：‘PLLブロックのインスタンス名’，Flip
Flopブロックのインスタンス名’」を有する。
ロックのインスタンス名からFlipFlopブロックのインス
タンス名までの接続パスをジッタチェックパス抽出STEP
11で抽出する。STEP11で抽出した概略図を図5に添付す
る。図5は大項目のキーワードとして「＊＊PLLｔｏ Ｔ
ＩＭＩＮＧ ＢＬＯＣＫ ＰＡＴＨ」と小項目のキーワー
ドとして、ブロック名でパス情報を記載している「CELL
TYPE_PATH：‘ＰＬＬブロック名’，FlipFlopブロック
名’」とインスタンス名でパス情報を記載している「IN
STANCE_PATH：‘PLLブロックのインスタンス名’，Flip
Flopブロックのインスタンス名’」を有する。
【００３１】次に遅延ライブラリーV1より、STEP10で抽
出したPLLブロックのジッタ値を抽出するジッタ値抽出Y
1と、STEP7の結果より、STEP11で抽出した接続パスのFl
ipFlopブロックの動作Timing検証の計算結果を抽出する
Timing検証結果抽出Z1のSTEP12でそれぞれの値を抽出す
る。STEP12で抽出した概略図を図6に添付する。図6は大
項目のキーワードとしてインスタンスのパス情報を記載
する「＊＊INSTANCE：‘FlipFlopブロックのインスタン
ス名’，‘PLLブロックのインスタンス名’」と、小項
目のキーワードとして立ち上がり又は立ち下がりのSetu
p値又はHold値とジッタ値を記述する「＊‘SETUP又はHO
LD’ ‘posedge又はnegedge’SPEC‘値’，JITTER SPE
C ‘値’」と、チェックする信号の変化時刻を記述する
「Data(ピン名)CHANGE Time ‘変化時刻’Clock(ピン
名) CHANGE Time ‘変化時刻’」を有する。
出したPLLブロックのジッタ値を抽出するジッタ値抽出Y
1と、STEP7の結果より、STEP11で抽出した接続パスのFl
ipFlopブロックの動作Timing検証の計算結果を抽出する
Timing検証結果抽出Z1のSTEP12でそれぞれの値を抽出す
る。STEP12で抽出した概略図を図6に添付する。図6は大
項目のキーワードとしてインスタンスのパス情報を記載
する「＊＊INSTANCE：‘FlipFlopブロックのインスタン
ス名’，‘PLLブロックのインスタンス名’」と、小項
目のキーワードとして立ち上がり又は立ち下がりのSetu
p値又はHold値とジッタ値を記述する「＊‘SETUP又はHO
LD’ ‘posedge又はnegedge’SPEC‘値’，JITTER SPE
C ‘値’」と、チェックする信号の変化時刻を記述する
「Data(ピン名)CHANGE Time ‘変化時刻’Clock(ピン
名) CHANGE Time ‘変化時刻’」を有する。
【００３２】次にSTEP12で抽出した、PLLブロックのジ
ッタ値とFlipFlopブロックの動作Timing検証の計算結果
から（図6参照）Clock信号の変化時刻からジッタ値を差
し引いた時刻と、Data信号の変化時刻との差がSetup値
及びHold値の範囲内であるか検証する。同様にClock信
号の変化時刻にジッタ値を足し込んだ時刻と、Data信号
の変化時刻との差がSetup値及びHold値の範囲内である
かSTEP13で検証する。STEP13で検証した時の具体的な計
算方法を図7に添付する。図7のI2,J2,K2,L2,M2,N2,O2の
計算結果は、図6に記載されている立ち上がり又は立ち
下がりのSetup値又はHold値の範囲内であるので、この
計算結果は満足している事になる、しかしP2の計算結果
は図6に記載されている立ち上がりHold値は0.1nsなのに
対し、計算したHold値は−0.8nsであるので、立ち上が
りHold値を満足出来ない結果になっている。
ッタ値とFlipFlopブロックの動作Timing検証の計算結果
から（図6参照）Clock信号の変化時刻からジッタ値を差
し引いた時刻と、Data信号の変化時刻との差がSetup値
及びHold値の範囲内であるか検証する。同様にClock信
号の変化時刻にジッタ値を足し込んだ時刻と、Data信号
の変化時刻との差がSetup値及びHold値の範囲内である
かSTEP13で検証する。STEP13で検証した時の具体的な計
算方法を図7に添付する。図7のI2,J2,K2,L2,M2,N2,O2の
計算結果は、図6に記載されている立ち上がり又は立ち
下がりのSetup値又はHold値の範囲内であるので、この
計算結果は満足している事になる、しかしP2の計算結果
は図6に記載されている立ち上がりHold値は0.1nsなのに
対し、計算したHold値は−0.8nsであるので、立ち上が
りHold値を満足出来ない結果になっている。
【００３３】またSTEP13で検証した時の信号変化を波形
として表わしたタイミングチャートを図8に添付する。
図8のF2は、Timing検証シミュレーションSTEP7の結果を
波形として表わしたタイミングチャートである。F2のCl
ock信号の変化時刻をSTEP12で抽出したPLLブロックのジ
ッタ値分、マイナス側に減少させたものがG2のタイミン
グチャートである。G2のClock信号の実線で示した波形
が、F2のClock信号の変化時刻からジッタ値分マイナス
側に減少させた波形である。またG2のClock信号の点線
で示した波形が、元のClock信号（F2のClock信号）であ
る。またF2のClock信号の変化時刻をSTEP12で抽出したP
LLブロックのジッタ値分、プラス側に増加させたものが
H2のタイミングチャートである。H2のClock信号の実線
で示した波形が、F2のClock信号の変化時刻にジッタ値
分プラス側に増加させた波形である。またH2のClock信
号の点線で示した波形が、元のClock信号（F2のClock信
号）である。次にSTEP13で検証した結果が満足できる結
果であるかの判定をジッタエラー判定STEP14で行う。
として表わしたタイミングチャートを図8に添付する。
図8のF2は、Timing検証シミュレーションSTEP7の結果を
波形として表わしたタイミングチャートである。F2のCl
ock信号の変化時刻をSTEP12で抽出したPLLブロックのジ
ッタ値分、マイナス側に減少させたものがG2のタイミン
グチャートである。G2のClock信号の実線で示した波形
が、F2のClock信号の変化時刻からジッタ値分マイナス
側に減少させた波形である。またG2のClock信号の点線
で示した波形が、元のClock信号（F2のClock信号）であ
る。またF2のClock信号の変化時刻をSTEP12で抽出したP
LLブロックのジッタ値分、プラス側に増加させたものが
H2のタイミングチャートである。H2のClock信号の実線
で示した波形が、F2のClock信号の変化時刻にジッタ値
分プラス側に増加させた波形である。またH2のClock信
号の点線で示した波形が、元のClock信号（F2のClock信
号）である。次にSTEP13で検証した結果が満足できる結
果であるかの判定をジッタエラー判定STEP14で行う。
【００３４】また、Timingエラー判定STEP8でNGとなっ
た場合はLogファイルX1を出力して論理シミュレーショ
ンのタイミング検証を終了し、ジッタチェックフラグ判
定STEP9がOFFの場合はそのまま論理シミュレーションの
タイミング検証を終了し、ジッタエラー判定STEP14でNG
となった場合はLogファイルX1へエラー内容を追加書き
込みをして論理シミュレーションのタイミング検証を終
了する。
た場合はLogファイルX1を出力して論理シミュレーショ
ンのタイミング検証を終了し、ジッタチェックフラグ判
定STEP9がOFFの場合はそのまま論理シミュレーションの
タイミング検証を終了し、ジッタエラー判定STEP14でNG
となった場合はLogファイルX1へエラー内容を追加書き
込みをして論理シミュレーションのタイミング検証を終
了する。
【００３５】（発明の第２の実施の形態）本発明の第2
の実施の形態を図9に示す。図9を参照するとターゲット
となるNetlist中にPLLブロックが含まれているかをチェ
ックする機能が新たに追加され、図1のジッタチェック
を行うか否かの判定を行うSTEP9が削除されている点が
図1と異なる点である。これによりジッタチェックフラ
グ判定STEP9を行わずにターゲットとなるNetlistにPLL
ブロックが含まれている回路の場合に自動的にジッタチ
ェックを行う事ができる。
の実施の形態を図9に示す。図9を参照するとターゲット
となるNetlist中にPLLブロックが含まれているかをチェ
ックする機能が新たに追加され、図1のジッタチェック
を行うか否かの判定を行うSTEP9が削除されている点が
図1と異なる点である。これによりジッタチェックフラ
グ判定STEP9を行わずにターゲットとなるNetlistにPLL
ブロックが含まれている回路の場合に自動的にジッタチ
ェックを行う事ができる。
【００３６】本発明の第2の実施の形態を、図9を用いて
説明する。シミュレーションpatternQ2、Netlist R2、
遅延ライブラリーS2、シミュレーションライブラリー T
2、STEP16、STEP17、STEP18、STEP21、ジッタ値抽出V2
とTiming検証結果抽出W2のSTEP22、STEP23、STEP24、Lo
gファイルU2、STEP25はそれぞれ、図1のシミュレーショ
ンpatternT1、Netlist U1、遅延ライブラリーV1、シミ
ュレーションライブラリー W1、STEP7、STEP8、STEP1
0、STEP11、ジッタ値抽出Y1とTiming検証結果抽出Z1のS
TEP12、STEP13、STEP14、LogファイルX1、STEP15と同様
であるので、説明は省略する。STEP18で抽出されたPLL
ブロック名とそのインスタンス名と、FlipFlopブロック
名とそのインスタンス名のPLLブロックのインスタンス
名が、NetlistR2の中に含まれているかどうか、Netlist
中のPLLブロックチェックSTEP19で調べている。Netlist
中のPLLブロックチェックSTEP19で調べた結果、PLLブロ
ックのインスタンス名が含まれているか否かの判定をPL
Lブロック判定STEP20で行っている。PLLブロック判定ST
EP20でもしYESの場合、ジッタチェックパス抽出STEP21
に進み、以下図1の処理と同様である。また、PLLブロッ
ク判定STEP20でもしNOの場合、STEP25に進み論理シミュ
レーションのタイミング検証を終了する。よって図1で
はジッタチェックを行うか否かの判定を行っていたもの
が、本方法によりNetlistにPLLブロックが含まれていた
場合、自動的にジッタチェックを行う事ができる。
説明する。シミュレーションpatternQ2、Netlist R2、
遅延ライブラリーS2、シミュレーションライブラリー T
2、STEP16、STEP17、STEP18、STEP21、ジッタ値抽出V2
とTiming検証結果抽出W2のSTEP22、STEP23、STEP24、Lo
gファイルU2、STEP25はそれぞれ、図1のシミュレーショ
ンpatternT1、Netlist U1、遅延ライブラリーV1、シミ
ュレーションライブラリー W1、STEP7、STEP8、STEP1
0、STEP11、ジッタ値抽出Y1とTiming検証結果抽出Z1のS
TEP12、STEP13、STEP14、LogファイルX1、STEP15と同様
であるので、説明は省略する。STEP18で抽出されたPLL
ブロック名とそのインスタンス名と、FlipFlopブロック
名とそのインスタンス名のPLLブロックのインスタンス
名が、NetlistR2の中に含まれているかどうか、Netlist
中のPLLブロックチェックSTEP19で調べている。Netlist
中のPLLブロックチェックSTEP19で調べた結果、PLLブロ
ックのインスタンス名が含まれているか否かの判定をPL
Lブロック判定STEP20で行っている。PLLブロック判定ST
EP20でもしYESの場合、ジッタチェックパス抽出STEP21
に進み、以下図1の処理と同様である。また、PLLブロッ
ク判定STEP20でもしNOの場合、STEP25に進み論理シミュ
レーションのタイミング検証を終了する。よって図1で
はジッタチェックを行うか否かの判定を行っていたもの
が、本方法によりNetlistにPLLブロックが含まれていた
場合、自動的にジッタチェックを行う事ができる。
【００３７】
【発明の効果】以上説明したように本発明は、PLLブロ
ックを含む回路においてPLLブロック固有のジッタ値を
考慮した論理シミュレーションのタイミング検証が論理
シミュレーションのタイミング検証の結果を流用する事
で１回の論理シミュレーションのタイミング検証の実行
で行う事が可能になるという効果がある。従来では同様
のタイミング検証を行おうとすると、最低でも論理シミ
ュレーションのタイミング検証を3回に分けて行わなく
てはならなかった。これが1回の論理シミュレーション
のタイミング検証の実行で行う事が可能である。また、
昨今の大規模回路の論理シミュレーションにかかる実行
時間は増大の一途をたどり実行時間で一週間かかる回路
も少なくない。従って、本実施例に示す方法で論理シミ
ュレーションを行えば単純に考え１／３の時間で論理シ
ミュレーションを行う事ができるので回路設計のTATを
大幅に短縮できる。
ックを含む回路においてPLLブロック固有のジッタ値を
考慮した論理シミュレーションのタイミング検証が論理
シミュレーションのタイミング検証の結果を流用する事
で１回の論理シミュレーションのタイミング検証の実行
で行う事が可能になるという効果がある。従来では同様
のタイミング検証を行おうとすると、最低でも論理シミ
ュレーションのタイミング検証を3回に分けて行わなく
てはならなかった。これが1回の論理シミュレーション
のタイミング検証の実行で行う事が可能である。また、
昨今の大規模回路の論理シミュレーションにかかる実行
時間は増大の一途をたどり実行時間で一週間かかる回路
も少なくない。従って、本実施例に示す方法で論理シミ
ュレーションを行えば単純に考え１／３の時間で論理シ
ミュレーションを行う事ができるので回路設計のTATを
大幅に短縮できる。
【００３８】また、遅延ライブラリーにPLLブロック固
有のジッタ値を記載できるので、従来では論理シミュレ
ーションのタイミング検証の実行時に、従来の遅延ライ
ブラリーと、従来の遅延ライブラリーのPLLブロックの
遅延値にPLLブロック固有のジッタ値分増減した、Hold
検証用の遅延ライブラリーとSetup成分検証用の遅延ラ
イブラリーの３つを用意しなくてはならなかったもの
が、１つの遅延ライブラリーで論理シミュレーションの
タイミング検証ができるので、遅延ライブラリー作成者
の工数が短縮できるという効果がある。
有のジッタ値を記載できるので、従来では論理シミュレ
ーションのタイミング検証の実行時に、従来の遅延ライ
ブラリーと、従来の遅延ライブラリーのPLLブロックの
遅延値にPLLブロック固有のジッタ値分増減した、Hold
検証用の遅延ライブラリーとSetup成分検証用の遅延ラ
イブラリーの３つを用意しなくてはならなかったもの
が、１つの遅延ライブラリーで論理シミュレーションの
タイミング検証ができるので、遅延ライブラリー作成者
の工数が短縮できるという効果がある。
【００３９】また、 PLLブロックのインスタンス名が、
Netlistの中に含まれているかどうか、Netlist中のPLL
ブロックチェックで調べることにより、NetlistにPLLブ
ロックが含まれていた場合、自動的にジッタチェックを
行う事ができるという効果がある。
Netlistの中に含まれているかどうか、Netlist中のPLL
ブロックチェックで調べることにより、NetlistにPLLブ
ロックが含まれていた場合、自動的にジッタチェックを
行う事ができるという効果がある。
【図１】本発明の第１の実施の形態の論理シミュレーシ
ョンのタイミング検証処理のフロー図である。
ョンのタイミング検証処理のフロー図である。
【図２】PLLブロックを含むネットリストを示す図であ
る。
る。
【図３】PLLブロック固有のジッタ値の項目を加えた遅
延ライブラリーを示す図である。
延ライブラリーを示す図である。
【図４】図3の遅延ライブラリーからPLLブロックとFlip
Flopブロックを抽出した概略図である。
Flopブロックを抽出した概略図である。
【図５】図2のネットリストより、PLLブロックからFlip
Flopブロックのパスを抽出した概略図である。
Flopブロックのパスを抽出した概略図である。
【図６】PLLブロック固有のジッタ値のFlipFlopのTimin
g検証結果を抽出した概略図である。
g検証結果を抽出した概略図である。
【図７】図6の検証結果を例に論理シミュレータ内部で
どのような計算が行われているか、その計算式を示す図
である。
どのような計算が行われているか、その計算式を示す図
である。
【図８】図6の検証結果を波形として表した場合のタイ
ミングチャート図である。
ミングチャート図である。
【図９】本発明の第2の実施の形態の論理シミュレーシ
ョンのタイミング検証処理のフロー図である。
ョンのタイミング検証処理のフロー図である。
【図1０】従来の方法でPLLブロック固有のジッタ値を考
慮した論理シミュレーションのタイミング検証処理のフ
ロー図である。
慮した論理シミュレーションのタイミング検証処理のフ
ロー図である。
【図1１】従来の遅延ライブラリーを示す図である。
【図1２】NetlistG1をSTEP1で検証した時の信号変化を
波形として表わしたタイミングチャート図である。
波形として表わしたタイミングチャート図である。
【図1３】従来の方法で論理シミュレーションのタイミ
ング検証を行う場合の遅延ライブラリーの修正例を示す
図である。
ング検証を行う場合の遅延ライブラリーの修正例を示す
図である。
【図1４】PLLブロック固有のジッタ値を考慮したNetlis
tL1をSTEP4で検証した時の信号変化を波形として表わし
たタイミングチャート図である。
tL1をSTEP4で検証した時の信号変化を波形として表わし
たタイミングチャート図である。
F１、Ｓ２、Ｖ１ 遅延ライブラリー G１、Ｌ１、Ｒ２、Ｕ１ Netlist H１、Ｍ１、Ｑ２、Ｔ１ シミュレーションpattern Ｉ１、Ｎ１、Ｔ２、Ｗ１ シミュレーションライブラ
リー Ｊ１、Ｏ１、Ｕ２、Ｘ１ Ｌｏｇファイル Ｋ1 ＰＬＬ遅延値修正後の遅延ライブラリー Ｖ２、Ｙ１ ジッタ値抽出 Ｗ２、Ｚ１ Timing検証結果抽出
リー Ｊ１、Ｏ１、Ｕ２、Ｘ１ Ｌｏｇファイル Ｋ1 ＰＬＬ遅延値修正後の遅延ライブラリー Ｖ２、Ｙ１ ジッタ値抽出 Ｗ２、Ｚ１ Timing検証結果抽出
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AB00 AC08 AD06 AE08 AE10 AG02 5B046 AA08 BA03 JA03 JA05 KA03 KA06 5J106 AA04 BB00 DD33 DD34 DD42 DD48 KK22
Claims (6)
- 【請求項１】 PLLブロックを有する回路をイベントド
リブン方式の論理シミュレーション方法でタイミング検
証を行う場合、 ターゲットとなる回路に含まれるPLLブロック固有のジ
ッタ値を遅延ライブラリーに記述し、タイミング検証に
より得られた結果に前記ジッタ値を加算もしくは減算
し、前記ターゲットとなる回路のSetup／Holdを満足す
るか否かで前記ジッタ値を考慮したタイミング検証を行
う段階を有する、PLLブロックのジッタを考慮したタイ
ミング検証を行う論理シミュレーション方法。 - 【請求項２】 PLLブロックを有する回路をイベントド
リブン方式の論理シミュレーション方法でタイミング検
証を行う場合、 ブロック固有のジッタ値の記載を加えた遅延ライブラリ
ーとシミュレーションpatternとNetlist とシミュレー
ションライブラリーとを読み込み回路内部接点の動作Ti
mingの計算を行う第1の段階と、 該第1の段階により計算された動作Timingにより得られ
た各内部信号が前記遅延ライブラリーに記載された範囲
内で変化しているか否かでOK／NG判定をするTimingエラ
ー判定を行う第２の段階と、 もしも判定がOKの場合、ジッタチェックフラグ判定を参
照しジッタチェックを行うか否かの判定を行う第３の段
階と、 ジッタチェックを行う場合、前記遅延ライブラリーか
ら、ジッタ値の記述があるPLLブロック名とそのインス
タンス名と、Setup／Hold値の記述があるFlipFlopブロ
ック名とそのインスタンス名とを抽出するブロック抽出
を行う第４の段階と、 前記Netlistから、前記第４の段階で抽出したPLLブロッ
クがどこのFlipFlopブロックに接続されているかその接
続パスを抽出するジッタチェックパス抽出を行う第５の
段階と、 前記第４の段階で抽出したPLLブロックのジッタ値の抽
出を行うジッタ値抽出段階と、前記第５の段階で抽出し
た接続パスのFlipFlopブロックのタイミング検証結果を
前記第1の段階の結果より抽出を行うTiming検証結果抽
出段階とを含む第６の段階と、 該第６の段階のジッタ値抽出とTiming検証結果抽出との
結果からクロック信号の時刻の変化点をジッタ値の分だ
けプラス側及びマイナス側に増減した時にFlipFlopブロ
ックのデータ信号の変化時刻との差が、Setup／Hold値
の範囲内であるかどうか比較するジッタ値比較を行う第
７の段階と、 該第７の段階で比較した結果が満足できる結果であるか
どうかの判定をするジッタエラー判定を行う第８の段階
とを有し、 また、Timingエラー判定を行う前記第２の段階でNGの場
合はLogファイルを出力してシミュレーションを終了
し、ジッタチェックフラグ判定を行う前記第３の段階が
OFFの場合ジッタチェックを行わずに第９の段階で終了
し、ジッタエラー判定を行う第８の段階でNGとなった場
合は前記Logファイルへエラー内容の追加書き込みをし
て終了する、PLLブロックのジッタを考慮したタイミン
グ検証を行う論理シミュレーション方法。 - 【請求項３】 PLLブロックを有する回路をイベントド
リブン方式の論理シミュレーション方法でタイミング検
証を行う場合、 ブロック固有のジッタ値の記載を加えた遅延ライブラリ
ーとシミュレーションpatternとNetlist とシミュレー
ションライブラリーとを読み込み回路内部接点の動作Ti
mingの計算を行う第1の段階と、 該第1の段階により計算された動作Timingにより得られ
た各内部信号が前記遅延ライブラリーに記載された範囲
内で変化しているか否かでOK／NG判定をするTimingエラ
ー判定を行う第２の段階と、 前記遅延ライブラリーから、ジッタ値の記述があるPLL
ブロック名とそのインスタンス名と、Setup／Hold値の
記述があるFlipFlopブロック名とそのインスタンス名と
を抽出するブロック抽出を行う第３の段階と、 該第３の段階で抽出されたPLLブロック名とそのインス
タンス名と、FlipFlopブロック名とそのインスタンス名
のPLLブロックのインスタンス名が、前記Netlistの中に
含まれているかどうか、前記Netlist中のPLLブロックチ
ェックで調べる第４の段階と、 前記Netlist中のPLLブロックチェックで調べた結果、PL
Lブロックのインスタンス名が含まれているか否かの判
定をするPLLブロック判定を行う第５の段階と、 該第５の段階でもしもYESの場合、前記Netlistから、前
記第３の段階で抽出したPLLブロックがどこのFlipFlop
ブロックに接続されているかその接続パスを抽出するジ
ッタチェックパス抽出を行う第６の段階と、 前記第３の段階で抽出したPLLブロックのジッタ値の抽
出を行うジッタ値抽出段階と、前記第６の段階で抽出し
た接続パスのFlipFlopブロックのタイミング検証結果を
前記第1の段階の結果より抽出を行うTiming検証結果抽
出段階とを含む第７の段階と、 該第７の段階のジッタ値抽出とTiming検証結果抽出との
結果からクロック信号の時刻の変化点をジッタ値の分だ
けプラス側及びマイナス側に増減した時にFlipFlopブロ
ックのデータ信号の変化時刻との差が、Setup／Hold値
の範囲内であるかどうか比較するジッタ値比較を行う第
８の段階と、 該第８の段階で比較した結果が満足できる結果であるか
どうかの判定をするジッタエラー判定を行う第９の段階
とを有し、 また、Timingエラー判定を行う前記第２の段階でNGの場
合はLogファイルを出力してシミュレーションを終了
し、PLLブロック判定を行う前記第５の段階がNOの場合
第１０の段階で終了し、ジッタエラー判定を行う第９の
段階でNGとなった場合は前記Logファイルへエラー内容
の追加書き込みをして終了する、PLLブロックのジッタ
を考慮したタイミング検証を行う論理シミュレーション
方法。 - 【請求項４】 PLLブロックを有する回路をイベントド
リブン方式の論理シミュレータでタイミング検証を行う
場合、 ターゲットとなる回路に含まれるPLLブロック固有のジ
ッタ値を遅延ライブラリーに記述し、タイミング検証に
より得られた結果に前記ジッタ値を加算もしくは減算
し、前記ターゲットとなる回路のSetup／Holdを満足す
るか否かで前記ジッタ値を考慮したタイミング検証を行
う手段を有する、PLLブロックのジッタを考慮したタイ
ミング検証を行う論理シミュレータ。 - 【請求項５】 PLLブロックを有する回路をイベントド
リブン方式の論理シミュレータでタイミング検証を行う
場合、 ブロック固有のジッタ値の記載を加えた遅延ライブラリ
ーとシミュレーションpatternとNetlist とシミュレー
ションライブラリーとを読み込み回路内部接点の動作Ti
mingの計算を行う第1の手段と、 該第1の手段により計算された動作Timingにより得られ
た各内部信号が前記遅延ライブラリーに記載された範囲
内で変化しているか否かでOK／NG判定を行うTimingエラ
ー判定を行う第２の手段と、 もしも判定がOKの場合、ジッタチェックフラグ判定を参
照しジッタチェックを行うか否かの判定を行う第３の手
段と、 ジッタチェックを行う場合、前記遅延ライブラリーか
ら、ジッタ値の記述があるPLLブロック名とそのインス
タンス名と、Setup／Hold値の記述があるFlipFlopブロ
ック名とそのインスタンス名とを抽出するブロック抽出
を行う第４の手段と、 前記Netlistから前記第４の手段で抽出したPLLブロック
がどこのFlipFlopブロックに接続されているかその接続
パスを抽出するジッタチェックパス抽出を行う第５の手
段と、 前記第４の手段で抽出したPLLブロックのジッタ値の抽
出を行うジッタ値抽出手段と、前記第５の手段で抽出し
た接続パスのFlipFlopブロックのタイミング検証結果を
前記第1の手段の実行結果より抽出を行うTiming検証結
果抽出手段とを含む第６の手段と、 該第６の手段のジッタ値抽出とTiming検証結果抽出との
結果からクロック信号の時刻の変化点をジッタ値の分だ
けプラス側及びマイナス側に増減した時にFlipFlopブロ
ックのデータ信号の変化時刻との差が、Setup／Hold値
の範囲内であるかどうか比較するジッタ値比較を行う第
７の手段と、 該第７の手段で比較した結果が満足できる結果であるか
どうかの判定をするジッタエラー判定を行う第８の手段
とを有し、 また、Timingエラー判定を行う前記第２の手段の判定が
NGの場合はLogファイルを出力してシミュレーションを
終了し、ジッタチェックフラグ判定を行う前記第３の手
段の判定がOFFの場合ジッタチェックを行わずに第９の
手段の実行で終了し、ジッタエラー判定を行う第８の手
段の判定がNGとなった場合は前記Logファイルへエラー
内容の追加書き込みをして終了する手段を有する、PLL
ブロックのジッタを考慮したタイミング検証を行う論理
シミュレータ。 - 【請求項６】 PLLブロックを有する回路をイベントド
リブン方式の論理シミュレータでタイミング検証を行う
場合、 ブロック固有のジッタ値の記載を加えた遅延ライブラリ
ーとシミュレーションpatternとNetlist とシミュレー
ションライブラリーとを読み込み回路内部接点の動作Ti
mingの計算を行う第1の手段と、 該第1の手段により計算された動作Timingにより得られ
た各内部信号が前記遅延ライブラリーに記載された範囲
内で変化しているか否かでOK／NG判定をするTimingエラ
ー判定を行う第２の手段と、 前記遅延ライブラリーから、ジッタ値の記述があるPLL
ブロック名とそのインスタンス名と、Setup／Hold値の
記述があるFlipFlopブロック名とそのインスタンス名と
を抽出するブロック抽出を行う第３の手段と、 該第３の手段で抽出されたPLLブロック名とそのインス
タンス名と、FlipFlopブロック名とそのインスタンス名
のPLLブロックのインスタンス名が、前記Netlistの中に
含まれているかどうか、前記Netlist中のPLLブロックチ
ェックで調べる第４の手段と、 前記Netlist中のPLLブロックチェックで調べた結果、PL
Lブロックのインスタンス名が含まれているか否かの判
定をするPLLブロック判定を行う第５の手段と、 該第５の手段の判定がもしもYESの場合、前記Netlistか
ら、前記第３の手段で抽出したPLLブロックがどこのFli
pFlopブロックに接続されているかその接続パスを抽出
するジッタチェックパス抽出を行う第６の手段と、 前記第３の手段で抽出したPLLブロックのジッタ値の抽
出を行うジッタ値抽出手段と、前記第６の手段で抽出し
た接続パスのFlipFlopブロックのタイミング検証結果を
前記第1の手段の実行結果より抽出を行うTiming検証結
果抽出手段とを含む第７の手段と、 該第７の手段のジッタ値抽出とTiming検証結果抽出との
結果からクロック信号の時刻の変化点をジッタ値の分だ
けプラス側及びマイナス側に増減した時にFlipFlopブロ
ックのデータ信号の変化時刻との差が、Setup／Hold値
の範囲内であるかどうか比較するジッタ値比較を行う第
８の手段と、 該第８の手段で比較した結果が満足できる結果であるか
どうかの判定をするジッタエラー判定を行う第９の手段
とを有し、 また、Timingエラー判定を行う前記第２の手段の判定が
NGの場合はLogファイルを出力してシミュレーションを
終了し、PLLブロック判定を行う前記第５の手段の判定
がNOの場合第１０の手段の実行で終了し、ジッタエラー
判定を行う第９の手段の判定がNGとなった場合は前記Lo
gファイルへエラー内容の追加書き込みをして終了する
手段を有する、PLLブロックのジッタを考慮したタイミ
ング検証を行う論理シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11167293A JP2000357179A (ja) | 1999-06-14 | 1999-06-14 | Ｐｌｌブロックのジッタを考慮したタイミング検証を行う論理シミュレーション方法及びその論理シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11167293A JP2000357179A (ja) | 1999-06-14 | 1999-06-14 | Ｐｌｌブロックのジッタを考慮したタイミング検証を行う論理シミュレーション方法及びその論理シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357179A true JP2000357179A (ja) | 2000-12-26 |
Family
ID=15847077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11167293A Pending JP2000357179A (ja) | 1999-06-14 | 1999-06-14 | Ｐｌｌブロックのジッタを考慮したタイミング検証を行う論理シミュレーション方法及びその論理シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000357179A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006065758A (ja) * | 2004-08-30 | 2006-03-09 | Fujitsu Ltd | 回路解析方法および回路解析装置 |
| WO2008117361A1 (ja) * | 2007-03-23 | 2008-10-02 | Fujitsu Microelectronics Limited | 論理シミュレーション方法及び論理シミュレータ |
-
1999
- 1999-06-14 JP JP11167293A patent/JP2000357179A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006065758A (ja) * | 2004-08-30 | 2006-03-09 | Fujitsu Ltd | 回路解析方法および回路解析装置 |
| JP4509699B2 (ja) * | 2004-08-30 | 2010-07-21 | 富士通株式会社 | 回路解析方法および回路解析装置 |
| WO2008117361A1 (ja) * | 2007-03-23 | 2008-10-02 | Fujitsu Microelectronics Limited | 論理シミュレーション方法及び論理シミュレータ |
| JPWO2008117361A1 (ja) * | 2007-03-23 | 2010-07-08 | 富士通マイクロエレクトロニクス株式会社 | 論理シミュレーション方法及び論理シミュレータ |
| JP4573909B2 (ja) * | 2007-03-23 | 2010-11-04 | 富士通セミコンダクター株式会社 | 論理シミュレーション方法及び論理シミュレーション装置 |
| US8825463B2 (en) | 2007-03-23 | 2014-09-02 | Fujitsu Semiconductor Limited | Logic simulation method and logic simulator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041109 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041109 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060119 |